KR970049605A - 연상메모리회로의 테스트방법 및 연상메모리회로의 테스트회로 및 용장기능첨부연상 메모리회로 - Google Patents

연상메모리회로의 테스트방법 및 연상메모리회로의 테스트회로 및 용장기능첨부연상 메모리회로 Download PDF

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KR970049605A
KR970049605A KR1019960033313A KR19960033313A KR970049605A KR 970049605 A KR970049605 A KR 970049605A KR 1019960033313 A KR1019960033313 A KR 1019960033313A KR 19960033313 A KR19960033313 A KR 19960033313A KR 970049605 A KR970049605 A KR 970049605A
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히데시 마에노
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가다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

검사데이타의 테스트패턴을 자동적으로 생성하고, CAM의 양부를 용이하게 테스트한다.
인버터(INV1)는 스캔피스로부터 출력되는 스캔신호(SODI)를 반전시켜서 셀렉터(SEL1)의 1-입력단에 준다. 스캔입력(SIDI)은 스캔플립플롭(SFF-DDI2)의 스캔출력을 반전시킨 것으로 된다. 따라서, CAM(100)의 테스트를 행할 때에는 테스트신호(CAMTEST)를 “1”로 함으로써, 입력신호(DI0,DI1,DI2)은 유지데이타의 초기치(0,0,0)→(1,0,0)→(1,1,0)→(1,1,1)→(0,1,1)→(0,0,1)→(0,0,0)→....로 순환적으로 발생한다.

Description

연상메모리회로의 테스트방법 및 연상메모리회로의 테스트회로 및 용장 기능첨부 연상메모리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제2도는 본 발명의 전구적 사상을 나타내는 회로도,
제3-6도 및 제7A-7C도는 본 발명의 실시의 형태1를 나타내는 회로도,
제8도 및 제9도는 본 발명의 실시의 형태 2를 나타내는 플로우챠트.

Claims (20)

  1. 제i 열(0≤i≤n-1)과 제j 행(0≤j≤m-1)의 교점에 각각 배열된 연상메모리셀을 갖는 연상 메모리 회로를 테스트하는 연상 메모리 회로의 테스트방법에 있어서, (a) 상기 연상 메모리 셀의 모두를 초기화하는 공정과, (b) 제0 내지 제(m-1)의 입력신호로 이루어지는 테스트패턴을 초기화 하는 공정과, (c) 행번호(j)를 갱신하면서 상기 제j의 입력신호를 논리반전시켜서 상기 테스트 패턴을 갱신하는 공정과, (d) 열번호(j)를 갱신하면서 상기 제j열에 배열된 상기 연상메모리셀에 상기 테스트패턴을 기록하는 공정과, (e) 제j행에 배열된 상기 연상메모리셀에 유지된 내용을 상기 제j의 입력신호와 비교하는 공정을 구비한 연상 메모리 회로의 테스트방법.
  2. 제1항에 있어서, 상기 공기(c)에 있어서, 행번호(j)가 갱신될 때마다, 상기 공정(d), (e)이 쌍으로 반복되는 상기 방법.
  3. 제1항에 있어서, 상기 공기(c), (e) 및 상기 공정(d), (e)이 각각 쌍으로 반복되는 상기 방법.
  4. 제1항에 있어서, 상기 공기(d)에 있어서 열번호(i)가 갱신될 때마다, 상기 공정(c), (e)이 쌍으로 반복되는 상기 방법.
  5. 제i 열(0≤i≤n-1)과 제j 행(0≤j≤m-1)의 교점에 각각 배열된 연상메모리셀을 갖는 연상 메모리 회로를 테스트하는 연상 메모리 회로의 테스트방법에 있어서, 입력단 및 출력단을 갖는 제1의 인버터와, 상기 제j행에 배열된 상기 연상메모리셀에 대응하여 설치되고, 그 각각이 스캔입력단과 스캔출력단을 갖고, 어느 것이나 동일의 클럭신호에 의해서 제어되는 제j의 입력스캔플립플롭을 구비하고, 상기 제0의 입력스캔플립플롭의 상기 입력단에는 상기 제1의 인버터의 상기 출력단이 접속되고, 상기 제p(0≤p≤m-1)의 입력스캔플립플롭의 상기 입력단에는 상기 제(p-1)의 입력스캔플립플롭의 상기 출력단이 접속되고, 상기 제(m-1)의 입력스캔플립플롭의 상기 출력단에는 상기 제1의 인버터의 상기 입력단이 접속되고, 상기 제j의 입력스캔플립플롭을 유지하는 제j의 입력신호는 상기 제j행에 배열된 상기 연상메모리셀에 대하여, 상기 제j열에 배열된 상기 연상메모리셀마다 기록되고, 상기 제j행에 배열된 상기 연상메모리셀에 유지된 내용은 각 열에 대하여 상기 제j의 상기 입력스캔플립플롭에 의해 유지된 입력신호와 비교되는 연상 메모리 회로의 테스트회로.
  6. 제5항에 있어서, 상기 제(n-1)열에 배열된 상기 연상메모리셀이 선택된 것을 검출하는 최종번지검출신호에 따라서, 상기 제j의 입력스캔플립플롭의 모두에 대하여 상기 제j의 입력신호를 유지시키는 입력홀드신호의 활성/비활성이 결정되고, 상기 테스트회로는 어드레스홀드신호의 비활성/활성에 대응하여, 각각 상기 클럭 신호에 기인하는 카운트기능을 실행/정지하여, 상기 카운트기능에 의해서 열번호(i)를 갱신하는 카운터와, 상기 최종번지검출신호를 상기 클럭신호에 따라서 유지하고, 1클럭사이클후에 상기 어드레스 홀드 신호로서 출력하는 스캔플립플롭과, 상기 어드레스 홀드 신호가 비활성인 경우에, 상기 클럭신호에 따라서, 상기 연상메모리셀에의 상기 입력신호의 기록을 허가하는 기록허가신호를 발생하는 기록허가신호발생부를 더 구비한 상기 테스트회로.
  7. 제5항에 있어서, 어드레스 홀드 신호의 비활성/활성에 대응하여, 각각 상기 클럭신호에 기인하는 카운트 기능을 실행/정지하여, 상기 카운트기능에 의해서 열번호(i)를 갱신하고, 상기 카운트기능을 할 때는 카운트방향신호의 비활성/활성에 대응하여, 각각 업카운트/다운카운트하는 카운터와, 제(n-1)열에 배열된 상기 연상메모리셀이 선택된 것을 검출하는 최종 번지검출신호가 주어지는 제1입력단과, 제0열에 배열된 상기 연상메모리셀이 선택된 것을 검출하는 초기번지검출신호가 주어지는 제2입력단과, 상기 카운트방향신호의 비활성/활성에 대응하여, 각각 자신의 상기 제1입력단 및 자신의 상기 제2입력단에 주어진 값을 특정번지검출신호로서 출력하는 출력단을 갖는 셀렉터와, 상기 제0의 입력신호에 따라서, 상기 카운트방향신호를 생성하는 제1의 논리회로와, 상기 제(m-1)의 입력스캔플립플롭의 상기 출력단에서 얻어지는 논리를 반전한 값과 상기 제0의 입력신호와의 배타적논리합과, 상기 셀렉터의 출력과의 논리적을 상기 어드레스홀드신호로서 출력하는 제2의 논리회로를 더 구비하고, 상기 특정번지검출신호에 따라서, 상기 제0내지 제(m-1)의 입력 스캔플립플롭의 모두에 대하여 상기 제0내지 제(m-1)의 입력신호를 유지시키는 입력 홀드 신호의 활성/비활성이 결정되는 상기 테스트회로.
  8. 제5항에 있어서, 어드레스 홀드 신호의 비활성/활성에 대응하여, 각각 상기 클럭신호에 기인하는 카운트 기능을 실행/정지하여, 상기 카운트기능에 의해서 열번호(i)의 갱신을 하는 카운터와, 입력단과, 상기 클럭신호에 따라서 자신의 상기 입력단에 주어진 값을 유지하여, 1클럭사이클후에 이것을 출력하는 스캔플립플롭과, 상기 스캔플립플롭의 상기 출력단에 접속된 입력단과, 상기 스캔플립플롭의 상기 입력단에 접속된 출력단을 갖는 제2의 인버터와, 상기 스캔플립플롭의 출력이 비활성인 경우에, 상기 클럭신호에 따라서, 상기 연상메모리셀에의 상기 입력신호의 기록을 허가하는 기록 허가 신호를 발생하는 기록 허가 신호 발생부를 더 구비하고, 상기 어드레스 홀드 신호는 상기 제j의 입력신호가 각각 특정한 논리치를 채용하고, 또한, 상기 스캔플립플롭의 출력은 비활성인 경우에 활성화하고, 상기 스캔플릅플롭의 출력은 상기 제0 내지 제(m-1)의 입력스캔플립플롭의 모두에 대하여 상기 제0 내지 제(m-1)의 입력신호를 유지시키는 입력홀드신호로서 기능하는 상기 테스트회로.
  9. 제8항에 있어서, 상기 제0 내지 제(m-1)의 입력신호, 및 상기 스캔플립플롭의 출력을 입력하여, 상기 어드레스 홀드 신호를 출력하는 논리회로를 더 구비한 상기 테스트회로.
  10. 제6항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 테스트회로는 상기 스캔플립플롭의 출력과, 상기 제0 내지 제(n-1)의 디코드출력을 받고, 상기 연상메모리셀이 정상인 경우에, 상기 연상메모리셀에 유지된 내용이 상기 제i의 상기 입력스캔플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치 생성 회로를 더 구비하고, 상기 기대치 생성 회로는 상기 제q 내지 제(n-1)의 디코드출력(O≤q≤n-2)의 논리합을 출력하는 제q의 OR 회로와, 상기 제q의 OR 회로의 출력과, 상기 스캔플립플롭의 출력의 논리반전을 입력하여 상기 제q열에 대응하는 제q의 기대치를 출력하는 제q의 AND 회로와, 상기 제(n-1)의 디코드출력과, 상기 스캔플립플롭의 출력을 입력하여 상기 제(n-1)열에 대응하는 제(n-1)의 기대치를 출력하는 제(n-1)의 AND 회로를 갖고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  11. 제6항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 테스트회로는 상기 스캔플립플롭의 출력과, 상기 제0 내지 제(n-1)의 디코디출력을 받고, 상기 연상메모리셀이 정상인 경우에, 상기 연상메모리셀에 유지된 내용이 상기 제i의 상기 입력 스캔 플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치생성회로를 더 구비하고, 상기 기대치생성회로는 상기 스캔플립플롭의 출력이 주어지는 리셋트단과, 상기 제i의 디코드 출력이 주어지는 세트단과, 상기 제i열에 대응하는 제i의 기대치를 출력하는 출력단을 각각 포함하는 제i의 RS플립플롭을 갖고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  12. 제7항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 연상메모리회로의 테스트회로는 상기 특정번지검출신호와, 상기 카운트방향신호와, 상기 제0 내지 제(n-1)의 디코드출력을 받고, 상기 연상메모리셀이 정상적인경우에는, 상기 연상메모리셀에 유지된 내용이 상기 제i의 상기 입력스캔플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치생성회로를 더 구비하고, 상기 기대치생성회로는 상기 특정번지검출신호가 주어지고, 상기 클럭신호에 따라서 동작하는 플립플롭과, 상기 플립플롭의 출력이 주어지는 리셋트단과, 상기 제i의 디코드출력이 주어지는 세트단을 각각 포함하는 제i의 RS플립플롭과 상기 카운트방향신호의 논리반전과, 상기 제0의 RS플립플롭의 출력과의 논리합을 상기 제0열에 대응하는 제0의 기대치로서 출력하는 제1의 OR 회로와, 상기 카운트방향신호와, 상기 제(n-1)의 RS플립플롭의 출력과의 논리합을 상기 제(n-1)열에 대응하는 제(n-1)의 기대치로서 출력하는 제2의 OR 회로를 갖고, 상기 제2 내지 제(n-2)열에 각각 대응하는 제2 내지 제(n-2)의 기대치의 상기 제2내지 제(n-2)의 RS플립플롭의 출력이 채용되고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  13. 제7항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 테스트회로는 상기 특정번지검출신호와, 상기 제0 내지 제(n-1)의 디코드출력을 받고, 상기 연상메모리셀이 정상적인 경우에, 상기 연상메모리셀에 유지된 내용이 상기 제j의 상기 입력스캔플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치생성회로를 더 구비하고, 상기 기대치생성회로는 상기 특정번지검출신호가 주어지고, 상기 클럭신호에 따라서 동작하는 플립플롭과, 상기 플립플롭의 출력이 주어지는 리셋트단과, 상기 제i의 디코드출력이 주어지는 세트단과, 비반전출력단과, 반전출력단을 각각 포함하는 제i의 RS플립플롭과, 상기 제0의 RS플립플롭의 상기 반전출력단에 접속된 입력단과, 상기 제0열에 대응하는 제0의 기대치를 출력하는 출력단을 포함하는 제1의 인버터와, 상기 제(n-1)의 RS플립플롭의 상기 반전출력단에 접속된 입력단과, 상기 제(n-1)열에 대응하는 제(n-1)의 기대치를 출력하는 출력단을 포함하는 제2의 인버터를 갖고, 상기 제2 내지 제(n-2)열에 각각 대응하는 제2 내지 제(n-2)의 기대치로서 상기 제2 내지 제(n-2)의 RS플립플롭의 상기 비반전출력단에 출력되는 값이 채용되고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  14. 제8항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 테스트회로는 상기 제j의 입력신호가 각각 특정한 논리치를 채용하는 경우를 검출하는 입려치검출회로와, 상기 입력치검출회로의 출력과, 상기 스캔플립플롭의 출력과, 상기 제0 내지 제(n-1)의 디코드출력을 받고, 상기 연상메모리셀이 정상인 경우에, 상기 연상메모리셀에 유지된 내용이 상기 제j의 상기 입력스캔플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치생성회로를 더 구비하고, 상기 기대치생성회로는 상기 입력치검출회로의 출력과 상기 스캔플립플롭의 출력과의 논리합에 따라서 리셋트신호를 출력하는 리셋트 펄스 발생 회로와, 상기 리셋트신호가 주어지는 리셋트단과, 상기 제i의 디코드출력이 주어지는 세트단과, 비반전출력단과, 반전출력단을 각각 포함하는 제i의 RS플립플롭과, 상기 제i의 RS플립플롭의 상기 반전출력단 및 상기 비반전출력단이 각각 접속된 제1 및 제2입력단과, 상기 입력치검출회로의 출력에 따라서 자신의 상기 제1 및 제2입력단에 주어진 값을 상기 제i열에 대응하는 제i의 기대치로서 출력하는 출력단을 각각 포함하는 제i의 셀렉터를 갖고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  15. 제8항에 있어서, 상기 연상메모리회로는 상기 카운터의 출력을 디코드하여 상기 제i열에 배열된 상기 연상메모리셀을 선택하는 제i의 디코드출력을 출력하는 디코더를 더 갖고, 상기 테스트회로는 상기 제j열의 입력신호가 각각 특정한 논리치를 채용하는 경우를 검출하는 입력치검출회로와, 상기 입력치검출회로의 출력과, 상기 스캔플립플롭의 출력과, 상기 제0 내지 제(n-)의 디코드출력을 받고, 상기 연상메모리셀이 정상인 경우에, 상기 연상메모리셀에 유지된 내용이 상기 제j의 상기 입력스캔 플립플롭에 유지된 입력신호와 비교한 결과인 기대치군을 생성하는 기대치생성회로를 더 구비하고, 상기 기대치생성회로는 상기 입력치검출회로의 출력과 상기 스캔플립프롭의 출력을 입력하는 배타적·OR회로와, 상기 배타적·OR회로의 출력과, 상기 제i의 디코드출력을 각각 입력하는 제i의 AND 회로와, 상기 제i의 AND 회로의 출력과, 상기 입력치검출회로의 출력을 각각 입력하여, 상기 제i열에 대응하는 제i의 기대치로서 출력하는 제i의 배타적·NOR회로를 갖고, 상기 기대치군은 상기 제0 내지 제(n-1)의 기대치의 집합인 상기 테스트회로.
  16. 각각 m 행에 배열된 연상메모리셀을 포함하는 제0 내지 제(n-1)열의 연상메모리셀군과, m 행에 배열된 연상메로리셀을 갖는 제n열의 연상메모리셀군을 갖고, 외부에서 주어진 검사데이타와 상기 제0 내지 제n열의 연상메모리셀군이 기억하는 비교데이타가 일치하는가 아닌가를 판단하는 용장 기능 첨부 연상 메모리 회로에 있어서, (a) 상기 제i열(0≤i≤n-1)의 연상메모리셀군의 양/부에 응해서 활성/비활성을 나타내는 제i의 양부데이타를 기억하고, 상기 제i열의 연상메모리셀군이 기억하는 상기 비교데이타와, 상기 검사데이타가 일치하는가 아닌가를 나타내는 제n의 일치판정신호후보와, 상기 제n열의 연상메모리셀군이 기억하는 상기 비교 데이타와 상기 검사데이타가 일치하는가 아닌가를 나타내는 제n의 일치판정신호후보를 출력하는 출력부와, (b) 상기 제0 내지 제(n-1)의 양부데이타와, 상기 제0 내지 제n의 일치판정신호후보를 받고, (b-1) 제0 내지 제(n-1)의 제어신호를 출력하는 게이트군과, (b-2) 상기 제i의 제어신호의 활성/비활성에 대응하여, 상기 제i의 일치판정신호후보 또는 상기 제(i+1)의 일치 판정 신호 후보를 제i의 일치 판정 신호로서 출력하는 셀렉터군을 갖는 제1의 제어회로와, (c) 상기 제0 내지 제(n-1)열의 연상메모리셀군의 각각 대응하여, 택일적으로 활성화하는 제1 내지 제n의 열지정원신호와, 상기 제2 내지 제n의 제어신호와, 상기 제1 내지 제n의 양부데이타를 받고, (c-1) 상기 제t (0≤t≤n-2)의 제어신호의 활성/비활성에 대응하여, 상기 제t의 열지정원신호 및 상기 제(t+1)의 열지정원신호를 각각 제(t+1)의 열지정신호후보로서 출력하고, 상기 제(n-1)의 제어신호의 비활성/활성에 대응하여 상기 제(n-1)의 열지정원신호 및“0”을 각각 제n의 열신호지정후보로서 출력하는 셀렉터군과, (c-2) 상기 제i의 열지정신호후보와 상기 제i의 양부데이타의 논리적을 채용하여 제i의 열지정신호로 출력하는 게이트군을 갖는 제2의 제어회로를 구비하고, 상기 제1의 제어회로의 상기 게이트군은 상기 제0의 양부데이타를 제0의 제어신호로서, 상기 제k (1≤k≤n-1)의 양부데이타와, 상기 제(k-1)의 제어신호와의 논리적을 제k의 제어신호로서, 각각 출력하고, 상기 제0의 열지정신호후보는 상기 제0의 열지정원신호이고, 상기 제n의 열지정신호후보는 상기 제n의 열지정신호이고, 상기 제0 내지 제n열의 연상메모리셀군의 각각은 상기 제0 내지 제n열의 열지정신호에 의해서 선택된 용장기능첨부연상메모리회로.
  17. 제16항엥 있어서, 상기 제2의 제어회로의 상기 셀렉터군은 상기 제(n-1)의 제어신호의 논리반전과 상기제(n-1)의 열지정원신호와의 논리적을 상기 제n의 열신호지정후보로서 출력하는 논리게이트를 갖는 용장기능 첨부연상메모리회로.
  18. 제17항에 있어서, 상기 출력부는 제0 내지 제n의 출력요소로 이루어지고, 상기 제s(0≤s≤n)의 출력요소는 (a-1)상기 제s의 양부데이타를 기억하는 플립플롭과, (a-2) 상기 플립플롭의 입력단에 접속된 출력단과, 상기 제s의 일치판정신호후보가 입력되는 제1입력단과, 상기 제s의 일치판정신호후보와, 이것에 대응하는 기대치와의 비교결과가 주어지는 제2입력단과, 시프트모드신호가 주어지는 제어단을 갖고, 상기 시프트모드신호의 비활성/활성에 대응하는 상기 출력단에는 상기 제1입력단 및 상기 제2입력단이 각각 접속되는 제1의 셀렉터를 포함한 용장기능첨부연상메모리회로.
  19. 각각 n열에 배열된 연상메모리셀을 포함하는 제0 내지 제(m-1)행의 연상메모리셀군과, n열에 배열된 연상메모리셀을 갖는 제m 행의 연상메모리셀군을 갖고, 외부에서 주어진 검사데이타와 상기 제0 내지 제n 열의 연상메모리셀군이 기억한느 비교데이타가 일치하는가 아닌가를 판단하는 용장기능첨부연상메모리회로에 있어서, (a)상기 제0행 내지 제m 행의 연상메모리셀군으로부터의 각각의 출력과, 각각 대응하는 기대치를 받고, 상기 제0행 내지 제m 행의 연상메모리셀군의 양/부에 응해서 각각 활성/비활성을 나타내는 제0행 내지 제m의 양부데이타를, 상기 제0행 내지 제m 행의 연상메모리셀군으로부터의 출력을 각각 제0 내지 제m의 출력신호후보로서, 각각 출력하는 출력부와, (b) 각각이 (b-1)스캔입력단자와, (b-2) 플립플ㄹ롭과, (b-3) 상기 스캔입력단자에 접속된 제1입력단과, 상기 플립플롭을 개재하여 상기 스캔입력단자에 접속된 제2입력다과, 상기 제j의 양부데이타의 활성/비활성에 대응하여 각각 제1 및 제2입력단과 접속되는 출력단을 구비하는 스캔출력단자를 포함하는 셀렉터를 갖고, 순차 직렬로 접속되는 제0 내지 제m의 입력스캔플립플롭과, (c) 상기 제m의 스캔출력단자에 접속된 입력단과, 상기 제0의 스캔입력단자에 접속된 출력단을 갖는 인버터를 구비하는 용장 기능 첨부연상 메모리회로.
  20. 제19항에 있어서, (d) 상기 제0 내지 제m의 양데이타를 받아, 제0 내지 제m의 제어신호를 출력하는 게이트군과, (e) 제0 내지 제(m-1)의 입력신호후볼르 받고, 상기 제0의 제어신호가 활성의 경우에 상기 제0의 입력신호후보를 제0의 원입력신호로서, 상기 제p(1≤p≤m-1)의 제어신호의 비활성/활성에 대응하고, 상기 제(p-1)의 입력신호후보 또는 상기 제p의 입력신호후보를 제p의 원입력신호로서, 상기 제m의 제어신호가 비활성의 경우에 상기 제(m-1)의 입력신호후보를 제m의 원입력신호로서, 각각 채용하고, 상기 제0 내지 제m의 원입력신호를 각각 상기 제0 내지 제m의 입력스캔플립플롭에 주는 제1의 셀렉터군과, (f) 각각 상기 제0행 내지 제m행의 연상메모리셀군의 출력인 제0 내지 제m의 출력신호후보를 받아, 상기 제u (0≤u≤m-1)의 제어신호의 비활성/활성에 대응하고, 상기 제u의 출력신호후보 또는 상기 제(u+1)의 출력신호후보를 제u의 출력신호로서 출력하는 제2의 셀렉터군을 더 구비하고, 상기 제0의 양부데이타는 상기 제0의 제어신호로서 채용되고, 상기 제j의 입력스캔플립플롭은 자신의 상기 플립플롭을 개재하여 상기 제j의 원입력신호를 상기 제j행의 연상메모리셀군에 주는 용장기능첨부연상메모리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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