JP2842280B2

JP2842280B2 - Ｒｔレベルデータパス回路のテスト容易性を考慮した無走査設計方法

Info

Publication number: JP2842280B2
Application number: JP7041045A
Authority: JP
Inventors: ディスージット; ポトコニャックミオドラッグ
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-06-30
Filing date: 1995-02-28
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH0816656A; US5513123A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレジスタ転送レベルのデ
ータパス回路をテスト容易にするテスト容易性を考慮し
た無走査設計方法に関する。データパス内のループは、
回路の新らしいＥＸＵＳグラフ表現を用いることにより
ｋ−レベル制御可能および／または観測可能とすること
ができる。その結果、フリップフロップを走査したりル
ープを直接遮断することなく回路をテスト容易とするこ
とができる。

【０００２】

【従来の技術】シーケンシャルテストパターンの生成作
業を簡略化するべく提案されているいくつかのテスト容
易性を考慮した設計方法のうち、部分走査方法が急速に
普及してきている。回路のすべてのフリップフロップ
（ＦＦ）を観察可能および制御可能にする全走査と異な
り、部分走査方法では走査用のＦＦのサブセットを選択
する。全走査回路の場合に匹敵するテスト効率を達成で
きるばかりでなく、通常、部分走査回路は、走査チェイ
ン内のＦＦを少なくすることができるので、チップ面積
や遅延によるオーバーヘッドが少なくて済み、テスト適
用時間も短くて済む。

【０００３】しかし、走査型方法でのテストベクタは走
査チェインを介してシフトしなければならないので、走
査型方法でのテスト適用時間が無走査設計に比較して極
めて長いという欠点がある。テスト適用時間の短縮は、
並列走査チェインに走査フリップフロップを配設し、走
査チェインを再構成するなどいくつかの方法が試みられ
てきた。並列走査チェイン方法では、並列走査チェイン
の数、従って並列シフトが可能なベクタ数は、回路の主
入出力の最小数によって限定される。再構成可能な走査
チェイン方法は、一組のカーネルに分解される回路の能
力によって制限され、これらのカーネルは独立にテスト
可能な論理回路の分離個別部分を成す。可制御点および
可観測点は、１９８９年度版ＤＡＣ議事録の７０６頁か
ら７０９頁に記載のＴ．Ｇｈｅｅｗａｌａの論文「クロ
スチェック：セル型ＶＬＳＩテスト容易性を考慮した方
法」および１９９１年度版ＤＡＣ議事録の２８２頁から
２８６頁に記載のＳ．Ｊ．Ｃｈａｎｄｒａ他の論文「新
規のグリッドアドレッサブルラッチ素子を基体とするＡ
ＴＰＧ」に説明されているクロスチェックのようなシリ
コン仕様の方法にも設けられている。テスト適用は観測
および制御点を走査する必要があるため緩慢であり、送
信は観測および制御点を選択するのに用いる拡散回路に
おいて遅延する。一方無走査ＤＦＴ技術はＦＦの走査を
必要とせず、走査チェインを介してテストベクタをシフ
トする必要が無く、従ってテスト適用時間を大幅に短縮
している。

【０００４】ただし、走査型ＤＦＴ技術の大きな欠点
は、テストベクタを回路の動作速度で回路に適用するこ
とができないことにある。すなわち、テストベクタを連
続したクロック周期で適用することはできない。走査設
計を「迅速に」テストすることができないということ
は、最近の研究に鑑みてその重要性を想起させるもので
あり、縮退故障用テストセットを高速に適用すれば同じ
故障検出率をもつテストセットを低速に適用した場合よ
り多くの欠陥チップを検出することを示している。これ
らの研究の結果、研究者は、可制御点および可観測点を
導入してシーケンシャル回路をテストできるようにする
べく無走査ＤＦＴ技術の調査を開始している。高いテス
ト効率を有するテスト可能なシーケンシャル回路を構成
するための無走査ＤＦＴ技術の実現可能性は、１９９３
年６月版のデザインオートメーション会議議事録の２３
６頁から２４１頁に記載のＶ．Ｃｈｉｃｋｅｒｍａｎｅ
他の論文「シーケンシャル回路に対するテスト容易性を
考慮した無走査設計」において実証されている。無走査
設計の主な利点はテストベクタを迅速に適用できること
である。

【０００５】最近、内蔵自己テスト（ＢＩＳＴ）型試験
方法および自動テストパターン生成（ＡＴＰＧ）方法に
対する簡単にテスト容易なデータパスを構成するための
高レベル合成方法がいくつか提案されている。回路のテ
スト容易性を改良するため、テストステートメントの挿
入を回路動作仕様に採用している。自己ループの数を最
小限にすることによりテスト容易なデータパスを生成す
る方法が知られている。適正なスケジューリングおよび
割り当てを行うことにより、またループを遮断する走査
レジスタを用いることにより、ループを持たないデータ
パスを合成する技術がいくつか提案されている。

【０００６】

【発明が解決しようとする課題】ランダム試験はシーケ
ンシャル回路には適さないから殆どすべてのＢＩＳＴ型
方法は、走査設計方法をとっている。またテスト容易性
方法についての殆どすべてのＡＴＰＧ型高レベル合成方
法は、１９９２年のコンピュータ設計に関する国際会議
議事録に記載のＴ．Ｃ．Ｌｅｅ他の論文「データパス割
り当てにおける簡単なテスト容易性のための回動動作合
成」および１９９３年の設計自動化会議議事録の２９２
頁から２９７頁に記載のＴ．Ｃ．Ｌｅｅ他の論文「無走
査および部分走査環境におけるテスト容易なデータパス
の回路動作合成」に提案する方法を除いて、データパス
をテスト容易とするため走査レジスタを使用する。しか
し、Ｌｅｅ他の論文に示される無走査技術は、回路構成
に多数の主入力（ＰＩ）および主出力（ＰＯ）を備え、
かつループを持っていない場合のみテスト容易なデータ
パスを形成するものである。例えば、５次楕円電波フィ
ルタの設計例について、Ｌｅｅほかの無走査構成ではデ
ータパスをテスト容易とすることができなかった。一般
に、殆どの回路設計では主入力および出力点が少ない。
更に、多くの回路には、一部には仕様自体にループが存
在するため、一部には領域効率の良いデータパスを生成
するのに用いられる資源共用のため、数種類のループが
形成されている。その結果、既存の高レベルのテスト容
易化技術はいずれも走査方法の採用を基礎にしており、
またはループを有する実際のデータパスには適さない。

【０００７】設計のＲＴレベル（レジスタ転送レベル）
の記述を活用することにより回路のテスト容易性を改良
する技術がいくつか開発されている。変換および最適化
技術は、１９９３年９月号の３０４頁から３１８頁に記
載のＳ．Ｂｈａｔｔａｃｈａｒｙａ他の論文「ＩＥＥＥ
Ｔｒａｎｓ．のＶＬＳＩシステム１（３）におけるＲＴ
レベル制御データパス仕様のテスト容易性に対する変換
および再合成」に提案されており、これは全走査のもと
１００％テスト可能な最適化設計を生成するのにＲＴレ
ベルの情報を利用するものである。国際試験会議議事録
１９９２年１１月号の７５２頁から７６１頁に記載の論
文「アーキテクチャ記述を用いたテスト容易性を考慮し
た設計」およびＣＡＤ（コンピュータ利用設計）につい
ての国際会議議事録１９９２年１１月号の６２０頁から
６２４頁に記載の論文「ハイレベルおよびゲートレベル
記述を用いたテスト容易性を考慮した設計方法」におい
て、Ｃｈｉｃｋｅｒｍａｎｅ，ＬｅｅおよびＰａｔｅｌ
は、走査フリップフロップを選択するのにＲＴレベル情
報を使用することにより、ゲートレベル情報のみに限定
された技術に比較してはるかに良い性能が得られること
を示した。ＩＴＣ議事録１９９３年１０月号の４８８頁
から４９７頁に記載の論文「レジスタ転送レベルにおけ
る部分走査」において、Ｓｔｅｅｎｓｍａ，Ｃａｔｔｈ
ｏｏｒおよびＤｅＭａｎは、ＲＴレベルで記述のデー
タパスに適用可能な効率的な部分走査方法を提案してい
る。この方法は、既存のレジスタを走査可能とし、また
は別の即応型走査レジスタを付加することによりループ
を排除することに基づくものである。１９９３年１１月
号「コンピュータ利用設計に関する国際会議議事録」
（３０頁から３５頁）に記載の「テスト容易性トレード
オフ（妥協点）を伴うＲＴＬ合成についての改良方法」
と題するＨ．Ｈａｒｍａｎａｎｉ他の論文において、制
御可能型レジスタから観察可能型レジスタに至る順序深
度を小さくするため、割り当てとテスト点の自動選択を
用いてｖｖ自己テスト可能型ＲＴＬデータパスを生成す
るＲＴレベル方法が提示されている。上記に要約したテ
スト可能性技術に対する高レベル合成と同じく、既存の
ＲＴレベル技術はすべて走査に基づくものであり、走査
を利用することなくテスト容易なデータパスを生成する
ことはできない。

【０００８】シーケンシャル回路のフリップフロップの
依存性をＳグラフで把握できることが知られている。シ
ーケンシャルテスト生成の複雑さがＳグラフの周期の長
さに応じて指数的に大きくなる場合のあることが経験的
に判断されている。効果的な部分走査方法においては、
Ｓグラフの最小フィードバックデーテックスセット（Ｍ
ＦＶＳ）内の走査フリップフロップが選択され、従って
自己ループを除くすべてのループが遮断され、順序深度
が最小となる。既存の無走査技術はまた、制御可能とす
べきノードとしてはフリップフロップに限定される。Ｃ
ｈｉｃｋｅｒｍａｎｅ他が以前に提示した無走査技術で
は、回路のループが遮断されるように主入力（加算制御
点）からロードするのにフリップフロップが選択され
る。

【０００９】回路内のすべてのサイクルを無走査フリッ
プフロップにより遮断することは、特に複雑なループ構
造に成りがちなデータパスについては走査オーバヘッド
の点で極めて高価になる。また多数のフリップフロップ
が存在するとテスト適用時間が増大する。無走査設計の
場合、フリップフロップの効果的な制御可能性は、使用
しうる主入力の数によって限定される。

【００１０】

【課題を解決するための手段】本発明の教示によれば、
上記の制限は走査レジスタを用いることなくデータパス
のテストが可能な新規のＤＦＴ方法によって解決され
る。データパスのレジスタ転送レベル構造を用いてＥＸ
ＵＳグラフを導入するが、これはデータパスの実行ユニ
ット（ＥＸＵ）間の依存性を把握するためのものであ
る。ＥＸＵＳグラフのＭＦＶＳはレジスタのＳグラフの
ＭＦＶＳに対してはより低い限界となるから、制御可能
／観測可能とすべきノードとしてのＥＸＵ（出力）の選
択は、従来の走査ＤＦＴ技術および無走査ＤＦＴ技術に
よって用いられるフリップフロップ（ＲＴレベルでのレ
ジスタ）の選択より効果が高い。同一ノードを制御可能
／観測可能にする（走査アプローチと同様）のとは対照
的に、一部のノードを制御可能とし、他の一部のノード
を観測可能とする場合には、コスト効率のよい高い分散
型方法が用いられる。

【００１１】本発明はＲＴレベルのデータパスをテスト
容易とするテスト容易性を考慮した設計方法である。デ
ータパスについての従来のＤＦＴ方法は、一般に全走査
方法または部分走査方法によるものであった。本発明
は、迅速なテストを可能とする設計方法を目指す無走査
設計方法であり、欠陥のあるクリップを検出する可能性
を高めるものである。ＤＦＴ方法の効果は、データパス
内のループを明確に遮断する必要を排除する新規のテス
ト容易性を考慮した対策の結果である。その結果得られ
る設計は、走査を利用することなく、また対応する部分
走査設計よりもテストエリアオーバヘッドおよびテスト
適用時間がかなり低くても高いテスト効率を示す。

【００１２】すべてのループを遮断する従来技術の方法
は、回路をテスト容易にするのに必要とは限らない。本
発明はループのｋレベルの可制御性および可観測性に基
づくテスト容易性の方法に関する。この方法は、データ
パスを高度にテスト容易とするためには、ループを直接
遮断する代わりに、ループをｋレベルで制御可能／観測
可能にするのに十分である。データパスのすべてのルー
プをｋレベルで制御可能／観測可能にするためには、例
えば定数および重複点を加えるなどＲＴレベル型無走査
ＤＦＴ技術が用いられる。フリップフロップを走査する
ことなく、またはループを直接遮断することなく、回路
を容易にテスト容易とするためには、データパスのＲＴ
レベル構成およびｋレベルの方法をコスト効率の良い回
路の再設計に用いる。

【００１３】ＲＴレベルでのＤＦＴ方法の利点は限りな
くある。例えばＥＸＵＳグラフの複雑さは、ＦＦＳグラ
フよりもかなり低い。更にＲＴレベル構成の知識ばかり
でなくＲＴレベル構成要素の機能を利用して、新しいコ
スト効率の良い無走査方法を開発している。レジスタフ
ァイルや定数を用いて制御可能／観測可能の各点を実現
することができ、ｋ−１フリップフロップを制御／観測
する必要の代わりに、単独の制御／観測点を選択するこ
とによりｋサイズのフリップフロップの大きいまとまり
を遮断することができる。テストオーバヘッドを最小に
するため、分散型無走査方法に対してループ形成の知識
を用いる。最後に、新規のアルゴリズムにより、分散型
および重複点方法についてＲＴレベル情報を用いて、Ｒ
Ｔデータパスのすべてのループをｋレベルで制御可能／
観測可能にするのに必要な最低限のハードウェアを追加
することができる。

【００１４】コントローラの状態に少数のフリップフロ
ップのみで済むような、例えばＤＳＰ、通信、制御理論
アプリケーションおよびグラフィックスなどの計算集約
的なアプリケーションドメインに対して本発明は多くの
利点を有する。

【００１５】テスト容易性の構成に対するこの新しい設
計において、データパスに対するすべての制御信号は、
主入力信号をコントローラのフリップフロップにロード
し、すなわちＣｈｉｃｋｅｒｍａｎｅ他で概説した技術
を用いて完全に制御可能とすることが考えられる。更
に、使用される基本的なハードウェアモデルが専用のレ
ジスタファイルモデルと考えられる。このモデルは、一
定数のレジスタファイル（各レジスタファイルにはひと
つ以上のレジスタが含まれる）にグループ化され、各レ
ジスタファイルはデータを正確にひとつの実行ユニット
に送ることを想定する。同時に各実行ユニットは、任意
の数のレジスタファイルにデータを送ることができる。
このモデルは多くの高レベル合成システムばかりでな
く、多くの手動ＡＳＩＣおよび汎用データパスに用いら
れる。本発明を専用レジスタファイルモデルに関連して
説明したが、無走査ＤＦＴ方法を任意のハードウェアモ
デルに適用すべく容易に修正できることは当業者にとっ
て自明のことである。

【００１６】本発明の主要な利点は、迅速にテストを行
う能力である。更に、無走査設計に必要なハードウェア
オーバヘッドおよびテスト適用時間は部分走査設計より
もかなり低くなる。

【００１７】ｋレベルで制御可能かつ観測可能なループ
の概念を用いて、すべてのループがｋレベルで制御可能
かつ観測可能となっており、ｋ＞０であれば、極めて高
いテスト効率を達成できる。テスト容易性を考慮した方
法により、すべてのループを直接（０レベルで）制御可
能／観測可能とする従来のＤＦＴ技術を必要とせず、し
たがってハードウェアオーバヘッドについての要求を大
幅に削減し、無走査ＤＦＴ方法を実行可能かつ効果的に
している。

【００１８】本発明は、一方のループを制御可能とし他
方のループを観測可能とするため、ループの異なる制御
可能／観測可能レベルを利用する重複点の採用を規定し
ている。更に、新しいアルゴリズムの採用により、デー
タパスのすべてのループをｋレベルで制御可能／観測可
能とするのに必要なハードウェアを最小限にすることが
できる。

【００１９】

【実施例】本発明は、添付図面と平行して以下の説明を
読めば更に明らかとなる。

【００２０】添付図面、特に図１には、ＨＹＰＥＲ機能
合成システムを用いた回路動作記述から合成された４次
ＩＩＲカスケードフィルタ用のレジスタ転送（ＲＴ）レ
ベルのデータパスが示されている。本発明の説明におい
ては、本発明に適用する回路の説明図例として４次ＩＩ
Ｒカスケードフィルタが用いられる。代表的なデータパ
スの基本ＲＴレベル構成要素には、実行ユニット（例え
ば、加算器、乗算器、ＡＬＵ、転送ユニット）、レジス
タ、マルチプレクサおよび内部接続部である。図１に示
すデータパスは、表１の「４ＩＩＲｃａｓ」欄に示す様
に、２つの加算器（Ａ１，Ａ２）、３つの乗算器（Ｍ
１，Ｍ２，Ｍ３）、１２個のマルチプレクサ（台形状の
もの）および１２個のレジスタ（長方形のもの）があ
る。いくつかの転送ユニットが設けられ、１回の反復処
理で作られるデータを次の反復処理でクロック周期へ転
送するのに用いられる。転送ユニットはレジスタとマル
チプレクサで構成される。

【００２１】

【表１】

【００２２】ゲートレベルシーケンシャル回路のＳグラ
フと同様、データパスのＳグラフにより、データパスの
レジスタ間の依存性が確認される。図１に示すデータパ
スに対応する図２（ａ）に示すレジスタＳグラフは、デ
ータパスのレジスタを含むいくつかのループの存在を示
している。シーケンシャルＡＴＰＧは、表２の「Ｏｒｉ
ｇ」欄に示す様に、図示したデータパスにとっては極め
て困難である。

【００２３】

【表２】

【００２４】データパスのテスト容易性は、回路のすべ
てのループを遮断する部分走査技術を用いて改良するこ
とができる。最小フィードバックバーテックスセット
（ＭＦＶＳ）は、自己ループを除くすべてのループが遮
断される様に、削除する必要のある点の最小数を示す。
図２（ａ）に示すＳグラフのＭＦＶＳは３であるから、
すべてのループを遮断するには、少なくとも３つのレジ
スタすなわちＬＡ１，ＬＡ２およびＬＭ１の走査が必要
である。図１に示す２０ビットＩＩＲフィルタデータパ
スの場合、１９９０年９月号の国際テスト会議議事録
（３３７頁から３８６頁）に記載の「部分走査設計問題
に関する最適化に基づく方法」と題するＶ．Ｃｈｉｃｋ
ｅｒｍａｎｅ他の論文で説明されるゲートレベル部分走
査手段ＯＰＵＳおよび表２の「Ｏｐｕｓ」および「Ｌ
Ｒ」欄にそれぞれ示すＬｅｅ−Ｒｅｄｄｙの部分走査手
段には６０の走査ＦＦが必要である。１９９１年度ＥＤ
ＡＣ議事録（２１４頁から２１８頁）に記載のＴ．Ｍ．
Ｎｉｅｒｍａｎｎ他の「ＨＩＴＥＣ：シーケンシャル回
路に関するテスト生成パッケージ」と題する論文に説明
されるシーケンシャルＡＴＰＧプログラムＨＩＴＥＣ
は、Ｏｐｕｓ設計に関して、１５６のテストベクタを必
要とする走査設計において１００％のテスト効率を達成
できる。高いエリアオーバヘッドの他に、走査設計には
表２の「Ｔａｐｐｌ」欄に示す高いテスト適用時間があ
る。例えば、Ｏｐｕｓ設計には１５６のテストベクタを
適用するのに１５６＊（６０＋１）＝９５１６のクロッ
ク周期が必要である。最も重要なことは、走査設計を迅
速にテストすることができないことである。

【００２５】無走査ＤＦＴ方法の場合、遮断すなわち制
御可能／観察可能にするためのノードの選択に際してレ
ジスタにのみ限定する必要はない。同一点を制御可能か
つ観察可能にするのとは反対に、一部の点を制御可能と
し、その他の点を観察可能とする方がコスト効率を高め
ることができる。ＥＸＵＳグラフは、データパスにおい
て、ＥＸＵ（の出力）がレジスタよりも制御可能／観察
可能な点にとってより良い選択となることを示してい
る。ＥＸＵＳグラフの各ノードはデータパス内のＥＸＵ
をそれぞれ示している。他のレジスタを通過せずＥＸＵ
ｕからＥＸＵｖのｉ番目のレジスタファイルに至るダイ
レクトパスがある場合、ノードｕからノードｖに至る有
向端線があり、ｉで識別し、ｕⁱ→ｖで表される。

【００２６】図１に示すデータパスについてのＥＸＵＳ
グラフを図２（ｂ）に示す。図１のデータパスには、乗
算器Ｍ３から加算器Ａ２の左（第１）レジスタファイル
ＬＡ２に至るダイレクトパスがあり、図２（ｂ）に示す
ＥＸＵＳグラフの端線Ｍ３¹→Ａ２で表される。同様
に、Ｍ１は、ＥＸＵＳグラフに示す端線Ｍ１¹→Ａ２お
よびＭ１²→Ａ２で表されるＡ２の第１ＬＡ２レジスタ
ファイルおよび第２ＲＡ２レジスタファイル両方にデー
タを送る。（一般性を失うことなく、ＥＸＵの左右レジ
スタファイルはそれぞれ１および２で番号付けされ
る。）説明を容易にするため、ノードｕからノードｖに
至るｋの異なるラベルを有するｋの個別の端線を示す代
わりに、すべてｋラベルを有する単独の端線が示されて
いることに注意すること。

【００２７】図２（ｂ）に示すＥＸＵＳグラフには、図
２（ａ）に示すレジスタＳグラフと同じようにいくつか
のループがある。Ｍ１，Ａ２およびＤ１の間にはＥＸＵ
Ｓグラフに示す２つのループ、すなわちＭ１¹→Ａ２¹
→Ｉ¹→Ｍ１とＭ１²→Ａ２¹→Ｉ¹→Ｍ１がある。た
だし、ＥＸＵＳグラフのループはすべて２つのＥＸＵ，
Ａ１およびＡ２が通っている。従って、ＥＸＵＳグラフ
のＭＦＶＳは２であり、これに対して図２（ａ）のレジ
スタＳグラフのＭＦＶＳは３である。一般にＥＸＵＳグ
ラフのＭＦＶＳはレジスタＳグラフのＭＦＶＳの下限で
あり、従来の方法で制御可能／観察可能になったレジス
タよりも、ＥＸＵを制御可能／観察可能にする良い候補
としている。

【００２８】ノードはいくつかの方法で制御可能／観察
可能にすることができる。走査レジスタを使用せず、Ｒ
Ｔレベルでデータパスに適用可能な２つの好ましい方式
を説明する。第１の方法は直接無走査方法であり、第２
の方法はレジスタファイルに基づく無走査方法である。
図３（ａ）は表３に示すＥＷＰデータパスに用いるＥＸ
Ｕ、Ａ２およびそのレジスタファイルを示す。

【００２９】

【表３】

【００３０】直接無走査方法によれば、図３（ｂ）に示
す様に、Ａ２の出力に配置されたマルチプレクサにＰＩ
からの内部接続部を加えることによりＡ２の出力を制御
可能にすることができる。マルチプレクサは、データパ
スの正常な動作の間「０」に設定されているテストピン
ｎｔｅｓｔによって制御され、テストモードにおいては
必要とする任意の値に設定することができる。従ってマ
ルチプレクサＡ２の出力Ｚは、データパスの正常動作の
間Ａ２の出力として変化することなく、一方テストモー
ドの間ＰＩの数値に設定可能であり、点Ｚを直接制御可
能にする。

【００３１】同様に、Ａ２からの可観測点（プローブ
点）を加えることによってＡ２の出力を観測可能にする
ことができ、また図３（ｂ）に示す様に、ＰＯと多重通
信を行うことができる。マルチプレクサはテスト点ｎｔ
ｅｓｔによって制御され、制御点マルチプレクサと同様
に走査され、確実にデータパスの機能性を変化させない
様にする。複数のテストピンを加えない限り、追加可能
なプローブ点の数は、回路のＰＯ点によって制限される
ことに注意のこと。任意のクロック周期において、プロ
ーブ点またはＰＯのいずれか（ただし両方ではなく）
が、新しい出力ＰＯ′において観察可能である。

【００３２】レジスタファイルに基づく無走査方法によ
れば、ＥＸＵの出力に可制御点を設ける代わりに、ＥＸ
Ｕの入力に関連したレジスタファイルに可制御点を設け
る。この場合、ＥＸＵの各レジスタファイルのレジスタ
をひとつだけ制御可能にするだけで充分である。ＰＩか
ら制御点を加えることによってレジスタファイルのレジ
スタＬ２を制御可能にする場合の好ましい配置を図４に
示す。ある定数を加えることによりレジスタＲ４が制御
可能になる（この場合、ＥＸＵが行う動作の確認要素は
０である）。ＰＩに適正な値を設定することによりＡ２
の出力での値を正しいものとすることが出来る。レジス
タファイル型方式は、レジスタファイルのひとつにすで
に制御されたレジスタがある場合、またはｋレベルの可
制御性に関連しては利点がある。

【００３３】レジスタファイルは往々にして自己ループ
レジスタすなわちデータを送る同一のＥＸＵからデータ
を受けるレジスタがある。例えば、レジスタＬ１，Ｌ
２，Ｒ１，Ｒ３およびＲ４は図３（ａ）に示す自己ルー
プレジスタである。ｍ個の自己ループレジスタを有する
レジスタファイルは、レジスタのＳグラフにサイズｍの
クリークすなわちレジスタファイルクリークを形成し、
従ってクリーク内のすべてのループを遮断する、すなわ
ちすべてのレジスタを制御可能にするためにはｍ−１個
の走査レジスタが必要である。ハードウェアの占有率の
高いデータパスにおいては、レジスタファイルには多数
の自己ループレジスタがあって、大きなレジスタファイ
ルクリークを形成しているが、これはこのレジスタファ
イルクリーク走査型ＤＦＴ技術にとっての問題である。

【００３４】ただし、上記の無走査ＤＦＴ方法のひとつ
を用いてＥＸＵの出力が一旦制御可能にされると、関連
レジスタファイルの各レジスタは、最大２クロック周期
（時間フレーム）内は任意の値に制御することができ
る。例えば、図４のレジスタファイルの任意のレジスタ
は、最大２クロック周期以内は制御可能状態にある。そ
の結果４つの自己ループレジスタを走査しなければなら
ない非経済的なＤＦＴ方法が除かれる。

【００３５】ノード（ＥＸＶの出力点）を制御可能／観
測可能にすることのできる２つの方法を説明したが、こ
れらの方法は、図１に示す４次ＩＩＲカスケードフィル
タのデータパスの無走査ＤＦＴのタスクに適用される。
図１ｃに示すデータパスのＥＸＵＳグラフのＭＦＶＳ
は、ＡｌおよびＡ２である。従ってＡｌおよびＡ２の出
力を制御可能／観測可能にすることによりすべてのルー
プが直接遮断され、すなわちすべてのループが０レベル
で制御可能／観測可能になる。すなわち、ＡｌおよびＡ
２の出力点での値を１クロック周期（時間フレーム）内
で制御／観測することができる。３つのレジスタを制御
可能／観測可能にする必要のあるＳグラフ方法と比較し
て、直接無走査方形は望ましい。ただし、データパスを
テスト容易にするもうひとつの極めて経済的なＤＦＴを
以下に説明する。

【００３６】図２（ｂ）のＥＸＵＳグラフは、Ａ２は直
接ＰＯＯｕｔに進むからＡ２を通るすべてのループが
観測可能であることを明らかにしている。従って、必要
なことは、Ａ２の出力に設けられる可制御点であり、一
方可制御性および可観測性点がＡ１の出力に設けられ
る。図５は０レベルでテスト可能なデータパスのための
修正データパスを示し、この場合図１に示す回路のルー
プはすべて、Ａ１およびＡ２の出力にひとつの可制御点
を挿入し、Ａ２の出力からひとつの可観測点を挿入する
ために設けられたテストハードウェアにより（信号ｎ＋
ｅｓｔで示す）制御可能／観測可能とされている。表２
の０−１ｅｖ欄に示す生成データパスにおいて１００％
のテスト効率が達成可能となる。修正データパスに要す
るテストハードウェアオーバーヘッドは４２９セル（最
初のデータパスの５．７％）であり、走査設計に要する
６６５セルのオーバーヘッドより少ない（表２のＯｐｕ
ｓおよびＬＲ欄）。迅速なテスト実行という主な利点の
ほか、無走査設計に対するテスト適用（Ｔａｐｐｌ欄）
に必要なクロック周期の数は、走査設計の場合よりはる
かに少ない。しかし走査設計を越える図６に示す無走査
設計の主な利点は、迅速なテスト実行能力である。

【００３７】データパスのループを直接（０レベルで）
制御／観測可能にする必要はない。図６に示す別のテス
ト容易な設計には入力ｕｔｅｓｔで示すハードウェアが
ある。Ａ２の出力に可制御点を加える代りに、定数
（「０」、加算時の確認要素）のみがＡ２のレジスタフ
ァイル（ＲＡ２）に加えられる。Ａ２の出力点での任意
の値は、最大２時間フレームによって正しいものとする
（正当化）ことができる。例えば、数値９をＡ２の出力
が正しい値とする必要がある場合、１時間フレームにお
いては、レジスタＬＡ２およびＲＡ２を適正値９および
０に設定可能であり、次の時間フレームにおいては、Ｌ
Ａ２およびＰＡ２の値をＩｎおよび定数によって正当化
することができる。定数を加えることにより、Ａ２の出
力に可制御点を加えるよりもハードウェアオーバヘッド
がはるかに少なくて済む、というのは定数信号に関連し
たマルチプレクサロジック回路を除くことが可能である
からである。図６に示す無走査設計は上記のレジスタフ
ァイルに基づく方法を利用していることに注意のこと。

【００３８】図６に示す合成データパス（１レベルで制
御可能／観測可能）のハードウェアオーバヘッドは、図
５に示す０レベルの方法よりはるかに少ない。また表２
の１−１ｅｖ欄によって明らかなように、合成データパ
スによって９８％という極めて高いテスト効率が達成で
きる。

【００３９】図７のデータパスは、ＲＴレベルでの無走
査ＤＦＴの利点およびｋレベルで制御可能／観測可能な
ループの概念を効果的に実証している。データパスは、
ＥＸＵ・ＡｌおよびＡ２それぞれの右側レジスタＲＡ１
およびＲＡ２に対して定数が加えられることを示してい
る。以下に説明するように、ＥＸＵＳグラフのループは
すべて２以下のレベルが制御可能／観測可能となる。必
要とされるテストハードウェアは、図５および６にそれ
ぞれ示す、また表２の２−ｌｅｖ欄に示すように、０レ
ベルおよび１レベルでテスト容易なデータパスで必要と
されるものよりかなり少ない。走査設計の場合のオーバ
ヘッド６６５セル、０レベル無走査設計の場合の４２９
セルおよび１レベル無走査設計の場合の３４９セルに比
較して、エリアオーバヘッドは１２０セルに過ぎない。
しかし、２レベルのテスト可能設計は、９８％とテスト
効率が極めて高く、より多くの費用を要する走査設計、
０レベルおよび１レベルの無走査設計によって達成され
るテスト効率に匹敵する。

【００４０】無走査設計およびそのテスト効率実績は、
無走査ＤＦＴ方法利用の実現可能性を実証している。さ
らに、図６および７に示すテスト容易性の高い無走査設
計により、すべてのループを直接遮断する、すなわちル
ープを０レベルで制御可能／観測可能にする従来のＤＦ
Ｔ技術に対する実行可能な効率的でコスト効率の良い方
法として、ループをｋレベルで制御可能／観測可能にす
る方法が確立される。

【００４１】Ｍの出力での任意の値を最大ｋ＋１のクロ
ック周期（時間フレーム）で正当化／伝播させることが
できる場合、ＥＸＵＭはｋレベルで制御可能／観測可能
となる。またＭの出力で正当化する必要のある値につい
ては、値を正当化する最大ｋ＋１で少なくともひとつの
ベクタシーケンスが存在する。

【００４２】図７に示すデータパスについて考えてみ
る。Ａ１の出力は、以下に述べるように２レベルで制御
可能である。例えば、Ａ１の出力で値１５で正当化する
には、第１の時間フレームでＬＡ１を１５に、ＲＡ１を
０に設定することができる。第２の時間フレームにおい
ては、ＲＡ１の値を定数により直ちに正当化することが
できる。Ａ２の出力点であるＬＡ１の値を正当化するに
は、Ａ２、ＬＡ２およびＲＡ２の入力レジスタをそれぞ
れ１５および０に設定する。第３の時間フレームにおい
ては、ＲＡ２の定数が存在するからＲＡ２を正当化する
ことができる。ここでＭに適用する定数Ｋ４を１とす
る。Ｉｎを１５に設定することによりＬＡ２を正当化す
ることができる。同様に、Ａ１の出力での値を３つの時
間フレームで正当化することができ、Ａ１を２レベルで
制御可能とすることができる。定数を加えなければ、図
５の最初のデータパスの場合と同様、Ａ１の出力を制御
することはできない。

【００４３】Ａ１の出力の値を以下の方法で３クロック
周期内で伝播することができるから、Ａ１の出力を２レ
ベルで観測可能とすることができる。第１のクック周期
において、Ａ１をＬＡ２に伝えることができる。ＲＡ２
は定数（ここでは０）により独立して制御することがで
きるから、次のクロック周期においては、ＬＡ２をＡ２
従ってレジスタＯｕｔの出力に伝播させることができ
る。第３のクロック周期において、レジスタＯｕｔはＰ
Ｏで直接観測することができる。その結果Ａ１の出力は
２レベルで観測可能となる。

【００４４】一般に、ＥＸＵの出力Ｚは、直接法または
レジスタファイル型の方法のいづれかによってもｋレベ
ルで制御可能／観測可能である。直接法によれば、ＥＸ
Ｕの出力は、ｋレベルで制御可能なノードと直接多重接
続され、Ｚをｋレベルで制御可能となる。ＥＸＵの出力
は、ｋレベルで観測可能な他ノノードを直接多重接続す
ることにより、ｋレベルで観測可能となる。図８（ａ）
に示すＥＸＵ（ＡＬＵ１）を参照、図８（ｂ）に示すＡ
ＬＵ１は、ひとつのマルチプレクサをｋレベル制御可能
性に対して、第２のマルチプレクサをｋレベルの可観測
性用に出力点に設けることにより、上記の直接方法を用
いてｋレベルで制御可能かつ観測可能になる。

【００４５】レジスタファイルに基づく方法において、
ＥＸＵの各レジスタファイルの少なくともひとつのレジ
スタがｋ−１レベルで制御可能の入力を有する場合、Ｅ
ＸＵ（出力）はｋレベルで制御可能となる。両レジスタ
ファイルのあるレジスタがｋ−１レベルで制御可能であ
る場合の構成を図９（ａ）に示す。ＥＸＵが、ｋ−１レ
ベルで観測可能であり、また他のレジスタファイルが１
レベルで制御可能な入力を有する別のＥＸＵ（ＡＬＶ
２）のレジスタに対する内部接続部を有する場合、その
ＥＸＵはｋレベルで観測可能である。図９（ｂ）はＡＬ
Ｕ１がどのようにしてｋレベルで観測可能になるかを示
している。

【００４６】テスト容易性を考慮したハードウェアを加
えてノードをｋレベルで制御可能／観測可能にするため
には、ノード可制御性／可観測性レベルを算出する必要
がある。ノードＸの制御可能性レベルは、ｃｌｅｖｅｌ
（Ｘ）として表わされる。すなわち、ｃｌｅｖｅｌ
（Ｘ）＝ｋは、ノードＸがｋレベルで制御可能であるこ
とを示す。またＲＦ（Ｍ）は、ＥＸＵＭのレジスタファ
イルのセットを表わし、ｏｕｔ（Ｍ）はＥＸＵＭの出力
バスを表わす。そこでＥＸＵＭの制御可能性レベルは以
下数１の通りである。

【００４７】

【数１】

【００４８】同様に、上述したようにノードをｋレベル
で観測可能にする直接法およびレジスタファイルに基づ
く方法を用いて観測可能性のレベルを算出することがで
きる。

【００４９】図３（ａ）に示すＥＸＵにおいて、ｃｌｅ
ｖｅｌ（Ａ１）＝１、ｃｌｅｖｅｌ（Ａ３）＝３および
ｃｌｅｖｅｌ（Ｍ２）＝２とする。この場合、ｃｌｅｖ
ｅｌ（Ａ２）＝ｍａｘ｛１，１｝＋１＝２となる。ｃｌ
ｅｖｅｌ（Ａ２）＝１を得るためにレジスタファイルに
基づく方法を用いた無走査ＤＦＴを図４に示す。

【００５０】ｋレベルで制御可能なノードが少なくとも
ひとつループにあれば、ループはｋレベルで制御可能で
ある。ｋレベルで観測可能なノードが少なくともひとつ
ループにあれば、そのループはｋレベルで観測可能であ
る。データパスのすべてのループがｋレベル以下で制御
可能／観測可能であれば、そのデータパスはｋレベルで
テスト容易である。

【００５１】図７に示すデータパスは、２つの定数
（「０」）をＥＸＵＡ２およびＡ１の右側レジスタＲＡ
２およびＲＡ１に加えることにより、図１のデータパス
から導びかれる。代って、Ａ１を通るすべてのループ
は、Ａ１が２レベルで制御可能／観測可能であるから、
共に２レベルで制御可能／観測可能である。同様に、Ａ
２を通るループはすべて１レベル制御可能／観測可能で
ある。従って図７に示すデータパスは２レベルでテスト
容易である。

【００５２】図１に示すデータパスを０レベルでテスト
可能とするには、２つの可制御点およびひとつの可観測
点を図５に示すように挿入する必要がある。代って、デ
ータパスを２レベルでテスト容易とするには、図７に示
すように２つの定数のみを加える必要がある。表２に示
すように、得られる２レベルでテスト容易なデータパス
（４２９セル）のエリアオーバヘッドは、０レベルでテ
スト可能なデータパス（４２９セル）のオーバヘッドよ
りもかなり少ない。テストハードウェアのオーバヘッド
がかなり低く（１．６％）、テスト効率が高い（９８
％）ため、２レベルでテスト容易な設計は、表２に示す
ような高価な０レベルでテスト容易な設計およびはるか
に高価な走査設計に対するコスト効率の良い方法であ
る。

【００５３】上記の説明では、同じノードが常に選択
（ＥＸＵの出力）されて設計を同時にｋレベルで制御可
能／観測可能にしている。しかし、Ｌ２がはじめのデー
タパスでのループＬ１よりも可観測性が高いが、ループ
Ｌ１ははじめのデータパスのループＬ２よりも可制御性
が高い（可制御性レベルの低いノードがある）。Ｌ１お
よびＬ２の選択したノードに可制御点（ＣＰ）および可
観測点（ＯＰ）を同時に設けるよりも、可観測点をＬ１
に、可制御点をＬ２に設ける方がより経済的である。

【００５４】図１０（ａ）に示すＥＸＵＳグラフについ
て考えてみる。すべてのループを１レベルで制御可能／
観測可能にする、すなわち１レベルでテスト容易な設計
を生成するためには、制御可能／観測可能な点を同時に
設けるに当って同じノードを選択した場合、その結果は
図１０（ｂ）に示すように混在した方法となる。ノード
Ｅ２およびＥ３が選択される。ＰＩからの破線矢印は、
ＰＩからの可制御点が設けられることを示す。同様に、
ＰＯへの破線矢印は、可観測点の配設を示している。２
つの利点と２つの可観測点を設けた後は、データパスの
すべてのループは、０レベルで制御可能／観測可能とな
り、修正データパスが０レベルでテスト容易となる。

【００５５】しかし、ノードＥ１が１レベルで制御可能
であるから、ループＥ１→Ｅ２→Ｅ１は、図１０（ａ）
に示す最初のデータパスではすでに１レベルで制御可能
となっている。同様に、ノードＥ４が１レベルで観測可
能であるから、ループＥ３→Ｅ４→Ｅ３は最初のデータ
パスにおいては１レベルで観測可能である。ループを同
時に制御可能／観測可能にしようとするよりも、すべて
のループを観察可能にするべくまず最初に可観測点を加
え、次にループを制御可能にするべく可制御点を加える
方がコスト効率が高い。この様に、可制御点／可観測点
は分散方式で加えられ、設計をｋレベルでテスト可能に
するには少ない可制御点可観測点で充分である。

【００５６】図１０（ａ）に示す例の場合、ループＥ１
→Ｅ２→Ｅ１およびループＥ２→Ｅ３→Ｅ２を１レベル
で観測可能にするだけで充分であり、Ｅ２にひとつの可
観測点を加えるだけでこれを達成できる。またループＥ
２→Ｅ３→Ｅ２およびＥ３→Ｅ４→Ｅ３を１レベルで制
御可能にするだけで充分であり、Ｅ３に単独の可制御点
を加えるだけでこれを達成できる。図１０（ｃ）に示
す、得られる分散型方法では可制御点および可観測点を
それぞれ各１点だけ用い、従って２つの可制御点および
２つの可観測点を用いる図１０（ｂ）に示す混在型方法
よりも経済性が高い。

【００５７】重複点方法は、無走査テストハードウェア
を最適化する強力な技術である。可制御点は本来ループ
の制御可能性を高めるものである。可観測点は本来ルー
プの観測可能性を高めるものである。ただし、重複点
は、一方でひとつのループの制御可能性を強化し、他方
では別のループの観測可能性を強化する二重の目的に用
いられる。下の例は重複点技術とその利点を説明してい
る。

【００５８】ループＬ１をｋ₁レベルで制御可能としル
ープＬ２をｋ₂レベルで観測可能であると仮定する。重
複点方法には、ループＬ１内のｋレベルで制御可能なＥ
ＸＵの出力とループＬ２内のｋ₂レベルで観測可能なＥ
ＸＵの入力レジスタ（レジスタファイルに基づく方法）
または出力（直接法）のいづれかとの多重接続しが含ま
れる。重複点方法は、同時に、ループＬ１の観測可能性
をｋ₂＋１（ｋ₂は直接法）に、ループＬ２の制御可能
性をｋ₁＋１（ｋ₁は直接法）に高める。

【００５９】４次ＩＩＲパラレルフィルタのデータパス
を図１１に示す。最初のデータパスは、表４のＨＩＴＥ
ｃ（Ｏｒｉｇ欄）をランさせた結果が示すように、テス
ト容易性が得られない。３つの可制御点と２つの可観測
点を用いた０レベルでテスト容易な無走査設計を図１２
に示す。加えられるテストハードウェアは、関連信号ｎ
ｔｅｓｔと共に示す。無走査設計は、表４の欄０−ｌｅ
ｖによって明らかなように、極めて高いテスト効率を有
する。

【００６０】

【表４】

【００６１】図１１のデータパスを検討した結果、ＥＸ
Ｕｓ１＋および３＋を通るループが、１＋および３＋の
左側レジスタに定数０を加えるだけで１レベルで制御可
能になることが明らかである。また６＋を通るループは
すでに１レベルで観測可能である。従って分散型可制御
点／可観点を用いて、コスト効率の高い無走査設計を得
ることができる。データパスを１レベルでテスト容易に
するには、２つの定数、１＋および３＋からそれぞれ２
つの可観測点および６＋の出力でひとつの可制御点が必
要となる。

【００６２】しかし、重複点を用いることによりテスト
ハードウェアの必要条件が更に小さくなる。１＋の左側
レジスタにある定数を加えることにより１＋を通るすべ
てのループが１レベルで制御可能となる。１＋から３＋
の左側レジスタに加えられる重複点および３＋から６＋
の右側レジスタに加えられるもうひとつの重複点（定数
は６＋の左側レジスタに加えられる）により、３＋を通
るループは２レベルで制御可能かつ２レベルで観測可能
となり、１＋を通るループは３レベルで観測可能とな
り、６＋を通るループは３レベルで制御可能となる。図
１３に示すように得られるデータパスは、３レベルでテ
スト容易となる。加えられるテストハードウェアをｎｔ
ｅｓｔ信号と共に示す。重複点法に対するハードウェア
オーバヘッドは、可制御点または可観測点のそれと同じ
になることに注意すること。従って重複点方法は、可制
御点および可観測点を用いる図１２に示す０レベル方法
よりも経済性が高い。事実、重複点方法（３−ｌｅｖ
欄）のハードウェアオーバヘッドは、表４に示すよう
に、０レベル方法のオーバヘッドより４０％少ない。ま
た重複点方法は、表４の３−ｌｅｖ欄に示すように９９
％という極めて高いテスト効率を有する。重複点の挿入
では、ループをｋレベル（ｋ＞０）で制御可能／観測可
能にできるに過ぎない。従って、重複点を用いる無走査
ＤＦＴは、本明細書に開示するｋレベルでのテスト容易
性の効果によってその効果が得られるに過ぎない。

【００６３】ＲＴレベルのデータパスの無走査設計ＤＦ
Ｔを適用する方法を説明したが、本発明を構成する無走
査ＤＦＴ方法を用いて、ユーザー指定のｋ値に関し、デ
ータパスのすべてのループをｋレベルで制御可能／観測
可能にするのに必要な最小限のハードウェアを加える新
しいアルゴリズムを以下に説明する。最初のアルゴリズ
ムは、分散型可制御点および可観測点を用いる。無走査
ＤＦＴ方法のハードウェアオーバヘッドを削減するため
に重複点を用いる場合、アルゴリズムを変更する。ノー
ドの遮断（すなわちノードを０レベルで制御可能／観測
可能にする）がすべてのループのｋレベルで制御可能／
観測可能になるようなノードの最小限セットは、ｋレベ
ルの最小フィードバックバーテックスセット（ＭＦＶ
Ｓ）と呼ばれる。すべてのループを直接遮断し、すなわ
ちすべてのループを０レベルで制御可能／観測可能にす
るべく、いくつかの部分走査方法で用いられているＭＦ
ＶＳは特殊なケースである。ｋレベルのＭＦＶＳを見出
す一般的な問題は、ＮＰ−コンプリートとして知られね
０レベルＭＦＶＳの特殊なケースに問題を限定して説明
するように、ＮＰ完全である。無走査ＤＦＴ方法（分散
型テスト点および重複テスト点）は、帰納的かつ最適明
白な例示に基づく方法となる。

【００６４】下記のアルゴリズムの原理は、最も少ない
ハードウェアコストで、すべてのループを確実にｋレベ
ルで制御可能／観測可能にする可制御点／可観測点を繰
り返し選択することである。可制御点（ＣＰ）または可
観測点（ＯＰ）の付加には、新規の内部接続部およびマ
ルチプレクサを必要とするから、可制御点または可観測
点を加えるよりむしろ観測可能性および制御可能性の手
段として定数を加えることが常に好ましい。ＥＸＵＳグ
ラフのループ数を指数とすることができ、従ってそれら
を個々に例示することができないことに注意のこと。代
りに、アルゴリズムの各ステップにおいて、必要とする
ものよりも高い制御可能性レベルないしは、観測可能性
レベルを有するすべてのループ（強力接続した構成部）
のノード数がカウント数の内容となる。最後に、強化接
続した構成部内のノードばかりでなく、従来の最小フィ
ードバックバータックスセットを見付ける必要がある場
合と同様、ＥＸＵＳグラフのすべてのノードを制御可能
性点または観測可能性点の付加に際して検討しなければ
ならないことに注意する必要がある。

【００６５】アルゴリズムの入力は、目標のデータパス
およびユーザが指定する許容可制御点または可観測点の
最大数である。以下の疑似コードは、使用する好ましい
帰納的アルゴリズムを要約している。テスト部ｐは可制
御点または可観測点のいづれかである。

【００６６】ａｄｄｔｅｓｔｐｏｉｎｔｓ（）１．ｗｈｉｌｅ（ｔｈｅｒｅｅｘｉｓｔｓａｌｏｏｐｗｈｏｓｅｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ／ｏｂｓｅｒｖａｂｉｌｉｔｙｌｅｖｅｌ＞ｋ２．ｉｆ（ｔｈｅｒｅｉｓｓｔｉｌｌａｎａｖａｉｌａｂｌｅｔｅｓｔｐｏｉｎｔ）｛３．ｆｏｒｅａｃｈｖｅｒｔｅｘｉｎＳ−ｇｒａｐｈ４．Ｅ（ｐ）←ｅｖａｌｕａｔｅｔｅｓｔｐｏｉｎｔ（ｐ），ｔｅｓｔｐｏｉｎｔｓ；５．ＳｅｌｅｃｔｔｅｓｔｐｏｕｉｎｔｗｉｔｈｈｉｇｈｅｓｔＥ（ｐ）；６．ａｄｄｂｅｓｔｔｅｓｔｐｏｉｎｔ；｝７．ｅｌｓｅｉｆ（ｔｈｅｒｅｅｘｉｓｔｓａｒｅｇｉｓｔｅｒｆｉｌｅｗｉｔｈｏｕｔａｃｏｎｓｔａｎｔ）｛８．ｆｏｒｅａｃｈｖｅｒｔｅｘ９．Ｅ（ｐ）←ｅｖａｌｕａｔｅｃｏｎｓｔａｎｔ（ｐ）； 10．ｓｅｌｅｃｔｃｏｎｓｔａｎｔｗｉｔｈｈｉｇｈｅｓｔＥ（ｐ）； 11．ａｄｄｂｅｓｔｃｏｎｓｔａｎｔ；｝ 12．ｅｌｓｅ｛ｒｅｑｕｅｓｔｍｏｒｅｔｅｓｔｐｏｉｎｔｓ；ＥＸＩＴ；｝ 13．ｕｐｄａｔｅｔｈｅｎｕｍｂｅｒｏｆｎｏｄｅｓｉｎｒｅｍａｉｎｉｎｇＳＳＣ（）； 14．｝テスト点および定数は両方共、下記の対象関数に従って
評価され、ここでｐは評価を行うテスト点または定数で
ある。

【００６７】Ｅ（ｐ）＝Δ（ＬＣＭＣｐ）＋Δ（ＬＯＭＣｐ）ＬＣＭ（ループ制御可能性手段）コストは、制御可能性
レベルがｋよりも大きいループ内のノード数に等しい。
同様に、ＬＯＭ（ループ観察可能性手段）コストは、観
測可能性がｋより大きいループ内のノード数に等しい。
両手段共に、上記ｃｌｅｖｅｌ（ＳＣＣ）に関する数式
を用い、残りの強化接続構成部（ＳＣＣ）を連続確認
し、ＳＣＣ内のノード数を計数することにより算出され
る。記号Δは、候補テスト点または定数を挿入すること
によりＬＣＭおよびＬＯＭに生ずる変化を表わす。

【００６８】重複点を用いてハードウェアオーバヘッド
を最小化するには、アルゴリズムのａｄｄｔｅｓｔ
ｐｏｉｎｔｓ（）を変更する必要がある。各繰越しの
ステップ４において、テスト点を評価する代りに、候補
重複点を評価する。ｕおよびｖが候補重複点となるため
にＳＣＣに属するように、ノードｕおよびｖのすべての
組合せを検討する。ゲートレベルのＦＦＳグラフと異な
り、表５が示すように、ＲＴレベルでのＥＸＵＳグラフ
はノードが極めて少ないから、上記のことが言い得る。

【００６９】

【表５】

【００７０】４次ＩＩＲカスケードフィルタ、スピーチ
フィルタ、ハードウェアの高い占有率を用いて合成され
た５次楕円波デジタルフィルタおよびハードウェア占有
率を用いないで合成された４次ＩＩＲパラレルフィルタ
に対するデータパスについてシミレーションを行なっ
た。ＯＰＵＳおよびＬｅｅ−Ｒｅｄｄｙツールを用いた
いくつかの部分走査および本発明を構成する無走査ＤＦ
Ｔ方法を用いて比較を行なった。

【００７１】テストの結果は、ｋレベルで制御可能／観
測可能なループ手段がデータパスのテスト容易性を高め
るのに無走査ＤＦＴで効果的であることを示した。更
に、テスト結果は、高いテスト効率を達成するため、す
べてのループを直接（０レベルで）制御可能／観測可能
にする必要のないことを示している。最も重要なことと
して、テスト結果は無走査テスト可能データパスを生成
する可能性を示しており、このデータパスは、限界エリ
アオーバヘッドのみで迅速にテスト可能であり、走査設
計で必要とする時間よりもテスト適用時間が少ない。

【００７２】本発明をデータパスに関連して説明してい
るが、本発明を実行ユニットおよびレジスタを用いた設
計に適用可能なことは当業者にとって自明のことであ
る。

【００７３】本発明の教示に従って判断した後に、無走
査テストを行うには回路の変更が必要であり、回路は従
来の方法で合成される。得られる合成回路は、必要とさ
れる操作機能性を実行し、迅速な無走査テストを可能に
する。

【００７４】ＲＴレベルのデータパス回路設計のテスト
容易性を考慮した無走査設計についてその方法を説明し
かつ図示したが、ここに添付した特許請求の範囲によっ
てのみ限定される本発明の精神および広義の原理から逸
脱することなく、異なる態様および変更が可能であるこ
とは当業者にとって自明のことである。

【図面の簡単な説明】

【図１】４次ＩＩＲカスケードフィルタについてのレジ
スタ転送（ＲＴ）レベルのデータパス図である。

【図２】（ａ）は４次ＩＩＲカスケードフィルタのレジ
スタＳグラフである。（ｂ）は４次ＩＩＲカスケードフ
ィルタのＥＸＵＳグラフである。

【図３】（ａ）はＥＸＵおよびレジスタファイルのレジ
スタ転送（ＲＴ）レベルのデータパス図である。（ｂ）
は可制御性／可観測性を設計に組み込む直接型無走査方
法のレジスタ転送（ＲＴ）レベルのデータパス設計であ
る。

【図４】可制御性／可観測性を設計に組み込むレジスタ
ファイル型無走査方法のレジスタ転送（ＲＴ）レベルの
データパス設計である。

【図５】図１ａに示す０レベルでテスト可能なデータパ
スの無走査ＤＦＴのレジスタ転送（ＲＴ）レベルのデー
タパス図である。

【図６】図１ａに示す１レベルでテスト容易なデータパ
スの無走査ＤＦＴのレジスタ転送（ＲＴ）レベルのデー
タパス図である。

【図７】図１ａに示す２レベルでテスト容易なデータパ
スの無走査ＤＦＴのレジスタ転送（ＲＴ）レベルのデー
タパス図である。

【図８】（ａ）はＥＸＵおよびそのレジスタファイルの
レジスタ転送（ＲＴ）のレベルのデータパス図である。
（ｂ）は直接法に従って設計されたｋレベルで制御可能
／観測可能なＡＬＵのレジスタ転送（ＲＴ）レベルのデ
ータパス図である。

【図９】（ａ）はレジスタファイルに基づく方法に従っ
て設計されたｋレベルで制御可能なＡＬＵのレジスタ転
送（ＲＴ）レベルのデータパス図である。（ｂ）はレジ
スタファイルに基づく方法に従って設計されたｋレベル
で観察可能なＡＬＵのレジスタ転送（ＲＴ）レベルのデ
ータパス図である。

【図１０】（ａ）は元のデータパスのＥＸＵＳグラフで
ある。（ｂ）は２つの可制御点および可観測点を用いた
ＥＸＵＳグラフである。（ｃ）は１つの可制御点および
１つの可観測点を用いたＥＸＵＳグラフである。

【図１１】４次ＩＩＲ平行フィルタのＲＴレベルデータ
パス図である。

【図１２】３つの可制御点、２つの可観測点および５つ
の内部接続点を用い、０レベルでテスト容易な設計を有
する図６ａに示すＲＴレベルのデータパス図である。

【図１３】２つの重複点、２つの定数および５つの内部
接続点を用い、３レベルでテスト容易な設計を有する図
６ａに示すＲＴレベルのデータパス図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−110681（ＪＰ，Ａ) 特開平５−6409（ＪＰ，Ａ) 情報処理学会第40回全国大会講演論文集 1324−1325頁４Ｍ−２中田恒夫「状態遷移記述を利用したテスト容易化設計手法」 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】レジスタ転送レベルのデータパス単位に機
能的に合成される回路を定義し、観測可能な点および制御可能な点を加えることにより前
記レジスタ転送レベルのデータパスを変更して設計すべ
き回路をテスト容易にし、前記変更を含む回路を合成して回路を迅速にテスト可能
とし、前記レジスタ転送レベルのデータパスの前記変更がレジ
スタ転送レベルのデータパス内のループをｋレベルで制
御可能／観測可能にすることにより成り、更に、前記ループをｋレベルで制御可能／観測可能にす
る前記方法が、ハードウェアコストを最小にするために
ａｄｄ＿ｔｅｓｔ＿ｐｏｉｎｔ（）を適用することより
成ることを特徴とするＲＴレベルデータパス回路のテス
ト容易性を考慮した無走査設計方法。
【請求項２】請求項１記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、レ
ジスタ転送レベルのデータパスの前記変更が更に直接無
走査方法から成ることを特徴とするＲＴレベルデータパ
ス回路のテスト容易性を考慮した無走査設計方法。
【請求項３】請求項１記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、レ
ジスタ転送レベルのデータパスの前記変更が更にレジス
タファイルに基づく無走査方法から成ることを特徴とす
るＲＴレベルデータパス回路のテスト容易性を考慮した
無走査設計方法。
【請求項４】請求項１記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、前
記のａｄｄ＿ｔｅｓｔ＿ｐｏｉｎｔ（）の適用に重複点
が用いられることを特徴とするＲＴレベルデータパス回
路のテスト容易性を考慮した無走査設計方法。
【請求項５】請求項１記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、ｋ
レベルで制御可能およびｋレベルで観測可能とする場合
のｋの値が異なることを特徴とするＲＴレベルデータパ
ス回路のテスト容易性を考慮した無走査設計方法。
【請求項６】レジスタ転送レベルのデータパス単位に機
能的に合成される回路を定義し、回路をテスト容易に設
計するために可観測点と可制御点を設ける際に定数を加
えることによりレジスタ転送レベルのデータパスを変更
し、回路を迅速にテスト可能とするための変更を含む回
路を合成することを特徴とするＲＴレベルデータパス回
路のテスト容易性を考慮した無走査設計方法。
【請求項７】請求項６記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、レ
ジスタ転送レベルのデータパスの前記変更が直接無走査
方法より成ることを特徴とするＲＴレベルデータパス回
路のテスト容易性を考慮した無走査設計方法。
【請求項８】請求項６記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、レ
ジスタ転送レベルのデータパスの前記変更がレジスタフ
ァイルに基づく無走査方法から成ることを特徴とするＲ
Ｔレベルデータパス回路のテスト容易性を考慮した無走
査設計方法。
【請求項９】請求項６記載のＲＴレベルデータパス回路
のテスト容易性を考慮した無走査設計方法において、レ
ジスタ転送レベルのデータパスの前記変更が、レジスタ
転送レベルのデータパス内のループをｋレベルで制御可
能／観測可能にすることから成ることを特徴とするＲＴ
レベルデータパス回路のテスト容易性を考慮した無走査
設計方法。
【請求項１０】請求項９記載のＲＴレベルデータパス回
路のテスト容易性を考慮した無走査設計方法において、
ループをｋレベルで制御可能／観測可能にする前記方法
が、ハードウェアコストを最小にするためにａｄｄ＿ｔ
ｅｓｔ＿ｐｏｉｎｔ（）を適用することより成ることを
特徴とするＲＴレベルデータパス回路のテスト容易性を
考慮した無走査設計方法。
【請求項１１】請求項１０記載のＲＴレベルデータパス
回路のテスト容易性を考慮した無走査設計方法におい
て、前記のａｄｄ＿ｔｅｓｔ＿ｐｏｉｎｔ（）の適用に
重複点が用いられることを特徴とするＲＴレベルデータ
パス回路のテスト容易性を考慮した無走査設計方法。
【請求項１２】請求項９記載のＲＴレベルデータパス回
路のテスト容易性を考慮した無走査設計方法において、
ｋレベルで制御可能およびｋレベルで観測可能とする場
合のｋの値が異なることを特徴とするＲＴレベルデータ
パス回路のテスト容易性を考慮した無走査設計方法。