JP2670049B2 - 半導体メモリの試験方法 - Google Patents
半導体メモリの試験方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、試験時間の大幅な短縮が可能な半導体メ
モリの試験方法に関するものである。 〔従来の技術〕 従来、半導体メモリはメモリセルアレイの全エリアを
４〜16の区画に分け、それぞれの区画から１ビツトを選
択し、その選択されたビツトに対して試験データを一括
して書込み、書込まれたデータを読み出し、読み出され
たデータのアンド処理された結果を外部のテストに送出
し、その結果と期待値情報との一致検出を行なつてい
る。このことは例えば、「熊野谷正樹著、マルチビツト
テストモード付90ナノ秒デーラム（DRAM）、アイ・イー
・イー・イー、国際固体回路会議、240〜241頁、1985
年」（1985 IEEE,International Solid State Circuits
Conference,PP240〜241,A 90ns 1Mbt DRAM with multi
bit test mode,KUMANOYA）に詳細に記載されている。 〔発明が解決しようとする問題点〕 しかしながら、近年はメモリ容量が更に大きくなつて
いるので、このような従来の方法では試験時間が長くな
り、これが半導体メモリのコスト増加をひきおこし、ひ
いては量産化を阻害させるという問題を有していた。 〔問題点を解決するための手段〕 このような問題を解決するためにこの発明は、あらか
じめ決められた回路を順番に試験するとともに、ビツト
線に接続されるメモリに対し一括書込、一括比較を行な
うようにしたものである。 〔作 用〕 先順位の回路試験中に不良が発見されたときはその時
点で試験を中止し、またワード線に接がるメモリセルに
対して一括書込および一括比較を行なうとともに、周辺
回路の試験時は対角線に接がるメモリセルアレイおよ
び、あるビツト線とワード線に接がるメモリセルアレイ
の試験を先行し、不良発見時間の短縮をはかつている。 〔実施例〕 第１図はこの発明を適用した半導体メモリの回路構成
を示したものである。図中、１はアドレスバツフア、２
はロウデコーダ、３はワードドライバ、４はデータの入
力回路、５はデータの出力回路、６はマルチプレクサ、
７はコラムデコーダ、８はセンス回路であり、これら１
から８までの斜線で示された回路が、周辺回路に相当す
る。９はメモリセルアレイであり、ドツトで示されたメ
モリセルアレイ列12は対角線方向に接続されるものであ
る。またBTはビツト線である。13は一括書込回路、14は
一括比較回路であり、この２つの回路を合わせて試験回
路15が構成される。W1は試験情報に対応する入力情報、
W2はW1と同様の試験情報またはその反転情報に対応する
入力情報、Ｒは読出し情報に対応する出力情報、Ｆは前
記試験回路15からの比較結果に対応する出力情報であ
る。ここでW1,W2,R,Fおよび期待値情報Ａは各々、半導
体メモリ内の外部接続端子を介してメモリテスタと接続
される。これらの端子は各々独立して専用に設けても良
いが、データ入力端子などを兼用しても良い。なお、一
括書込回路13および一括比較回路14の具体的な回路構成
例は既出願特許「半導体メモリ（特願昭61−247641）」
に記載されている。 第２図は試験方法のフローチヤート、第１表は第２図
に示したフローチヤートに従つて試験を行つた場合の入
出力情報の種類、比較および不良判定の実施個所、試験
対象のメモリセルに関してまとめた表である。ここで第
２図，第１表では、メモリセルアレイと比較回路を除く
他の周辺回路を簡略して周辺回路と記述した。またメモ
リセルアレイと試験回路を簡略して周辺回路以外と記述
した。第２図におけるフローチヤートは、試験の順序に
特徴を有するとともに、周辺回路の試験で試験結果とし
て不良と判定された場合、「中止」に到るので、次のフ
ローである周辺回路以外の試験を行わず、半導体メモリ
全体の試験を取り止める点に特徴を有する。このため試
験時間の節約ができる。 すなわち、全体の試験が終了して初めて不良と判定す
るのでなく、不良が判定された時点で以後の試験を取り
止めるので、試験時間の節約ができる。 このように構成されたメモリの試験は次のように行な
う。まず、第１図においてドツドで示されたメモリセル
列12を試験対象として、斜線で示された周辺回路の試験
を行う。具体的な試験方法としては、まずデータ入力回
路４から入力（試験）情報W2を書込み、データ出力回路
５からの読出し情報Ｒを半導体メモリ外部のテストに転
送し、テスト側で期待値情報との比較ならびに不良検出
を行う。ここで不良品と判定された半導体メモリは「中
止」に到るので、一連の試験フローから除外される。良
品と判定された半導体メモリは次の試験フローに移る。
周辺回路以外の試験では、データ入力回路４とデータ出
力回路５を動作させずに、試験回路15のみを用いて試験
を行う。まず一括書込回路13を介してメモリセルアレイ
９内の１本のワード線上のすべてのメモリセルに入力
（試験）情報W1を書込む。その後、一括比較回路14を用
いて対象とした全メモリセルの期待値情報との一括比較
を行い、比較結果Ｆを半導体メモリ外部のテスタに転送
する。ここで比較結果Ｆは例えば１本のワード線上のメ
モリセルに不良が存在する場合、「Ｈ」レベルとなる。
テスタはこの比較結果Ｆのレベルを検出して、不良の有
無を判定する。この試験対象のワード線を順次シフトし
てすべてのメモリセルを試験する。以上述べてきた一連
の試験方法における試験情報はＮ系,N2系およびＮ3/2系
のいずれの試験パタンを用いてもよい。ただし大容量の
半導体メモリを対象とした量産段階の試験では、従来な
らびに本発明の試験方法の如何を問わず一般的に、試験
時間の急増を避ける目的からＮ系の試験パタンを主に用
いる。従来の試験方法による試験パタン長さN/n（ただ
しＮはメモリセルアレイ内のメモリセル数、ｎは同時に
試験可能なメモリセル数）に比例する場合、以上述べた
きた本発明の試験方法による試験パタン長さＮ1/2に比
例する。ここでｎは前記したように４〜16程度の小さな
数である。一方、Ｎは半導体メモリの記憶容量に相当
し、大容量半導体メモリでは例えば1M（メガ＝100万）
以上の非常に大きな数である。従つて本発明の試験方法
による試験時間は従来の試験方法に比べて大幅（約1/10
0）に低減する。 なお、メモリセルアレイ９内の１本のワード線上の全
てのメモリセルに入力情報を一括して書込んだが、これ
は１本のワード線上のメモリセルを分割して試験すると
きには、その分解された区画内の全メモリセルに一括書
込みを行なうことになる。 以上は試験パタンを外部から入力情報として供給した
例であるが、第３図はROM素子からなるROMブロツク16に
試験パタンを記憶させ、それを外部から選択するものの
例である。図中、16は複数個のROM素子からなるROMブロ
ツク、17はROM素子用デコーダ、18はROM素子用ワードド
ライバである。また他の数字は第１図に準ずる。ROM素
子用デコーダ17に印加されるアドレス情報はROM素子選
択アドレス情報であり、ROMブロツク16内におけるROM素
子用ワード線（図示せず）の本数に応じて複数個存在す
る。ROM素子用ワード線の本数はメモリセルに書込む試
験パタンの数に依存する。例えばオール０またはオール
１に相当する２種類の試験パタン、ROM素子用ワード線
につながるROM素子の偶数および奇数番目に０または１
が交互に存在する２種類の「CHECKERBOARD」に相当する
試験パタンをワード線上のメモリセルに書込む場合、RO
M素子用ワード線は４本必要となる。なお、ROMブロツク
16、一括書込回路13および一括比較回路14の具体的な構
成例は、既出願特許「半導体メモリ（特願昭60−28249
1）」においてROM素子アレイならびに２種類の切替回路
として記載されている。 第３図に示した半導体メモリの試験方法のフローチヤ
ートは第２図に準ずる。またこの半導体メモリを対象
に、第２図に示したフローチヤートに従つて試験を行つ
た場合の入出力情報の種類、比較および不良判定の実施
個所、試験対象のメモリセルに関してまとめた表を第２
表に示す。 第３図に示すメモリの動作は次の通りである。最初
に、ドツトで示されたメモリセル列12を試験対象とし
て、斜線部の周辺回路の試験を行う。まずデータ入力回
路４から入力（試験）情報W2を書込み、データ出力回路
５からの読出し情報Ｒを半導体メモリ外部のテスタに転
送し、テスタ側で期待値情報との比較ならびに不良検出
を行う。ここで不良品と判定された半導体メモリは一連
の試験フローから除外される。良品と判定された半導体
メモリは次の試験フローに移る。周辺回路以外の試験で
は、まず一括書込回路13を介してメモリセルアレイ９内
の１本のワード線上のすべて（または複数個）のメモリ
セルにROMブロツク16内のROM素子用ワード線（図示せ
ず）につながるすべて（または複数個）のROM素子のス
タツク情報を書込む。その後、一括比較回路14を用いて
前記ワード線上のすべて（または複数個）のメモリセル
からの読出し情報と前記ROM素子用ワード線につながる
すべて（または複数個）のROM素子のスタツク情報との
一括比較を行い、比較結果Ｆを半導体メモリ外部のテス
トに転送する。テスタはこの比較結果Ｆのレベルを検出
して、不良の有無を判定する。この試験対象のワード線
を順次シフトしてすべてのメモリセルを試験する。本試
験方法による試験時間の短縮効果などに関しては、第１
図に示した半導体メモリの試験方法と同様である。 第４図は他の実施例を示すメモリの構成を示す図であ
る。図中、ドツトで示されたメモリセル列10はメモリセ
ルアレイと試験回路を除く他の周辺回路の試験で対象と
する複数個のメモリセルがつながるビツト線に連なり、
メモリセル列11はメモリセルアレイと試験回路を除く他
の周辺回路の試験で対象とする複数個のメモリセルがつ
ながるワード線に連なる。また他の数字は第１図に準ず
る。なお、10から12までのメモリセル列の数は第４図に
示した８本に限定されない。ワード線11に連なるメモリ
セル列が少なくとも１本（列）以上、ビツト線10に連な
るメモリセル列または対角線12に連なるメモリセル列の
いずれかが少なくとも１本（列）以上設定すれば良く、
この条件を満たす範囲でこれら10から12までのメモリセ
ル列の数は任意に設定できる。さらに10から12までのメ
モリセル列は配置に関しても限定されない。例えば１本
（列）以上のワード線11を隣接した配置に設定しても良
い。また一括書込回路13および一括比較回路14の具体的
な回路構成例は前記と同様、既出願特許「半導体メモリ
（特願昭61−247641）」に記載されている。 第５図は第４図に示す回路の試験方法を示すフローチ
ヤート、第３表は入出力情報の種類、比較および不良判
定の実施個所等を示すものである。 このように構成されたメモリの試験はまず、第４図に
おいてドツトで示された10から12までのメモリセル列を
試験対象として、斜線で示された周辺回路の試験を行
う。この場合、試験開始時のメモリセル列の選択順序は
任意であるが、第４図中の周辺回路全体をまず試験対象
にして不良検出率を高める観点から、対角線のメモリセ
ル列を最初に選択した方が良い。具体的な試験方法とし
ては、まずデータ入力回路４から入力（試験）情報W2を
書込み、データ出力回路５からの読出し情報Ｒを半導体
メモリ外部のテストに転送し、テスタ側で期待値情報と
の比較ならびに不良検出を行う。ここで不良品と判定さ
れた半導体メモリは一連の試験フローから除外される。
良品と判定された半導体メモリは次に試験回路の試験フ
ローに移る。試験回路の試験ではまず一括書込回路13を
介して、前記周辺回路の試験で対象とした１本のワード
線上のすべて（または複数個）のメモリセルに入力（試
験）情報W1を書込む。その後、一括比較回路14を用いて
対象とした全メモリセルの期待値情報との一括比較を行
い、比較結果Ｆを半導体メモリ外部のテスタに転送し、
テスタ側でこの比較結果Ｆのレベルを検出する。次にデ
ータ入力回路４から前記試験情報W1の反転情報としてW2
を前記１本のワード線上のすべて（または複数個）のメ
モリセルの中の１ビツトに書込む。その後、一括比較回
路14を用いて対象とした全メモリセルの期待値情報との
一括比較を行い、比較結果Ｆを半導体メモリ外部のテス
タに転送し、テスタ側でこの比較結果Ｆのレベルを検出
する。前記反転情報W2を書込むメモリセルをワード線上
で順次シフトさせて、同様に一括比較ならびに検出動作
を繰り返す。ここで不良品と判定された半導体メモリは
一連の試験フローから除外される。良品と判定された半
導体メモリは次にメモリセルアレイの試験フローに移
る。メモリセルアレイの試験では、データ入力回路４と
データ出力回路５を動作させずに、試験回路15のみを用
いて試験を行う。まず一括書込回路13を介してメモリセ
ルアレイ９内の１本のワード線上のすべて（または複数
個）のメモリセルに入力（試験）情報W1を書込む。その
後、一括比較回路14を用いて対象とした全メモリの期待
値情報との一括比較を行い、比較結果Ｆを半導体メモリ
外部のテスタに転送する。ここで比較結果Ｆは例えば１
本のワード線上のメモリセルに不良が存在する場合、
「Ｈ」レベルとなる。テスタはこの比較結果Ｆのレベル
を検出して、不良の有無を判定する。この試験対象のワ
ード線を順次シフトしてすべてのメモリセルを試験す
る。このようにすれば、試験回路の試験がメモリセルア
レイの試験と独立して行えるため、試験回路の不良に伴
うメモリセルの不良検出率の低下を防ぐことができる。
なお、入力（試験）情報はＮ系,N2系およびＮ3/2系のい
ずれの試験パタンを用いてもよい。ただし大容量の半導
体メモリを対象とした量産段階の試験では一般的に、試
験時間の急増を避ける目的からＮ系の試験パタンを主に
用いる。また、入力（試験）情報としてパタン長4Nの
「MSCAN」または「CHECKERBOARD」とパタン長10Nの「MA
RCHING」という不良検出能力の異なるＮ系の試験パタン
を併用することにより、不良検出能力を従来の試験方法
と同程度に保ちつつ、試験時間の大幅な短縮効果を得る
ことができる。この実施例によるトータルの試験パタン
長Ｌは次のように算出するこができる。 Ｌ＝24（N/r）1/2＋30（Ｎ×ｒ）1/2＋６ ……（１） ここで、Ｎはメモリセルアレイ内のメモリセル数、ｒ
は（ワード線の数）／（ビット線対の数）である。 但し（１）式は次の「イ」，「ロ」の仮定においてい
る。 （イ） 周辺回路の試験では第４図に示した合計８本の
メモリセル列10〜12を用いる。この中で１本ワード線に
対しては、コラムアドレス系の不良検出を行うために試
験パタンとして「MARCHING」を用いる。他の７本に対し
ては「MSCAN」または「CHECKERBOARD」を用いる。 （ロ） メモリセルアレイの試験ではロウアドレス系の
不良検出などを合わせて行うため、試験パターンとして
「MARCHING」を用いる。 この実施例におけるトータルの試験パタン長は第
（１）式よりＮ1/2に比例することがわかる。一方、従
来の試験方法による試験パタン長さN/n（n:同時に試験
可能なメモリセル数）に比例する。従つてｒおよびｎが
ともに大きく、従来の試験方法に比べて本発明の試験方
法が不利な条件、例えばｒ＝8,n＝16のもとで、Ｎ＝4Mb
（メガビツト）,16Mbを有する大容量半導体メモリを試
験した場合においても、本発明の試験方法による試験時
間は従来に比べて1/10から1/100に大幅な低減する。 第４図は試験パタンを外部から入力する例であるが、
第６図は半導体メモリ内部に有するROMブロツク16にそ
れを記憶させ、外部からの入力情報によつて試験パタン
を選択するもので、フローチヤートは第５図に準ずる。
第４表は入力情報の種類、比較および不良判定の実施個
所等を示すものである。 まず第６図においてドツトで示された10から12までの
メモリセル列を試験対象として、斜線で示された周辺回
路の試験を行う。この場合、試験開始時のメモリセル列
の選択順序は任意であるが、周辺回路全体をまず試験対
象にして不良検出率を高める観点から、対角線のメモリ
セル列を最初に選択した方が効率的である。具体的な試
験方法としては、データ入力回路４から試験情報W2を書
込み、データ出力回路５からの読出し情報Ｒを半導体メ
モリ外部のテスタに転送し、テスタ側で期待値情報との
比較ならびに不良検出を行う。ここで不良品と判定され
た半導体メモリは一連の試験フローから除外される。良
品と判定された半導体メモリは次に試験回路の試験フロ
ーに移る。試験回路の試験では、前記オール０またはオ
ール１に相当する２種類の試験パタンが書込まれたROM
素子がつながるROM素子用ワード線２本を選択対象とす
る。まず一括書込回路13を介して、前記周辺回路の試験
で対象とした１本のワード線上のすべてまたは複数個の
メモリセルに、前記選択対象となるROM素子用ワード線
につながるすべてまたは複数個のROM素子のスタツク情
報を書込む。その後、一括比較回路14を用いて対象とし
た全メモリセルの読出し情報とROM素子のスタツク情報
との一括比較を行い、比較結果Ｆを半導体メモリ外部の
テスタに転送し、テスタ側でこの比較結果Ｆのレベルを
検出する。次にデータ入力回路４から前記ROM素子のス
タツク情報に対する反転情報としてW2を前記１本のワー
ド線上のすべてまたは複数個のメモリセルの中の１ビツ
トに書込む。その後、一括比較回路14を用いて対象とし
たROM素子のスタツク情報との一括比較を行い、比較結
果Ｆを半導体メモリ外部のテスタに転送し、テスタ側で
この比較結果Ｆのレベルを検出する。前記反転情報W2を
書込むメモリセルをワード線上で順次シフトさせて、同
様に一括比較ならびに検出動作を繰り返す。ここで不良
品と判定された半導体メモリは一連の試験フローから除
外される。良品と判定された半導体メモリは次にメモリ
セルアレイの試験フローに移る。メモリセルアレイの試
験では、まず一括書込回路13を介してメモリセルアレイ
９内の１本のワード線上のすべてまたは複数個のメモリ
セルにROMブロツク16内のROM素子用ワード線（図示せ
ず）につながるすべてまたは複数個のROM素子のスタツ
ク情報を書込む。その後、一括比較回路14を用いて前記
ワード線上のすべてまたは複数個のメモリセルからの読
出し情報と前記ROM素子用ワード線につながるすべてま
たは複数個のROM素子のスタツカ情報との一括比較を行
い、比較結果Ｆを半導体メモリ外部のテストに転送す
る。ここでは比較回路Ｆは例えば１本のワード線上のメ
モリセルに不良が存在する場合、「Ｈ」レベルとなる。
テスタはこの比較結果Ｆのレベルを検出して、不良の有
無を判定する。この試験対象のワード線を順次シフトし
てすべてのメモリセルを試験する。本試験方法による試
験時間の短縮効果などに関しては第６図に示した半導体
メモリの試験方法と同様である。 なお、本発明は半導体メモリ内のメモリセルアレイの
構成に限定されない。例えばメモリセルアレイが複数ブ
ロツクに分割された構成も本発明の適用範囲に含まれ
る。また本発明はROMブロツクの数および配置に関して
も前記実施例に限定されないことは明らかである。さら
に本発明は半導体メモリとしてダイナミツクRAMに限定
されることなく、スタテイツクRAMおよびROMなどにも全
く同様に適用できることは言うまでもない。 〔発明の効果〕 以上説明したようにこの発明は、試験の対象となる回
路を分割し、試験順序は決め不良が発見された時点で以
後の試験を中止したので無駄な試験時間を費やすことが
なく、またワード線に接続された複数のメモリセルに一
括書込，一括読出を行なつたので、試験時間が大幅に短
縮でき、経済性が向上し、量産に適するという効果を有
する。
モリの試験方法に関するものである。 〔従来の技術〕 従来、半導体メモリはメモリセルアレイの全エリアを
４〜16の区画に分け、それぞれの区画から１ビツトを選
択し、その選択されたビツトに対して試験データを一括
して書込み、書込まれたデータを読み出し、読み出され
たデータのアンド処理された結果を外部のテストに送出
し、その結果と期待値情報との一致検出を行なつてい
る。このことは例えば、「熊野谷正樹著、マルチビツト
テストモード付90ナノ秒デーラム（DRAM）、アイ・イー
・イー・イー、国際固体回路会議、240〜241頁、1985
年」（1985 IEEE,International Solid State Circuits
Conference,PP240〜241,A 90ns 1Mbt DRAM with multi
bit test mode,KUMANOYA）に詳細に記載されている。 〔発明が解決しようとする問題点〕 しかしながら、近年はメモリ容量が更に大きくなつて
いるので、このような従来の方法では試験時間が長くな
り、これが半導体メモリのコスト増加をひきおこし、ひ
いては量産化を阻害させるという問題を有していた。 〔問題点を解決するための手段〕 このような問題を解決するためにこの発明は、あらか
じめ決められた回路を順番に試験するとともに、ビツト
線に接続されるメモリに対し一括書込、一括比較を行な
うようにしたものである。 〔作 用〕 先順位の回路試験中に不良が発見されたときはその時
点で試験を中止し、またワード線に接がるメモリセルに
対して一括書込および一括比較を行なうとともに、周辺
回路の試験時は対角線に接がるメモリセルアレイおよ
び、あるビツト線とワード線に接がるメモリセルアレイ
の試験を先行し、不良発見時間の短縮をはかつている。 〔実施例〕 第１図はこの発明を適用した半導体メモリの回路構成
を示したものである。図中、１はアドレスバツフア、２
はロウデコーダ、３はワードドライバ、４はデータの入
力回路、５はデータの出力回路、６はマルチプレクサ、
７はコラムデコーダ、８はセンス回路であり、これら１
から８までの斜線で示された回路が、周辺回路に相当す
る。９はメモリセルアレイであり、ドツトで示されたメ
モリセルアレイ列12は対角線方向に接続されるものであ
る。またBTはビツト線である。13は一括書込回路、14は
一括比較回路であり、この２つの回路を合わせて試験回
路15が構成される。W1は試験情報に対応する入力情報、
W2はW1と同様の試験情報またはその反転情報に対応する
入力情報、Ｒは読出し情報に対応する出力情報、Ｆは前
記試験回路15からの比較結果に対応する出力情報であ
る。ここでW1,W2,R,Fおよび期待値情報Ａは各々、半導
体メモリ内の外部接続端子を介してメモリテスタと接続
される。これらの端子は各々独立して専用に設けても良
いが、データ入力端子などを兼用しても良い。なお、一
括書込回路13および一括比較回路14の具体的な回路構成
例は既出願特許「半導体メモリ（特願昭61−247641）」
に記載されている。 第２図は試験方法のフローチヤート、第１表は第２図
に示したフローチヤートに従つて試験を行つた場合の入
出力情報の種類、比較および不良判定の実施個所、試験
対象のメモリセルに関してまとめた表である。ここで第
２図，第１表では、メモリセルアレイと比較回路を除く
他の周辺回路を簡略して周辺回路と記述した。またメモ
リセルアレイと試験回路を簡略して周辺回路以外と記述
した。第２図におけるフローチヤートは、試験の順序に
特徴を有するとともに、周辺回路の試験で試験結果とし
て不良と判定された場合、「中止」に到るので、次のフ
ローである周辺回路以外の試験を行わず、半導体メモリ
全体の試験を取り止める点に特徴を有する。このため試
験時間の節約ができる。 すなわち、全体の試験が終了して初めて不良と判定す
るのでなく、不良が判定された時点で以後の試験を取り
止めるので、試験時間の節約ができる。 このように構成されたメモリの試験は次のように行な
う。まず、第１図においてドツドで示されたメモリセル
列12を試験対象として、斜線で示された周辺回路の試験
を行う。具体的な試験方法としては、まずデータ入力回
路４から入力（試験）情報W2を書込み、データ出力回路
５からの読出し情報Ｒを半導体メモリ外部のテストに転
送し、テスト側で期待値情報との比較ならびに不良検出
を行う。ここで不良品と判定された半導体メモリは「中
止」に到るので、一連の試験フローから除外される。良
品と判定された半導体メモリは次の試験フローに移る。
周辺回路以外の試験では、データ入力回路４とデータ出
力回路５を動作させずに、試験回路15のみを用いて試験
を行う。まず一括書込回路13を介してメモリセルアレイ
９内の１本のワード線上のすべてのメモリセルに入力
（試験）情報W1を書込む。その後、一括比較回路14を用
いて対象とした全メモリセルの期待値情報との一括比較
を行い、比較結果Ｆを半導体メモリ外部のテスタに転送
する。ここで比較結果Ｆは例えば１本のワード線上のメ
モリセルに不良が存在する場合、「Ｈ」レベルとなる。
テスタはこの比較結果Ｆのレベルを検出して、不良の有
無を判定する。この試験対象のワード線を順次シフトし
てすべてのメモリセルを試験する。以上述べてきた一連
の試験方法における試験情報はＮ系,N2系およびＮ3/2系
のいずれの試験パタンを用いてもよい。ただし大容量の
半導体メモリを対象とした量産段階の試験では、従来な
らびに本発明の試験方法の如何を問わず一般的に、試験
時間の急増を避ける目的からＮ系の試験パタンを主に用
いる。従来の試験方法による試験パタン長さN/n（ただ
しＮはメモリセルアレイ内のメモリセル数、ｎは同時に
試験可能なメモリセル数）に比例する場合、以上述べた
きた本発明の試験方法による試験パタン長さＮ1/2に比
例する。ここでｎは前記したように４〜16程度の小さな
数である。一方、Ｎは半導体メモリの記憶容量に相当
し、大容量半導体メモリでは例えば1M（メガ＝100万）
以上の非常に大きな数である。従つて本発明の試験方法
による試験時間は従来の試験方法に比べて大幅（約1/10
0）に低減する。 なお、メモリセルアレイ９内の１本のワード線上の全
てのメモリセルに入力情報を一括して書込んだが、これ
は１本のワード線上のメモリセルを分割して試験すると
きには、その分解された区画内の全メモリセルに一括書
込みを行なうことになる。 以上は試験パタンを外部から入力情報として供給した
例であるが、第３図はROM素子からなるROMブロツク16に
試験パタンを記憶させ、それを外部から選択するものの
例である。図中、16は複数個のROM素子からなるROMブロ
ツク、17はROM素子用デコーダ、18はROM素子用ワードド
ライバである。また他の数字は第１図に準ずる。ROM素
子用デコーダ17に印加されるアドレス情報はROM素子選
択アドレス情報であり、ROMブロツク16内におけるROM素
子用ワード線（図示せず）の本数に応じて複数個存在す
る。ROM素子用ワード線の本数はメモリセルに書込む試
験パタンの数に依存する。例えばオール０またはオール
１に相当する２種類の試験パタン、ROM素子用ワード線
につながるROM素子の偶数および奇数番目に０または１
が交互に存在する２種類の「CHECKERBOARD」に相当する
試験パタンをワード線上のメモリセルに書込む場合、RO
M素子用ワード線は４本必要となる。なお、ROMブロツク
16、一括書込回路13および一括比較回路14の具体的な構
成例は、既出願特許「半導体メモリ（特願昭60−28249
1）」においてROM素子アレイならびに２種類の切替回路
として記載されている。 第３図に示した半導体メモリの試験方法のフローチヤ
ートは第２図に準ずる。またこの半導体メモリを対象
に、第２図に示したフローチヤートに従つて試験を行つ
た場合の入出力情報の種類、比較および不良判定の実施
個所、試験対象のメモリセルに関してまとめた表を第２
表に示す。 第３図に示すメモリの動作は次の通りである。最初
に、ドツトで示されたメモリセル列12を試験対象とし
て、斜線部の周辺回路の試験を行う。まずデータ入力回
路４から入力（試験）情報W2を書込み、データ出力回路
５からの読出し情報Ｒを半導体メモリ外部のテスタに転
送し、テスタ側で期待値情報との比較ならびに不良検出
を行う。ここで不良品と判定された半導体メモリは一連
の試験フローから除外される。良品と判定された半導体
メモリは次の試験フローに移る。周辺回路以外の試験で
は、まず一括書込回路13を介してメモリセルアレイ９内
の１本のワード線上のすべて（または複数個）のメモリ
セルにROMブロツク16内のROM素子用ワード線（図示せ
ず）につながるすべて（または複数個）のROM素子のス
タツク情報を書込む。その後、一括比較回路14を用いて
前記ワード線上のすべて（または複数個）のメモリセル
からの読出し情報と前記ROM素子用ワード線につながる
すべて（または複数個）のROM素子のスタツク情報との
一括比較を行い、比較結果Ｆを半導体メモリ外部のテス
トに転送する。テスタはこの比較結果Ｆのレベルを検出
して、不良の有無を判定する。この試験対象のワード線
を順次シフトしてすべてのメモリセルを試験する。本試
験方法による試験時間の短縮効果などに関しては、第１
図に示した半導体メモリの試験方法と同様である。 第４図は他の実施例を示すメモリの構成を示す図であ
る。図中、ドツトで示されたメモリセル列10はメモリセ
ルアレイと試験回路を除く他の周辺回路の試験で対象と
する複数個のメモリセルがつながるビツト線に連なり、
メモリセル列11はメモリセルアレイと試験回路を除く他
の周辺回路の試験で対象とする複数個のメモリセルがつ
ながるワード線に連なる。また他の数字は第１図に準ず
る。なお、10から12までのメモリセル列の数は第４図に
示した８本に限定されない。ワード線11に連なるメモリ
セル列が少なくとも１本（列）以上、ビツト線10に連な
るメモリセル列または対角線12に連なるメモリセル列の
いずれかが少なくとも１本（列）以上設定すれば良く、
この条件を満たす範囲でこれら10から12までのメモリセ
ル列の数は任意に設定できる。さらに10から12までのメ
モリセル列は配置に関しても限定されない。例えば１本
（列）以上のワード線11を隣接した配置に設定しても良
い。また一括書込回路13および一括比較回路14の具体的
な回路構成例は前記と同様、既出願特許「半導体メモリ
（特願昭61−247641）」に記載されている。 第５図は第４図に示す回路の試験方法を示すフローチ
ヤート、第３表は入出力情報の種類、比較および不良判
定の実施個所等を示すものである。 このように構成されたメモリの試験はまず、第４図に
おいてドツトで示された10から12までのメモリセル列を
試験対象として、斜線で示された周辺回路の試験を行
う。この場合、試験開始時のメモリセル列の選択順序は
任意であるが、第４図中の周辺回路全体をまず試験対象
にして不良検出率を高める観点から、対角線のメモリセ
ル列を最初に選択した方が良い。具体的な試験方法とし
ては、まずデータ入力回路４から入力（試験）情報W2を
書込み、データ出力回路５からの読出し情報Ｒを半導体
メモリ外部のテストに転送し、テスタ側で期待値情報と
の比較ならびに不良検出を行う。ここで不良品と判定さ
れた半導体メモリは一連の試験フローから除外される。
良品と判定された半導体メモリは次に試験回路の試験フ
ローに移る。試験回路の試験ではまず一括書込回路13を
介して、前記周辺回路の試験で対象とした１本のワード
線上のすべて（または複数個）のメモリセルに入力（試
験）情報W1を書込む。その後、一括比較回路14を用いて
対象とした全メモリセルの期待値情報との一括比較を行
い、比較結果Ｆを半導体メモリ外部のテスタに転送し、
テスタ側でこの比較結果Ｆのレベルを検出する。次にデ
ータ入力回路４から前記試験情報W1の反転情報としてW2
を前記１本のワード線上のすべて（または複数個）のメ
モリセルの中の１ビツトに書込む。その後、一括比較回
路14を用いて対象とした全メモリセルの期待値情報との
一括比較を行い、比較結果Ｆを半導体メモリ外部のテス
タに転送し、テスタ側でこの比較結果Ｆのレベルを検出
する。前記反転情報W2を書込むメモリセルをワード線上
で順次シフトさせて、同様に一括比較ならびに検出動作
を繰り返す。ここで不良品と判定された半導体メモリは
一連の試験フローから除外される。良品と判定された半
導体メモリは次にメモリセルアレイの試験フローに移
る。メモリセルアレイの試験では、データ入力回路４と
データ出力回路５を動作させずに、試験回路15のみを用
いて試験を行う。まず一括書込回路13を介してメモリセ
ルアレイ９内の１本のワード線上のすべて（または複数
個）のメモリセルに入力（試験）情報W1を書込む。その
後、一括比較回路14を用いて対象とした全メモリの期待
値情報との一括比較を行い、比較結果Ｆを半導体メモリ
外部のテスタに転送する。ここで比較結果Ｆは例えば１
本のワード線上のメモリセルに不良が存在する場合、
「Ｈ」レベルとなる。テスタはこの比較結果Ｆのレベル
を検出して、不良の有無を判定する。この試験対象のワ
ード線を順次シフトしてすべてのメモリセルを試験す
る。このようにすれば、試験回路の試験がメモリセルア
レイの試験と独立して行えるため、試験回路の不良に伴
うメモリセルの不良検出率の低下を防ぐことができる。
なお、入力（試験）情報はＮ系,N2系およびＮ3/2系のい
ずれの試験パタンを用いてもよい。ただし大容量の半導
体メモリを対象とした量産段階の試験では一般的に、試
験時間の急増を避ける目的からＮ系の試験パタンを主に
用いる。また、入力（試験）情報としてパタン長4Nの
「MSCAN」または「CHECKERBOARD」とパタン長10Nの「MA
RCHING」という不良検出能力の異なるＮ系の試験パタン
を併用することにより、不良検出能力を従来の試験方法
と同程度に保ちつつ、試験時間の大幅な短縮効果を得る
ことができる。この実施例によるトータルの試験パタン
長Ｌは次のように算出するこができる。 Ｌ＝24（N/r）1/2＋30（Ｎ×ｒ）1/2＋６ ……（１） ここで、Ｎはメモリセルアレイ内のメモリセル数、ｒ
は（ワード線の数）／（ビット線対の数）である。 但し（１）式は次の「イ」，「ロ」の仮定においてい
る。 （イ） 周辺回路の試験では第４図に示した合計８本の
メモリセル列10〜12を用いる。この中で１本ワード線に
対しては、コラムアドレス系の不良検出を行うために試
験パタンとして「MARCHING」を用いる。他の７本に対し
ては「MSCAN」または「CHECKERBOARD」を用いる。 （ロ） メモリセルアレイの試験ではロウアドレス系の
不良検出などを合わせて行うため、試験パターンとして
「MARCHING」を用いる。 この実施例におけるトータルの試験パタン長は第
（１）式よりＮ1/2に比例することがわかる。一方、従
来の試験方法による試験パタン長さN/n（n:同時に試験
可能なメモリセル数）に比例する。従つてｒおよびｎが
ともに大きく、従来の試験方法に比べて本発明の試験方
法が不利な条件、例えばｒ＝8,n＝16のもとで、Ｎ＝4Mb
（メガビツト）,16Mbを有する大容量半導体メモリを試
験した場合においても、本発明の試験方法による試験時
間は従来に比べて1/10から1/100に大幅な低減する。 第４図は試験パタンを外部から入力する例であるが、
第６図は半導体メモリ内部に有するROMブロツク16にそ
れを記憶させ、外部からの入力情報によつて試験パタン
を選択するもので、フローチヤートは第５図に準ずる。
第４表は入力情報の種類、比較および不良判定の実施個
所等を示すものである。 まず第６図においてドツトで示された10から12までの
メモリセル列を試験対象として、斜線で示された周辺回
路の試験を行う。この場合、試験開始時のメモリセル列
の選択順序は任意であるが、周辺回路全体をまず試験対
象にして不良検出率を高める観点から、対角線のメモリ
セル列を最初に選択した方が効率的である。具体的な試
験方法としては、データ入力回路４から試験情報W2を書
込み、データ出力回路５からの読出し情報Ｒを半導体メ
モリ外部のテスタに転送し、テスタ側で期待値情報との
比較ならびに不良検出を行う。ここで不良品と判定され
た半導体メモリは一連の試験フローから除外される。良
品と判定された半導体メモリは次に試験回路の試験フロ
ーに移る。試験回路の試験では、前記オール０またはオ
ール１に相当する２種類の試験パタンが書込まれたROM
素子がつながるROM素子用ワード線２本を選択対象とす
る。まず一括書込回路13を介して、前記周辺回路の試験
で対象とした１本のワード線上のすべてまたは複数個の
メモリセルに、前記選択対象となるROM素子用ワード線
につながるすべてまたは複数個のROM素子のスタツク情
報を書込む。その後、一括比較回路14を用いて対象とし
た全メモリセルの読出し情報とROM素子のスタツク情報
との一括比較を行い、比較結果Ｆを半導体メモリ外部の
テスタに転送し、テスタ側でこの比較結果Ｆのレベルを
検出する。次にデータ入力回路４から前記ROM素子のス
タツク情報に対する反転情報としてW2を前記１本のワー
ド線上のすべてまたは複数個のメモリセルの中の１ビツ
トに書込む。その後、一括比較回路14を用いて対象とし
たROM素子のスタツク情報との一括比較を行い、比較結
果Ｆを半導体メモリ外部のテスタに転送し、テスタ側で
この比較結果Ｆのレベルを検出する。前記反転情報W2を
書込むメモリセルをワード線上で順次シフトさせて、同
様に一括比較ならびに検出動作を繰り返す。ここで不良
品と判定された半導体メモリは一連の試験フローから除
外される。良品と判定された半導体メモリは次にメモリ
セルアレイの試験フローに移る。メモリセルアレイの試
験では、まず一括書込回路13を介してメモリセルアレイ
９内の１本のワード線上のすべてまたは複数個のメモリ
セルにROMブロツク16内のROM素子用ワード線（図示せ
ず）につながるすべてまたは複数個のROM素子のスタツ
ク情報を書込む。その後、一括比較回路14を用いて前記
ワード線上のすべてまたは複数個のメモリセルからの読
出し情報と前記ROM素子用ワード線につながるすべてま
たは複数個のROM素子のスタツカ情報との一括比較を行
い、比較結果Ｆを半導体メモリ外部のテストに転送す
る。ここでは比較回路Ｆは例えば１本のワード線上のメ
モリセルに不良が存在する場合、「Ｈ」レベルとなる。
テスタはこの比較結果Ｆのレベルを検出して、不良の有
無を判定する。この試験対象のワード線を順次シフトし
てすべてのメモリセルを試験する。本試験方法による試
験時間の短縮効果などに関しては第６図に示した半導体
メモリの試験方法と同様である。 なお、本発明は半導体メモリ内のメモリセルアレイの
構成に限定されない。例えばメモリセルアレイが複数ブ
ロツクに分割された構成も本発明の適用範囲に含まれ
る。また本発明はROMブロツクの数および配置に関して
も前記実施例に限定されないことは明らかである。さら
に本発明は半導体メモリとしてダイナミツクRAMに限定
されることなく、スタテイツクRAMおよびROMなどにも全
く同様に適用できることは言うまでもない。 〔発明の効果〕 以上説明したようにこの発明は、試験の対象となる回
路を分割し、試験順序は決め不良が発見された時点で以
後の試験を中止したので無駄な試験時間を費やすことが
なく、またワード線に接続された複数のメモリセルに一
括書込，一括読出を行なつたので、試験時間が大幅に短
縮でき、経済性が向上し、量産に適するという効果を有
する。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す構成図、第３図，第
４図，第６図は他の実施例を示す構成図、第２図は第１
図または第３図の構成のメモリの試験方法を示すフロー
チヤート、第５図は第４図または第６図に示すメモリの
試験方法を示すフローチヤートである。 １……アドレスバツフア、２……ロウデコーダ、３……
ワードドライバ、４……データ入力回路、５……データ
出力回路、６……マルチプレクサ、７……コラムデコー
ダ、８……センス回路、９……メモリセルアレイ、10…
…ビツト線、11……ワード線、12……対角線に沿つたメ
モリセル列、13……一括書込回路、14……一括比較回
路、15……試験回路、16……ROMブロツク、17……ROM素
子用デコーダ、18……ROM素子用ワードドライバ。
４図，第６図は他の実施例を示す構成図、第２図は第１
図または第３図の構成のメモリの試験方法を示すフロー
チヤート、第５図は第４図または第６図に示すメモリの
試験方法を示すフローチヤートである。 １……アドレスバツフア、２……ロウデコーダ、３……
ワードドライバ、４……データ入力回路、５……データ
出力回路、６……マルチプレクサ、７……コラムデコー
ダ、８……センス回路、９……メモリセルアレイ、10…
…ビツト線、11……ワード線、12……対角線に沿つたメ
モリセル列、13……一括書込回路、14……一括比較回
路、15……試験回路、16……ROMブロツク、17……ROM素
子用デコーダ、18……ROM素子用ワードドライバ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山田 順三
神奈川県厚木市森の里若宮３番１号 日
本電信電話株式会社厚木電気通信研究所
内
(56)参考文献 特開 昭62−141700（ＪＰ，Ａ)
特開 昭60−224199（ＪＰ，Ａ)
特開 昭57−105053（ＪＰ，Ａ)
特開 昭61−840（ＪＰ，Ａ)
特開 昭55−122298（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．メモリセルがマトリクス状に配列されたメモリセル
アレイのメモリセルを周辺回路において選択する半導体
メモリをその内部の試験回路によって試験する半導体メ
モリの試験方法において、 半導体メモリの内部回路をメモリセルアレイ、周辺回路
および試験回路に分割するとともに、所定の順位に基づ
いて前記各回転を試験し、任意の回路に不良が発見され
たときは当該半導体メモリについての以後の試験を中止
するとともに、 試験の対象となる回路がメモリセルアレイであるとき
は、上記試験回路は、１つのワード線に接続される所定
数のメモリセルに対して一括して入力情報を書き込んだ
後にその書き込まれた情報を読み出し、読み出されたデ
ータが期待値と一致するか否かを一括して比較し、 周辺回路の試験は、メモリセルアレイ内の少なくとも１
本の対角線に沿ったメモリセル列に対応した部分につい
て行うことを特徴とする半導体メモリの試験方法。 ２．周辺回路の試験は、メモリセルアレイ内の少なくと
も１本の対角線に沿ったメモリセル列に対応した部分の
ほか、少なくとも１本のワード線に沿ったメモリセル列
に対応した部分と、少なくとも１本のビット線に沿った
メモリセル列に対応した部分とについて行うことを特徴
とする特許請求の範囲第１項記載の半導体メモリの試験
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62159843A JP2670049B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体メモリの試験方法 |
| DE3751002T DE3751002T2 (de) | 1986-10-20 | 1987-10-19 | Halbleiterspeicher. |
| EP87115295A EP0264893B1 (en) | 1986-10-20 | 1987-10-19 | Semiconductor memory |
| KR1019870011614A KR900004312B1 (ko) | 1986-10-20 | 1987-10-20 | 반도체메모리와 그 시험방법 |
| US07/837,667 US5400342A (en) | 1986-10-20 | 1992-02-14 | Semiconductor memory having test circuit and test method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62159843A JP2670049B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体メモリの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS646776A JPS646776A (en) | 1989-01-11 |
| JP2670049B2 true JP2670049B2 (ja) | 1997-10-29 |
Family
ID=15702450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159843A Expired - Fee Related JP2670049B2 (ja) | 1986-10-20 | 1987-06-29 | 半導体メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670049B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122298A (en) * | 1979-03-09 | 1980-09-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Memory test method |
| JPS57105053A (en) * | 1980-12-22 | 1982-06-30 | Nec Corp | Integrated circuit which has incorporated testing circuit for fault detecting circuit |
| JPS60224199A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61840A (ja) * | 1984-06-12 | 1986-01-06 | Matsushita Electric Ind Co Ltd | 携帯用デ−タ端末の自己診断装置 |
| JPS62141700A (ja) * | 1985-12-16 | 1987-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1987
- 1987-06-29 JP JP62159843A patent/JP2670049B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646776A (en) | 1989-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |