JPH01236332A - エラー検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘欠１ 本発明はエラー検出方式に関し、特に動作時にデータレ
ジスタに格納されたデータの不正をパリティチエツクに
より検出するコンピュータにおいてデータ化けの原因と
もなりうるデータレジスタ回りの制御信号の不正を検出
するエラー検出方式従来、信号線のエラー検出方式には
、パリティ符号などの各種符号論理による方法や、デー
タの比較によりデータの不一致を検出する方法などがと
られている。

しかしながら、データレジスタ回りの制御信号の正常性
に対するチエツクは、制御信号生成部の正常性に対する
チエツクをも含む場合には、その符号生成論理およびエ
ラー検出論理の金物量が増大することや、データレジス
タ自体の故障率に比べて制御信号生成部の故障率が小さ
いこと、あるいは金物量の増大によりコスト高になるこ
となどから、信頼性が特に要求される一部のシステム以
外には実施されていないのが現状である。

また、コンピュータを構成しているパッケージ間で制御
信号がパッケージ間をまたいで送られている場合には、
パッケージ間インタフェース部の障害が多いということ
から、パッケージ間インタフェースのエラーのみを検出
することにより装置の信顆性を向上させている。

すなわち、この場合には制御信号の送出側のパッケージ
でパリティを生成し、受信側のパッケージでそのパリテ
ィをチエツクしてパッケージ間インタフェース部の障害
を検出している。ただし、この方法では制御信号主成部
自体の異常検出はできない。

さらに、エラー訂正を行う場合には、メモリチップから
データを読出すときに用いられているＥＣＣ（Ｅｒｒｏ
ｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｃｏｄｅ　）によってエラ
ー検出とエラー訂正とが行われている。

このような従来のエラー検出方式では、故陣率や金物量
およびコストなどの点から、データレジスタから読出さ
れたデータに対するパリティチエツク回路は設けられて
いるが、データレジスタへのセットデータを切換える切
換え回路の制御信号に対するエラー検出回路は設けられ
ていない、そのため、切換え回路の制御信号の不正によ
り誤ったデータが選択されてデータレジスタにセットさ
れても、制御信号の不正が原因で誤ったデータがデータ
レジスタにセットされたことを検出する手段がないとい
う問題がある。

また、制御信号がパッケージ間をまたぐような場合に、
パリティチエツクによってパッケージ間インタフェース
のエラーの検出は可能であるが、この制御信号を生成す
る制御信号生成部の異常を検出することはできないとい
う問題がある。

さらに、切換え回路の制御信号の不正により誤ったデー
タがデータレジスタにセットされると、この誤ったデー
タのパリティが揃っているときにはデータレジスタから
のデータの読出し時に行われるパリティチエツクではそ
のエラーを検出することができない場合があり、すなわ
ちデータ化けを起こす可能性があるという問題がある。

このようなデータ化けの場合には、障害箇所の診断が非
常に困難である。

九乳Ω亘ヱ 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、制御信号生成部の異常を原因とするデ
ータ化は障害などを検出して回避することができるエラ
ー検出方式の提供を目的とする。

ｌ肌立璽丞 本発明によるエラー検出方式は、複数のデータのうち一
つが選択制御信号に応じて選択されてレジスタに格納さ
れる情報処理装置のエラー検出方式であって、前記選択
制御信号の異常を検出する検出手段と、前記検出手段に
より異常が検出された前記選択制御信号の誤りを訂正す
る訂正手段とを有し、前記検出手段により前記選択制御
信号の異常が検出されたときに、前記異常を前記レジス
タにおけるパリティエラーとして報告するとともに、前
記訂正手段により該選択制御信号の誤りを訂正するよう
にしたことを特徴とする。

罠鳳］ 次に、本発明の一実施例について図面を参照して説明す
る。

第１゛図は本発明の一実施例の構成を示すブロック図で
ある６図において、本発明の一実施例は、切換え回路１
と、レジスタ２と、パリティチエツク回路３と、オアゲ
ート４，８と、ノットゲート５と、アンドゲート６と、
制御信号生成部７とにより構成されている。

通常動作時には、制御信号生成部７が条件信号１０３を
受付けると選択制御信号１０４を生成してオアゲート８
に出力する。オアゲート８ではこの選択制御信号１０４
とアンドゲート６からの演算結果信号１１０との論理和
をとって切換え回路１に出力する。

切換え回路１は制御信号生成部７からの選択制御信号１
０４を反映するオアゲート８からの選択制御信号１０５
の制、御によりデータ１０１とデータ１０２とを切換え
てレジスタ２にセットデータ１０６として送出する。

切換え回路１には通常論理“０”の選択制御信号１０５
が入力されており、データ１０１がセットデータ１０６
としてレジスタ２に送出されているが、条件信号１０３
が論理“１”となったときにこれを契機として制御信号
生成部７で複数要因の論理がとられ、制御信号生成部７
からの制御信号１０４が論理“１”となり、これにより
オアゲート８からの選択制御信号１０５も論理“１”と
なることによって、切換え回路１では初めてデータ１０
２が選択され、データ１０２がセットデータ１０６とし
てレジスタ２に送出される。

レジスタ２からの出力データ１０７はパリティチエツク
回路３によって異常の有無がチエツクされ、出力データ
１０７が正常であればパリティチエツク回路３からの出
力信号１０８は論理“０”となり、出力データ１０７に
異常があればパリティチエツク回路３からの出力信号１
０８は論理“１”となる。

パリティチエツク回路３からの出力信号１０８が論理“
１”となると、パリティエラー信号１１１　として論理
“１”がオアゲート４を介して外部に出力され、パリテ
ィエラーの検出が報告される。

一方、上述の動作中に制御信号生成部７からの選択制御
信号１０４はノットゲート５で反転されて反転信号１０
９としてアンドゲート６に出力される。

アンドゲート６では条件信号１０３と反転信号１０９と
の論理積演算が行われ、その演算結果信号１１０がオア
ゲート４．８と外部とに出力される。

制御信号生成部７が正常に動作しているときには、この
制御信号生成部７の異常を報告するアンドゲート６から
の演算結果信号１１０には論理“０”が出力される。す
なわち、制御信号生成部７からの選択制御信号１０４の
値がそのままオアゲート８からの選択制御信号１０５に
反映される。

次に、制御信号生成部７に異常が発生して選択制御信号
１０４が発行されない場合には、条件信号１０３として
論理“１”が制御信号生成部７に入力されているにもか
かわらず選択制御信号１０４が論理“１”とはならず、
ノットゲート５からの反転信号１０９が論理“１”とな
るのでアンドゲート６からの演算結果信号１１０には論
理“１”が出力されて制御信号生成部７の異常が表示さ
れる。

ここで、制御信号生成部７からの選択制御信号１０４は
論理“０″であるが、アンドゲート６からの演算結果信
号１１０が論理“１”となるため、オアゲート８からの
選択制ｍ信号１０５が論理“１”となって、選択制御信
号１０４の誤りが訂正された選択制御信号１０５によっ
て切換え回路１が正常に制御される。

アンドゲート６からの演算結果信号１１０はオアゲート
４でパリティチエツク回路３からの出力信号１０８との
論理和がとられており、制御信号生成部７の異常が検出
された場合にはあたかもレジスタ２のパリティエラーと
して報告される。

オアゲート４からのパリティエラー信号１１１が論理“
１”となったときには、アンドゲート６からの演算結果
信号１１０をみることによってレジスタ２の障害である
のか、制御信号生成部７の障害であるのかを判断するこ
とができ、オアゲート４からのパリティエラー信号１１
１とアンドゲート６からの演算結果信号１１０とがとも
に論理“１”の場合には、この制御信号生成部７の異常
を訂正可能エラーとして登録し、通常動作が続行される
。

第２図は第１図の制御信号生成部７の具体例を示すブロ
ック図である１図において、制御信号生成部７に設けら
れ、装置内容レジスタ（図示せず）の初期設定を制御す
るリセット制御レジスタ７１と、リセット信号１１３を
保持するフリップフロップ９とが設けられ、切換え回路
１に初期設定データ１１２が入力されている以外は第１
図と同じ構成となっており、第１図と同じ構成部品には
同じ符号を付しである。

制御信号生成部７内部のリセット制御レジスタ７１はリ
セット信号１１３が論理“１”のときにリセットされる
。このとき、リセット制御レジスタ７１のビット０は論
理“Ｏ”となる。

リセット制御レジスタ７１のビット０が論理″０”とな
ったときに、このビット０の値が反転されて出力される
選択制御信号１０４は論理“１”となり、この選択制御
信号１０４を反映するオアゲート８からの選択制御信号
１０５により切換え回路１は初期設定データ１１２を選
択してレジスタ２に出力する。レジスタ２は切換え回路
１からの初期設定データ１１２がセットされることによ
り初期設定される。このレジスタ２からの出力データ１
０７のパリティチエツクは第１図に示した本発明の一実
施例と同様である。

フリップフロップ９から出力される条件信号１１４はリ
セット信号１１３と等価な信号であり、そのタイミング
としてはリセット制御レジスタ７１から出力される選択
制御信号１０４のタイミングに等しい。

すなわち、制御信号生成部７に論理“１”のリセット信
号１１３が入力されると選択制御信号１０４が出力され
、この選択制御信号１０４を反映するオアゲート８から
の選択制御信号１０５によって切換え回路１が制御され
る。このとき、フリップフロップ９からの条件信号１１
４がアンドゲート６に出力されるのである。

したがって、アンドゲート６によってノットゲート５か
らの反転信号１０９と７リツプフロツプ９からの条件信
号１１４との論理積演算を行うことによりこの制御信号
生成部７における異常の有無が検出される。

このように、制御信号生成部７からの選択制御信号１０
４がノットゲート５で反転された反転信号１０９と、条
件信号１０３，１１４とをアンドゲート６により論理積
演算して制御信号生成部７の異常の有無を検出し、異常
が検出されたときにはオアゲート４からパリティエラー
信号１１１として出力するとともに、制御信号生成部７
からの制御信号１０４の誤りを訂正したオアゲート８か
らの選択制御信号１０５により切換え回路１を制御する
ようにすることによって、制御信号生成部７に生じた異
常を原因とするレジスタ２への正常なデータセットの失
敗、すなわち制御信号生成部７の異常を原因とするデー
タ化は障害などを検出して回避することができる。

几匪立ガ１ 以上説明したように本発明によれば、レジスタに格納さ
れるデータを選択するための選択制御信号に異常が検出
されたとき、この異常をレジスタにおけるパリティエラ
ーとして報告するとともに、該選択制御信号の誤りを訂
正するようにすることによって、制御信号生成部の異常
を原因とするデータ化は障害などを検出して回避するこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の制御信号生成部の具体例を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・切換え回路 ２・・・・・・レジスタ ４．８・・・・・・オアゲート ５・・・・・・ノットゲート ６・・・・・・アンドゲート ７・・・・・・制ａｔＪ信号生成部

Claims (1)

【特許請求の範囲】
1. （１）複数のデータのうち一つが選択制御信号に応じて
   選択されてレジスタに格納される情報処理装置のエラー
   検出方式であって、前記選択制御信号の異常を検出する
   検出手段と、前記検出手段により異常が検出された前記
   選択制御信号の誤りを訂正する訂正手段とを有し、前記
   検出手段により前記選択制御信号の異常が検出されたと
   きに、前記異常を前記レジスタにおけるパリテイエラー
   として報告するとともに、前記訂正手段により該選択制
   御信号の誤りを訂正するようにしたことを特徴とするエ
   ラー検出方式。