JPS62226354A - Ｒａｓ回路付記憶装置 - Google Patents
Ｒａｓ回路付記憶装置Info
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- JPS62226354A JPS62226354A JP61071464A JP7146486A JPS62226354A JP S62226354 A JPS62226354 A JP S62226354A JP 61071464 A JP61071464 A JP 61071464A JP 7146486 A JP7146486 A JP 7146486A JP S62226354 A JPS62226354 A JP S62226354A
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- 230000006870 function Effects 0.000 claims abstract description 24
- 238000003745 diagnosis Methods 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 abstract description 15
- 208000011580 syndromic disease Diseases 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ ）付きの記憶部を有するデータ処理装置に
関し、特に記憶部の故障診断を行うＲＡＳ （Ｒｅ１ｉ
ａｂｉｌｉｔｙ、ＡｖａｉｌａｂＨｉｔｙ。
Ｃｏｄｅ ）付きの記憶部を有するデータ処理装置に
関し、特に記憶部の故障診断を行うＲＡＳ （Ｒｅ１ｉ
ａｂｉｌｉｔｙ、ＡｖａｉｌａｂＨｉｔｙ。
５ｅｒｖ； Ｃｅａｂｉｌｆｔ）’ ）回路付記憶装置
間するものである。
間するものである。
第３図は、例えば特公昭６０−３７９３４号公報に示さ
れた従来の記憶装置の診断機能方式を示す回路図で、図
において、ｌは記憶部、２はアドレスレジスタ、３は出
力データレジスタ、４はＥＣＣチェック回路部、５は記
憶制御部、６はエラー検出制御部、７はエラー検出出力
部、８はハミングレジスタ、９はワークレジスタ、１０
〜１２は保持レジスタ、１３〜１６は検出レジスタであ
る。
れた従来の記憶装置の診断機能方式を示す回路図で、図
において、ｌは記憶部、２はアドレスレジスタ、３は出
力データレジスタ、４はＥＣＣチェック回路部、５は記
憶制御部、６はエラー検出制御部、７はエラー検出出力
部、８はハミングレジスタ、９はワークレジスタ、１０
〜１２は保持レジスタ、１３〜１６は検出レジスタであ
る。
次に動作について説明する。まず、記憶部１はデータ処
理装置において使用される各種のデータが格納されるも
のであり、この記憶部１に格納されるデータはＥＣＣが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセットされるものであり、このアドレスレジス
タ２にセットされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセッ
トされるレジスタである。
理装置において使用される各種のデータが格納されるも
のであり、この記憶部１に格納されるデータはＥＣＣが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセットされるものであり、このアドレスレジス
タ２にセットされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセッ
トされるレジスタである。
′ＥＣＣチェック回路部４は、記憶部１から読出された
データに１ビットエラーが存在する場合にはこれを検出
するとともにＥＣＣにもとづき上記１ビットエラー訂正
を行ない、また２ビットエラーが存在する場合にはこれ
を検出するものである。そしてこのＥＣＣチェック回路
部４は、第４図に示す如く、ハミングチェック回路４−
１と、エラーデコード回路４−２および１ビツト・２ビ
ットエラー検出回路４−３を具備している。これらの各
回路はいずれも通常のものであって、記憶部１から読出
されて出力データレジスタ３にセットされた出力データ
は、ＥＯＲ回路４−１ ａ ＊ ｂ 、・・・Ｋ図示の
状態で印加され、通常のハミングチェックを行なう。そ
してこのＦＯＲ回路４−１ｇ乃至４−１ｈから得られる
ハミングチェック出力をオア回路４−２ａ、４−２ｂ・
・・およびアンド回路４−２ｅ、４−２ｆ・・・にもと
づき１ビットエラーの存在する場合にはエラー訂正コー
ドを作成し、これをエラー訂正回路に伝達してエラー訂
正を行なうものである。一方ハミングチェック回路４−
１のハミングチェック出力は、１ビツト・２ビットエラ
ー検出回路４−３のオア回路４−３ａ、４−３ｂにも伝
達される。そして１ビツト・２ビットエラー検出回路４
−３のアンド回路４−３０にはエラーデコード回路４−
２のアンド回路４−２ｅ 、 ４−２ｆ ・−４−２ｇ
の出力が印加される。アンド回路４−３０は、１ビット
エラーの存在するとき「１」を出力し、またアンド回路
４−３ｆは２ビットエラーの存在するとき「１」を出力
する。
データに１ビットエラーが存在する場合にはこれを検出
するとともにＥＣＣにもとづき上記１ビットエラー訂正
を行ない、また２ビットエラーが存在する場合にはこれ
を検出するものである。そしてこのＥＣＣチェック回路
部４は、第４図に示す如く、ハミングチェック回路４−
１と、エラーデコード回路４−２および１ビツト・２ビ
ットエラー検出回路４−３を具備している。これらの各
回路はいずれも通常のものであって、記憶部１から読出
されて出力データレジスタ３にセットされた出力データ
は、ＥＯＲ回路４−１ ａ ＊ ｂ 、・・・Ｋ図示の
状態で印加され、通常のハミングチェックを行なう。そ
してこのＦＯＲ回路４−１ｇ乃至４−１ｈから得られる
ハミングチェック出力をオア回路４−２ａ、４−２ｂ・
・・およびアンド回路４−２ｅ、４−２ｆ・・・にもと
づき１ビットエラーの存在する場合にはエラー訂正コー
ドを作成し、これをエラー訂正回路に伝達してエラー訂
正を行なうものである。一方ハミングチェック回路４−
１のハミングチェック出力は、１ビツト・２ビットエラ
ー検出回路４−３のオア回路４−３ａ、４−３ｂにも伝
達される。そして１ビツト・２ビットエラー検出回路４
−３のアンド回路４−３０にはエラーデコード回路４−
２のアンド回路４−２ｅ 、 ４−２ｆ ・−４−２ｇ
の出力が印加される。アンド回路４−３０は、１ビット
エラーの存在するとき「１」を出力し、またアンド回路
４−３ｆは２ビットエラーの存在するとき「１」を出力
する。
記憶制御部５は記憶装置の診断を行なうときに記憶部に
格納するテストパターンに応じて２ビツトの制御信号を
発生するものである。そしてテストパターンとしてエラ
ーの存在しない正常パターンを格納する場合には制御信
号「ＯＯ」を出力し、１ビットエラーの存在する１ビッ
トエラーパターンを格納する場合には制御信号「１０」
を出力し、２ビットエラーの存在する２ピツトエラーパ
ターンを格納する場合には制御信号「Ｏｌ」を出力する
ものである。
格納するテストパターンに応じて２ビツトの制御信号を
発生するものである。そしてテストパターンとしてエラ
ーの存在しない正常パターンを格納する場合には制御信
号「ＯＯ」を出力し、１ビットエラーの存在する１ビッ
トエラーパターンを格納する場合には制御信号「１０」
を出力し、２ビットエラーの存在する２ピツトエラーパ
ターンを格納する場合には制御信号「Ｏｌ」を出力する
ものである。
エラー検出制御部６はＥＯＲ回路６−１および６−２に
より構成され、後述する如く、記憶部ｌに格納され之診
断用パターンに対してＥＣＣチェック回路部４が正常に
動作しているときにのみ「０」を出力するものである。
より構成され、後述する如く、記憶部ｌに格納され之診
断用パターンに対してＥＣＣチェック回路部４が正常に
動作しているときにのみ「０」を出力するものである。
またエラー検出出力部７はラッチ？−１，７−２および
オア回路７−３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。
オア回路７−３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。
ハミングレジスタ８は、上記ハミングチェック回路４−
１から出力されるノ・ミングチェックコードを一時的に
セットされるものである。ワークレジスタ９はＥＣＣチ
ェック回路部４の要部の状態をセットするレジスタであ
る。保持レジスタ１０は出力データレジスタ３の出力デ
ータを一時的にセットするレジスタであり、保持レジス
タ１１．１２はアドレスレジスタ２のアドレスデータを
一時的にセットするレジスタである。そして検出レジス
タ１３乃至１６は、それぞれノ・ミングレジスタ８、ワ
ークレジスタ９、保持レジスタ１０および１２の内容が
一時的（（セットされるレジスタであって、エラー検出
出力部７からエラー検出信号が出力されたとき、これら
の各検出レジスタ１３乃至１６の内容を調査してエラー
原因の解明を行なうものである。
１から出力されるノ・ミングチェックコードを一時的に
セットされるものである。ワークレジスタ９はＥＣＣチ
ェック回路部４の要部の状態をセットするレジスタであ
る。保持レジスタ１０は出力データレジスタ３の出力デ
ータを一時的にセットするレジスタであり、保持レジス
タ１１．１２はアドレスレジスタ２のアドレスデータを
一時的にセットするレジスタである。そして検出レジス
タ１３乃至１６は、それぞれノ・ミングレジスタ８、ワ
ークレジスタ９、保持レジスタ１０および１２の内容が
一時的（（セットされるレジスタであって、エラー検出
出力部７からエラー検出信号が出力されたとき、これら
の各検出レジスタ１３乃至１６の内容を調査してエラー
原因の解明を行なうものである。
従来のＲＡＳ回路付記憶装置は、以上のように構成され
ているので、ピットエラーが生ずると必ず記憶装置の診
断をするようにしていたため、そのたびにシステムダウ
ンとなり、システムの稼動率が低下するという問題点が
あった。
ているので、ピットエラーが生ずると必ず記憶装置の診
断をするようにしていたため、そのたびにシステムダウ
ンとなり、システムの稼動率が低下するという問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、システムの稼動率を向上させるように回路
構成するとともに、メモリ素子の故障か、ＥＣＣ機能の
故障であるかを判別することができるＲＡＳ回路付記憶
装置金得ることを目的とする。
れたもので、システムの稼動率を向上させるように回路
構成するとともに、メモリ素子の故障か、ＥＣＣ機能の
故障であるかを判別することができるＲＡＳ回路付記憶
装置金得ることを目的とする。
この発明に係るＲＡＳ回路付記憶装置は、ＥＣＣ機能・
メモリ素子診断部を設けることによって、システムが正
常か、メモリ素子が故障か、ＥＣＣ機能が故障かを判別
可能なようにしたものである。
メモリ素子診断部を設けることによって、システムが正
常か、メモリ素子が故障か、ＥＣＣ機能が故障かを判別
可能なようにしたものである。
この発明におけるＥＣＣ機能・メモリ素子診断部は、１
ビットエラーの回数とシステムの稼動時間とから故障率
を算出し、メモリ素子のソフトエラー率（時間変化に係
わらず一定）と比較し、さらに１００機能診断を行いシ
ステムが正常か、メモリ素子故障かＥＣＣ機能故障かの
判定を可能にする。
ビットエラーの回数とシステムの稼動時間とから故障率
を算出し、メモリ素子のソフトエラー率（時間変化に係
わらず一定）と比較し、さらに１００機能診断を行いシ
ステムが正常か、メモリ素子故障かＥＣＣ機能故障かの
判定を可能にする。
以下、この発明の一実施例を図について説明する。
第１図において、２１は情報伝達用のバス、２２はＥＣ
Ｃ機能・メモリ素子診断部、２３は１ビットエラーレジ
スタ、２４は記憶部（ＥＣＣＣＣピット）、２５はＥＣ
Ｃユニット、２６はＥＣＣ診断部、２７は２ビットエラ
ーステータス信号発生器である。
Ｃ機能・メモリ素子診断部、２３は１ビットエラーレジ
スタ、２４は記憶部（ＥＣＣＣＣピット）、２５はＥＣ
Ｃユニット、２６はＥＣＣ診断部、２７は２ビットエラ
ーステータス信号発生器である。
また、第２図は本発明の動作の一例を示すフローチャー
トである。
トである。
次に動作について説明する。まず、ＥＣＣＣＣ機能上メ
モリ素子診断２は、バス２１を介して、記憶装置の１ビ
ットエラーレジスタ２３の内容を一定周期で読み出しく
５Ｔ−１）、１ビットエラーの数を加算する（ＳＴ−２
）。そして、システム稼動時間の積算値（ＳＴ−３）と
エラーの加算数とから故障率λ０を算出する（ＳＴ−４
）。次にメモリのソフトエラー率λ８と前記故障率λ。
モリ素子診断２は、バス２１を介して、記憶装置の１ビ
ットエラーレジスタ２３の内容を一定周期で読み出しく
５Ｔ−１）、１ビットエラーの数を加算する（ＳＴ−２
）。そして、システム稼動時間の積算値（ＳＴ−３）と
エラーの加算数とから故障率λ０を算出する（ＳＴ−４
）。次にメモリのソフトエラー率λ８と前記故障率λ。
とを比較しく５Ｔ−５）、その結果大きい場合は、ＥＣ
Ｃ機能・メモリ素子診断部２２がＥＣＣ診断部２６に命
令し、記憶部のＥＣＣユニット２５の機能が正常である
か否かを診断するｌａ中−Ｃ′Ｉ 例えば、ＥＣＣ診断部２６は、診断ＲＡＳ付記憶装置（
１／３）に書込まれているデータの診断機能を有する。
Ｃ機能・メモリ素子診断部２２がＥＣＣ診断部２６に命
令し、記憶部のＥＣＣユニット２５の機能が正常である
か否かを診断するｌａ中−Ｃ′Ｉ 例えば、ＥＣＣ診断部２６は、診断ＲＡＳ付記憶装置（
１／３）に書込まれているデータの診断機能を有する。
また、ＥＣＣユニット２５は診断ＲＡＳ付記憶装置（２
／３）に書込まれているデータの診断機能を有する。具
体的に、ＥＣＣ診断部２６は、ＥＣＣユニット２５（ハ
ミングコード、シンドロームコードの生成、データ１と
ットエラーの修正、ならびに修正データの再書込み、及
び２ビットエラー以上の検出機能）に入力される記憶部
２４の出力データの１ビツト、あるいは２ビツトを強制
的に反転させ、次にＥＣＣユニット２５から出力される
ハミングコードならびにシンドロームコードの内容、デ
ータの内容及び１ビットエラー、２ビットエラーレジス
タの内容をＥＣＣ機能・メモリ素子診断部２２が、ＥＣ
Ｃ１ビットエラー修正、２とットエラー検出、ハミング
コード生成、シンドロームコード生成機能を確認し、Ｅ
ＣＣユニット２５が正常か異常であるかを診断する。
／３）に書込まれているデータの診断機能を有する。具
体的に、ＥＣＣ診断部２６は、ＥＣＣユニット２５（ハ
ミングコード、シンドロームコードの生成、データ１と
ットエラーの修正、ならびに修正データの再書込み、及
び２ビットエラー以上の検出機能）に入力される記憶部
２４の出力データの１ビツト、あるいは２ビツトを強制
的に反転させ、次にＥＣＣユニット２５から出力される
ハミングコードならびにシンドロームコードの内容、デ
ータの内容及び１ビットエラー、２ビットエラーレジス
タの内容をＥＣＣ機能・メモリ素子診断部２２が、ＥＣ
Ｃ１ビットエラー修正、２とットエラー検出、ハミング
コード生成、シンドロームコード生成機能を確認し、Ｅ
ＣＣユニット２５が正常か異常であるかを診断する。
従って、ＥＣＣユニット２５が正常ならば１．メモリ素
子のハードウェア故障、異常ならば、ＥＣＣユニットの
故障であることがわかる。
子のハードウェア故障、異常ならば、ＥＣＣユニットの
故障であることがわかる。
又、２ビットエラーが発生した場合には、割込み信号が
、バス２１を介して８０６機能・メモリ素子診断部２２
に送信されて（ＳＴ−７） 、ＥＣＣ機能・メモリ素子
診断部２２が、ＥＣＣ診断部２６にＥＣＣユニットの診
断を命令しく５Ｔ−８）、ＥＣＣユニット２５が正常で
あるか否かを診断する（ＳＴ−９）。診断方法は、１ビ
ットエラーの場合と同じである。
、バス２１を介して８０６機能・メモリ素子診断部２２
に送信されて（ＳＴ−７） 、ＥＣＣ機能・メモリ素子
診断部２２が、ＥＣＣ診断部２６にＥＣＣユニットの診
断を命令しく５Ｔ−８）、ＥＣＣユニット２５が正常で
あるか否かを診断する（ＳＴ−９）。診断方法は、１ビ
ットエラーの場合と同じである。
この時異常ならばＥＣＣユニット２５の故障であり（Ｓ
Ｔ−１０） 、また、正常ならば、メモリ素子ハードウ
ェア故障となる（ＳＴ−１１）。すなわち、２ビットエ
ラーは、コモンモードの故障であり、１ビットエラーに
比べて起こる確率がきわめて少ないために、メモリハー
ドウェア故障とする。
Ｔ−１０） 、また、正常ならば、メモリ素子ハードウ
ェア故障となる（ＳＴ−１１）。すなわち、２ビットエ
ラーは、コモンモードの故障であり、１ビットエラーに
比べて起こる確率がきわめて少ないために、メモリハー
ドウェア故障とする。
また、ソフトエラー率は、メモリ素子固有のエラーで、
データの製作時から有するランダム故障の割合を表わす
。これは、材料に含まれるアルファ線による影響と考え
られており、ランダム事象として生じる故障となる。す
なわち、どの任意の時間に対しても一定の故障率となる
。
データの製作時から有するランダム故障の割合を表わす
。これは、材料に含まれるアルファ線による影響と考え
られており、ランダム事象として生じる故障となる。す
なわち、どの任意の時間に対しても一定の故障率となる
。
なお、８０６機能・メモリ素子診断部２２は、ハードウ
ェア及びソフトウェアで構成できることはいうまでもな
い。
ェア及びソフトウェアで構成できることはいうまでもな
い。
また、１ビットエラーレジスタの代りに１ビットエラー
カウンタを、更に、２ビットエラーステータス信号発生
器の代シに、２ビットエラーレジスタを設けるようにし
てもよい。
カウンタを、更に、２ビットエラーステータス信号発生
器の代シに、２ビットエラーレジスタを設けるようにし
てもよい。
以上のように、この発明によれば、記憶部を有するデー
タ処理システムの故障診断に８０６機能・メモリ素子診
断部を設けて故障の判定基準を備え、ＥＣＣユニットの
故障か、メモリ素子のハードウェアの故障かを判断する
ようにしたので、不要なシステムダウンが減少し、シス
テムの稼動率が大幅に向上する効果がある。
タ処理システムの故障診断に８０６機能・メモリ素子診
断部を設けて故障の判定基準を備え、ＥＣＣユニットの
故障か、メモリ素子のハードウェアの故障かを判断する
ようにしたので、不要なシステムダウンが減少し、シス
テムの稼動率が大幅に向上する効果がある。
第１図はこの発明の一実施例を示すＲＡＳ回路付記憶装
置の回路構成図、第２図は第１図の動作を示す７０−チ
ャート、第３図は従来の実施例を示すＥＣＣ付記憶部を
有する診断機能方式の回路図、第４図はＥＣＣチェック
回路の詳細図である。 ２１はバス、２２はＥＣＣ機能・メモリ素子診断部、２
３は１ビットエラーレジスタ、２４は記憶部、２５はＥ
ＣＣユニット、２６はＥＣＣ診断部、２７は２ビットエ
ラーステータス信号発生器である。 特許出願人 三菱亀機株式会社 代理人 弁理士 １） 澤 博 昭。 （外２名） ′ 昭和 年 月 日
置の回路構成図、第２図は第１図の動作を示す７０−チ
ャート、第３図は従来の実施例を示すＥＣＣ付記憶部を
有する診断機能方式の回路図、第４図はＥＣＣチェック
回路の詳細図である。 ２１はバス、２２はＥＣＣ機能・メモリ素子診断部、２
３は１ビットエラーレジスタ、２４は記憶部、２５はＥ
ＣＣユニット、２６はＥＣＣ診断部、２７は２ビットエ
ラーステータス信号発生器である。 特許出願人 三菱亀機株式会社 代理人 弁理士 １） 澤 博 昭。 （外２名） ′ 昭和 年 月 日
Claims (5)
- （１）ＥＣＣ付記憶装置を有するデータ処理システムの
記憶部故障診断を行うＲＡＳ回路付記憶装置において、
前記ＥＣＣを発生するＥＣＣユニットを１ビットエラー
レジスタ及び２ビットエラーステータス信号発生器とを
介してバスに接続すると共に、該ＥＣＣユニットに対し
て記憶部よりＥＣＣデータを入力し、かつ、該記憶部と
前記ＥＣＣユニットの間にＥＣＣ診断部を設け、前記バ
スを介して接続されたＥＣＣ機能・メモリ素子診断部か
らの診断指令により該記憶部の故障診断を行うようにし
たことを特徴とするＲＡＳ回路付記憶装置。 - （２）前記ＥＣＣ機能・メモリ素子診断部は前記１ビッ
トエラーレジスタの情報を読みとる手段と、１ビットエ
ラーの回数の積算及びシステムの稼動時間を計測する手
段と、故障率を算出する手段とを備え、前記算出した故
障率と初期に設定したメモリ素子のソフトエラー率とを
比較し、該故障率がソフトエラー率より小さい場合には
システム正常、大きい場合にはＥＣＣ診断部によるＥＣ
Ｃユニットの機能診断を行うようにし、該ＥＣＣユニッ
トの故障か、メモリ素子のハードウェアの故障であるか
の診断を行うようにしたことを特徴とする特許請求の範
囲第１項記載のＲＡＳ回路付記憶装置。 - （３）前記ＥＣＣユニットより２ビットエラーが生じた
場合には２ビットエラーステータス信号発生器の信号を
ＥＣＣ機能・メモリ素子診断部によつて受信し、その受
信結果としてＥＣＣユニットの故障か、メモリ素子の故
障であるかの故障診断を行うようにしたことを特徴とす
る特許請求の範囲第１項記載のＲＡＳ回路付記憶装置。 - （４）前記１ビットエラーレジスタの代りに１ビットエ
ラーカウンタを設けるようにしたことを特徴とする特許
請求の範囲第１項記載の ＲＡＳ回路付記憶装置。 - （５）前記２ビットエラーステータス信号発生器の代り
に２ビットエラーレジスタを設けるようにしたことを特
徴とする特許請求の範囲第１項記載のＲＡＳ回路付記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071464A JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
| US06/945,530 US4794597A (en) | 1986-03-28 | 1986-12-23 | Memory device equipped with a RAS circuit |
| DE19873702006 DE3702006A1 (de) | 1986-03-28 | 1987-01-23 | Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071464A JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226354A true JPS62226354A (ja) | 1987-10-05 |
| JPH0827763B2 JPH0827763B2 (ja) | 1996-03-21 |
Family
ID=13461337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071464A Expired - Fee Related JPH0827763B2 (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827763B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114327970A (zh) * | 2021-11-30 | 2022-04-12 | 浪潮(山东)计算机科技有限公司 | 一种光驱的故障确定方法、系统及相关装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156996A (en) * | 1980-04-30 | 1981-12-03 | Fujitsu Ltd | Diagnosis system of storage device |
| JPS56165989A (en) * | 1980-05-23 | 1981-12-19 | Fujitsu Ltd | Memory patrol system |
| JPS593800A (ja) * | 1982-06-16 | 1984-01-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPS60173647A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 情報処理装置のエラ−発生箇所検出方式 |
-
1986
- 1986-03-28 JP JP61071464A patent/JPH0827763B2/ja not_active Expired - Fee Related
Patent Citations (4)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827763B2 (ja) | 1996-03-21 |
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