JPS6037934B2 - 記憶装置の診断方式 - Google Patents
記憶装置の診断方式Info
- Publication number
- JPS6037934B2 JPS6037934B2 JP55057701A JP5770180A JPS6037934B2 JP S6037934 B2 JPS6037934 B2 JP S6037934B2 JP 55057701 A JP55057701 A JP 55057701A JP 5770180 A JP5770180 A JP 5770180A JP S6037934 B2 JPS6037934 B2 JP S6037934B2
- Authority
- JP
- Japan
- Prior art keywords
- bit error
- pattern
- error
- bit
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特にＥＣＣ（Ｅｒｒｏ
ｒＣｏｍｅｃｔｉｎｇＣｏｄｅ）付きの記憶装置を有す
るデータ処理装置においてＥＣＣチェック回路における
動作状態の診断を容易に行うことができるようにしたデ
ータ処理装置に関する。
ｒＣｏｍｅｃｔｉｎｇＣｏｄｅ）付きの記憶装置を有す
るデータ処理装置においてＥＣＣチェック回路における
動作状態の診断を容易に行うことができるようにしたデ
ータ処理装置に関する。
記憶装置から読出されたデータの信頼性を向上するため
に、記憶装置にデータを格納する場合、該データととも
にＥＣＣを記入しておき、データが謙出された場合その
ＥＣＣにより１ビットエラーが存在する場合にはこれを
訂正し、２ビットエラーが存在する場合にはこれを検出
することが広く行なわれている。
に、記憶装置にデータを格納する場合、該データととも
にＥＣＣを記入しておき、データが謙出された場合その
ＥＣＣにより１ビットエラーが存在する場合にはこれを
訂正し、２ビットエラーが存在する場合にはこれを検出
することが広く行なわれている。
そして記憶装置から講出したデータに１ビットエラーあ
るいは２ビットエラーの有無を検出する場合、ＥＣＣチ
ェック回路により上記各エラーの有無を検出している。
そしてこの記憶装置およびＥＣＣチェック回路の機能試
験をするために、記憶装置にエラーの存在しないデータ
とそれに対するＥＣＣコードをセットしたあとでこれら
を読出してＥＣＣチェック回路を動作させ、該ＥＣＣチ
ェック回路が１ビットエラーおよび２ビットエラーを検
出したときにのみクロツクを停止させて障害の発生した
領域を調査するようにしていた。それ故、エラーの調査
のためにはエラーの発生を待たねばならず、エラー発生
の場合のＥＣＣチェック回路の動作を積極的に行なうも
のではないために、ＥＣＣチェック回路の検査という点
からみて不充分であった。そしてこれを改善するために
は１ビットまたは２ビットエラーの存在するデータを記
憶装置にセットしてＥＣＣチェック回路の動作をチェッ
クすることが考えられるが、このような場合には、デー
タを読出す毎にエラーが存在するためクロックが停止す
ることになり、検査が非常に煩雑になるという問題が生
ずる。したがって本発明はこのような問題点を改善する
ために正常パターンのみならず、１ビットエラーの存在
するパターンおよび２ビットエラーの存在するパターン
を使用しても検査が煩雑にならない記憶装置の診断方式
を提供することを目的とするものであって、このために
本発明における記憶装置の診断方式では、ＥＣＣの付与
されたデータが格納される記憶部と該記憶部から議出し
たデー夕に１ビットエラーあるいは２ビットエラーが存
在する場合にこれを検出するＥＣＣチェック回路を有す
る記憶装置において、診断用データが正常パターンか、
１ビツトエラーパターンか、２ビツトェラ−パターンか
が伝達される記憶制御部と、エラー検出制御部を設け、
上記記憶制御部は上詳記億部に格納された診断用データ
がエラーの存在しない正常パターンの場合と１ビットエ
ラーの存在する１ビットエラーパターンの場合と２ビッ
トエラーの存在する２ビットエラーパターンの場合に応
じた制御信号を発生し、上記エラー検出制御部は上言己
記憶制御部から発生された診断用のデータのエラーパタ
ーンに対応した制御信号および上記ＥＣＣチェック回路
から発生されるエラー検出信号に応じて制御するように
構成することにより、記憶装置を正常パターンのみなら
ず１ビットェフーパタおよび２ビットエラーパターンに
よっても診断することができるようにしたことを特徴と
する。
るいは２ビットエラーの有無を検出する場合、ＥＣＣチ
ェック回路により上記各エラーの有無を検出している。
そしてこの記憶装置およびＥＣＣチェック回路の機能試
験をするために、記憶装置にエラーの存在しないデータ
とそれに対するＥＣＣコードをセットしたあとでこれら
を読出してＥＣＣチェック回路を動作させ、該ＥＣＣチ
ェック回路が１ビットエラーおよび２ビットエラーを検
出したときにのみクロツクを停止させて障害の発生した
領域を調査するようにしていた。それ故、エラーの調査
のためにはエラーの発生を待たねばならず、エラー発生
の場合のＥＣＣチェック回路の動作を積極的に行なうも
のではないために、ＥＣＣチェック回路の検査という点
からみて不充分であった。そしてこれを改善するために
は１ビットまたは２ビットエラーの存在するデータを記
憶装置にセットしてＥＣＣチェック回路の動作をチェッ
クすることが考えられるが、このような場合には、デー
タを読出す毎にエラーが存在するためクロックが停止す
ることになり、検査が非常に煩雑になるという問題が生
ずる。したがって本発明はこのような問題点を改善する
ために正常パターンのみならず、１ビットエラーの存在
するパターンおよび２ビットエラーの存在するパターン
を使用しても検査が煩雑にならない記憶装置の診断方式
を提供することを目的とするものであって、このために
本発明における記憶装置の診断方式では、ＥＣＣの付与
されたデータが格納される記憶部と該記憶部から議出し
たデー夕に１ビットエラーあるいは２ビットエラーが存
在する場合にこれを検出するＥＣＣチェック回路を有す
る記憶装置において、診断用データが正常パターンか、
１ビツトエラーパターンか、２ビツトェラ−パターンか
が伝達される記憶制御部と、エラー検出制御部を設け、
上記記憶制御部は上詳記億部に格納された診断用データ
がエラーの存在しない正常パターンの場合と１ビットエ
ラーの存在する１ビットエラーパターンの場合と２ビッ
トエラーの存在する２ビットエラーパターンの場合に応
じた制御信号を発生し、上記エラー検出制御部は上言己
記憶制御部から発生された診断用のデータのエラーパタ
ーンに対応した制御信号および上記ＥＣＣチェック回路
から発生されるエラー検出信号に応じて制御するように
構成することにより、記憶装置を正常パターンのみなら
ず１ビットェフーパタおよび２ビットエラーパターンに
よっても診断することができるようにしたことを特徴と
する。
以下本発明の一実施例を第１図乃至第３図にもとづき説
明する。第１図は本発明の一実施例であり、第２図はそ
のＥＣＣチェック回路部の詳細を示すものであり、第３
図は本発明の動作説明図である。
明する。第１図は本発明の一実施例であり、第２図はそ
のＥＣＣチェック回路部の詳細を示すものであり、第３
図は本発明の動作説明図である。
図中、１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はハミングレジスタ、９はワークレジスタ、１０乃至
１２は保持レジスタ、１３乃至１６は検出レジスタであ
る。
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はハミングレジスタ、９はワークレジスタ、１０乃至
１２は保持レジスタ、１３乃至１６は検出レジスタであ
る。
記憶部１はデ・−タ処理装置において使用される各種の
データが格納されるものであり、この記憶部１に格納さ
れるデータはＥＣＣが付与されている。
データが格納されるものであり、この記憶部１に格納さ
れるデータはＥＣＣが付与されている。
アドレスレジスタ２は、記憶部１のアドレスがセットさ
れるものであり、このアドレスレジスタ２にセットされ
たアドレスに対してデータが書込まれたり読出されたり
されるものである。出力データレジスタ３は、記憶部１
から読出されたデータが一時的にセットされるレジスタ
である。ＥＣＣチェック回繋部４は、記憶部１から読出
されたデ−夕に１ビットエラーが存在する場合にはこれ
を検出するとともにＥＣＣにもとづき上記１ビットエラ
ー訂正を行ない、また２ビットエラーが存在する場合に
はこれを検出するものである。そしてこのＥＣＣチェッ
ク回路部４は、第２図に示す如く、ハミングチェック回
路４−１と、ェラ−デコード回路４−２および１ビット
・２ビットエラー検出回路４−３を具備している。これ
らの各回路はいずれも通常のものであって、記憶部１か
ら読出されて出力データレジスタ３にセットされた出力
データは、ＥＯＲ回路４一１ａ，ｂ，・・・に図示の状
態で印加され、通常のハミングチェックを行なう。そし
てこのＥＯＲ回略４−１ｇ乃至４−ｌｈから得られるハ
ミングチェック出力をオア回路４−２ａ，４−２ｂ…お
よびアンド回路４一２ｅ，４一２ｆ…にもとづき１ビッ
トエラーの存在する場合にはエラー訂正コードを作成し
、これをエラー訂正回路に伝達してエラー訂正を行なう
ものである。一方ハミングチェック回路４−１のハミン
グチェック出力は、１ビット・２ビットエラー検出回路
４−３のオァ回路４一３ａ，４一３ｂにも伝達される。
そして１ビット・２ビットエラー検出回路４−３のアン
ド回路４−３ｅにはエラーデコード回路４一２のアンド
回路４−２ｅ，４−２ｆ…４−２ｇの出力が印加される
。アンド回路４一３ｅは、１ビットエラーの存在すると
き「ＩＪを出力し、またアンド回路４−３ｆは２ビット
ェラ−の存在するとき「１」を出力する。記憶制御部５
は記憶装置の診断を行なうときに記憶部に格納するテス
トパタ−ンに応じて２ビットの制御信号を発生するもの
である。
れるものであり、このアドレスレジスタ２にセットされ
たアドレスに対してデータが書込まれたり読出されたり
されるものである。出力データレジスタ３は、記憶部１
から読出されたデータが一時的にセットされるレジスタ
である。ＥＣＣチェック回繋部４は、記憶部１から読出
されたデ−夕に１ビットエラーが存在する場合にはこれ
を検出するとともにＥＣＣにもとづき上記１ビットエラ
ー訂正を行ない、また２ビットエラーが存在する場合に
はこれを検出するものである。そしてこのＥＣＣチェッ
ク回路部４は、第２図に示す如く、ハミングチェック回
路４−１と、ェラ−デコード回路４−２および１ビット
・２ビットエラー検出回路４−３を具備している。これ
らの各回路はいずれも通常のものであって、記憶部１か
ら読出されて出力データレジスタ３にセットされた出力
データは、ＥＯＲ回路４一１ａ，ｂ，・・・に図示の状
態で印加され、通常のハミングチェックを行なう。そし
てこのＥＯＲ回略４−１ｇ乃至４−ｌｈから得られるハ
ミングチェック出力をオア回路４−２ａ，４−２ｂ…お
よびアンド回路４一２ｅ，４一２ｆ…にもとづき１ビッ
トエラーの存在する場合にはエラー訂正コードを作成し
、これをエラー訂正回路に伝達してエラー訂正を行なう
ものである。一方ハミングチェック回路４−１のハミン
グチェック出力は、１ビット・２ビットエラー検出回路
４−３のオァ回路４一３ａ，４一３ｂにも伝達される。
そして１ビット・２ビットエラー検出回路４−３のアン
ド回路４−３ｅにはエラーデコード回路４一２のアンド
回路４−２ｅ，４−２ｆ…４−２ｇの出力が印加される
。アンド回路４一３ｅは、１ビットエラーの存在すると
き「ＩＪを出力し、またアンド回路４−３ｆは２ビット
ェラ−の存在するとき「１」を出力する。記憶制御部５
は記憶装置の診断を行なうときに記憶部に格納するテス
トパタ−ンに応じて２ビットの制御信号を発生するもの
である。
そしてテストパターンンとしてエラーの存在しない正常
パターンを格納する場合には制御信号「００」を出力し
，１ビットエラーの存在する１ビットエラーパターンを
格納する場合には制御信号「１０」を出力し、２ビット
エラーの存在する２ビットエラーパターンを格納する場
合には制御信号「０Ｌを出力するものである。エラー検
出制御部６はＥＯＲ回路６一１および６−２により構成
され、後述する如く、記憶部１に格納された診断用パタ
ーンに対してＥＣＣチェック回路部４が正常に動作して
いるときにのみ「０」を出力するものである。
パターンを格納する場合には制御信号「００」を出力し
，１ビットエラーの存在する１ビットエラーパターンを
格納する場合には制御信号「１０」を出力し、２ビット
エラーの存在する２ビットエラーパターンを格納する場
合には制御信号「０Ｌを出力するものである。エラー検
出制御部６はＥＯＲ回路６一１および６−２により構成
され、後述する如く、記憶部１に格納された診断用パタ
ーンに対してＥＣＣチェック回路部４が正常に動作して
いるときにのみ「０」を出力するものである。
またエラー検出出力部７はラッチ７一１，７一２および
オア回路７一３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。ハミングレジ
スタ８は、上記ハミングチェック回路４一１から出力さ
れるハミングチェツクコ−ドを一時的にセットされるも
のである。
オア回路７一３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。ハミングレジ
スタ８は、上記ハミングチェック回路４一１から出力さ
れるハミングチェツクコ−ドを一時的にセットされるも
のである。
ワークレジスタ９はＥＣＣチェック回路部４の要部の状
態をセットするレジス夕である。保持レジスタ１０は出
力デ−タレジスタ３の出力データを一時的にセットする
レジスタであり、保持レジスタ１１，１２はアドレスレ
ジスタ２のアドレスデータを一時的にセットするレジス
タである。そして検出レジスター３乃至１６は、それぞ
れハミングレジスタ８、ワークレジスタ９、保持レジス
ター０および１２の内容が一時的にセットされるレジス
タであって、エラー検出出力部７からエラー検出信号が
出力されたとき、これらの各検出レジスター３乃至１６
の内容を調査してエラー原因の解明を行なうものである
。本発明では、図示しない周知のサービスプロセッサか
らテストパターンが記憶部１に、該テストパターンのエ
ラーに対応した制御信号が記憶制御部５にセットされる
。
態をセットするレジス夕である。保持レジスタ１０は出
力デ−タレジスタ３の出力データを一時的にセットする
レジスタであり、保持レジスタ１１，１２はアドレスレ
ジスタ２のアドレスデータを一時的にセットするレジス
タである。そして検出レジスター３乃至１６は、それぞ
れハミングレジスタ８、ワークレジスタ９、保持レジス
ター０および１２の内容が一時的にセットされるレジス
タであって、エラー検出出力部７からエラー検出信号が
出力されたとき、これらの各検出レジスター３乃至１６
の内容を調査してエラー原因の解明を行なうものである
。本発明では、図示しない周知のサービスプロセッサか
らテストパターンが記憶部１に、該テストパターンのエ
ラーに対応した制御信号が記憶制御部５にセットされる
。
例えば、記憶部１に初期パターンとして、【１｝正常パ
ターンをセットしてこれを謙出す診断と、■１ビットェ
ラ−パターンをセットしてこれを読出す診断と、｛３’
２ビットエラーパターンをセットしてこれを読出す診断
とが遂行できるものであるが以下これらについて詳述す
る。【１｝ 正常パターンによる診断 まず記憶部１に正常パターンをセットしたあと、これを
順次読出す。
ターンをセットしてこれを謙出す診断と、■１ビットェ
ラ−パターンをセットしてこれを読出す診断と、｛３’
２ビットエラーパターンをセットしてこれを読出す診断
とが遂行できるものであるが以下これらについて詳述す
る。【１｝ 正常パターンによる診断 まず記憶部１に正常パターンをセットしたあと、これを
順次読出す。
もしもＥＣＣチェック回路４が正しく動作している場合
には、１ビットエラー検出信号「十ＩＢＥ」は「０」で
あり、２ビットエラー検出信号「２十ＢＥ」もこれまた
「０」である。そしてこのとき記憶制御部５からは当該
テストパターンのエラーに対応した制御信号のビット０
信号およびビット１信号はいずれも「０」のため、ＥＯ
Ｒ回路６一１および６−２にはいずれも「０」，「０」
が入力されることになり、その結果各ＥＯＲ回路６−１
および６−２からは「０」，「０」が出力され、エラー
検出出力部７のラッチ７−１，７一２に伝達される。そ
れ故ラッチ７−１，７一２はいずれも「０」を出力し、
オア回路７一３は「０」を出力することになる。したが
って正常パターンが記憶部１にセットされたときＥＣＣ
チェック回路部４が正常に動作している場合には、エラ
ー検出出力部７のオア回路７一３は「０」を出力するこ
とになり、特別な制御は行なわれない。しかしながら記
憶部１にセットされた正常パターンを議出したときに何
等かの理由でＥＣＣチェック回路部４から出力される１
ビットエラー検出信号「十ＩＢＥ」が、１ビットエラー
検出を表示する「１」になれば、ＥＯＲ回路６−１が「
１」を出力することになり、ラツチ７−１も「１」を出
力するのでエラー報告信号となるオア回路７一３の出力
は「１」になる。
には、１ビットエラー検出信号「十ＩＢＥ」は「０」で
あり、２ビットエラー検出信号「２十ＢＥ」もこれまた
「０」である。そしてこのとき記憶制御部５からは当該
テストパターンのエラーに対応した制御信号のビット０
信号およびビット１信号はいずれも「０」のため、ＥＯ
Ｒ回路６一１および６−２にはいずれも「０」，「０」
が入力されることになり、その結果各ＥＯＲ回路６−１
および６−２からは「０」，「０」が出力され、エラー
検出出力部７のラッチ７−１，７一２に伝達される。そ
れ故ラッチ７−１，７一２はいずれも「０」を出力し、
オア回路７一３は「０」を出力することになる。したが
って正常パターンが記憶部１にセットされたときＥＣＣ
チェック回路部４が正常に動作している場合には、エラ
ー検出出力部７のオア回路７一３は「０」を出力するこ
とになり、特別な制御は行なわれない。しかしながら記
憶部１にセットされた正常パターンを議出したときに何
等かの理由でＥＣＣチェック回路部４から出力される１
ビットエラー検出信号「十ＩＢＥ」が、１ビットエラー
検出を表示する「１」になれば、ＥＯＲ回路６−１が「
１」を出力することになり、ラツチ７−１も「１」を出
力するのでエラー報告信号となるオア回路７一３の出力
は「１」になる。
この結果制御クロックＣＬＫは停止し、検出レジスタ１
３乃至１６から必要とするチェックデータが取出され、
エラーの原因が調査されることになる。正常パターンが
読出されるとき、２ビットエラー検出信号「十波Ｅ」が
「１」になっても，また上記「ＩＢＥ」および「十波Ｅ
」がともに「１」になっても、同様にしてオア回路７一
３は「１」を出力しエラー報告が行なわれ、制御クロツ
クＣＬＫは停止し、検出レジス夕１３乃至１６から必要
とするチェックデータを取出すことができる。【２’１
ビットエラーパターンによる診断記憶部１に全ワード１
ビットエラーパターンをセットしたあと、これを順次謙
出す。
３乃至１６から必要とするチェックデータが取出され、
エラーの原因が調査されることになる。正常パターンが
読出されるとき、２ビットエラー検出信号「十波Ｅ」が
「１」になっても，また上記「ＩＢＥ」および「十波Ｅ
」がともに「１」になっても、同様にしてオア回路７一
３は「１」を出力しエラー報告が行なわれ、制御クロツ
クＣＬＫは停止し、検出レジス夕１３乃至１６から必要
とするチェックデータを取出すことができる。【２’１
ビットエラーパターンによる診断記憶部１に全ワード１
ビットエラーパターンをセットしたあと、これを順次謙
出す。
もしもＥＣＣチェック回路部４が正しく動作している場
合には１ビットエラー検出信号「十ＩＢＥ」は「１」で
あるが２ビットエラー検出信号「十２ＢＥ」は「０」で
ある。このとき記憶制御部５から発生されるビット０信
号は「１」であるビット信号は「０」であるために、Ｅ
ＯＲ回路６−１には「１レ「１」が入力され、ＥＯＲ回
路６一２には「０」，「０」が入力されることになり、
その結果各ＥＯＲ回路６−１，６−２からはいずれも「
０」が出力される。それ故、ェフ−検出出力部７のオア
回路７−３は「０」を出力し、エラー報告は行なわれな
い。しかしながら記憶部１にセットされた１ビットエラ
ーパターンが藷出されたとき、ＢＣＣチェック回路部４
から出力される「十ＩＢＥ」が「０」で「十がＥ」が「
０」の場合でも，「十ＩＢＥ」が「０」で「十波Ｅ」が
「１」の場合でも、また「十ＩＢＥ」が「１」でしかも
「十２ＢＥ」が「１」の場合でも、いずれもＥＯＲ回路
６一１，６一２のうち少なくとも一方が「１」を出力す
ることになる。この結果、これらの場合にはエラー検出
出力部７のオア回路７−３は「１」を出力してエラー報
告が行なわれることになり、制御クロックＣＬＫは停止
し、検出レジスタ１３乃至１６から必要なチェックデー
タを取出すことができる。‘３’ ２ビットエラーパタ
ーンによる診断記憶部１に全ワード２ビットエラーパタ
ーンをセットしてこれを順次読出す。もしもＥＣＣチェ
ック回路部４が正しく動作している場合には２ビットエ
ラー検出信号「十波Ｅ」は「１」であるが１ビットエラ
ー検出信号「十ＩＢＥ」は「０」である。このとき記憶
制御部５から発生されるビット０信号は「０」であるが
ビット１信号は「１」であるために、ＥＯＲ回路６−１
には「０リ「０」が入力されＥＯＲ回路６一２には「Ｉ
Ｊ，「１」が入力されることになり、その結果各ＥＯＲ
回路６ーー，６−２はいずれも「０」を出力する。それ
故、エラー検出出力部７のオア回路７−３は「０」を出
力し、ェフー報告は行なわれない。しかしながら記憶部
１にセットされた２ビットエラーパターンが謙出された
とき、ＥＣＣチェック回路部４から出力される「十波Ｅ
」が「０」で「十ＩＢＥ」が「ｏ」の場合でも、「十が
Ｅ」が「０」で「十ＩＢＥ」が「１」の場合でも、また
「十波Ｅ」が「１」でしかも「十ＩＢＥ」が「１」の場
合でも、いずれもＥＯＲ回路６一１，６一２のうち少な
くとも一方が「ＩＪを出力することになる。この結果こ
れらの場合にはエラー検出出力部７のオァ回路７一３は
「１」を出力してエラー報告が行なわれることになり、
制御クロックＣＬＫは停止し、検出レジスター３乃至１
６から必要とするチェックデータを取出すことができる
。なお、上記｛１’乃至‘３｝の状態を説明したものが
第３図である。
合には１ビットエラー検出信号「十ＩＢＥ」は「１」で
あるが２ビットエラー検出信号「十２ＢＥ」は「０」で
ある。このとき記憶制御部５から発生されるビット０信
号は「１」であるビット信号は「０」であるために、Ｅ
ＯＲ回路６−１には「１レ「１」が入力され、ＥＯＲ回
路６一２には「０」，「０」が入力されることになり、
その結果各ＥＯＲ回路６−１，６−２からはいずれも「
０」が出力される。それ故、ェフ−検出出力部７のオア
回路７−３は「０」を出力し、エラー報告は行なわれな
い。しかしながら記憶部１にセットされた１ビットエラ
ーパターンが藷出されたとき、ＢＣＣチェック回路部４
から出力される「十ＩＢＥ」が「０」で「十がＥ」が「
０」の場合でも，「十ＩＢＥ」が「０」で「十波Ｅ」が
「１」の場合でも、また「十ＩＢＥ」が「１」でしかも
「十２ＢＥ」が「１」の場合でも、いずれもＥＯＲ回路
６一１，６一２のうち少なくとも一方が「１」を出力す
ることになる。この結果、これらの場合にはエラー検出
出力部７のオア回路７−３は「１」を出力してエラー報
告が行なわれることになり、制御クロックＣＬＫは停止
し、検出レジスタ１３乃至１６から必要なチェックデー
タを取出すことができる。‘３’ ２ビットエラーパタ
ーンによる診断記憶部１に全ワード２ビットエラーパタ
ーンをセットしてこれを順次読出す。もしもＥＣＣチェ
ック回路部４が正しく動作している場合には２ビットエ
ラー検出信号「十波Ｅ」は「１」であるが１ビットエラ
ー検出信号「十ＩＢＥ」は「０」である。このとき記憶
制御部５から発生されるビット０信号は「０」であるが
ビット１信号は「１」であるために、ＥＯＲ回路６−１
には「０リ「０」が入力されＥＯＲ回路６一２には「Ｉ
Ｊ，「１」が入力されることになり、その結果各ＥＯＲ
回路６ーー，６−２はいずれも「０」を出力する。それ
故、エラー検出出力部７のオア回路７−３は「０」を出
力し、ェフー報告は行なわれない。しかしながら記憶部
１にセットされた２ビットエラーパターンが謙出された
とき、ＥＣＣチェック回路部４から出力される「十波Ｅ
」が「０」で「十ＩＢＥ」が「ｏ」の場合でも、「十が
Ｅ」が「０」で「十ＩＢＥ」が「１」の場合でも、また
「十波Ｅ」が「１」でしかも「十ＩＢＥ」が「１」の場
合でも、いずれもＥＯＲ回路６一１，６一２のうち少な
くとも一方が「ＩＪを出力することになる。この結果こ
れらの場合にはエラー検出出力部７のオァ回路７一３は
「１」を出力してエラー報告が行なわれることになり、
制御クロックＣＬＫは停止し、検出レジスター３乃至１
６から必要とするチェックデータを取出すことができる
。なお、上記｛１’乃至‘３｝の状態を説明したものが
第３図である。
この第３図に対する１ビットエラーおよび２ビットエラ
ーと制御信号のビット０信号およびビット１信号との論
理式は下記のように定義される。
ーと制御信号のビット０信号およびビット１信号との論
理式は下記のように定義される。
１ビットエラー＝ＩＢＥ由ビット０信号
＝ＩＢＥ＊ビット信号
＋ＩＢＥ＊ビット０信号
２ビットエラー＝がＥ由ビット１信号
＝斑Ｅ＊ビット１信号
十がＥ＊ビット１信号
この第３図において、診断項目における◎印部分はＥＣ
Ｃチェック回路部および記憶部が正常であることを示し
、×印部分はＥＣＣチェック回路部又は記憶部に故障の
存在していることを示している。
Ｃチェック回路部および記憶部が正常であることを示し
、×印部分はＥＣＣチェック回路部又は記憶部に故障の
存在していることを示している。
以上説明の如く、本発明によれば記憶部の全領域に正常
パターンのみならず１ビットエラーパターンおよび２ビ
ットエラーパターンを積極的にセットして、これにもと
づき正常の場合は制御クロツクは停止せず、異常の場合
のみ制御クロックが停止されるので、その診断を容易に
しかも高速に行なうことができるので、記憶部およびＥ
ＣＣチェック回路部の診断を詳しく行なうことができる
。
パターンのみならず１ビットエラーパターンおよび２ビ
ットエラーパターンを積極的にセットして、これにもと
づき正常の場合は制御クロツクは停止せず、異常の場合
のみ制御クロックが停止されるので、その診断を容易に
しかも高速に行なうことができるので、記憶部およびＥ
ＣＣチェック回路部の診断を詳しく行なうことができる
。
第１図は本発明の一実施例構成を示し、第２図はそのＥ
ＣＣチェック回路部の詳細を示すものであり、第３図は
本発明の動作説明図である。 図中、１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はハミングレジスタ、９はワークレジスタ、１０乃至
１２は保持レジスタ、１３乃至１６は検出レジスタをそ
れぞれ示す。オー図 才２図 矛３図
ＣＣチェック回路部の詳細を示すものであり、第３図は
本発明の動作説明図である。 図中、１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はハミングレジスタ、９はワークレジスタ、１０乃至
１２は保持レジスタ、１３乃至１６は検出レジスタをそ
れぞれ示す。オー図 才２図 矛３図
Claims (1)
- １ ＥＣＣの付与されたデータが格納される記憶部と該
記憶部から読出したデータに１ビツトエラーあるいは２
ビツトエラーが存在する場合にこれを検出するＥＣＣチ
エツク回路を有する記憶装置において、 診断用データ
が正常パターンか、１ビツトエラーパターンか、２ビツ
トエラーパターンかが伝達される記憶制御部と、エラー
検出制御部を設け、上記記憶制御部は上記記憶部に格納
された診断用データがエラーの存在しない正常パターン
の場合と１ビツトエラーの存在する１ビツトエラーパタ
ーンの場合と２ビツトエラーの存在する２ビツトエラー
パターンの場合に応じた制御信号を発生し、上記エラー
検出制御部は上記記憶制御部から発生された診断用デー
タのエラーパターンに対応した制御信号および上記ＥＣ
Ｃチエツク回路から発生されるエラー検出信号に応じて
制御するように構成することにより、記憶装置を正常パ
ターンのみならず１ビツトエラーパターンおよび２ビツ
トエラーパターンによつても診断することができるよう
にしたことを特徴とする記憶装置の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55057701A JPS6037934B2 (ja) | 1980-04-30 | 1980-04-30 | 記憶装置の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55057701A JPS6037934B2 (ja) | 1980-04-30 | 1980-04-30 | 記憶装置の診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56156996A JPS56156996A (en) | 1981-12-03 |
| JPS6037934B2 true JPS6037934B2 (ja) | 1985-08-29 |
Family
ID=13063232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55057701A Expired JPS6037934B2 (ja) | 1980-04-30 | 1980-04-30 | 記憶装置の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037934B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070600A (ja) * | 1983-09-28 | 1985-04-22 | Nippon Signal Co Ltd:The | マイクロコンピユ−タシステム |
| JPH0827763B2 (ja) * | 1986-03-28 | 1996-03-21 | 三菱電機株式会社 | Ｒａｓ回路付記憶装置 |
| US4794597A (en) * | 1986-03-28 | 1988-12-27 | Mitsubishi Denki Kabushiki Kaisha | Memory device equipped with a RAS circuit |
| JPS62226353A (ja) * | 1986-03-28 | 1987-10-05 | Mitsubishi Electric Corp | Ｒａｓ回路付記憶装置 |
| JP7125602B2 (ja) * | 2018-08-01 | 2022-08-25 | 富士通株式会社 | データ処理装置および診断方法 |
-
1980
- 1980-04-30 JP JP55057701A patent/JPS6037934B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56156996A (en) | 1981-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4531213A (en) | Memory through checking system with comparison of data word parity before and after ECC processing | |
| EP1659494B1 (en) | Method and apparatus for classifying memory errors | |
| US3735105A (en) | Error correcting system and method for monolithic memories | |
| US4926426A (en) | Error correction check during write cycles | |
| JPS6037934B2 (ja) | 記憶装置の診断方式 | |
| JP2008176828A (ja) | エラー検出訂正回路のテスト回路およびテスト方法 | |
| JP4357373B2 (ja) | 高信頼性制御装置 | |
| JP2806856B2 (ja) | 誤り検出訂正回路の診断装置 | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JPS62165254A (ja) | Ｅｃｃ回路付記憶装置 | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JPH0827763B2 (ja) | Ｒａｓ回路付記憶装置 | |
| JPS592585Y2 (ja) | デ−タ処理装置 | |
| JPH01156834A (ja) | チェック回路の診断装置 | |
| JPH061452B2 (ja) | データチェック回路 | |
| JPH01171031A (ja) | 故障検出回路 | |
| JPS63753A (ja) | メモリエラ−訂正・検出回路の試験方式 | |
| JPH0269846A (ja) | エラー検出訂正装置 | |
| JPS6142304B2 (ja) | ||
| JPS63231554A (ja) | 記憶装置 | |
| JPH05289946A (ja) | メモリ制御方式 | |
| JPS6122821B2 (ja) | ||
| JPS61240335A (ja) | 擬以障害発生装置 | |
| JPH06161813A (ja) | 情報処理装置 | |
| JPS6030975B2 (ja) | 誤り検出方式 |