JPH061452B2

JPH061452B2 - データチェック回路

Info

Publication number: JPH061452B2
Application number: JP61248819A
Authority: JP
Inventors: 孝井比
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-10-20
Filing date: 1986-10-20
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPS63103348A

Description

【発明の詳細な説明】〔概要〕複数個のメモリユニットからなり、各メモリユニットの
出力が論理和によって取り出されるように構成されてい
て、且つ該複数個のメモリユニットのそれぞれにECC回
路が付加され、これらの複数個のメモリユニットと，そ
れに対応している該ECC回路の内の、１組のみを選択し
て動作する記憶装置において、該選択されたメモリユニ
ットのECC回路で、誤り訂正符号(ECC)チェックを行い、
他の総ての非選択ユニットのECC回路では、非選択時の
メモリユニットが所定の値（例えば、全‘０’）を出力
していることをチェックする手段を設けることにより、
該記憶装置の非選択ユニットの障害をチェックするよう
にしたものである。

〔産業上の利用分野〕

本発明は、複数個のメモリユニットからなり、それぞれ
のユニットに、誤り訂正符号(ECC)チェック回路を備
え、該複数個のメモリユニットの１つを選択して動作す
る記憶装置における、非選択ユニットの障害をチェック
する回路に関する。

最近の半導体技術の著しい進歩に伴って、論理回路の高
集積化が進められている。

論理回路の高集積化においては、入出力端子の制限が必
須条件となり、論理回路の分散化が必要になってくる。

記憶装置の高集積化においても同じであり、分散化され
た複数個のメモリユニットで大容量の記憶装置が構成さ
れている。

このとき、各メモリユニットに、所謂誤り訂正符号(EC
C)チェック機構が備えられていて、それぞれのメモリユ
ニットの出力，及び上記誤り訂正符号(ECC)チェック機
構の出力が、単純論理和で出力されているような構成を
とっている場合には、非選択ユニットからの出力によっ
て、該選択ユニットの出力が誤ってしまうことがあり、
効果的なチェック回路が必要とされるようになってき
た。

〔従来の技術と発明が解決しようとする問題点〕

第３図は、複数個のメモリユニットから構成されている
記憶装置の読み出し回路の一例を示した図である。

MS0(10)〜MS3(13)はメモリユニットであり、１つのユニ
ットの中には、バンクと称されている独立のメモリ回路
が複数個存在している。

又、記憶装置が、図示の如くMS0(10)〜MS3(13)に分かれ
ているのは、物理的な配置の都合上からくるものであ
り、各ユニットに対応してシンドローム作成器(20〜23)
が設けられている。

上記MS0(10)〜MS3(13)の入力にある信号SEL0〜SEL3は、
個々のメモリユニットを選択する信号であり、１つのマ
シンサイクル中に、該４つの選択信号(SEL0〜SEL3)中、
１つの選択信号のみが‘オン’となる。

各MS0(10)〜MS3(13)からは、それぞれ、読み出しデータ
のMRD 00〜71が出力されるが、選択されたメモリユニッ
トからのみ、この読み出しデータが有効となり、他の非
選択ユニットからの出力は、例えば、全‘０’になるよ
うに構成されている。

該MS0(10)〜MS3(13)に入力されるアドレス，書き込みデ
ータ等は、後述の本発明には直接関係しないので、本図
では省略してある。

本図において、SG0(20)〜SG3(23)はシンドローム作成器
であり、各メモリユニットMS0(10)〜MS3(13)よりの読み
出しデータMRD 00〜71が入力される。

同様に、このシンドローム作成器には上記選択信号SEL0
〜SEL3が入力されており、該選択された時のみ、シンド
ロームS0〜S7を出力する。

非選択の時には、対応するメモリユニットの読み出しデ
ータ(MRD 00〜71)は、チェックビット｛MRD 64〜71に相
当し、誤り訂正符号(ECC)に必要な冗長ビット｝も含め
て、全‘０’になっている。

一般に、誤り訂正符号(ECC)チェック機構においては、
該チェックビットを含めて、全‘０’であるとシンドロ
ームが無効になるので、該非選択ユニットに対応するシ
ンドローム作成器SG0(20)〜SG3(23)から、無効なシンド
ロームS0〜S7が出力されないように、前述の選択信号SE
L0〜SEL3によって抑止するようにしている。

一方、シンドローム作成器SG0(21)〜SG3(23)中の選択さ
れた１個中では、該シンドロームを解析して、読み出し
データに誤りが無かった否かをチェックし，若し誤りを
検出した場合には、例えば、上記シンドローム信号S0〜
S7の論理和をとって、READ-ERROR信号を‘オン’とす
る。

又、各メモリユニットMS0(10)〜MS3(13)からの読み出し
データ72ビット中、64ビットがリードインタフェ−ス回
路(RD-IF)３に送出される。

ここでは、単純に論理和をとってMS0(10)〜MS3(13)を含
んだ記憶装置全体としての生データを作成する。

この生データより、前述のシンドロームを作成するのが
一般的であるが、この場合には、該シンドローム作成器
は１個で済む。

然し、高集積化回路(LSI)等を用いて、該記憶装置を構
成する場合には、該高集積化回路(LSI)の端子制限等の
問題によって、物理的に同一の高集積化回路(LSI)には
入らない。この場合、該高集積化回路(LSI)内を信号が
通過すると、伝播遅延の為に、どうしてもシンドローム
の作成が遅くなってしまう。

これは、該記憶装置の性能の面から考えると不利な条件
である。

この為、各メモリユニット単位に、シンドローム作成器
SG0(20)〜SG3(23)を設ける必要があった。

こうすると、上記生データは、通常のモードでは訂正回
路31を通さずに直接、図示していない処理装置側に送出
される。この時に、生データに何らかのエラーがあった
か否かのチェックのみを、前述のシンドローム作成器SG
0(20)〜SG3(23)で行い、この結果を生データと一緒のタ
イミングで、上記READ-ERROR信号によって送出すること
ができることになる。

従って、処理装置側では、受け取った生の読み出しデー
タ(RD)に何らの誤りが無ければ、処理を続行し、誤りが
あったならば、このデータをキャンセルして再度、該デ
ータに関するアクセスを再発行する。

他の特定のモードのとき、つまり、生データを上記訂正
回路31を通すモードでは、該選択されたシンドローム作
成器SG0(20)〜SG3(23)からのシンドロームS0〜S7を、シ
ンドロームデコーダ(SD)32でデコードして、訂正可能な
エラーがあったか否かを判定し、訂正可能なエラーがあ
った場合には、該生データを訂正して、セレクタ(SEL)3
4を介して処理装置側に送出する。

この訂正に要する時間は、一般には、１〜２マシンサイ
クル必要である。

上記READ-ERROR信号は、シンドロームS0〜S7を単純に論
理和したものであり、どこかに‘１’があれば，何らか
のエラーがあったと云うことが分かるので、このREAD-E
RROR信号の作成時間は短くて済む。然し、訂正可能なエ
ラーかどうかを判定するには、上記シンドロームS0〜S7
をシンドロームデコーダ(SD)32に入力してみなければな
らないので時間がかかる。

このようなことから、上記のようなアクセス方式をと
り、シンドロームの生成と、READ-ERROR信号の作成を高
速に行うことができるようにしている。

このような構成の記憶装置において、選択されていない
メモリユニットMS0(10)〜MS3(13)からの読み出しデータ
は、前述のように全‘０’になるように、選択信号SEL0
〜SEL3によって論理的な保証をとっている。

然し、あるメモリユニット中にある高集積化回路(LSI)
等が故障した場合、つまり、選択／非選択にかかわら
ず、‘０’信号が‘１’に化けるような故障があった場
合には、不都合が生じてしまう。

例えば、に化ける障害が多数発生したとすると、選択時において
は、シンドローム作成器SG0(21)〜SG3(23)で、この誤り
を一応検出するが、多数ビットの誤りのため，訂正可能
なエラーと誤判定する危険性もある。又、誤り訂正符号
(ECC)に用いているハミング符号にもよるが、あまりに
も多数のビットが誤ると、今度はエラー無しと判定して
しまうこともある。

更に、非選択時においては、に化ける障害が発生すると、この誤ったビットが、論理
和回路33を介して、その儘生データとなってしまう問題
がある。

本発明は上記従来の欠点に鑑み、非選択状態にあるメモ
リユニットの出力が、全‘0'であることのチェックを行
い、読み出しデータに対してメモリユニットの障害によ
る誤った判断を行わないようにするデータチェック回路
を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明のメモリユニットの一構成例を示した図
である。

本発明においては、複数個のメモリユニット(10〜13)からなり、各メモリユ
ニット(10〜13)の出力が論理和によって取り出されるよ
うに構成され、且つ該複数個のメモリユニット(10〜13)
のそれぞれにシンドローム作成器(20〜23)が付加され、
これらの複数個のメモリユニット(10〜13)と，それに対
応しているシンドローム作成器(20〜23)の内の、１組の
みを選択して動作する記憶装置において、該選択されたメモリユニット(10〜）のシンドローム作
成器(20〜）で、誤り訂正符号(ECC)チェックを行い、他
の総ての非選択ユニットのシンドローム作成器(20〜）
では、非選択時のメモリユニットが所定の値（例えば、
全‘０’）を出力していることをチェックする機構2a,2
bと，シンドロームの出力を抑止する機構2dを設けるよ
うに構成する。

〔作用〕

即ち、本発明によれば、複数個のメモリユニットからな
り、各メモリユニットの出力が論理和によって取り出さ
れるように構成されていて、且つ該複数個のメモリユニ
ットのそれぞれにECC回路が付加され、これらの複数個
のメモリユニットと，それに対応している該ECC回路の
内の、１組のみを選択して動作する記憶装置において、
該選択されたメモリユニットのECC回路で、誤り訂正符
号(ECC)チェックを行い、他の総ての非選択ユニットのE
CC回路では、非選択時のメモリユニットが所定の値（例
えば、全‘０’）を出力していることをチェックする手
段を設けることにより、該記憶装置の非選択ユニットの
障害をチェックするようにしたものであるので、少量の
ハードウェアの追加で、選択されているメモリユニット
からの読み出しデータの信頼度を向上させることができ
る効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。前述の第
１図が本発明のデータチェック回路の構成例を示した図
であり、第２図は本発明の一実施例を示した図であり、
第２図における読み出しデータに対する全‘０’チェッ
ク回路2a,2b，及びシンドロームの出力を抑止する機構2
dが本発明を実施するのに必要な手段である。尚、全図
を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図によって、本発明
のデータチェック方式を説明する。

本発明を実施しても、読み出しデータを図示していない
処理装置に送出する方法そのものは、従来と特に変わる
ことはないので省略し、ここでは、シンドローム作成器
SG0(20)〜SG3(23)に設けられている読み出しデータ(MRD
00〜71)に対する全‘０’チェック回路について説明す
る。

第２図において、シンドローム作成器SG0(20)〜SG3(23)
中に設けられている排他的論理和ツリー(EOR-TREE)2c
は、シンドロームを作成する為に、元々存在する回路で
ある。

本発明においては、第１図中の各１個のシンドローム作
成器(SG0 20〜SG3 23)中に、各メモリユニットMS0(10)
〜MS3(13)からの読み出しデータ(MRD 00〜71)が、全
‘０’であることをチェックする回路2a,又は2bを設
け、該回路を非選択時のみ有効とすると共に、非選択時
には、シンドロームS0〜S7を抑止する為のゲート回路2d
を設けている。

前述のように、読み出しデータが全‘０’であると、シ
ンドロームは無効の値になるので、これを抑止する為の
選択信号SEL0〜SEL3が‘０’の非選択状態になったとき
には、該シンドロームS0〜S7をゲート回路2dによって抑
止するようにしている。

更に、本発明においては、例えば、第２図(a)の2aで示
したように、72入力の論理和回路(ORゲート）を用いて
チェック回路を構成し、全‘０’でない時には、処理装
置側に、読み出しデータエラー信号(MRD-PATH-ERROR)を
送出することにより、誤ったデータを処理することを抑
止することができる。

又、第２図(b)の2bで示したチェック回路は、元々存在
するシンドロームS0〜S7の出力と、読み出しデータ(MRD
00〜71)が、全‘０’になったときの、該シンドローム
S0〜S7の期待値（読み出しデータが、全‘０’であると
き、"00001111"となるシンドロームデータ）とを、各ビ
ット対応で比較して、該読み出しデータの全‘０’チェ
ックを行い、不一致が得られた時には、該読み出しデー
タ(MRD 00〜71)が、全‘０’ではないと認識して、上記
読み出しデータエラー信号(MRD-PATH-ERROR)を、処理装
置に送出するように構成したものである。

元々、誤り訂正符号(ECC)チェック回路は、１ビットエ
ラー訂正，２ビットエラー検出と云うような、少数のビ
ット誤りを検出する能力しか有していないが、これは、
メモリ素子が１個，或いは多くても同時には２個が故障
したときのことを想定して設けられているものである。

しかし、最近のように、論理回路の高集積化が行われ、
高集積化回路(LSI)で作られている周辺回路が故障する
と、上記１〜２ビット程度の故障では済まず、選択／非
選択に関係なく多数ビットの誤りとなることが多い。

このような場合には、現在の誤り訂正符号(ECC)チェッ
ク機構では、前述のように、この誤りを１ビット誤りと
判断して、ミスコレクトしたり、或いは、エラー無しと
してしまう危険がある。

この為に、該非選択の周辺回路を常にチェックしてお
き、所定の値、例えば、全‘０’になっていることを確
認しておけば、このような危険を回避できることにな
る。

本発明は、この点に着目して、非選択のシンドローム作
成器SG0(20)〜SG3(23)に、読み出しデータに対する全
‘０’チェック回路2a,又は2bを付加した所に特徴があ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のデータチェック
回路は、複数個のメモリユニットからなり、各メモリユ
ニットの出力が論理和によって取り出されるように構成
されていて、且つ該複数個のメモリユニットのそれぞれ
にECC回路が付加され、これらの複数個のメモリユニッ
トと，それに対応している該ECC回路の内の、１組のみ
を選択して動作する記憶装置において、該選択されたメ
モリユニットのECC回路で、誤り訂正符号(ECC)チェック
を行い、他の総ての非選択ユニットのECC回路では、非
選択時のメモリユニットが所定の値（例えば、全
‘０’）を出力していることをチェックする手段を設け
ることにより、該記憶装置の非選択ユニットの障害をチ
ェックするようにしたものであるので、少量のハードウ
ェアの追加で、選択されているメモリユニットからの読
み出しデータの信頼度を向上させることができる効果が
ある。

【図面の簡単な説明】

第１図は本発明のデータチェック回路の構成例を示した
図，第２図は本発明の一実施例を示した図，第３図は従来の複数個のメモリユニットから構成されて
いる記憶装置の読み出し回路の一例を示した図，である。図面において、 10〜13はメモリユニット(MS0.〜MS3)， 20〜23はシンドローム作成器(SG1〜SG3)，３は読み出しインタフェース回路(RD-IF)， 31は訂正回路， 32はシンドロームデコーダ(SD)， 33は論理和回路， 34はセレクタ(SEL)， 2a,2bは全‘０’チェック回路， 2cは排他的論理和ツリー(EOR TREE)， MRD 00〜71は読み出しデータ， SEL,SEL0〜SEL3は選択信号， S0〜S7はシンドローム，をそれぞれ示す。

Claims

【特許請求の範囲】

【請求項１】複数個のメモリユニット（10〜13）からな
り、各メモリユニット（10〜13）の出力が論理和によっ
て取り出されるように構成され、且つ該複数個のメモリ
ユニット（10〜13）のそれぞれにシンドローム作成器
（20〜23）が付加され、これらの複数個のメモリユニッ
ト（10〜13）と、それに対応しているシンドローム作成
器（20〜23）の内の、１組のみを選択して動作する記憶
装置において、選択されたメモリユニットのシンドローム作成器で、誤
り訂正信号(ECC)チェックを行い、他の総ての非選択ユ
ニットのシンドローム作成器では、非選択時のメモリユ
ニットが所定の値を出力していることをチェックする機
構と、シンドロームの出力を抑止する機構とを設けて、それぞれのメモリユニットに対応した上記チェック機構
とシンドロームの出力を抑止する機構とを用いて、メモ
リユニット毎に、読み出しデータをチェックすることを
特徴とするデータチェック回路。