JPS593800A - メモリ・システム - Google Patents

メモリ・システム

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JPS593800A
JPS593800A JP58102963A JP10296383A JPS593800A JP S593800 A JPS593800 A JP S593800A JP 58102963 A JP58102963 A JP 58102963A JP 10296383 A JP10296383 A JP 10296383A JP S593800 A JPS593800 A JP S593800A
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chip
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    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 個別的な６４にビット・チップのマトリクス構成を含む
大型半導体メモリは、一般的に１つまたはそれ以上の欠
陥記憶位置を有するチップを含む。
これらチップは、１つのメモリ・アドレスが、関連した
エラー訂正システムによって訂正可能なエラーの数より
も多くの欠陥位置を含まないように、種々の編成方式を
用いて構成されている。も（７システムが単一ビット・
エラー訂正システムを有シていれば、それぞれの使用可
能なメモリ・アドレスが１つを超える欠陥位置を有しな
いように保証する機構が設けられている。先行技術によ
って提案された１つの機構は、２つまたはそれ以上の欠
陥位置を含むメモリ・アドレスをスキップすることであ
る。使用される他の方法として欠陥再配置法がある。こ
の方法は、他の欠陥コンポーネントによって与えられな
いアドレスにお℃・て、アドレスでデータを与える欠陥
コンポーネントの１つまたはそれ以上を、欠陥のないコ
ンポーネントと交換する手法である。
システムがマトリクス構成であるため、配置プロセスは
、単に同じ列にある位置を交換することである。更に、
一般的に列ンま複数の（例えば１６．３２．６４）のチ
ップより成るアドレス可能アレイを含むので、除去され
るべき欠陥位置を含む列について、チップ・アドレスを
変更する（交換する）ことによって、チップ・レベルで
交換手法が実行されてよい。
訂正不可能なエラーはシステム効率を駄目にするので、
新しいエラーが訂正不可能な状態を生じさせる時、即ち
、新しいエラーが前に欠陥を含んだメモリ・アドレスに
配列される時、現場でメモリが使用されている間に発見
された新しいエラーを除去または再配置する機構をシス
テ９ムに設けることが有利となる。再配置機構の効率は
、いくつかのメモリ・アドレスにおける欠陥位置に関し
て、また情報の流通性に関して存在するデータの量シて
非常に大きく依存する。なぜならば、再配置は他の訂正
不６丁能なエラーを生じてはならないからである８従っ
て、上記の型式のメモリ・システムと組合せて使用する
ため、それぞれの欠陥が生じた時、それが直ちに他の欠
陥と整列するかどうかにかかわらず、更新された欠陥マ
ツプを発生するシステムを開発することが非常に望まれ
る。更に、このようなシステムは、発生ずる欠陥の種類
を分類し、チップまたはチップの１部を定期的に特性化
して、それらが再配置プロセスでどのように考慮される
べきかを決定する能力を有することが望ましい。
〔本発明の要約〕
本発明によれは、データ・ワードの各ピッｉ・位置シて
対するカウンタと、ある範囲のメモリ・アドレス（例え
ば、メモリ・チップの一部に対応す、る）に対するアク
セスの数をカウントするように働く第２のカウンタとを
含むエラー訂正システムを具備したメモリ・システムが
実現される。本発明によれは、メモリ・アドレス手段と
関連した論理装置によって、現行アドレスが所定の範囲
内にあると決定されたことを条件として、エラーのビッ
ト位置に対応する各ビット・カウンタを増進するため、
エラー訂正システムとエラー・カウンタの入力との間に
論（里装置が設けられる。前記のメモリ・アドレスと関
連した論理装置トマ、サンプリング期間中、選択された
範囲内のメモリ・アドレスへなされるメモリ・アクセス
の数をカウントするため、アクセス・カウンタを増進す
るように働く。
エラーφメモリはカウンタの出力へ接続され、サンプリ
ング期間の終シには、エラーφデータ及びなされたアク
セスの数（）マ、エラー・メモリの１つのアドレスへ転
送されることができる。実施例におけろサンプリング期
間は、ある所定数のアクセスによって決定される。アク
セス・カウンタは、データがいつエラー・カウンタから
エラー・メモリへ転送されるかを決定する。エラー・メ
モリは、予め選択された異ったアドレス範囲またはその
部分の各々について、メイン・メモリへエラー・データ
を記憶するための多数のアドレスまたは記憶位置を含む
。前述した機能を調整したり、各種の相互作用を制御し
たり、動作の所望のシーケンスを実行させたりするため
、適当な制御１１１論理手段（例えば、プログラム化さ
れたマイクロプロセッサ）が設けられる。
更にシステムへの変更も開示されている。その場合、例
えばメモリ・チップに衝突したアルファ粒子によって生
じたソフト・エラーを除去するため、定期的にメモリが
「洗浄コされる。「洗浄」プロセスにおいて、メモリま
たはその１部にある各位置が順次に読出されるので、ア
クセスの数は知られており、かつ固定されている。従っ
て、アクセスの数はカウントされる必要がなく、アクセ
ス・カウンタは除かれるか無視されてよい。更に、エラ
ー・マツプのサイズは減縮されてよい。なぜならば、洗
浄されている各部分で、各チップの部分を４つまたは５
つの欠陥の種類（エラー・カテゴリー）の１つへ分類す
るために利用可能な十分のデータが得られるからである
。これは、エラーをカウントすること自体よりも、かな
り少ないメモリ・スペースでまにあうことを意味する。
本発明の目的は、欠陥ビット記憶位置の故障マツプが現
行ベースで維持されるメモリ・システムを提供すること
である。
本発明の他の目的は、メモリ・メツプまたはその欠陥部
分がそれらに含まれるエラー・カテゴリーに関して現行
ベースで分類されるメモリ・システムを提供することで
ある。
本発明の他の目的は、各メモリ・チップまたはその１部
のエラー・カテゴリーの分類が、メモリがデータ処理ン
ステムとオンラインで動作して℃・る間に、エラー訂正
システムのナンプリングによって収集されたデータに基
見・て実行される、半導体メモリのための欠陥整列排除
（除外）／ステムを提供することである。
〔実施例の説明〕
第１図は、本発明の教示に従って、現行ベースでメモリ
・システムの中で検出される欠陥のマツプを維持するシ
ステムを含むメモリ・システムを示ス。第１図のシステ
ムは、メモリ・アレイ５（２６０４個のチップを含む）
と、エラー・マツプ・システム６と、エラー訂正システ
ム７を含む。エラー訂正システム７は、メモリ・アレイ
５から読出された７２ビツト・データ・ワードの任意の
ピット位置にある単ビット・エラーを検出し、位置を決
定し、訂正する機能を有するとともに、ワード中の複数
ビット・エラー及びその位置を検出する機能を有する１
、単一ピント訂正機能は自動的であり、通常のシンドロ
ーム・バイト処理手法を使用する。単一ビット・エラー
訂正システムの詳細は説明しない。それは任意の先行技
術の装置を用いて実行することができるからである。同
様に、２ピツトのエラー検出及び欠陥か存在するピット
位置の識別についても詳細１（説明しない。その手法も
先行技術で知られているからである。例えば、「固着性
エラー」を識別し、かつ２個のエラーの１つを除去する
ため、メモリから読出されたデータ・ワードへ補数／再
補数手法を適用することができる。次に、単一ビット・
エラー訂正システムを用いて、他のエラーを識別するこ
とができる。
訂正されたワード及び元のワードは排他的ＯＲ結合され
ることができるので、エラー状態にあるピット位置は、
排他的ＯＲ結合操作から生じる１によって識別される。
第１図に示されるエラー・マツプ・システム６は複数の
エラー−カウンタ６０を含む。各エラー・カウンタはメ
モリから読出されたデータ・ワードの異ったビット位置
に関連している。第１図に示されるように、実施例では
、７２個のエラー・カウンタ６０と１つのアクセス・カ
ウンタ９が設けられる。２つの条件が同時に発生した時
これらのカウンタを増進させる論理手段が、各カウンタ
に関連づけられている。第１の条件は、読出されつつあ
るメモリ・アドレスが、ある所定のアドレス範囲の中に
あることであり、第２の条件は、エラー訂正システムが
上記メモリ・アドレスから読出されたワードのエラー位
置を識別したことである。図示されるように、第１の条
件は比較器６１によって決定される。サンプル・アドレ
ス・レジスタ６２が比較器６１０１つの入力へ接続され
、メモリ・アレイ５へ与えられた２１ビツト取出アドレ
スの１部（例えば７ビツト）が比較器６１の他の入力へ
与えられる。２１ビツトの取出アドレスは、メモリ・マ
トリクスの３２個の行の１つを選択する５ビツトと、６
４にビット・チップにおける１つの位置を限定する１６
ビツトを含む。その詳細な配列状態は第２図に示される
。比較器の正の出力は、アクセス・カウンタ９を１だけ
増加させ、かつサンプル・アドレス・し／スタによって
指定されたメモリ部分内のアドレスから読出されたワー
ドにエラーがある時、エラー訂正システムの出力を適当
なカウンタヘゲートする。
エラー訂正システムはエラー・メモリ８を含む。
エラー・メモリ８は、第４図において７３Ｘ１２８個の
個々のアドレス可能位置を含むものとして示される。各
エラー・カウンタの出力は、エラー・メモリ８の１つの
列と関連づけられる。エラー・メモリ８０１２８個の行
は、メモリ・アレイ５（第２図）における３２個のチッ
プと関連づけられている。例えば、エラー・メモリ８０
行０−３は、メモリ・アレ４９行０にあるナツプの４つ
の４分割部分（コータ・セクション）によって発生され
たエラー・データを記憶する。エラー・メモリ８の行４
−７は、メモリ・アレイの行１にあるチップの４つのコ
ータ・セクション（Ｑ）のために発生されたエラー・デ
ータを記憶する。行の各コータ・セクションに対するア
クセスの数は、アクセス・カウンタ９によって計数され
、その計数値はエラー・メモリ８０列７３に記憶される
。前Ｋ　ＮＱ明したエラー訂正システムの各種のコンポ
ーネントハ、マイクロプロセッサ６８の制御の下にある
。
第２図に示されるメモリ・アレイ（第１図のメモリ・ア
レイ５）は、７２個のチップ群の各々に設けられた第６
図のデータ記憶論理回路を使用する。第６図を参照する
と、そこにはデータ指導論理回路３５及び欠陥整列除外
レジスタろ６より成る欠陥整列除外機構が示される。こ
の除外機構は、列におけるチップ・アドレスを論理アド
レスへ変更し、２個の整列したチップの各々が同じアド
レス中の他の行へ移動させるように機能する。列におけ
るチップの論理アドレスはアドレス置換ベクトルＲ５−
Ｒ８によって決定される。Ｒ５−Ｒ８は、例えばデータ
指導論理回路６５へ印加されるが、それは適当なアルゴ
リズムによって発生されたものである。
整列アルゴリズムはメモリ中に存在する欠陥の正確なマ
ツプを必要とする。そのような欠陥マツプを得るために
は、長時間を要する処理を必要とする（メモリ全体では
何時間にもわたる。）。ハードウェアを利用した欠陥マ
ツピングは、その時間を短縮して、秒単位で（長くても
数分で）欠陥マツプを作ることができる。マツプを得る
ためには、メモリが静止させられ、少なくとも２つの診
断パターンが連続的に充填され、反復的に読出され、メ
モリの各セクションにあるエラーが計数される。これま
で、このような処理は、欠陥再配列手順の最も時間を消
費する部分であった。
第１図に示されるエラー訂正ハードウェアを使用すれば
、ユーザーがそのシステムを放棄しないでも、オンライ
ンで正確な欠陥マツプを作ることができる。マツピング
処理は、ユーザーの操作を全熱妨害することなく、背景
において進行することができ、かつ連続的になされ得る
。これによって、比較的最新の欠陥マツプが、常に（特
に初期プログラム・ロード時間に）利用可能となる。置
換ベクトルの計算及びその適用は秒単位の時間を要する
のみであるから、欠陥再整列プロセスは初期プログラム
・ロード（ＩＰＬ）または初期マイクロプログラム・ロ
ード（ＩＭＰＬ）のステップに組込まれることができる
。従って、最大数の記憶ページがユーザーにとって利用
可能となり、メモリ・カードの置換に要するコストは最
小となる。
再整列を実行するに当っては、ユーザーに対してメモリ
の利用を禁止する必要はない。
本発明は、ハードウェアの助けをかりたオフラインの解
決法よりもはるかに大きい利点を有する。
なぜならば、それはメモリに置かれた多様なユーザーの
データと共に動作するからである。また、本発明の装置
は、固定パター／の診断ルーチンでは捕まえられない間
欠性の欠陥や、パターン依存性の欠陥を検出する能力を
有する。
更に、本発明は再整列に伴う動作を改善する。
順列ベクトルに対する変更を計算している時、最後の欠
陥マツプ診断の後に、整列エラーを生じることなく発生
した単一欠陥は知ることができない。
従って、ある場合には、新しく変更された置換ベクトル
は、これらのマツプされない欠陥と整列を生じるかも知
れない。本明細書で説明されるような最新の欠陥マツプ
を維持することによって、本発明は、予期できない新し
い整列を生じることなく、二重エラーを生じる２つの欠
陥が成功裡に整列しないようになる確率を高める。
これからシステムのエラー訂正動作につし・て説明する
。メモリ・アレイ５はユーザーのデータをロードされて
おり、かつデータはメモリとＣＰＵとの間を転送される
ものと仮定する。マイクロプロセッサ６８は、７ビツト
のサンプル−アドレスをサンプル・アドレス・レジスタ
６２へ与える。
このアドレスは、メモリ・アレイ５０行におけるチップ
のアドレス範囲０−１６Ｋを指定する。メモリ・アレイ
５がこのアドレス範囲内でアドレスされる度に、アクセ
ス・カウンタ９は１だけ増進される。もしこのアドレス
範囲内のメモリ・ロケーションから読出されたデータ・
ワードがエラーを含むならば、対応するエラー・カウン
タ６０が増進される。エラー・カウンタ６０は８ビツト
の幅であってよく、従ってエラー・カウンタ６０は０か
ら２５５までを計数する。アクセス・カウンタ９が２５
６個のアドレスを循環してそのセクションへ達した時、
各カウンタの内容がエラー・メモリ８における対応する
ロケーションの内容へ加えられるように、システムが構
成されている。
マイクロプロセッサ６８は、エラー・メモリ８のアドレ
ス指定及び計数値の累積を制御する。サンプルされた１
つのアドレスについて、計数値が累積され、かつカウン
タが０ヘリセツトされた後に、次のサンプリング・アド
レスがサンプル・アドレス・レジスタ６２へ与えられる
。このような処理は、メモリ・アレイの行Ｏにおけるチ
ップの第２コータ・セクションについて反復される。全
体のメモリが反復して走査される。メモリのコータ・セ
クションに対するエラー／アクセスの比率は最も重要な
数値であるから、システムはそのような比率を与えるよ
うに構成されて℃・る。
エラー計数値を記憶するだめのエラー・メモリ８の各位
置は、例えば１７個のビット位置を含む。
１つのピント位置はエラー−フラグであって、これはチ
ップの関連したセクションで最初にエラーが生じた時に
セットされる。エラー・メモリ８の位置に記憶された累
積エラー・カウントは、記憶位置の容量を超過するかも
知れないので、エラーフラグは重要な意味を有する。従
って、シス、テムの構成としては、記憶されたそれぞれ
の値を検査し、関連したエラー値の加算がその位置で１
あふれ」を生じるようであれば、メモリに記憶されたそ
れぞれの値は右方へ１ビツトだけシフトされる。
全体のメモリが多数回走査された後は、エラー・マツプ
に記憶された値は、メモリのそのコータ・セクションに
ついて、エラー／アクセスの比率ヲ表わす。
半導体メモリ・チップで生じる欠陥の種類は、基本的に
４種がある。即ち、それらは単一セル欠陥、ワード線欠
陥、ビット線欠陥、チップ抹殺欠陥である。例えばシミ
ュレーションによって、所与の半導体技術によって製造
されたチップについて、百万回のアクセスを実行した場
合に４種の欠陥のそれぞれに帰因する検出エラーの予想
値は次のように示される。
１Ｑ　　０　　０〜２０４８〜５２４２８８　　４０９
６２Ｑ　〜６２　０〜２０４８〜５２４２８８　　４０
９６３Ｑ　　　Ｏ〜８１９２〜２０４８〜５２４２８８
　　４０９６４Ｑ　　　０　　　０　〜２０４８〜５２
４２８８　　４０９６４種の欠陥の各々について、２５
６で除したアクセスに対する検出エラーの比率は、実質
的に次のようになる。
１Ｑ　　　　　ＯＯ〜１／２〜１２８ ２Ｑ　　〜１／１２８　　０　　　〜１／２〜１２８３
Ｑ　　　　　Ｏ〜２　〜１／２〜１２８４Ｑ　　　　０
　　　０　　〜１／２〜１２８欠陥カテゴリー・マツプ
は、エラー・メモリ８の内容を読出し、前述したシミュ
レーションに基いて、実際の計数値をエラー／アクセス
の比率へ変換スるマイクロプロセッサ６８によって作ら
れてよい。前記のシミュレーションは、チップまたはチ
ップ・セクションを各種の欠陥カテゴリーへ割当てる基
礎となるものである。
０　　　　　　クリーン（清浄） （１／１６　　　　　　セル欠陥散在 １／１６〜１　　　　　ビット線欠陥 １〜６２　　　　　ワード線欠陥 〉６２　　　　　　大量、チップ抹殺欠陥１対の整列し
た欠陥を作る可能性を最小にして、１対にすることので
きろチップを識別するため、新しい欠陥整列除外アルゴ
リズムが欠陥カテゴリー・マツプと結合して使用されて
よい。そのようなアルゴリズムは、次の表に掲げられろ
−ような規則に従い、対になった新しい欠陥を生じろ危
険性を最少にして、全く迅速に実行されることができる
。
要するに、これまで説明したノ・−ドウエア及びプロセ
スは、人工的な診断環境ではなくユーザーの動作環境で
観察される欠陥の正確かつ最新のマツプを、ユーザーへ
のサービスを中断することなザーのメモリ中に維持する
ことができる。このような最新の欠陥マツプは、欠陥の
検査を太いに単純化するとともに、自動的またはオペレ
ータの動作により、欠陥の整列を排除するため有効に使
用できる。マツピングはユーザーのサービスを中断する
ことなく実行されるので、ユーザーのデータをメモリか
ら除いたり、テスト・・くターンをロートしたり、診断
プログラムを走らせたりするため、ユーザーがサービス
の割込みを認知する必要なしに、常に実行可能であろう 第５図は、オンライン背景マツピング手法が使用される
第１図のシステムを変更したものである。
第５図に示されるシステムは、フェッチ・アドレスが「
洗浄アドレス」によって置換されている点で、第１図の
システムと異っている。
間欠性欠陥を示すメモリに対して、背景洗浄動作を適用
する概念は、先行技術において周知である。その基本的
概念は、もしメモリ全体がエラー訂正システムを介して
定期的に読出されるならば、メモリ・ロケーションで生
じたソフト・エラーは実際には訂正されるであろうとい
う前提に立脚している。従って、洗浄動作の全体は、メ
モリに記憶された所与のワードが、システムに対して訂
正不可能なエラーを生じる２つのソフト・エラーを累積
する可能性を減少させる。
第５図に示される洗浄アドレスは、基本的には、メモリ
全体を順次に読出させるシーケンス制御装置から与えら
れるアドレスである。メモリの順次の読出しは、より高
い優先順位のユーザー・アクセスによって中断されてよ
いが、最終的には、メモリの全体が読出され、テストさ
れ、単一のソフト・エラーを含むアドレスが正しいデー
タで再び書込まれる。
更に、第５図のシステムは、アクセス・カウンタが省略
されている点で、第１図のシステムと異なる。省略され
るのは、シーケンス制御装置がメモリの各コータ・セク
ションについて同じ数のアドレスを与え、従ってその数
は一定となるからである。
更に、第５図のシステムは、す〕・′プル・アドレス・
レジスタ６２及び比較器６１が省略されて℃・る点で、
第１図のシステムと異なる。省略されるのは、メモリの
全てのアドレスが何時かは指定される限り、洗浄動作に
よって使用されるアドレスのシーケンスは重要ではない
からである。従って、１つの行の洗浄が実行され、その
行につ℃・てエラー・メモリ８が更新される。次号・で
、次の問題領域が洗浄される。
シーケンス制御装置は洗浄アドレスを与え、力・つ問題
の行を決定する。
第５図に示されるシーケンス制御装置は、アドレスがメ
モリ・アドレス・レジスタへ与えられた洗浄アドレスに
よって決定されたチップの１つのコータ・セクションを
、繰返して（例えば１６回）読出すように構成されてよ
い。洗浄動作６丁、メモリのそのコーターセクションに
記憶されたデータを与えかつ変更するユーザーによって
定期的に中断されるので、メモリのそのコータ・セクシ
ョンについて実行される１６回の順次の走査結果に基い
て、それぞれのチップに存在する異った欠陥の種類を決
定することが可能である。１６回のパスの後、チップの
コータ・セクションから検出されたエラーの全数が０−
１のエラー範囲にあれば、そのチップはクリーンである
と分類される。もしエラーの全数が２−６６のエラー範
囲にあれば、チップはランダムな欠陥セルを有するもの
と１−２で分類される。もしエラーの全数が６４−１０
２３のエラー範囲にあれば、チップはビット線欠陥を有
するものとして分類される。もしエラーの全数が１０２
４−４０９５のエラー範囲にあれば、チップはワード線
欠陥を有するものとして分類される。もしエラーの全数
が４０９６より犬であれば、チップは「チップ抹殺」の
カテゴリーに入るものとして分類される。各チップにつ
いて１６回の走査がなされた後、エラーの全数が上記の
ように分類され、従って７２個のチップが上記のように
分類される。次いで、分類は２５６個の行の１つに記録
され、エラー・メモリはチップごとに６ビツトとじて符
号化される。次にシーケンス制御装置はカウンタをリセ
ツトシ、メモリの次のコータ・セクションを洗浄し始め
る。システムによってより高い優先順位の読出し及び書
込みがなされなければ、洗浄はコータ・セクンヨン当り
２０ミリ秒より少ない時間ですみ、１６７ガバイトの基
本的記憶モジュールにつし・ては、５秒より少ない時間
てよ℃・ことになる。
第５図に示される構成の他の特徴は、１つまたはそれ以
上の整列したエラーが起ったことは、メモリにおいて新
し℃・エラーが近時に生じたことを示すから、新しい欠
陥が欠陥マツプへ確実に登録されるように構成され得る
点である。従って、エラーが２つのハート欠陥によって
生じたものとして識別された時、シーケンス制御装置が
中断され、２つのハード欠陥を含むアドレスがシーケン
ス制御装置へ与えられる。シーケンス制御装置は、その
チップ行の４つのコータφセクンヨンを洗浄し、かつ欠
陥をマツプする。それには、最近の欠陥がマツプに確実
に現われるようにするため、約２００ミリ秒を必要とす
る。マツピングを完了する時間は、システムのオペレー
タが２重エラーに応答するのに要する時間に匹敵するで
あろう。
実施例については、種々の変更がなされてよい。
例えば、第１図において、７２個のエラー・カウンタ６
０は４つのエラー・カウンタへ減少されてよい。その場
合、エラーの計数は、それぞれ４つの垂直列を有する１
８個の別々の垂直部分についてなされる。しかし、エラ
ー計数値を求めるため、メモリを走査するのに必要な時
間は増大する。更に、第１図のエラー・カウンタ６０及
びアクセス・カウンタ９は、マイクロプロセッサ６８に
あるメモリ・ロケーションによって置換されてよい。
【図面の簡単な説明】
第１図は本発明を実施したメモリ・システムの略図、第
２図は第１図に示されるメモリ・アレイのブロック図、
第６図は第２図に示される７２個のチップ群の各々に設
けられるデータ記憶論理回路を示す図、第４図は第１図
のエラー・メモリに記憶されるデータ形式を示す図、第
５図は第１図に示されるシステムの変更例を示す図であ
る。 ５・・・・メモリ・アレイ、６・・・・エラー・マツプ
・システム、７・・・・エラー訂正ンステム、８・・・
・エラー・メモ１ハ　９・・・・アクセス・カウンタ、
６０・・・・エラー・カウンタ、６１・・・・比較器、
６２・・・・サンプル・アドレス・レジスタ、６８・・
・・マイクロプロセッサ。

Claims (1)

    【特許請求の範囲】
  1. ｍ個のビット位置を有するデータ・ワードを記憶するた
    め、ｎ個の行及びｍ個の列より成るマトリクスとして配
    列された多数のメモリ・チップと（ｍ％　ｎは２以上の
    整数つ、メモリ・チップから読出されたデータ・ワード
    のビット位置にあるエラーを訂正するエラー訂正システ
    ムと、メモリ・チップのエラー・マツプを作成するアル
    ゴリズムによって発生された置換ベクトルに応答して、
    新しく発生された置換ベクトルを上記列の１つへ割当て
    ることにより、新しく識別された欠陥ビット位置を含む
    １対のメモリ・チップを再整列させる欠陥整列排除機構
    と、上記メモリ・チップに関してなされるユーザー・デ
    ータの通常の転送及び上記エラー訂正システムの動作を
    妨害することなく、上記メモリ・チップの各々について
    エラー情報ヲ収集し上記エラー・マツプに記憶する手段
    とを具備するメモリ・システム。
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