JPH0239814B2 - - Google Patents
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- Publication number
- JPH0239814B2 JPH0239814B2 JP58204014A JP20401483A JPH0239814B2 JP H0239814 B2 JPH0239814 B2 JP H0239814B2 JP 58204014 A JP58204014 A JP 58204014A JP 20401483 A JP20401483 A JP 20401483A JP H0239814 B2 JPH0239814 B2 JP H0239814B2
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- capacity
- memory
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002950 deficient Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 claims description 2
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は中央処理装置に接続され、所定のデー
タが入出力される複数のメモリカードより不良カ
ードをエラーデータのアドレスより検出する不良
カード検出方法に関する。
タが入出力される複数のメモリカードより不良カ
ードをエラーデータのアドレスより検出する不良
カード検出方法に関する。
(b) 従来技術と問題点
一般的に中央処理装置に接続された複数のメモ
リカードによつて形成されたメモリシステム第１
図に示すように構成されている第１図は従来のメ
モリシステムの回路構成図である。
リカードによつて形成されたメモリシステム第１
図に示すように構成されている第１図は従来のメ
モリシステムの回路構成図である。
中央処理装置１には複数のメモリカード２−
１，２−２〜がデータバス１１、アドレスバス１
２、および信号線１３によつて接続されている。
それぞれのメモリカード２−１，２−２〜にはメ
モリ素子２１とメモリ素子２１のリードライトを
制御するリードライト制御回路２２とアドレス情
報を確認するコンベア回路２３とカード容量設定
部２５と上位のメモリカードと自身のメモリカー
ドの容量を加算して下位のメモリカードに割付け
アドレスを出力するアダー回路２４とアドレスバ
ス１２からのアドレス情報を受けるレシーバ回路
２６とデータバス１１にデータを送受するレシー
バ回路２７とドライバ回路２８とが設けられてい
る。
１，２−２〜がデータバス１１、アドレスバス１
２、および信号線１３によつて接続されている。
それぞれのメモリカード２−１，２−２〜にはメ
モリ素子２１とメモリ素子２１のリードライトを
制御するリードライト制御回路２２とアドレス情
報を確認するコンベア回路２３とカード容量設定
部２５と上位のメモリカードと自身のメモリカー
ドの容量を加算して下位のメモリカードに割付け
アドレスを出力するアダー回路２４とアドレスバ
ス１２からのアドレス情報を受けるレシーバ回路
２６とデータバス１１にデータを送受するレシー
バ回路２７とドライバ回路２８とが設けられてい
る。
そこで、リードライトタイミング制御回路２２
はレシーバ回路２６を介して入力された所定のア
ドレス情報に従つて割付けアドレスに該当するコ
ンベア回路２３からの信号と信号線１３のリード
ライト信号とによつてメモリ素子２１をアクセス
し、メモリ素子２１にレシーバ回路２７を介して
データバス１１からのデータが入力されるか、ま
たはメモリ素子２１からドライバ回路２８を介し
てデータバス１１にデータが出力されるよう行な
われる。
はレシーバ回路２６を介して入力された所定のア
ドレス情報に従つて割付けアドレスに該当するコ
ンベア回路２３からの信号と信号線１３のリード
ライト信号とによつてメモリ素子２１をアクセス
し、メモリ素子２１にレシーバ回路２７を介して
データバス１１からのデータが入力されるか、ま
たはメモリ素子２１からドライバ回路２８を介し
てデータバス１１にデータが出力されるよう行な
われる。
このようなメモリシステムでは、一般的に、メ
モリ素子２１の異状によりエラーデータの障害が
発生した場合はその不良メモリ素子を有する不良
メモリカードを取り外し、新たなメモリカードと
交換することが行なわれる。
モリ素子２１の異状によりエラーデータの障害が
発生した場合はその不良メモリ素子を有する不良
メモリカードを取り外し、新たなメモリカードと
交換することが行なわれる。
しかし、このような構成ではエラーデータから
該当する不良メモリカードを中央処理装置１によ
り割り出すことができない欠点を有していた。そ
こで不良メモリカードの割出しは、オペレータが
それぞれのメモリカード２−１，２−２〜の割付
けアドレスを調査し、エラーデータのアドレスと
照合して行なわれる。したがつて、不良メモリカ
ードの割り出しには多くの工数を費する問題を有
していた。
該当する不良メモリカードを中央処理装置１によ
り割り出すことができない欠点を有していた。そ
こで不良メモリカードの割出しは、オペレータが
それぞれのメモリカード２−１，２−２〜の割付
けアドレスを調査し、エラーデータのアドレスと
照合して行なわれる。したがつて、不良メモリカ
ードの割り出しには多くの工数を費する問題を有
していた。
(c) 発明の目的
本発明の目的はメモリカードの容量および実装
位置を読み出し、それぞれのメモリカードに対し
て割付けアドレスを記憶させることでエラーデー
タのアドレスにより不良となつた該当メモリカー
ドを割り出すことにより前述の問題点を除去した
ものを提供するものである。
位置を読み出し、それぞれのメモリカードに対し
て割付けアドレスを記憶させることでエラーデー
タのアドレスにより不良となつた該当メモリカー
ドを割り出すことにより前述の問題点を除去した
ものを提供するものである。
(d) 発明の構成
本発明の目的は、かゝる不良メモリカードの検
出方法において、メモリカードには自身のメモリ
素子の容量を設定する容量設定部と、該容量設定
部および該メモリ素子のいづれかを読み出す切替
回路とを設け、中央処理装置が該切替回路を介し
て該容量設定部の容量を読み取り、該容量により
割付けアドレスのテーブルを作成し、エラーデー
タが生じた時は、該エラーデータのアドレスを該
テーブルに照会することで不良メモリカードの検
出を行うように構成することによつて達成され
る。
出方法において、メモリカードには自身のメモリ
素子の容量を設定する容量設定部と、該容量設定
部および該メモリ素子のいづれかを読み出す切替
回路とを設け、中央処理装置が該切替回路を介し
て該容量設定部の容量を読み取り、該容量により
割付けアドレスのテーブルを作成し、エラーデー
タが生じた時は、該エラーデータのアドレスを該
テーブルに照会することで不良メモリカードの検
出を行うように構成することによつて達成され
る。
(e) 発明の実施例
以下本発明を第２図を参考に詳細に説明する。
第２図は本発明による不良メモリカード検出方法
の一実施例を示す回路構成図である。
第２図は本発明による不良メモリカード検出方法
の一実施例を示す回路構成図である。
メモリカード３にはカード容量およびメモリ素
子の実装位置を設定する容量設定部３２と、カー
ドアドレスを照合するコンペア回路２９と、レジ
スタ部３１に格納された割付けアドレスによつて
照合するコンペア回路２３と、コンペア回路２３
の出力によつて駆動されるリードライトタイミン
グ制御回路２２の信号とコンペア回路２９の信号
とを受けるマルチプレクサ３４と、マルチプレク
サ３４の出力と信号線３５の信号とによつてデー
タバス１１にデータを出力する切替回路３３とを
設けて形成され、その他は前述と同じ構成であ
る。
子の実装位置を設定する容量設定部３２と、カー
ドアドレスを照合するコンペア回路２９と、レジ
スタ部３１に格納された割付けアドレスによつて
照合するコンペア回路２３と、コンペア回路２３
の出力によつて駆動されるリードライトタイミン
グ制御回路２２の信号とコンペア回路２９の信号
とを受けるマルチプレクサ３４と、マルチプレク
サ３４の出力と信号線３５の信号とによつてデー
タバス１１にデータを出力する切替回路３３とを
設けて形成され、その他は前述と同じ構成であ
る。
そこで、信号線１４の容量リード信号によつて
所定のカードアドレスの容量設定部３２の容量お
よび実装位置が切替回路３３を介して順次読み出
され、更に、中央処理装置１により割付けアドレ
スが算出され、レジスタライト信号によつてそれ
ぞれレジスタ回路３１に割付けアドレスが格納さ
れる。メモリ素子２１のデータの入出力はアドレ
スバス１２よりレシーバ回路２６を介して受けた
アドレスがコンベア回路２３でレジスタ回路３１
の割付けアドレスに照合され、更に、信号線１３
のリードライト信号によりリードライトタイミン
グ制御回路２２の制御によりレシーバ回路２７ま
たは切替回路３３を介してデータバス１１に行な
われる。
所定のカードアドレスの容量設定部３２の容量お
よび実装位置が切替回路３３を介して順次読み出
され、更に、中央処理装置１により割付けアドレ
スが算出され、レジスタライト信号によつてそれ
ぞれレジスタ回路３１に割付けアドレスが格納さ
れる。メモリ素子２１のデータの入出力はアドレ
スバス１２よりレシーバ回路２６を介して受けた
アドレスがコンベア回路２３でレジスタ回路３１
の割付けアドレスに照合され、更に、信号線１３
のリードライト信号によりリードライトタイミン
グ制御回路２２の制御によりレシーバ回路２７ま
たは切替回路３３を介してデータバス１１に行な
われる。
このように構成すると、エラーデータが発生し
た場合、そのエラーデータのアドレスを前述の中
央処理装置の割付けアドレスを決定するテーブル
に照会することで異状のメモリ素子２１を有する
メモリカード３の検出を行うことができる。
た場合、そのエラーデータのアドレスを前述の中
央処理装置の割付けアドレスを決定するテーブル
に照会することで異状のメモリ素子２１を有する
メモリカード３の検出を行うことができる。
(f) 発明の効果
以上説明したように本発明はそれぞれのメモリ
カード３に設けた容量設定部３２の容量を読み出
し、割付けアドレスを算出し、それぞれのレジス
タ回路３１に割付けアドレスを格納すると共に、
エラーデータが発生した場合はエラーデータのア
ドレスを割付けアドレスの算出テーブルに照会し
てエラーデータの発生したメモリカード３を検出
するようにしたものである。
カード３に設けた容量設定部３２の容量を読み出
し、割付けアドレスを算出し、それぞれのレジス
タ回路３１に割付けアドレスを格納すると共に、
エラーデータが発生した場合はエラーデータのア
ドレスを割付けアドレスの算出テーブルに照会し
てエラーデータの発生したメモリカード３を検出
するようにしたものである。
これにより、不良メモリカードは従来のように
人手による検出は不要となり、敏速に行なえ、し
たがつて、検出作業の工数の削減が図れ、実用効
果は大である。また本発明を利用すれば、カード
内のメモリ素子のアドレスとビツト位置およびメ
モリ素子の実装位置がわかつていれば、メモリ素
子単位でエラー素子を検出することも可能であ
る。
人手による検出は不要となり、敏速に行なえ、し
たがつて、検出作業の工数の削減が図れ、実用効
果は大である。また本発明を利用すれば、カード
内のメモリ素子のアドレスとビツト位置およびメ
モリ素子の実装位置がわかつていれば、メモリ素
子単位でエラー素子を検出することも可能であ
る。
第１図は従来のメモリカードの回路構成図、第
２図は本発明による不良メモリカード検出方法の
一実施例を示す回路構成図を示す。 図中において、１は中央処理装置、２，３はメ
モリカード、１１はデータバス、１２はアドレス
バス、１３，１４は信号線、２１はメモリ素子、
２２はリードライトタイミング制御回路、２３，
２９はコンペア回路、２４はアダー回路、２５，
３２はカード容量設定部、２６，２７はレシーバ
回路、２８はドライバ回路、３０はカードアドレ
ス設定部、３１はレジスタ回路、３３は切替回
路、３４はマルチプレクサを示す。
２図は本発明による不良メモリカード検出方法の
一実施例を示す回路構成図を示す。 図中において、１は中央処理装置、２，３はメ
モリカード、１１はデータバス、１２はアドレス
バス、１３，１４は信号線、２１はメモリ素子、
２２はリードライトタイミング制御回路、２３，
２９はコンペア回路、２４はアダー回路、２５，
３２はカード容量設定部、２６，２７はレシーバ
回路、２８はドライバ回路、３０はカードアドレ
ス設定部、３１はレジスタ回路、３３は切替回
路、３４はマルチプレクサを示す。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、該中央処理装置に接続さ
れ、所定のデータが入出力されるメモリ素子を有
する複数のメモリカードとを備え、該メモリ素子
に異状が生じた際、異状の該メモリ素子が位置さ
れた該メモリカードを検出する不良メモリカード
検出方法であつて、 前記メモリカードには自身の前記メモリ素子の
容量を設定する容量設定部と、該容量設定部およ
び該メモリ素子のいづれかを読み出す切替回路と
を設け、前記中央処理装置が該切替回路を介して
該容量設定部の容量を読み取り、該容量により割
付けアドレスのテーブルを作成し、エラーデータ
が生じた時は、該エラーデータのアドレスを該テ
ーブルに照会することで不良メモリカードの検出
を行うことを特徴とする不良メモリカード検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204014A JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204014A JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097450A JPS6097450A (ja) | 1985-05-31 |
| JPH0239814B2 true JPH0239814B2 (ja) | 1990-09-07 |
Family
ID=16483337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204014A Granted JPS6097450A (ja) | 1983-10-31 | 1983-10-31 | 不良メモリカ−ド検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05337719A (ja) * | 1992-05-30 | 1993-12-21 | Hitachi Tool Eng Ltd | エンドミル |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827758B2 (ja) * | 1986-05-30 | 1996-03-21 | 富士通株式会社 | メモリ・システム |
| JPS62298855A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 情報処理装置 |
| JP3371482B2 (ja) * | 1992-09-30 | 2003-01-27 | 住友電気工業株式会社 | 車輪速度検知用歯車およびその製造方法 |
| JP4848655B2 (ja) * | 2005-03-25 | 2011-12-28 | アイシン精機株式会社 | 厚板プレスギヤ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529520A (en) * | 1978-08-22 | 1980-03-01 | Yokohama Rubber Co Ltd:The | Rubber composition |
-
1983
- 1983-10-31 JP JP58204014A patent/JPS6097450A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529520A (en) * | 1978-08-22 | 1980-03-01 | Yokohama Rubber Co Ltd:The | Rubber composition |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05337719A (ja) * | 1992-05-30 | 1993-12-21 | Hitachi Tool Eng Ltd | エンドミル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097450A (ja) | 1985-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |