JPH0325818B2 - - Google Patents
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- JPH0325818B2 JPH0325818B2 JP59082233A JP8223384A JPH0325818B2 JP H0325818 B2 JPH0325818 B2 JP H0325818B2 JP 59082233 A JP59082233 A JP 59082233A JP 8223384 A JP8223384 A JP 8223384A JP H0325818 B2 JPH0325818 B2 JP H0325818B2
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- JP
- Japan
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- address information
- error detection
- memory blocks
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- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は記憶装置に関する。
情報処理装置に広く使用されている記憶装置
は、情報処理装置の高速化や大規模化にともな
い、並列記憶ビツト数の増加、高速化および大容
量化が求められている。このため、複数のメモリ
ブロツクを使用してメモリモジユールを構成し、
さらに、複数個のメモリモジユールからなる記憶
装置を構成して大容量化や並列記憶ビツト数の増
加に対処している。
は、情報処理装置の高速化や大規模化にともな
い、並列記憶ビツト数の増加、高速化および大容
量化が求められている。このため、複数のメモリ
ブロツクを使用してメモリモジユールを構成し、
さらに、複数個のメモリモジユールからなる記憶
装置を構成して大容量化や並列記憶ビツト数の増
加に対処している。
第１図はこの種の従来の記憶装置を示すブロツ
ク図である。図において、情報保持回路１は外部
回路（図示せず）から得た情報を情報供給回路２
および信号線群３を介してメモリブロツク４−１
〜４−４に出力する。ここで、メモリブロツク、
４−１および４−２とメモリブロツク４−３およ
び４−４とがそれぞれ組となつてそれぞれメモリ
モジユール９−１および９−２を構成している。
また、信号線群３から得た情報と書き込み信号線
６−１および６−２から得た書き込み情報とから
メモリブロツク４−１〜４−４は書き込み動作を
行なう。さらに、読出し動作時には、読出し情報
は、信号線群７−１および７−２または７−３お
よび７−４を介して読出し情報選択回路１０に与
えられ、読み出し情報選択信号線１１からの選択
信号により一方のモジユールの情報が選択され、
読出し情報エラー検出回路５に与えられ、このエ
ラー検出回路５でエラー検出またはエラー検出お
よび訂正を行ない記憶装置出力信号線群８を介し
て外部装置（図示せず）に出力される。
ク図である。図において、情報保持回路１は外部
回路（図示せず）から得た情報を情報供給回路２
および信号線群３を介してメモリブロツク４−１
〜４−４に出力する。ここで、メモリブロツク、
４−１および４−２とメモリブロツク４−３およ
び４−４とがそれぞれ組となつてそれぞれメモリ
モジユール９−１および９−２を構成している。
また、信号線群３から得た情報と書き込み信号線
６−１および６−２から得た書き込み情報とから
メモリブロツク４−１〜４−４は書き込み動作を
行なう。さらに、読出し動作時には、読出し情報
は、信号線群７−１および７−２または７−３お
よび７−４を介して読出し情報選択回路１０に与
えられ、読み出し情報選択信号線１１からの選択
信号により一方のモジユールの情報が選択され、
読出し情報エラー検出回路５に与えられ、このエ
ラー検出回路５でエラー検出またはエラー検出お
よび訂正を行ない記憶装置出力信号線群８を介し
て外部装置（図示せず）に出力される。
このような従来の装置において、情報供給回路
２がメモリブロツクへのアドレス情報を供給して
いるとすると、該情報供給回路が何らかの原因で
故障した場合、不正なアドレス情報がメモリブロ
ツク４−１〜４−４に供給される。従来装置では
このような、エラーは検出できないため、誤つた
読出し情報に基づいて処理が実行されてしまうと
いう欠点がある。また、従来構成では１つの情報
供給回路２から多数のメモリブロツクにアドレス
情報を与えるため、メモリブロツク入力で情報が
電気的に確定するまでの時間（以後情報伝搬時間
と呼ぶ）が大きくなり、記憶装置の高速化に対し
大きな障害となつている。
２がメモリブロツクへのアドレス情報を供給して
いるとすると、該情報供給回路が何らかの原因で
故障した場合、不正なアドレス情報がメモリブロ
ツク４−１〜４−４に供給される。従来装置では
このような、エラーは検出できないため、誤つた
読出し情報に基づいて処理が実行されてしまうと
いう欠点がある。また、従来構成では１つの情報
供給回路２から多数のメモリブロツクにアドレス
情報を与えるため、メモリブロツク入力で情報が
電気的に確定するまでの時間（以後情報伝搬時間
と呼ぶ）が大きくなり、記憶装置の高速化に対し
大きな障害となつている。
本発明の目的は、従来検出できなかつたアドレ
ス情報供給回路とメモリブロツクと間の故障を新
たな検出回路の追加無しに検出できアドレス情報
供給回路１個当りの負荷数を減らし情報伝搬時間
を小さくし高速化を達成できる記憶装置を提供す
ることにある。
ス情報供給回路とメモリブロツクと間の故障を新
たな検出回路の追加無しに検出できアドレス情報
供給回路１個当りの負荷数を減らし情報伝搬時間
を小さくし高速化を達成できる記憶装置を提供す
ることにある。
本発明の装置は、それぞれエラー検出符号また
はエラー訂正符号を含む複数の情報のそれぞれを
複数の部分に分割してそれぞれのメモリブロツク
の対応するアドレスに分割して記憶する複数のメ
モリブロツクと、前記複数のメモリブロツク内の
情報をアクセスするためのアドレス情報を保持す
るアドレス情報保持手段と、前記アドレス情報保
持手段に保持されたアドレス情報を分割して前記
複数のメモリブロツクにそれぞれ供給するための
複数のアドレス情報供給手段と、前記メモリブロ
ツク内から読み出される情報の誤りを前記エラー
検出符号またはエラー訂正符号に基づいて検出す
るエラー検出手段とを備え、前記複数のメモリブ
ロツクのそれぞれに対し前記複数のアドレス情報
供給手段からアドレス情報を供給することにより
読み出される情報に関するアドレス誤りを前記エ
ラー検出手段により検出する。
はエラー訂正符号を含む複数の情報のそれぞれを
複数の部分に分割してそれぞれのメモリブロツク
の対応するアドレスに分割して記憶する複数のメ
モリブロツクと、前記複数のメモリブロツク内の
情報をアクセスするためのアドレス情報を保持す
るアドレス情報保持手段と、前記アドレス情報保
持手段に保持されたアドレス情報を分割して前記
複数のメモリブロツクにそれぞれ供給するための
複数のアドレス情報供給手段と、前記メモリブロ
ツク内から読み出される情報の誤りを前記エラー
検出符号またはエラー訂正符号に基づいて検出す
るエラー検出手段とを備え、前記複数のメモリブ
ロツクのそれぞれに対し前記複数のアドレス情報
供給手段からアドレス情報を供給することにより
読み出される情報に関するアドレス誤りを前記エ
ラー検出手段により検出する。
次に本発明について図面を参照して詳細に説明
する。
する。
第２図は本発明の第１の実施例を示すブロツク
図である。第２図において、本実施例は、アドレ
ス情報を保持するアドレス情報保持回路１と、メ
モリブロツク４−１および４−２を有するメモリ
モジユール９−１と、メモリブロツク４−３およ
び４−４を有するメモリモジユール９−２と、ア
ドレス情報のうちの最上位ビツトを除く上位側ビ
ツト群を信号線群３−１ａおよび３−３ａに出力
する第１の供給部２−１ａと同上位側ビツト群を
信号線群３−１ｂおよび３−３ｂに出力する第２
の供給部２−１ｂとを有する第１の供給回路２−
１と、アドレス情報の下位側ビツト群を信号線群
３−２ａおよび３−４ａに出力する第３の供給部
２−２ａと同下位側ビツト群を信号線群３−２ｂ
および３−４ｂに出力する第４の供給部２−２ｂ
とを有する第２の供給回路２−２と、信号線群７
−１および７−２からの第１の読出し情報と信号
線群７−３および７−４からの第２の読出し情報
とのうちのどちらか一方を信号線１１からの選択
信号により選択出力する選択回路１０と、選択回
路１０から出力される情報に含まれるエラー検出
符号またはエラー訂正符号により情報のエラーを
検出するエラー検出回路５とから構成される。
図である。第２図において、本実施例は、アドレ
ス情報を保持するアドレス情報保持回路１と、メ
モリブロツク４−１および４−２を有するメモリ
モジユール９−１と、メモリブロツク４−３およ
び４−４を有するメモリモジユール９−２と、ア
ドレス情報のうちの最上位ビツトを除く上位側ビ
ツト群を信号線群３−１ａおよび３−３ａに出力
する第１の供給部２−１ａと同上位側ビツト群を
信号線群３−１ｂおよび３−３ｂに出力する第２
の供給部２−１ｂとを有する第１の供給回路２−
１と、アドレス情報の下位側ビツト群を信号線群
３−２ａおよび３−４ａに出力する第３の供給部
２−２ａと同下位側ビツト群を信号線群３−２ｂ
および３−４ｂに出力する第４の供給部２−２ｂ
とを有する第２の供給回路２−２と、信号線群７
−１および７−２からの第１の読出し情報と信号
線群７−３および７−４からの第２の読出し情報
とのうちのどちらか一方を信号線１１からの選択
信号により選択出力する選択回路１０と、選択回
路１０から出力される情報に含まれるエラー検出
符号またはエラー訂正符号により情報のエラーを
検出するエラー検出回路５とから構成される。
すなわち、上述したように、供給部２−１ａお
よび２−１ｂが正常であれば、各信号線群３−１
ａ，３−１ｂ，３−３ａおよび３−３ｂには同じ
前記上位側ビツト群が供給され、供給部２−２ａ
および２−２ｂが正常であれば、各信号線群３−
２ａ，３−２ｂ，３−４ａおよび３−４ｂには同
じ前記下位側ビツト群が供給される。また、アド
レス情報の前記最上位ビツトはメモリモジユール
９−１および９−２への書き込み動作の選択を行
なうために用いられ、例えば、該最上位ビツトが
“１”の場合には、メモリモジユール９−１に書
き込み動作が行なわれるよう書き込み信号線６−
１に書き込み信号が供給され、該最上位ビツトが
“０”の場合には、メモリモジユール９−２に書
き込み動作が行われるよう書き込み信号線６−２
に書き込み信号が供給される。該最上位ビツトは
選択回路１０に供給される前記選択信号の生成に
も同様に用いられる。
よび２−１ｂが正常であれば、各信号線群３−１
ａ，３−１ｂ，３−３ａおよび３−３ｂには同じ
前記上位側ビツト群が供給され、供給部２−２ａ
および２−２ｂが正常であれば、各信号線群３−
２ａ，３−２ｂ，３−４ａおよび３−４ｂには同
じ前記下位側ビツト群が供給される。また、アド
レス情報の前記最上位ビツトはメモリモジユール
９−１および９−２への書き込み動作の選択を行
なうために用いられ、例えば、該最上位ビツトが
“１”の場合には、メモリモジユール９−１に書
き込み動作が行なわれるよう書き込み信号線６−
１に書き込み信号が供給され、該最上位ビツトが
“０”の場合には、メモリモジユール９−２に書
き込み動作が行われるよう書き込み信号線６−２
に書き込み信号が供給される。該最上位ビツトは
選択回路１０に供給される前記選択信号の生成に
も同様に用いられる。
本実施例において、今、読出し命令実行時に第
１の供給部２−１ａが故障しメモリブロツク４−
１および４−３に不正アドレス情報が供給された
とすると、メモリブロツク４−２から読み出され
る情報とメモリブロツク４−１から読み出される
情報との対応関係がなくなるので、この第１の読
出し情報を選択回路１０で選択してエラー検出回
路５に送出し、このエラー検出回路５でこの第１
の読出し情報に含まれる誤り検出符号を検査する
と、必ずエラーが検出される。
１の供給部２−１ａが故障しメモリブロツク４−
１および４−３に不正アドレス情報が供給された
とすると、メモリブロツク４−２から読み出され
る情報とメモリブロツク４−１から読み出される
情報との対応関係がなくなるので、この第１の読
出し情報を選択回路１０で選択してエラー検出回
路５に送出し、このエラー検出回路５でこの第１
の読出し情報に含まれる誤り検出符号を検査する
と、必ずエラーが検出される。
また、選択回路１０で前記第２の読出し情報を
選択してもエラー検出回路５がエラーを検出す
る。エラー検出回路５でエラーの有無を検査され
た読出し情報は、エラー情報とともに記憶装置出
力信号線群８を通り、外部装置（図示せず）に出
力される。
選択してもエラー検出回路５がエラーを検出す
る。エラー検出回路５でエラーの有無を検査され
た読出し情報は、エラー情報とともに記憶装置出
力信号線群８を通り、外部装置（図示せず）に出
力される。
第３図は本発明の第２の実施例を示すブロツク
図である。本実施例は、アドレス情報を保持する
アドレス情報保持回路１と、メモリブロツク４−
１および４−２を有するメモリモジユール９−１
と、メモリブロツク４−３および４−４を有する
メモリモジユール９−２と、アドレス情報の上位
側ビツトを信号線群３−１および３−２に出力す
る第１の供給回路２−１と、アドレス情報の下位
側ビツトを信号線群３−３および３−４に出力す
る第２の供給回路２−２と、信号線群７−１およ
び７−２からの第１の読出し情報ならびに信号線
群７−３および７−４からの第２の読出し情報に
それぞれ含まれるエラー検出符号またはエラー訂
正符号により情報のエラーをそれぞれ検出するエ
ラー検出回路５−１および５−２とから構成され
る。
図である。本実施例は、アドレス情報を保持する
アドレス情報保持回路１と、メモリブロツク４−
１および４−２を有するメモリモジユール９−１
と、メモリブロツク４−３および４−４を有する
メモリモジユール９−２と、アドレス情報の上位
側ビツトを信号線群３−１および３−２に出力す
る第１の供給回路２−１と、アドレス情報の下位
側ビツトを信号線群３−３および３−４に出力す
る第２の供給回路２−２と、信号線群７−１およ
び７−２からの第１の読出し情報ならびに信号線
群７−３および７−４からの第２の読出し情報に
それぞれ含まれるエラー検出符号またはエラー訂
正符号により情報のエラーをそれぞれ検出するエ
ラー検出回路５−１および５−２とから構成され
る。
本実施例において、今、読出し命令実行時に第
１の供給回路２−１が信号線群３−１に不正の上
位側アドレス情報を出力すると、メモリブロツク
４−１および４−３に不正の上位側アドレス情報
が供給されることになる。メモリブロツク４−２
から読み出される情報とメモリブロツク４−１か
ら読み出される情報との対応関係がなくなるので
この第１の読出し情報をエラー検出回路５−１で
検査すると、エラーが検出される。
１の供給回路２−１が信号線群３−１に不正の上
位側アドレス情報を出力すると、メモリブロツク
４−１および４−３に不正の上位側アドレス情報
が供給されることになる。メモリブロツク４−２
から読み出される情報とメモリブロツク４−１か
ら読み出される情報との対応関係がなくなるので
この第１の読出し情報をエラー検出回路５−１で
検査すると、エラーが検出される。
以上の実施例ではアドレス情報を供給する供給
回路が２個の場合について示したが２個以上でも
よい。さらに、それぞれ２つ以上のメモリブロツ
クを有する１つまたは３つ以上のメモリモジユー
ルを設けてもよい。
回路が２個の場合について示したが２個以上でも
よい。さらに、それぞれ２つ以上のメモリブロツ
クを有する１つまたは３つ以上のメモリモジユー
ルを設けてもよい。
以上説明したように本発明は、エラー検出手段
を設けたので誤つたアドレスに基づく情報を処理
するのを防ぐことができ、かつ、複数のアドレス
情報供給手段を設けたので情報伝搬時間を短縮す
ることができる、という効果がある。
を設けたので誤つたアドレスに基づく情報を処理
するのを防ぐことができ、かつ、複数のアドレス
情報供給手段を設けたので情報伝搬時間を短縮す
ることができる、という効果がある。
第１図は従来の記憶装置を示すブロツク図、第
２図は本発明の第１の実施例を示すブロツク図お
よび第３図は本発明の第２の実施例を示すブロツ
ク図である。 図において、１……情報保持回路、２，２−
１，２−２……供給回路、２−１ａ，２−１ｂ，
２−２ａ，２−２ｂ……供給部、３，３−１，３
−２，３−３，３−４，３−１ａ，３−１ｂ，３
−２ａ，３−２ｂ，３−３ａ，３−３ｂ，３−４
ａ，３−４ｂ……信号線群、４−１，４−２，４
−３，４−４……メモリブロツク、５，５−１，
５−２……エラー検出回路、６−１，６−２……
書き込み信号線、７−１，７−２，７−３，７−
４……読出し信号線群、８，８−１，８−２……
記憶装置出力信号線群、９−１，９−２……メモ
リモジユール、１０……選択回路、１１……選択
信号線。
２図は本発明の第１の実施例を示すブロツク図お
よび第３図は本発明の第２の実施例を示すブロツ
ク図である。 図において、１……情報保持回路、２，２−
１，２−２……供給回路、２−１ａ，２−１ｂ，
２−２ａ，２−２ｂ……供給部、３，３−１，３
−２，３−３，３−４，３−１ａ，３−１ｂ，３
−２ａ，３−２ｂ，３−３ａ，３−３ｂ，３−４
ａ，３−４ｂ……信号線群、４−１，４−２，４
−３，４−４……メモリブロツク、５，５−１，
５−２……エラー検出回路、６−１，６−２……
書き込み信号線、７−１，７−２，７−３，７−
４……読出し信号線群、８，８−１，８−２……
記憶装置出力信号線群、９−１，９−２……メモ
リモジユール、１０……選択回路、１１……選択
信号線。
Claims (1)
- 【特許請求の範囲】 １ それぞれエラー検出符号またはエラー訂正符
号を含む複数の情報のそれぞれを複数の部分に分
割してそれぞれのメモリブロツクの対応するアド
レスに分割して記憶する複数のメモリブロツク
と、 前記複数のメモリブロツク内の情報をアクセス
するためのアドレス情報を保持するアドレス情報
保持手段と、 前記アドレス情報保持手段に保持されたアドレ
ス情報を分割して前記複数のメモリブロツクにそ
れぞれ供給するための複数のアドレス情報供給手
段と、 前記複数のメモリブロツク内から読み出される
情報の誤りを前記エラー検出符号またはエラー訂
正符号に基づいて検出するエラー検出手段とを備
え、前記複数のメモリブロツクのそれぞれに対し
前記複数のアドレス情報供給手段からアドレス情
報を供給することにより読み出される情報に関す
るアドレス誤りを前記エラー検出手段により検出
することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082233A JPS60225263A (ja) | 1984-04-24 | 1984-04-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082233A JPS60225263A (ja) | 1984-04-24 | 1984-04-24 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225263A JPS60225263A (ja) | 1985-11-09 |
| JPH0325818B2 true JPH0325818B2 (ja) | 1991-04-09 |
Family
ID=13768687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59082233A Granted JPS60225263A (ja) | 1984-04-24 | 1984-04-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225263A (ja) |
-
1984
- 1984-04-24 JP JP59082233A patent/JPS60225263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225263A (ja) | 1985-11-09 |
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