KR20100115970A - 배드 셀 관리 방법과 그 장치 - Google Patents

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KR20100115970A
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Abstract

배드 셀 관리 방법이 개시된다. 상기 방법은 페이지 버퍼로부터 상태 데이터를 리드하는 단계와, 리드된 상태 데이터로부터 배드 셀의 위치를 검출하는 단계를 포함한다. 상기 방법은 상기 배드 셀의 어드레스를 동일한 페이지 내에 구현된 스페어 셀의 어드레스로 리매핑하는 단계를 더 포함할 수 있다.
이레이즈 페일, 프로그램 페일, 비휘발성 메모리 장치

Description

배드 셀 관리 방법과 그 장치{Methods and apparatuses for managing bad cell}
본 발명의 개념에 따른 실시 예는 배드 셀 관리 기술에 관한 것으로, 특히 런타임 배드 블락을 재사용할 수 있는 배드 셀 관리 방법과 그 장치에 관한 것이다.
NAND 플래시 메모리는 기본적으로 2% 정도의 런타임 배드 블락(runtime bad block)을 허용하고 있다. 따라서 런타임 배드 블락이 발생할 경우 FTL(Flash Translation Layer)은 블락 단위로 상기 런타임 배드 블락을 새로운 블락으로 교체하는 알고리즘을 사용한다.
현재 NAND 플래시 메모리가 고집적화되면서 NAND 플래시 메모리 셀의 특성이 점점 나빠지고 있는 추세이다. 상기 NAND 플래시 메모리 셀의 특성이 나빠지면서 런타임 배드 블락이 2% 이상 발생할 경우 런타임 배드 블락을 교체하기 위한 새로운 블락을 2%만 확보하고 있는 경우 FTL은 2%를 초과하는 런타임 배드 블락을 새로운 블락으로 대체할 수 없는 경우가 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 런타임 배드 블락이 2% 이상 발생하는 경우라도 상기 런타임 배드 블락을 재사용하기 위하여 상기 런타임 배드 블락에 포함된 배드 셀을 관리할 수 있는 방법과 그 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 컨트롤러의 배드 셀 관리 방법은 페이지 버퍼로부터 상태 데이터를 리드하는 단계와 리드된 상태 데이터로부터 배드 셀의 위치를 검출하는 단계를 포함한다. 상기 상태 데이터는 프로그램 동작 또는 이레이즈 동작의 수행 결과에 따라 생성된 데이터이다.
상기 컨트롤러의 배드 셀 관리 방법은 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하는 단계를 더 포함한다.
상기 배드 셀과 상기 스페어 셀은 메모리 어레이의 동일한 페이지 내에 존재한다. 상기 배드 셀은 프로그램 페일 또는 이레이즈 페일을 발생시키는 셀이다. 상기 배드 셀의 위치를 검출하는 단계는 ECC 알고리즘을 이용하여 검출할 수 있다.
상기 기술적 과제를 달성하기 위한 컨트롤러는 상태 체크 명령을 발생하기 위한 프로세싱 유닛과, 상기 상태 체크 명령에 응답하여 메모리 장치의 페이지 버퍼로부터 상태 데이터를 리드하여 리드된 상태 데이터로부터 배드 셀의 위치를 검출하기 위한 알로리즘, 예컨대 FTL(Flash Translation Layer)을 포함한다.
상기 FTL은 상기 프로세싱 유닛의 제어 하에 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 더 리매핑할 수 있다. 상기 배드 셀과 상기 스페어 셀은 동 일한 페이지 내에 구현될 수 있다. 또한, 배드 셀과 상기 스페어 셀은 동일한 워드라인에 접속될 수 있다.
상기 기술적 과제를 달성하기 위한 컨트롤러의 배드 셀 관리 방법은 메모리 장치로 리드 명령을 전송한 회수를 기록하는 단계와, 상기 리드 명령에 따라 상기 메모리 장치로부터 전송된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하는 단계와, 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 컨트롤러는 리드 명령을 발생하기 위한 프로세싱 유닛과, 메모리 장치로 리드 명령을 전송한 회수를 기록하고, 상기 리드 명령에 따라 상기 메모리 장치로부터 리드된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하고, 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하기 위한 FTL(Flash Translation Layer)을 포함한다.
상기 기술적 과제를 달성하기 위한, 다수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이와 상기 다수의 비휘발성 메모리 셀들을 액세스할 수 있는 페이지 버퍼를 포함하는 메모리 장치, 및 상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템에서 상기 컨트롤러의 배드 셀 관리 방법은 상기 페이지 버퍼를 이용하여, 상기 컨트롤러로부터 출력된 프로그램 데이터를 상기 다수 의 메모리 셀들에 프로그램하기 위한 프로그램 동작을 수행하는 단계; 상기 페이지 버퍼를 이용하여, 상기 프로그램 동작의 수행 결과에 따른 상태 데이터를 생성하는 단계; 상기 컨트롤러를 이용하여, 상기 페이지 버퍼로부터 리드된 상태 데이터로부터 적어도 하나의 배드 셀의 위치를 검출하는 단계를 포함한다.
상기 컨트롤러의 배드 셀 관리 방법은 상기 컨트롤러를 이용하여 상기 적어도 하나의 배드 셀의 어드레스를 적어도 하나의 스페어 셀의 어드레스로 리매핑하는 단계를 더 포함한다.
상기 적어도 하나의 배드 셀과 상기 적어도 하나의 스페어 셀은 동일한 워드라인에 접속된다. 상기 적어도 하나의 배드 셀은 프로그램 페일, 이레이즈 페일, 또는 리드 페일을 발생시킨다.
상기 기술적 과제를 달성하기 위한 메모리 시스템은 다수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이와 상기 다수의 비휘발성 메모리 셀들을 액세스하기 위한 페이지 버퍼를 포함하는 메모리 장치; 및 상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함한다.
상기 페이지 버퍼는 상기 컨트롤러로부터 출력된 라이트 데이터를 상기 다수의 메모리 셀들에 라이트하는 라이트 동작을 수행하고, 상기 라이트 동작의 수행 결과에 따른 상태 데이터를 생성한다. 상기 컨트롤러는 상기 페이지 버퍼로부터 리드된 상태 데이터로부터 적어도 하나의 배드 셀의 위치를 검출한다.
상기 컨트롤러는 상기 검출 결과에 따라 상기 적어도 하나의 배드 셀의 어드레스를 적어도 하나의 스페어 셀의 어드레스로 리매핑한다.
다른 실시 예에 따라 상기 컨트롤러는 상기 메모리 장치로 리드 명령을 전송한 회수를 기록하고, 상기 리드 명령에 따라 상기 메모리 장치의 상기 페이지 버퍼로부터 전송된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고, 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하고, 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑할 수 있다.
상기 적어도 하나의 배드 셀과 상기 적어도 하나의 스페어 셀은 동일한 워드라인에 접속된다.
본 발명의 실시 예에 따른 배드 셀 관리 방법과 그 장치는 NAND 플래시 메모리와 같은 비휘발성 메모리를 사용하는 메모리 시스템의 안정성을 높이고 상기 메모리 시스템의 수명을 증가시킬 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 " 가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 블락도를 나타낸다.
도 1을 참조하면 메모리 시스템(10)은 메모리 장치(20)와 컨트롤러(30)를 포함할 수 있다. CPU, 프로세서, 또는 마이크로프로세서라고도 불릴 수 있는 컨트롤러(30)는 그 명칭에도 불구하고 메모리 장치(20)의 동작, 예컨대 프로그램 (program) 동작, 라이트(write) 동작, 리드(read) 동작, 또는 이레이즈(erase) 동작을 제어할 수 있는 독립적인 장치 또는 다른 독립적인 장치의 제어 하에 동작할 수 있는 종속적인 장치를 의미할 수 있다.
메모리 장치(20)는 메모리 어레이(21), 로우 디코더(25), 액세스 회로(27), 및 입출력 회로(또는 입출력 버퍼; 29)를 포함할 수 있다. 또한, 메모리 장치(20)는 상술한 구성 요소들(21, 25, 27, 및 29) 이외에 컨트롤러(30)와 데이터를 주고받기 위하여 필요한 다른 구성 요소들(미도시)를 더 포함할 수 있다.
메모리 어레이(21)는 다수의 페이지들(23-1~23-n; n은 자연수)을 포함할 수 있으며, 다수의 페이지들(23-1~23-n; n은 자연수) 각각은 메인 영역과 스페어 영역을 포함할 수 있다.
상기 메인 영역은 다수의 워드라인들, 다수의 비트라인들, 및 다수의 비휘발성 메모리 셀들을 포함하고 페이지 데이터를 저장할 수 있다.
상기 스페어 영역은 다수의 워드라인들, 다수의 비트라인들, 및 다수의 비휘발성 메모리 셀들을 포함하고 상기 페이지 데이터에 대한 에러 체크 비트들과 본 발명의 실시 예에 따른 리매핑에 의한 페이지 데이터의 적어도 일부를 저장할 수 있다.
예컨대, 상기 메인 영역이 512바이트이고 상기 스페어 영역이 16바이트인 경우, 한 페이지는 528바이트일 수 있다. 또한, 상기 페이지 데이터는 512바이트, 1024바이트(또는 1KByte), 2048바이트(또는 2KByte), 4096바이트(또는 4KByte), 또는 512바이트의 정수배일 수 있다.
메모리 어레이(21)에 구현된 다수의 비휘발성 메모리 셀들(이하 메모리 셀이라한다) 각각은 EEPROM (Electrically Erasable Programmable Read-Only Memory), NAND 플래시 메모리(NAND flash memory), NOR 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노퓨브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리 (Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
상기 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 다수의 비트들을 저장할 수 있다.
로우 디코더(25)는 컨트롤러(30)로부터 출력된 로우 어드레스를 디코딩하여 메모리 어레이(21)에 구현된 다수의 워드라인들 중에서 적어도 하나의 워드라인으로 프로그램 동작, 라이트 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위한 적어도 하나의 전압을 공급할 수 있다.
도시되지 않은 컬럼 디코더는 메모리 어레이(21)에 구현된 다수의 비트라인들 중에서 적어도 하나의 비트라인으로 프로그램 동작, 라이트 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위한 적어도 하나의 전압을 공급할 수 있다.
액세스 회로(27)는 페이지 리드 동작 또는 페이지 프로그램 동작을 수행하는 도중에 메모리 어레이(21)와 입출력 회로(29) 사이에서 데이터 전송을 수행할 수 있다. 액세스 회로(27)는 페이지 레지스터와 감지 증폭기를 포함할 수 있다.
액세스 회로(27)는 페이지 레지스터 및/또는 감지 증폭기를 이용하여 프로그램 동작 또는 리드 동작을 페이지 단위(page basis)로 수행할 수 있고 또한 이레이 즈 동작을 블락 단위(block basis)로 수행할 수 있다. 여기서 블락이란 이레이즈 동작 시 한번에 이레이즈될 수 있는 다수의 페이지들을 포함한다. 상기 블락은 하나의 웰(well)에 형성된 다수의 페이지들을 의미할 수 있다.
실시 예에 따라 액세스 회로(27)는 페이지 버퍼로 불릴 수 있다. 입출력 회로(29)는 액세스 회로(27)와 컨트롤러(30) 사이에서 데이터 전송을 수행할 수 있다.
액세스 회로(27)는 프로그램 동작, 라이트 동작, 리드 동작, 또는 이레이즈 동작의 수행 결과로서 상태 데이터를 생성할 수 있다. 상기 상태 데이터는 다수의 비트들, 예컨대 페이지 단위에 해당하는 비트들을 포함할 수 있다.
컨트롤러(30)는 액세스 회로(27)로부터 리드된 상태 데이터로부터 배드 셀 (bad cell)의 위치를 정확하게 검출하고 검출된 배드 셀의 어드레스를 동일 페이지 내의 스페어 영역의 스페어 셀의 어드레스로 리매핑할 수 있다. 따라서 프로그램 동작, 라이트 동작, 리드 동작, 또는 이레이즈 동작 시 컨트롤러(30)는 액세스 회로(27)를 통하여 스페어 셀을 액세스할 수 있다.
컨트롤러(30)는 다양한 명령을 발생할 수 있는 프로세싱 유닛(31)과 프로세싱 유닛(31)의 제어 하에 액세스 회로(27)로부터 상태 데이터를 리드하여 리드된 상태 데이터로부터 배드 셀(bad cell)의 위치를 검출하기 위한 알고리즘을 실행할 수 있는 기능 블락, 예컨대 FTL(Flash Translation Layer; 33)을 포함할 수 있다.
실시 예에 따라 프로세싱 유닛(31)과 FTL(33) 각각은 하드웨어로 구현될 수도 있고 펌웨어(firmware)를 내장한 하드웨어, 예컨대 반도체 칩과 같은 전자적 기 록 매체로 구현될 수도 있다. 다른 실시 예에 따라 프로세싱 유닛(31)과 FTL(33)은 물리적으로 하나의 하드웨어 또는 서로 독립적인 하드웨어로 구현될 수 있다.
또 다른 실시 예에 따라 프로세싱 유닛(31)과 FTL(33)은 그 명칭에도 불구하고 본 명세서에서 설명될 방법들을 실행하기 위한 프로그램 코드를 실행할 수 있는 하드웨어 또는 펌웨어를 내장한 하드웨어로 구현될 수 있다.
도 2는 이레이즈/프로그램 페일 시 페이지 버퍼에서 생성된 상태 데이터의 일 실시 예를 나타낸다. 설명의 편의를 위하여 이레이즈 동작이 시작되기 전에 페이지 버퍼(27)의 상태 데이터의 각 비트 값은 데이터 0(이하 "0"이라 한다)으로 설정된다고 가정한다.
이레이즈 동작 동안, 액세스 회로(27)는 하나의 블락을 구성하는 다수의 페이지들(23-1~23-n) 각각에 포함된 각각의 메모리 셀의 상태를 데이터 1(이하 "1"이라 한다)을 나타내는 상태(이하 "1-상태"라 한다)로 만들 수 있다.
런타임 배드 블락을 발생시키는 이레이즈 페일은, 이레이즈 동작 동안, 적어도 하나의 비트라인에 접속된 적어도 하나의 셀이 1-상태로 변경되지 않고 0을 나타내는 상태(이하 "0-상태"라 한다)로 계속 남아 있는 것을 의미한다. 이러한 셀은 이레이즈 페일을 유발시키는 배드 셀일 수 있다.
예컨대, 하나의 블락이 64개의 페이지들을 포함하고 첫 번째 비트라인에 접속된 64개의 메모리 셀들 각각의 상태가 이레이즈 동작에 의하여 1-상태로 변경될 때 액세스 회로(27)의 상태 데이터의 첫 번째 비트 값은 0에서 1로 변경된다.
그러나, 여섯 번째 비트라인에 접속된 64개의 메모리 셀들 중에서 적어도 하 나의 상태가 이레이즈 동작에 의하여 1-상태로 변경되지 않을 때, 액세스 회로(27)의 상태 데이터의 여섯 번째 비트 값(A)은 0을 그대로 유지한다.
즉, 여섯 번째 비트라인에 접속된 64개의 메모리 셀들 중에서 하나의 메모리 셀이 배드 셀인 경우라도 컨트롤러(30)는 상태 데이터의 여섯 번째 비트 값(A)에 따라 여섯 번째 비트라인에 접속된 모든 메모리 셀들 각각의 어드레스를 스페어 영역의 하나의 비트라인에 접속된 모든 메모리 셀 각각의 어드레스로 리매핑할 수 있다.
본 발명의 실시 예에 따른 컨트롤러(30)는 이레이즈 동작의 수행 결과로서 액세스 회로(27)에 의하여 생성된 상태 데이터로부터 배드 셀의 위치를 정확하게 검출하여 검출된 셀의 어드레스를 스페어 영역의 셀의 어드레스로 리매핑할 수 있다. 리매핑 동작은 도 6을 참조하여 설명될 것이다.
도 2에 도시된 바와 같이, 여섯 번째 비트라인을 제외한 메인 영역에 구현된 모든 비트라인들 각각에 접속된 각각의 메모리 셀은 이레이즈 동작에 의하여 1-상태를 나타낼 수 있도록 이레이즈되었다. 예컨대, 이레이즈 동작시 각 비트 라인은 액세스 회로(27)에 의하여 플로팅 상태로 될 수 있다.
계속하여 도 2를 참조하여 프로그램 동작에 따른 상태 데이터를 설명하면 다음과 같다. 프로그램 동작이 시작되기 전에 액세스 회로(27)의 상태 데이터를 구성하는 각 비트 값은 0으로 설정된다고 가정한다.
프로그램 동작 동안 액세스 회로(27)는 페이지 단위로 각 페이지(23-1~23-n)에 포함된 다수의 메모리 셀들 중에서 0을 프로그램하고자 하는 적어도 하나의 메 모리 셀의 상태만을 0-상태로 만들수 있다.
런타임 배드 블락을 발생시키는 프로그램 페일은, 프로그램 동작 동안, 0을 프로그램하고자 하는 메모리 셀의 상태가 0-상태로 변경되지 않고 1-상태로 계속 남아 있는 것을 의미한다.
예컨대, 첫 번째 페이지(23-1)를 구성하는 다수의 메모리 셀들 모두를 0으로 프로그램할 때 여섯 번째 비트라인에 접속된 메모리 셀을 제외한 모든 메모리 셀들 각각이 0으로 프로그램되면 상태 데이터의 각 비트 값은 1로 설정된다.
즉, 여섯 번째 비트라인에 접속된 메모리 셀이 프로그램 페일을 유발시키는 배드 셀인 경우 상태 데이터의 여섯 번째 비트 값(A)은 0이다. 따라서 프로그램 페일 시에 컨트롤러(30)는 액세스 회로(27)로부터 출력된 상태 데이터를 해석하고 해석 결과에 따라 메인 영역의 여섯 번째 비트라인에 접속된 메모리 셀의 어드레스를 스페어 영역의 메모리 셀의 어드레스로 리매핑할 수 있다.
본 발명의 실시 예에 따른 컨트롤러(30)는 프로그램 동작의 수행 결과로서 액세스 회로(27)에 의하여 생성된 상태 데이터로부터 배드 셀의 위치를 정확하게 검출하여 검출된 셀의 어드레스를 스페어 영역의 셀의 어드레스로 리매핑할 수 있다. 리매핑 동작은 도 6을 참조하여 설명될 것이다.
도 2에 도시된 바와 같이, 여섯 번째 비트라인에 접속된 메모리 셀을 제외한 메인 영역에 구현된 모든 비트라인들 각각에 접속된 각각의 메모리 셀은 프로그램 동작에 의하여 프로그램되었다.
컨트롤러(30)는 상태 체크 명령을 발생하기 위한 프로세싱 유닛(31)과 상기 상태 체크 명령에 응답하여 액세스 회로(27)로부터 상태 데이터를 리드하여 리드된 상태 데이터로부터 배드 셀의 위치를 검출하기 위한 알고리즘을 수행할 수 있는 기능 블럭, 예컨대 FTL(Flash Translation Layer; 33)을 포함할 수 있다. 또한, 상기 기능 블럭, 예컨대 FTL(33)은 프로세싱 유닛(31)의 제어 하에 검출된 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑할 수 있다.
도 3은 이레이즈/프로그램 페일 시 페이지 버퍼에서 생성된 상태 데이터의 다른 실시 예를 나타낸다.
도 3에 도시된 바와 같이 이레이즈 동작/프로그램 동작이 성공적으로 수행된 때 상태 데이터의 각 비트 값이 1에서 0으로 변경된다고 가정하면, 메인 영역의 10번째 비트라인에 접속된 적어도 하나의 메모리 셀이 이레이즈 페일 및/또는 프로그램 페일을 유발시키는 배드 셀임을 액세스 회로(27)에 저장된 상태 데이터로부터 알 수 있다.
이에 따라 컨트롤러(30)는 상태 데이터에 기초하여 10번째 비트라인에 접속된 적어도 하나의 메모리 셀의 어드레스를 스페어 영역의 메모리 셀의 어드레스로 리매핑한다. 따라서 10번째 비트라인에 접속된 적어도 하나의 메모리 셀을 액세스하기 위한 어드레스가 외부로부터 입력될 때, 컨트롤러(30)는 리매핑된 스페어 영역의 메모리 셀의 어드레스를 메모리 장치(20)로 출력할 수 있다.
도 4는 본 발명의 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이고, 도 6은 본 발명의 실시 예에 따른 배드 셀 리매핑 방법을 설명하기 위한 도면이다.
도 1~5, 및 도 6을 참조하여 프로그램 페일을 유발시키는 메인 영역의 배드 셀을 동일한 페이지 내에서 스페어 영역의 스페어 셀로 교체하는 방법을 설명하면 다음과 같다.
컨트롤러(30)는 프로그램 명령을 메모리 장치(20)로 출력하고(S10), 어드레스(예컨대, 로우 어드레스와 컬럼 어드레스를 포함)와 프로그램 데이터(예컨대, 페이지 데이터)를 메모리 장치(20)로 출력할 수 있다(S20).
액세스 회로(27)는 상기 어드레스에 의하여 지정된 페이지(예컨대, 23-1)로 프로그램 데이터를 프로그램할 수 있다. 예컨대, 0을 프로그램할 경우 액세스 회로 (27)는 0이 프로그램될 메모리 셀의 상태를 1-상태에서 0-상태로 변경하고 프로그램이 성공한 경우 상태 데이터의 해당 비트를 1로 설정한다. 그러나, 1을 프로그램할 경우 액세스 회로(27)는 1이 프로그램될 메모리 셀을 금지 상태(inhabit state)로 만든다. 이 경우 액세스 회로(27)는 프로그램 데이터(예컨대, 페이지 데이터)에 따라 0V~1.2V의 범위를 갖는 프로그램 전압을 해당 비트라인으로 공급하고 1.8V~2.6V의 범위를 갖는 프로그램 금지 전압을 해당 비트라인으로 공급할 수 있다.
한 페이지(예컨대, 23-1)를 구성하는 메인 영역의 여섯 번째 비트라인에 접속된 메모리 셀을 제외한 모든 메모리 셀들 각각이 정상 셀일 때 프로그램 동작이 종료되면 도 2에 도시된 바와 같이 액세스 회로(27)는 상태 데이터의 여섯 번째 비트 값을 제외한 각 비트 값을 1로 설정할 수 있다.
즉, 프로그램 페일을 유발시키는 여섯 번째 비트라인에 접속된 메모리 셀의 반복적인 프로그램 동작(예컨대, 검증 읽기 동작(verify read operation))에도 불구하고 1-상태에서 0-상태로 변경되지 않으므로 상기 여섯 번째 셀, 즉 배드 셀을 나타내는 상태 데이터의 여섯 번째 비트 값은 0에서 1로 변경되지 않는다.
프로그램 동작이 종료되면 액세스 회로(27)는 상태 데이터를 완성한다. 메모리 장치(20)는 컨트롤러(30)로부터 출력된 상태 체크 명령에 응답하여 프로그램 상태를 체크하고 프로그램 페일 여부를 지시하는 지시 신호를 컨트롤러(30)로 전송한다.
프로그램이 성공인 경우, 프로그램 동작은 종료된다. 그러나, 프로그램이 페일인 경우 컨트롤러(30)는 메모리 장치(20)로부터 출력된 상기 지시 신호에 응답하여 액세스 회로(27)로 상태 데이터 전송 명령을 메모리 장치(20)로 전송한다.
컨트롤러(30)는 메모리 장치(20)의 액세스 회로(27)로부터 전송된 상태 데이터로부터 배드 셀의 위치를 계산할 수 있다(S50). 예컨대, 컨트롤러(30)는 상태 데이터에 포함된 0(도 2의 경우) 또는 1(도 3의 경우)의 위치로부터 배드 셀의 위치를 정확하게 검출할 수 있다. 실시 예에 따라 컨트롤러(30)는 도 5에 도시된 바와 같이 ECC 알고리즘을 이용하여 배드 셀의 위치를 계산할 수 있다(S50').
컨트롤러(30)의 FTL(33)은 계산된 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑할 수 있다(S70). 상기 배드 셀과 상기 스페어 셀은 동일한 워드라인에 접속될 수 있다.
도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 FTL(33)은 다수의 배드 셀들을 포함하는 런타임 배드 블락을 새로운 블락으로 대체하지 않고 메인 영역 (MAIN REGION)에 구현된 다수의 배드 셀들 각각을 어드레스 리매핑을 통하여 동일한 페이지(PAGE) 내에 존재하는 스페어 영역(SPARE REGION)에 구현된 다수의 스페어 셀들 각각으로 대체시킬 수 있으므로 메모리 시스템(10)의 수명을 연장시킬 수 있는 효과를 갖는다.
이레이즈 페일을 유발시키는 메인 영역의 배드 셀을 동일한 페이지 내에서 스페어 영역의 스페어 셀로 교체하는 방법은 도 1~도 4, 및 도 6을 참조하여 설명한 프로그램 페일을 유발시키는 메인 영역의 배드 셀을 동일한 페이지 내에서 스페어 영역의 스페어 셀로 교체하는 방법과 실질적으로 동일 또는 유사하므로 이에 대한 상세한 설명은 생략한다.
도 5는 본 발명의 다른 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이다. 컨트롤러(30)는 프로그램 페일이 발생한 페이지를 리드하고 (S50'), 에러 정정 코드(ECC) 알고리즘을 이용하여 배드 셀 또는 페일 비트 위치를 검출(또는 계산)할 수 있다(S60').
예컨대, 프로그램 페일인 발생한 경우(S40) 컨트롤러(30)는 프로그램 페일이 발생한 페이지를 리드하기 위한 리드 명령을 메모리 장치(20)로 전송한다. 따라서 메모리 장치(20)가 상기 리드 명령에 따라 프로그램 페일이 발생한 페이지를 컨트롤러(30)로 전송하면 컨트롤러(30)는 ECC 알고리즘을 이용하여 베드 셀 또는 페일 비트의 위치를 검출하고 검출된 배드 셀의 위치를 동일한 페이지 내의 스페어 영역의 스페어 셀의 위치로 리매핑할 수 있다(S70)
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다. 도 7에 도시된 바와 같이 컨트롤러(30)에 의하여 배드 셀의 어드레스가 스페어 셀의 어드레스로 리매핑된 후, 컨트롤러(30)의 버퍼에 저장된 프로그램 데이터는 액세스 회로(27), 예컨대 페이지 버퍼(27)로 전송되고 페이지 버퍼 (27)에 저장된 프로그램 데이터 중에서 각 배드 셀에 저장될 각 데이터는 동일한 페이지 내의 스페어 영역의 각 스페어 셀에 저장된다.
도 8은 본 발명의 또 다른 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이다.
도 1~도 8을 참조하면, 컨트롤러(30)는 메모리 장치(20)로 리드 명령을 전송한 회수를 컨트롤러(30)의 내부 또는 메모리 장치(20)의 특정한 메모리 영역에 기록할 수 있다. 예컨대, 상기 특정한 영역은 메인 영역 또는 스페어 영역에 형성될 수 있다.
메모리 장치(20)는 상기 리드 명령에 따라 리드 동작을 수행할 수 있다 (S110). 상기 리드 동작에 따라 메모리 어레이(21)의 페이지로부터 리드된 페이지 데이터는 액세스 회로(27)에 의하여 감지 증폭될 수 있다.
컨트롤러(30)는, 상기 리드 명령에 따라 메모리 장치(20)로부터 전송된 페이지 데이터로부터 리드 에러(또는 비트)를 유발시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 상기 특정한 메모리 영역에 기록할 수 있다.
메모리 장치(20)로 리드 명령을 전송한 회수를 기록하는 단계는 S110단계 이전에 수행될 수도 있고, 상기 리드 에러 검출 회수를 기록하는 단계와 함께 수행될 수도 있다(S130).
컨트롤러(30)는 리드 명령을 전송한 회수와 기준 전송 회수(THR1)을 비교하고(S140), 리드 명령을 전송한 회수가 기준 전송 회수(THR1)보다 클 때 베드 셀 관리 방법은 종료된다.
그러나, 상기 리드 명령을 전송한 회수가 상기 기준 전송 회수(THR1)보다 작을 때, 검출된 배드 셀에 대한 리드 에러 검출 회수와 기준 에러 검출 회수(THR2)를 비교하고(S150), 상기 검출된 배드 셀에 대한 상기 리드 에러 검출 회수가 상기 기준 에러 검출 회수(THR2)보다 작을 때 베드 셀 관리 방법은 종료된다.
그러나, 상기 검출된 배드 셀에 대한 상기 리드 에러 검출 회수가 상기 기준 에러 검출 회수(THR2)보다 클 때, 즉 컨트롤러(30)는 상기 리드 명령을 전송한 회수와 리드 에러 검출 회수에 기초하여 검출된 배드 셀의 어드레스를 동일한 페이지 내의 스페어 셀의 어드레스로 리매핑할 수 있다.
예컨대, 프로세싱 유닛(31)은 리드 명령을 발생하고, FTL(33)은 메모리 장치 (20)로 전송된 리드 명령의 회수를 기록하고 상기 리드 명령에 따라 메모리 장치(20)로부터 리드된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하고 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 동일한 페이지 내의 스페어 셀의 어드레스로 리매핑할 수 있다.
예컨대, 특성 셀에 대한 리드 동작이 반복적으로 수행됨에 따라 특성 셀에서 리드 에러 발생 회수가 기준 에러 검출 회수(THR2)보다 큰 경우 컨트롤러(30)는 상 기 특성 셀을 배드 셀로 간주하여 상기 특성 셀의 어드레스를 동일 페이지 내에 구현된 스페어 셀의 어드레스로 리매핑할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템의 블락도를 나타낸다. 도 9를 참조하면 메모리 시스템(100)은 메모리 장치(20), 컨트롤러(30), 및 주변 장치(110)를 포함할 수 있다.
본 실시 예에 따른 메모리 시스템(100)은 컴퓨터, 메모리 카드, 스마트 카드, PMPs(portable multimedia players), PDAs(personal digital assitants), MP3, SSD (solid state disc/drive), 이동 전화기(cellular phone), 스마트폰 (smartphone), 디지털 스틸 카메라(digital still camera), 메모리 스틱, 켐코더, 디지털 TV, 또는 IPTV일 수 있다.
주변 장치(110)는 COMS 이미지 센서와 같은 카메라 모듈로 구현될 수 있다. 이 경우 상기 카메라 모듈은 광학 신호를 전기 신호로 변환하고 변환된 전기 신호를 컨트롤러(30)의 제어 하에 메모리 장치(20)에 저장할 수 있다.
또한, 메모리 시스템(100)은 적어도 하나의 인터페이스(120 또는 130)을 포함할 수 있다. 제1인터페이스(120)는 컨트롤러(30)의 제어 하에 메모리 장치(20)로 외부로부터 입력된 데이터를 전송하거나 메모리 장치(20)로부터 출력된 데이터를 상기 외부로 출력하기 위한 입출력 장치일 수 있다.
제2인터페이스(130)는 컨트롤러(30)의 제어 하에 무선으로 데이터를 주고받기 위한 무선 인터페이스 모듈일 수 있다. 따라서 제2인터페이스(130)는 외부로부터 전송된 무선 데이터를 수신하고 제2인터페이스(130)에 구현된 프로토콜에 따라 수신된 무선 데이터를 변환하고 변환된 데이터를 컨트롤러(30)의 제어 하에 메모리 장치(20) 또는 제1인터페이스(130)로 전송할 수 있다.
또한, 제2인터페이스(130)는 컨트롤러(30)의 제어 하에 메모리 장치(20), 주변 장치(110), 또는 제1인터페이스(130)로부터 출력된 데이터를 제2인터페이스 (130)에 구현된 프로토콜에 따라 무선 데이터로 변환하고 변환된 무선 데이터를 외부로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 블락도를 나타낸다.
도 2는 이레이즈/프로그램 페일 시 페이지 버퍼에서 생성된 상태 데이터의 일 실시 예를 나타낸다.
도 3은 이레이즈/프로그램 페일 시 페이지 버퍼에서 생성된 상태 데이터의 다른 실시 예를 나타낸다.
도 4는 본 발명의 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이다.
도 5는 본 발명의 다른 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이다.
도 6은 본 발명의 실시 예에 따른 배드 셀 리맵핑 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 베드 셀 관리 방법을 설명하기 위한 플로우차트이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템의 블락도를 나타낸다.

Claims (19)

  1. 페이지 버퍼로부터 상태 데이터를 리드하는 단계; 및
    리드된 상태 데이터로부터 배드 셀(bad cell)의 위치를 검출하는 단계를 포함하는 컨트롤러의 배드 셀 관리 방법.
  2. 제1항에 있어서,
    상기 상태 데이터는 프로그램 동작, 이레이즈 동작, 또는 리드 동작의 수행 결과에 따라 생성된 데이터인 컨트롤러의 배드 셀 관리 방법.
  3. 제1항에 있어서, 상기 컨트롤러의 배드 셀 관리 방법은,
    상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑(remapping)하는 단계를 더 포함하는 컨트롤러의 배드 셀 관리 방법.
  4. 제3항에 있어서, 상기 배드 셀과 상기 스페어 셀은 동일한 페이지 내에 존재하는 컨트롤러의 배드 셀 관리 방법.
  5. 제1항에 있어서, 상기 배드 셀은 프로그램 페일, 이레이즈 페일, 또는 리드 페일을 발생시키는 셀인 컨트롤러의 배드 셀 관리 방법.
  6. 제1항에 있어서, 상기 배드 셀의 위치를 검출하는 단계는 ECC 알고리즘을 이용하여 검출하는 컨트롤러의 배드 셀 관리 방법.
  7. 상태 체크 명령을 발생하기 위한 프로세싱 유닛; 및
    상기 상태 체크 명령에 응답하여 메모리 장치의 페이지 버퍼로부터 상태 데이터를 리드하고 리드된 상태 데이터로부터 배드 셀의 위치를 검출하기 위한 FTL (Flash Translation Layer)을 포함하는 컨트롤러.
  8. 제7항에 있어서, 상기 FTL은,
    상기 배드 셀의 어드레스를 동일한 페이지 내의 스페어 셀의 어드레스로 더 리매핑(remapping)하는 컨트롤러.
  9. 메모리 장치로 리드 명령을 전송한 회수를 기록하는 단계;
    상기 리드 명령에 따라 상기 메모리 장치로부터 전송된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하는 단계; 및
    상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하는 단계를 포함하는 컨트롤러의 배드 셀 관리 방법.
  10. 제9항에 있어서, 상기 리매핑하는 단계는,
    상기 배드 셀의 어드레스를 동일한 페이지 내에 구현된 상기 스페어 셀의 어드레스로 리매핑하는 컨트롤러의 배드 셀 관리 방법.
  11. 리드 명령을 발생하기 위한 프로세싱 유닛; 및
    메모리 장치로 리드 명령을 전송한 회수를 기록하고, 상기 리드 명령에 따라 상기 메모리 장치로부터 리드된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하고, 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하기 위한 FTL(Flash Translation Layer)을 포함하는 컨트롤러.
  12. 다수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이와 상기 다수의 비휘발성 메모리 셀들을 액세스할 수 있는 페이지 버퍼를 포함하는 메모리 장치, 및 상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템에서 상기 컨트롤러의 배드 셀 관리 방법에 있어서,
    상기 페이지 버퍼를 이용하여, 상기 컨트롤러로부터 출력된 프로그램 데이터를 상기 다수의 메모리 셀들에 프로그램하기 위한 프로그램 동작을 수행하는 단계;
    상기 페이지 버퍼를 이용하여, 상기 프로그램 동작의 수행 결과에 따른 상태 데이터를 생성하는 단계; 및
    상기 컨트롤러를 이용하여, 상기 페이지 버퍼로부터 리드된 상태 데이터로부터 적어도 하나의 배드 셀의 위치를 검출하는 단계를 포함하는 컨트롤러의 배드 셀 관리 방법.
  13. 제12항에 있어서, 상기 컨트롤러의 배드 셀 관리 방법은,
    상기 컨트롤러를 이용하여, 상기 적어도 하나의 배드 셀의 어드레스를 적어도 하나의 스페어 셀의 어드레스로 리매핑하는 단계를 포함하는 컨트롤러의 배드 셀 관리 방법.
  14. 제13항에 있어서, 상기 적어도 하나의 배드 셀과 상기 적어도 하나의 스페어 셀은 동일한 페이지 내에 구현된 컨트롤러의 배드 셀 관리 방법.
  15. 다수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이와 상기 다수의 비휘발성 메모리 셀들을 액세스하기 위한 페이지 버퍼를 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하며,
    상기 페이지 버퍼는 상기 컨트롤러로부터 출력된 라이트 데이터를 상기 다수의 메모리 셀들에 라이트하는 라이트 동작을 수행하고 상기 라이트 동작의 수행 결과에 따른 상태 데이터를 생성하고,
    상기 컨트롤러는 상기 페이지 버퍼로부터 리드된 상태 데이터로부터 적어도 하나의 배드 셀의 위치를 검출하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는 상기 검출 결과에 따라 상기 적어도 하나의 배드 셀의 어드레스를 적어도 하나의 스페어 셀의 어드레스로 리매핑하는 메모리 시스템.
  17. 제16항에 있어서, 상기 적어도 하나의 배드 셀과 상기 적어도 하나의 스페어 셀은 동일한 워드라인에 접속된 메모리 시스템.
  18. 다수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이와 상기 다수의 비휘발성 메모리 셀들을 액세스하기 위한 페이지 버퍼를 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 메모리 장치로 리드 명령을 전송한 회수를 기록하고, 상기 리드 명령에 따라 상기 메모리 장치의 상기 페이지 버퍼로부터 전송된 페이지 데이터로부터 리드 에러를 발생시키는 배드 셀을 검출하고, 검출된 배드 셀에 대한 리드 에러 검출 회수를 기록하고, 상기 리드 명령을 전송한 회수와 상기 리드 에러 검출 회수에 기초하여 상기 배드 셀의 어드레스를 스페어 셀의 어드레스로 리매핑하는 메모리 시스템.
  19. 제18항에 있어서, 상기 배드 셀과 상기 스페어 셀은 동일한 워드라인에 접속된 메모리 시스템.
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