TW201324512A - 用於非揮發性儲存之部份程式化區塊之讀取補償 - Google Patents

用於非揮發性儲存之部份程式化區塊之讀取補償 Download PDF

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Abstract

本發明提供用於非揮發性儲存之部份程式化區塊之讀取補償。在部份程式化區塊中，臨限電壓分佈可相對於其最後位置而向下偏移。在接收一請求以讀取儲存於一區塊中之一頁之後，可判定該區塊是否被部份程式化。若是，則當讀取該請求之頁時，可以進行一適當的補償。此補償可對該區塊中之非揮發性儲存元件(或頁)尚未被程式化進行補償。該補償量可基於由稍後程式化其他頁而對所請求之頁引起之干擾量。該補償可對由於稍後程式化其他頁而發生之所請求之頁之臨限電壓分佈之偏移進行補償。

Description

用於非揮發性儲存之部份程式化區塊之讀取補償
本發明係關於用於非揮發性記憶體之技術。
半導體記憶體在各種電子裝置中之使用變得越來越受歡迎。例如，非揮發性半導體記憶體係用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體係在最受歡迎之非揮發性半導體記憶體中。與傳統全功能EEPROM相比，運用快閃記憶體(亦為一EEPROM之類型)，可在一個步驟中擦除整個記憶體陣列之內容或該記憶體之一部份之內容。儲存元件之陣列可被分成大量儲存元件區塊。
傳統EEPROM及快閃記憶體兩者利用一浮動閘極，該浮動閘極定位於一半導體基板中之一通道區域上方且與該通道區域絕緣。該浮動閘極係定位於源極區域與汲極區域之間。一控制閘極係定位於該浮動閘極上且與該浮動閘極絕緣。因此形成之電晶體之臨限電壓(Vth)受控於保在浮動閘極上之電荷量。即，在電晶體接通以允許在其源極與汲極之間傳導之前必須施加至控制閘極之最小電荷量受控於浮動閘極上之電荷位準。
一些EEPROM及快閃記憶體裝置具有擁有一浮動閘極之用於儲存兩個範圍之電荷之一儲存元件或胞，且因此，該儲存元件可在兩個狀態(例如，一經擦除狀態及一經程式 化狀態)之間程式化/擦除。此一快閃記憶體裝置有時被稱為二進制快閃記憶體裝置，此係因為各儲存元件可儲存一個位元之資料。
一多狀態(亦稱為多位階)快閃記憶體裝置係藉由識別多個相異容許/有效程式化臨限電壓範圍而實施。各相異臨限電壓範圍對應於在記憶體裝置中編碼之成組之資料位元之一預定值。例如，當各儲存元件可置於對應於四個離線臨限電壓範圍之四個離散電荷帶之一者中時，該儲存元件可儲存兩個位元之資料。
通常，在一程式化操作期間施加至控制閘極之一程式電壓Vpgm被施加作為隨著時間增加量值之一系列脈衝。該程式電壓可施加至一所選擇字線。在一種可能方法中，該等脈衝之量值隨著各連續脈衝而增加達一預定步長(例如，0.2 V至0.4 V)。Vpgm可被施加至快閃記憶體元件之控制閘極。在程式脈衝之間之週期中，實施驗證操作。即，在連續程式脈衝之間讀取被並列程式化之一群組儲存元件之各儲存元件之程式化位準以判定其是否等於或大於程式化該儲存元件之一驗證位準。對於多狀態記憶體元件陣列，可對一元件之各狀態執行一驗證步驟以判定該元件是否以達到其資料相關聯之驗證位準。例如，能將依四個狀態儲存資料之一多狀態記憶體元件可能需要執行用於三個比較點之驗證操作。
此外，當程式化一EEPROM或快閃記憶體裝置(諸如，一NAND串中之一NAND快閃記憶體裝置)時，通常將Vpgm施 加至控制閘極及位元線被接地，使得來自一儲存元件之通道之電子被注入至浮動閘極中。當電子累積在浮動閘極中時，該浮動閘極變成帶負電及該儲存元件之臨限電壓升高使得其被認為處於一經程式化狀態。
然而，隨著記憶體裝置尺寸之縮小，記憶體裝置中之電磁耦合效能變得越來越重要。
本發明提供方法及非揮發性儲存系統以用於讀取非揮發性儲存之部份程式化區塊。注意，該讀取可在一讀取操作或一驗證操作期間發生。
在一些實施方案中，一非揮發性儲存元件區塊依一頁序列被程式化。一頁為一程式化單位。通常，在與一給定字線相關聯之非揮發性儲存元件中之一或多個頁被程式化。在一個時間點處，可部份程式化該區塊。即，並非所有之頁已被程式化。換言之，經指定以儲存某些頁之非揮發性儲存元件尚未被程式化。
在部份程式化區塊中，與該等頁之一些相關聯之儲存元件之臨限電壓分佈可低於其等最後位置。此偏移之一可能原因在於：當稍後程式化其他頁時，與先前程式化之頁相關聯之儲存元件之臨限電壓分佈可向上偏移。因此，若一部份程式化區塊待讀取，則與該等頁之一些相關聯之儲存元件之臨限電壓分佈可不同於針對一完全程式化區塊所預期之臨限電壓分佈。此可在讀取操作期間引起偵測邊限之損失。根據本文所揭示之實施例，對於部份程式化區塊提 供讀取補償。該補償可對由於稍後程式化其他頁而發生之目標頁之臨限電壓分佈之偏移進行補償。
在接收一請求以讀取儲存於一區塊中之一頁之後，可判定出該區塊是否被部份程式化。若該區塊被部份程式化，則可在讀取該所請求(或目標)頁時進行補償。此補償可對該區塊中之非揮發性儲存元件尚未被程式化進行補償。該補償量可基於由稍後程式化其他頁而對所請求之頁所引起之干擾量。
在一實施例中，判定依序列接在所請求之頁之後之某些頁是否已被程式化。例如，若目標非揮發性儲存元件附近之非揮發性儲存元件尚未被程式化，則可在讀取該等目標非揮發性儲存元件時補償讀取位準。作為一實例，若與一鄰近字線相關聯之非揮發性儲存元件尚未被程式化，則可使用讀取位準補償。
在一實施例中，在一給定字線上之每一其他非揮發性儲存元件中程式化一頁。例如，用一頁程式化在一給定字線上之與奇數位元線相關聯之非揮發性儲存元件。並且，用另一頁程式化在該字線上之與奇數位元線相關聯之非揮發性儲存元件。可判定出該字線上之其他頁是否已被寫入。若該字線上之其他頁未被寫入，則可在讀取所請求之頁時調整讀取位準。
用於實施實施例之一合適記憶體系統之一實例使用NAND快閃記憶體結構，其在兩個選擇閘極之間配置多個串聯電晶體。該等串聯電晶體及該等選擇閘極被稱為 NAND串。圖1A係展示一個NAND串90之一俯視圖。圖1B係NAND串之一等效電路。所描繪之NAND串包含串聯之且夾置於一第一選擇閘極120與一第二選擇閘極122之間之四個電晶體100、102、104及106。選擇閘極120將NAND串連接至位元線126。選擇閘極122將NAND串連接至源極線128。藉由將適當電壓分別施加至控制閘極120CG及122CG而控制選擇閘極120及122。
電晶體100、102、104及106之各者具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包含控制閘極102CG及浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及一浮動閘極106FG。控制閘極100CG、102CG、104CG及106CG分別連接至字線WL3、WL2、WL1及WL0。在一實施例中，電晶體100、102、104及106各者係儲存元件。在一其他實施例中，記憶體胞可包含多個電晶體或可係不同於所描繪之記憶體胞。選擇閘極120及122分別連接至汲極側選擇線SGD及源極側選擇線SGS。
圖2提供上文所描述之NAND串之一橫截面圖。NAND串之電晶體係形成於p井區域140中。該p井區域繼而可在一p型基板144之一n井區域142中。各電晶體包含由一控制閘極(100CG、102CG、104CG及106CG)及一浮動閘極(100FG、102FG、104FG及106FG)組成之一堆疊閘極結構。浮動閘極係形成於氧化物或其他介電薄膜之頂部上之 p井之表面上。控制閘極係在浮動閘極上方，其中一多晶矽間介電層使控制閘極與浮動閘極分離。記憶體胞(100、102、104及106)之控制閘極形成字線。在鄰近記憶體胞之間共用N+摻雜層130、132、134、136及138，藉此該等記憶體胞彼此串聯連接以形成一NAND串。此等N+摻雜層形成該等記憶體胞之各者之源極及汲極。例如，N+摻雜層130充當電晶體122之汲極及電晶體106之源極，N+摻雜層132充當電晶體106之汲極及電晶體104之源極，N+摻雜層134充當電晶體104之汲極及電晶體102之源極，N+摻雜層136充當電晶體102之汲極及電晶體100之源極，N+摻雜層138充當電晶體100之汲極及電晶體120之源極。N+摻雜層125連接至NAND串之位元線126，而N+摻雜層128連接至多個NAND串之一共同源極線。一些NAND串將包含8個、16個、32個、64個或更多個記憶體胞。各記憶體胞可依一或多個位元儲存以類比或數位形式表示之資料。
除使用NAND快閃記憶體外，亦可使用其他類型之非揮發性記憶體。
圖3係描繪三個NAND串之一電路圖。使用一NAND結構之一快閃記憶體系統之一典型架構包含多個NAND串。例如，以具有更多個NAND串之一記憶體陣列展示三個NAND串320、340及360。該等NAND串之各者包含兩個選擇閘極及四個儲存元件。儘管為簡潔繪示四個儲存元件，然而現代NAND串可具有(例如)高達32個或64個儲存元件。
例如，NAND串320包含選擇閘極322及327及儲存元件323至326，NAND串340包含選擇閘極342及347及儲存元件343至346，NAND串360包含選擇閘極362及367及儲存元件363至366。各NAND串係藉由其選擇閘極(例如，選擇閘極327、347或367)連接至源極線370。選擇線SGS係用於控制源極側選擇閘極。各種NAND串320、340及360係藉由選擇閘極322、342、362中之汲極側選擇電晶體分別連接至各自位元線321、341及361。此等選擇電晶體受控於一汲極選擇線SGD。在其他實施例中，選擇線並不一定需要在NAND串中通用；即，可提供不同選擇線用於不同NAND串。
字線連接至儲存元件之控制閘極，如下：WL3(儲存元件323、343及363)、WL2(儲存元件324、344及364)、WL1(儲存元件325、345及365)及WL0(儲存元件326、346及366)。各字線連接列中之各儲存元件之控制閘極。或者，可藉由該等字線自身提供控制閘極。
當程式化一快閃儲存元件時，可(例如)經由一相關聯字線將一程式電壓施加至儲存元件之控制電極，並且與該儲存元件相關聯之位元線接地。將來自通道之電子注入至浮動閘極中。當電子累積在浮動閘極中時，該浮動閘極變成帶負電及儲存元件之Vth升高。
圖4繪示一NAND儲存元件(諸如，圖1A及圖1B中所展示之該等NAND儲存元件)陣列400之一實例。一位元線406係沿著各行而耦合至NAND串450之汲極側選擇閘極之汲極端 子426。一源極線404可沿著各列之NAND串連接該等NAND串之源極選擇閘極之所有源極端子428。
該儲存元件陣列被分成大量儲存元件區塊。如同快閃EEPROM系統為常見的，該區塊為擦除單位。即，各區塊包含被一起擦除之最小量之儲存元件。各區塊通常被分成多個頁。一頁為最小的程式化單位。一或多個資料頁通常儲存於一列儲存元件中。例如，一列可包含交錯頁或其可組成一頁。一起讀取或程式化一頁之所有儲存元件。大量頁形成一區塊，例如，少則8頁，高達32頁、64頁128頁或更多頁。在一些實施例中，一列NAND串包括一區塊。
注意，儲存元件可儲存使用者資料及附加項資料。附加項資料通常包含已自使用者資料計算之一錯誤校正碼(ECC)。控制器之一部份(下文所描述)在資料被程式化至陣列中時計算ECC，且亦在自陣列讀取資料時檢查ECC。注意，該等ECC及/或其他附加項資料可儲存於相同於使用者資料之頁中，或儲存於與使用者資料所屬之不同之頁中，或甚至不同區塊中。
在一實施例中，藉由升高p井至一擦除電壓(例如，20伏特)達足夠長時間段及在源極線及位元線為浮動時使一選擇區塊之字線接地而擦除記憶體胞。由於電容耦合，未選擇之字線、位元線、選擇線及共同源極線亦升高至擦除電壓之一顯著分率。一強電場因此被施加至所選擇記憶體胞之穿隧氧化物層，及在浮動閘極之電子被發射至基板側時，通常藉由富勒-諾頓(Fowler-Nordheim)穿隧機制擦除 該等所選擇記憶體胞之資料。當電子自浮動閘極傳移至p井區域時，一所選擇記憶體胞之臨限電壓降低。可對整個記憶體陣列、分離區塊或另一記憶體胞單位執行擦除。
圖5係使用單一列/行解碼器及讀取/寫入電路之一非揮發性記憶體系統之一方塊圖。根據一實施例，一記憶體裝置596具有用於並列讀取及程式化儲存元件之一頁之讀取/寫入電路。記憶體裝置596可包含一或多個記憶體晶粒598。記憶體晶粒598包含一儲存元件二維陣列400、控制電路510及讀取/寫入電路565。在一些實施例中，儲存元件陣列可為三維。記憶體陣列400係藉由字線經由一列解碼器530及藉由位元線經由一行解碼器560而定址。讀取/寫入電路565包含多個感測區塊500且容許並列讀取或程式化一頁之儲存元件。一控制器550可包含於相同於一或多個記憶體晶粒598之記憶體裝置596(例如，一可抽換式儲存卡)中。經由線520在主機與控制器550之間及經由線518在該控制器與一或多個記憶體晶粒598之間傳送命令及資料。然而，注意，控制器550可在記憶體裝置596之外部。
控制電路510與讀取/寫入電路565協作以對記憶體陣列400執行記憶體操作。該控制電路510包含一狀態機512、一晶片上位址解碼器514及一功率控制模組516。狀態機512提供記憶體操作之晶片級控制。晶片上位址解碼器514提供一位址介面以將由主機或一記憶體控制器使用之位址轉換成由解碼器530及560使用之硬體位址。功率控制模組516控制在記憶體操作期間供應至字線及位元線之功率及 電壓。
在一些實施方案中，可組合圖5之組件之一些。在各種設計中，除儲存元件陣列400之外之組件(單獨或組合)之一或多者可視為一管理或控制電路。例如，一或多個管理或控制電路可包含控制電路510、狀態機512、解碼器514/560、功率控制516、感測區塊500、讀取/寫入電路565、控制器550等等之任一者或其之組合。
在另一實施例中，一非揮發性記憶體系統使用雙列/行解碼器及讀取/寫入電路。藉由各種周邊電路存取至記憶體陣列400係在該陣列之相對側上以一對稱方式而實施。
圖6係描繪一感測區塊之一實施例之一方塊圖。一個別感測區塊500被劃分成一核心部份(稱為一感測模組580)及一共同部份590。在一實施例中，有用於各位元線之一分離感測模組580及用於一組多個感測模組580之一共同部份590。在一實例中，一感測區塊包含一個共同部份590及八個感測模組580。一群組中之感測模組之各者經由一資料匯流排572而與相關聯共同部份通信。
感測模組580包括判定一經連接之位元線中之一傳導電流是否高於或低於一預定臨限位準之感測電路570。感測模組580亦包含用於設定經連接之位元線上之一電壓條件之一位元線鎖存器582。例如，於位元線鎖存器582中鎖存之一預定狀態將導致經連接之位元線被拉至指定程式禁止(例如，1.5 V至3 V)之一狀態。
共同部份590包括一處理器592、一組資料鎖存器594及 耦合於該組資料鎖存器594與資料匯流排520之間之一I/O介面596。處理器592執行計算。例如，處理器592之功能之一者在於判定儲存於經感測之儲存元件中之資料且將該經判定之資料儲存於該組資料鎖存器中。該組資料鎖存器594係用於儲存在一讀取操作期間由處理器592判定之資料位元。亦可使用該組資料鎖存器594以儲存在一程式化操作期間自資料匯流排520匯入之資料位元。該等所匯入之資料位元表示意謂待程式化至記憶體中之寫入資料。I/O介面596提供資料鎖存器594與資料匯流排520之間之一介面。
在讀取或其他感測器件，一狀態機512控制將不同控制閘極電壓供應至經定址之儲存元件。隨著狀態機步進遍及對應於由記憶體支援之各種記憶體狀態之各種控制閘極電壓時，感測模組580可在此等電壓之一者處跳閘及一輸出將經由匯流排572自感測模組580提供至處理器592。此時，處理器592藉由考慮感測模組之跳閘事件及關於來自狀態機之經由輸入線593之施加控制閘極電壓之資訊而判定所得記憶體狀態。處理器592接著計算該記憶體狀態之一二進位編碼且將所得資料儲存至資料鎖存器594中。在核心部份之另一實施例中，位元線鎖存器582充當用於鎖存感測模組580之輸出之一鎖存器及充當如上文所描述之一位元線鎖存器兩者。
在程式化或驗證期間，將來自資料匯流排520之待程式化之資料儲存於該組資料鎖存器594中。在狀態機之控制 下，程式化操作包括施加至經定址之儲存元件之控制閘極之一系列程式化電壓脈衝。各程式脈衝隨後接著一讀回(驗證)以判定儲存元件是否已被程式化成所要記憶體狀態。處理器592相對於所要記憶體狀態監測讀回之記憶體狀態。當兩個狀態一致時，處理器592設定位元線鎖存器582以便將位元線拉至指定程式禁止之一狀態。此禁止耦合至位元線之儲存元件進行進一步程式化，即使程式脈衝出現在其控制閘極上。在其他實施例中，在驗證程序期間，處理器最初載入位元線鎖存器582及感測電路將其設定為一禁止值。
資料鎖存器區塊594包含對應於感測模組之一資料鎖存器堆疊。在一實施例中，每個感測模組580有三個資料鎖存器。該等資料鎖存器可被實施為一移位暫存器使得將儲存於其內之並列資料轉換成用於資料匯流排520之串列資料，且反之亦然。對應於m個儲存元件之讀取/寫入區塊之所有資料鎖存器可被鏈結在一起以形成一區塊移位暫存器，使得可藉由串列傳送而輸入或輸出一資料區塊。特定言之，讀取/寫入模組庫經調適使得其之資料鎖存器組之各者將資料依序移位至資料匯流排中或移位出資料匯流排，如同其等為整個讀取/寫入區塊之一移位暫存器之部份。
圖7A描繪一種四狀態記憶體裝置之臨限電壓分佈之一實例組，其中各儲存元件儲存兩個位元之資料。一第一臨限電壓(Vth)分佈700經提供用於經擦除(E狀態)儲存元件。三 個Vth分佈702、704及706分別表示經程式化狀態A、B及C。在一實施例中，E狀態中之臨限電壓為負以及A、B及C分佈中之臨限電壓為正。然而，E狀態中之臨限分佈之所有或一部份可為正。A狀態之臨限分佈之所有或一部份亦可為負(同樣用於其他資料狀態)。
亦提供三個讀取參考電壓Vra、Vrb及Vrc用於自儲存元件讀取資料。藉由測試一給定儲存元件之臨限電壓是否高於或低於Vra、Vrb及Vrc，該系統可判定儲存元件所處之狀態(例如，程式化條件)。
此外，提供三個驗證參考電壓Vva、Vvb及Vvc。當將儲存元件程式化成A狀態、B狀態或C狀態時，該系統將測試該等儲存元件是否分別具有大於或等於Vva、Vvb及Vvc之一臨限電壓。
在一實施例中，儲存元件可自E狀態直接程式化至狀態A、B或C之任意者，被稱為全序列程式化。例如，可首先擦除一群集儲存元件使得總體中之所有儲存元件皆處於E狀態。諸如圖8A中所描繪之一系列程式脈衝將接著用於將儲存元件直接程式化至狀態A、B或C。儘管一些儲存元件已自E狀態程式化至A狀態，然而其他儲存元件亦可自E狀態程式化至B狀態及/或自E狀態程式化至C狀態。
圖7B繪示一種二遍次程式化技術之一第一遍次。在此實例中，一多狀態儲存元件儲存用於兩個不同頁之資料：一下頁及一上頁。藉由重複來自圖7A之臨限電壓分佈700、702、704及706描繪四個狀態。此等狀態及其等表示之位 元為：E狀態(11)、A狀態(01)、B狀態(00)及C狀態(10)。對於E狀態，兩個頁儲存「1」。對於A狀態，下頁儲存「1」及上頁儲存「0」。對於B狀態，兩個頁儲存「0」。對於C狀態，下頁儲存「0」及上頁儲存「1」。注意，儘管特定位元型様已指派給該等狀態之各者，然而亦可指派不同位元型様。
在第一程式化遍次中，對於一所選擇字線WLn程式化下頁。若下頁係用以保持資料1，則儲存元件狀態保持為狀態E(分佈700)。若資料待程式化為0，則WLn上之儲存元件之臨限電壓升高使得儲存元件被程式化為一中間(LM或中下)狀態(分佈705)。
圖7C繪示圖7B之二遍次程式化技術之一第二遍次。A狀態儲存元件自E狀態分佈700程式化至A狀態分佈702，B狀態儲存元件自LM狀態分佈705程式化至B狀態分佈704，及C狀態儲存元件自LM狀態分佈705程式化至C狀態分佈706。
圖7D繪示另一種二遍次程式化技術之一第一遍次。在此實例中，分別使用較低驗證位準VvaL、VvbL及VvcL將A狀態、B狀態及C狀態自E狀態分別程式化至分佈712、714及716，被稱為模糊精細程式化。此為模糊程式化遍次。例如，可使用一相對較大之程式電壓步長以快速將儲存元件程式化至各自較低驗證位準。
圖7E繪示圖7D之二遍次程式化技術之一第二遍次。分別使用標稱較高驗證位準Vva、Vvb及Vvc將A狀態、B狀 態及C狀態自各自較低分佈分別程式化至各自最終分佈702、704及706。此為精細程式化遍次。例如，可使用一相對較小之程式電壓步長以緩慢地將儲存元件程式化至各自最終驗證位準同時避免一大過衝。
儘管該等程式化實例描繪四個資料狀態及兩頁資料，然而所教示之概念亦可應用於具有多於或少於四個狀態及多於或少於兩頁之其他實施方案中。例如，可使用每個儲存元件具有八個、十六個或更多個狀態之記憶體裝置。
此外，在所討論之實例程式化技術中，該儲存元件之Vth隨著其被程式化至一目標資料狀態而逐漸增大。然而，可使用儲存元件之Vth隨著其被程式化至一目標資料狀態而逐漸降低之程式化技術。亦可使用量測儲存元件電流之程式化技術。本文之概念可調適用於不同程式化技術。
圖8A描繪在一程式化操作期間施加至一所選擇字線之一系列程式及驗證脈衝。一程式化操作可包含多個程式驗證反覆，其中各反覆將一程式電壓、後續接著驗證電壓施加至一所選擇字線。在一種可能之方法中，程式電壓可在連續反覆中逐步增加。此外，各程式電壓可包含具有一通過電壓(Vpass)位準(例如，6 V至8 V)之一第一部份，後續接著處於一程式位準(例如，12 V至25 V)之一第二最高振幅部份。例如，第一程式脈衝800、第二程式脈衝802、第三程式脈衝804及第四程式脈衝806分別具有Vpgm1、Vpgm2、Vpgm3及Vpgm4之程式位準等等。可在各程式脈 衝之後提供一或多個驗證電壓，諸如，實例驗證電壓Vva、Vvb及Vvc(808)。在一些情況中，一或多個初始程式脈衝未後續接著驗證脈衝，此係因為其不期望任意儲存元件到達最低程式狀態(例如，A狀態)。隨後，例如，程式反覆可對A狀態使用驗證脈衝，後續接著程式反覆對A狀態及B狀態使用驗證脈衝，後續接著程式反覆對B狀態及C狀態使用驗證脈衝。
圖8B及圖8C描述頁被程式化至記憶體胞中之兩種可能順序。圖8B係關於執行所有位元線程式化之一架構。對於連接至字線WL0之記憶體胞，下頁形成頁0及上頁形成頁2。對於連接至字線WL1之記憶體胞，下頁形成頁1及上頁形成頁4。對於連接至字線WL2之記憶體胞，下頁形成頁3及上頁形成頁6。對於連接至字線WL3之記憶體胞，下頁形成頁5及上頁形成頁7。根據頁碼(自頁0至頁7)以數值順序程式化記憶體胞。
圖8C之表係關於執行奇數/偶數程式化之一架構。對於偶數位元線上之連接至字線WL0之記憶體胞，下頁形成頁0及上頁形成頁4。對於奇數位元線上之連接至字線WL0之記憶體胞，下頁形成頁1及上頁形成頁5。對於偶數位元線上之連接至字線WL1之記憶體胞，下頁形成頁2及上頁形成頁8。對於奇數位元線上之連接至字線WL1之記憶體胞，下頁形成頁3及上頁形成頁9。對於偶數位元線上之連接至字線WL2之記憶體胞，下頁形成頁6及上頁形成頁12。對於奇數位元線上之連接至字線WL2之記憶體胞，下 頁形成頁7及上頁形成頁13。對於偶數位元線上之連接至字線WL3之記憶體胞，下頁形成頁10及上頁形成頁14。對於奇數位元線上之連接至字線WL3之記憶體胞，下頁形成頁11及上頁形成頁15。根據頁碼(自頁0至頁15)以數值順序程式化記憶體胞。最後，具有偶數位元線及奇數位元線兩者之架構之各者可以實體上定位在一起之所有偶數位元線(例如，晶片之左側)及定位在一起之所有奇數位元線(例如，晶片之右側)而實施。
注意，在圖8B及圖8C之實施例中，記憶體胞係沿著一NAND串自源極側至汲極側而程式化。該等表亦描述僅具有四根字線之一實施例。描述於該等表內之各種方法可應用於具有多於或少於四根字線之系統。使用奇數/偶數程式化之一架構之實例可在美國專利第6,522,580號及第6,643,188號中找到，該等案皆以引用的方式併入本文中。關於使用所有位元線程式化之一結構之更多資訊可在下列美國專利文件中找到，該等文件以引用的方式併入本文中：美國專利申請公開案US 2004/0057283；美國專利申請公開案US 2004/0060031；美國專利申請公開案US 2004/0057285；美國專利申請公開案US 2004/0057287；美國專利申請公開案US 2004/0057318；美國專利6,771,536；美國專利6,781,877。
通常，一起程式化所有位元線之架構將自所有位元線一起讀取資料。類似地，分開程式化奇數及偶數位元線之架構通常分開讀取奇數及偶數位元線。然而，此等限制非必 要。本文所描述之用於讀取資料之技術可連同所有位元線程式化或奇數/偶數位元線程式化一起使用。本文所描述之用於讀取資料之技術亦可用於其他程式化方案。
圖9A至圖9D描繪展示由於附近之非揮發性儲存元件被程式化而發生之偏移之一組非揮發性儲存元件之臨限電壓分佈。圖9A至圖9D對應於圖8C之程式化序列。為繪示之故，將描述臨限電壓分佈係用於頁8之一實例。圖9A展示所有頁已在區塊中被程式化之一組最終分佈。在圖9A至圖9D中，實線展示實際分佈。在圖9B至圖9D中之虛線分佈為來自圖9A所展示之臨限電壓分佈以用於比較。
圖9B展示緊接在程式化之後之實際臨限電壓分佈。例如，實線表示在程式化頁8之後之該頁之臨限電壓分佈。然而，注意，頁9、頁10、頁11等尚未被程式化。注意，頁8之臨限電壓分佈此時被偏移至最終分佈之左側(如圖9B中之虛線所展示)。
圖9C展示在緊接在程式化一隨後頁之後之實際臨限電壓分佈。該隨後頁可為在鄰近位元線上程式化之一頁。例如，頁8以在偶數位元線上被程式化，及頁9亦在偶數位元線上被程式化(兩者在相同字線上)。然而，注意，頁10、頁11、頁12等尚未被程式化。注意，儘管頁8之臨限電壓分佈仍被偏移至最終分佈之左側(如圖9C中之虛線所展示)，然而其等更接近於最終分佈。即，頁8之臨限電壓分佈歸因於程式化頁9而已移動至右側。
圖9D展示緊接在程式化仍在序列中後面之一頁之後之實 際臨限電壓分佈。此後面的頁可為在鄰近字線上程式化之一頁。例如，參考回圖8C，頁12對應於WL(n+1)上之偶數位元線。因此，在頁8之後程式化頁12意謂在鄰近字線上之記憶體胞已被程式化。注意，頁13、頁14、頁15不一定尚未被程式化。在此情況中，頁8之臨限電壓分佈可仍偏移至最終分佈之左側(如圖9D中之虛線所展示)。然而，頁8之臨限電壓分佈已移動至相對於圖9C之右側。即，頁8之臨限電壓分佈由於程式化頁12而移動至右側。亦注意，頁10及11之程式化亦對頁8之臨限電壓分佈造成影響。
臨限電壓分佈之偏移之一種可能原因為浮動閘極至浮動閘極耦合。儲存於一浮動閘極上之表觀電荷之偏移可因基於鄰近浮動閘極中儲存之電荷之一電場之耦合而發生。此浮動閘極至浮動閘極耦合現象係描述於美國專利5,867,429中，其之全部內容以引用的方式併入本文中。鄰近於一目標浮動閘極之一浮動閘極可包含在相同位元線上之鄰近浮動閘極、相同字線上之鄰近浮動閘極或與目標浮動閘極成對角之浮動閘極，此係因為其等在鄰近位元線及鄰近字線兩者上。
浮動閘極至浮動閘極耦合現象最明顯地發生在於不同時間被程式化之成組之鄰近記憶體胞之間。例如，對應於一組資料之一第一記憶體胞經程式化以添加一電荷位準至其浮動閘極。隨後，對應於一第二組資料之一或多個鄰近記憶體胞經程式化以添加一電荷位準至其浮動閘極。在該等鄰近記憶體胞之一或多者被程式化之後，自第一記憶體胞 讀取之電荷位準似乎不同於程式化之電荷位準，此係因為被耦合至該第一記憶體胞之鄰近記憶體胞上之電荷之效應。來自鄰近記憶體胞之耦合可使被讀取足夠量之表觀電荷位準偏移而引起所儲存之資料之一錯誤讀取。
對於多狀態裝置更關注浮動閘極至浮動閘極耦合之效應，此係因為多狀態裝置中之所容許之臨限電壓範圍及禁止範圍比二進制裝置中之所容許之臨限電壓範圍及禁止範圍窄。因此，浮動閘極至浮動閘極耦合可導致記憶體胞自一容許臨限電壓範圍偏移至一禁止範圍。
本文所揭示之實施例對部份程式化區塊進行補償。在一實施例中，基於接在目標頁之後之頁已被程式化/未被程式化而調整讀取位準。例如，當區塊中之所有頁已被程式化時，可使用圖9A中所描繪之讀取位準(Vra、Vrb、Vrc)。若目標頁之後之頁皆未被程式化，則可使用圖9B中所描繪之讀取位準(Vra'、Vrb'、Vrc')。
注意，圖9A至圖9D之實例對應於圖8C之實例程式化序列。因此，換言之，圖9B涵蓋相同字線上之鄰近記憶體胞或相同位元線上之鄰近記憶體胞皆被程式化之情況。
若相同字線上之鄰近記憶體胞已被程式化但相同位元線上之鄰近記憶體胞未被程式化，則可使用圖9C中所描繪之讀取位準(Vra"、Vrb"、Vrc")。
若相同字線上之鄰近記憶體胞已被程式化及相同位元線上之鄰近記憶體胞被程式化，則可使用圖9D中所描繪之讀取位準(Vra'''、Vrb'''、Vrc''')。注意，由於此等讀取位準 與圖9A之最終讀取位準相當接近，故可能適於簡單地使用來自圖9A之讀取位準。然而，注意，頁13之程式化可對頁8之臨限分佈造成相同效應。參考回圖8C，頁13對應於WL(n+1)上之奇數位元線。注意，歸因於頁8之程式化，可對頁8造成一些浮動閘極至浮動閘極對角耦合效應。浮動閘極至浮動閘極對角耦合效應可足以保證使用讀取位準(Vra'''、Vrb'''、Vrc''')而非(Vra、Vrb、Vrc)，其取決於諸如大小、形狀及材料之因數。
注意，使用不同讀取位準對臨限電壓分佈之偏移進行補償。接著，注意，圖8C之程式化序列僅為一實例。在其他實施例中，使用所有位元線程式化。圖8B為描繪使用所有位元線程式化之一實施例之一程式化序列之一表。在此實施例中，程式化各字線上之下頁及上頁。
圖10展示一給定頁之臨限電壓分佈之另一實例。為討論之故，該頁被稱為一偶數上頁。參考圖8C之實例，此頁可為頁8。注意，頁8對應於與偶數位元線相關聯之記憶體胞。由於此頁為一上頁，故此等記憶體胞之程式化係完全的。
圖10中之實線表示在相同字線上但在鄰近位元線之記憶體胞未被程式化時之臨限電壓分佈。圖10中之虛線表示在相同字線上但在鄰近位元線上之記憶體胞被程式化時之臨限電壓分佈。例如，此可為頁8被程式化但頁9尚未為程式化之情況。
在此實例中，在鄰近者已被程式化之後，有臨限電壓分 佈之一些重疊。在該等鄰近頁被程式化時合適讀取位準可處於臨限電壓分佈之交叉點(例如，Vra、Vrb、Vrc)處或在臨限電壓分佈之交叉點之附近。即，此點可提供最大讀取邊限。
可以一類似方式達到在鄰近者被程式化之前用於分佈之合適讀取位準。即，合適讀取位準可經選擇以提供最大讀取邊限。在此情況中，讀取位準(Vra'、Vrb'、Vrc')可提供最大讀取邊限。注意，若替代使用正常讀取位準，則可能有太多錯誤需要校正。在一些情況中，該讀取實際上可能失敗。因此，藉由對於部份程式化區塊主動使用不同讀取位準，可避免讀取錯誤。
圖11係提供對非揮發性儲存記憶體胞之部份程式化區塊之讀取補償之一程序之一實施例之一流程圖。在讀取之前，區塊中之一或多個頁可能已被程式化。該等頁可依一特定序列被程式化。即，某些記憶體胞可經指定以儲存各頁。因此，可依某一順序程式化記憶體胞群組。在一些實施例中，程式化各連續頁可引起額外干擾待讀取之目標頁。圖8B及圖8C之表描述兩個實例頁程式化序列。然而，圖11之程序不限於此等實例。其他可能頁程式化序列包含(但不限於)圖18A中圖18E中所描繪之實例。注意，此程序適用於所有位元線程式化以及偶數/奇數位元線程式化。
在步驟1102中，接收一請求以讀取一頁。此頁為一頁序列中之被儲存於或待被儲存於區塊中之一頁。參考圖8C， 作為一實例，此頁可為一偶數頁或一奇數頁。即，記憶體胞可與偶數位元線或奇數位元線相關聯。此外，該頁可為一上頁或一下頁。參考圖8B，作為另一實例，該頁可儲存於所有位元線(偶數位元線及奇數位元線兩者)上。該頁亦可為來自圖18A至圖18E中之表之任意者或一些其他頁程式化序列之頁。
在步驟1104中，判定依程式化序列接在目標頁之後之一頁是否已被程式化。注意，下一頁不限於直接接在後之一頁。亦注意，步驟1104可對一特定頁進行測試。例如，若目標頁為頁m，則步驟1104可判定頁m+1、m+2、m+3、m+4、m+5是否已被程式化。在一實施例中，判定一鄰近字線上之記憶體胞是否被程式化。若來自圖8C之頁8為目標頁，則判定頁12是否已被程式化。在一實施例中，判定一鄰近位元線上之記憶體胞是否已被程式化。例如，在當前實例中，判定頁9是否已被程式化。注意，於圖11之討論中將繼續使用目標頁為來自圖8C之頁8之此實例。
步驟1104亦可對與目標頁成對角之一頁之程式化進行測試。例如，圖8C中之頁13可被視為與頁8成對角，如下。頁8為WL1上之偶數位元線，而頁13係在WL2之奇數位元線上。因此，可在儲存頁8之記憶體胞與儲存頁13之記憶體胞之間存在一些浮動閘極至浮動閘極對角耦合。注意，步驟1104可對與目標頁具有一些其他關係之一頁之程式化進行測試。
在一實施例中，步驟1104判定引起一臨限干擾量之一或 多個頁是否尚未被程式化。例如，頁9及頁12可在其等被程式化時引起對頁8之一臨限干擾量。此干擾可至少部份歸因於浮動閘極至浮動閘極耦合。其他頁(諸如，頁15)無法引起對頁8之一臨限干擾量。因此，對於一些實施例，即使頁15尚未被程式化(但頁12被程式化)，此亦可被忽略(若頁8為目標頁)。
若下一頁尚未被程式化，則執行步驟1106。在步驟1106中，讀取目標頁連同進行校正以對下一頁尚未被程式化進行補償。例如，若頁12尚未被程式化，則可使用(諸如)圖9C中所描繪之讀取位準。注意，此可對缺少來自鄰近字線上之記憶體胞之浮動閘極至浮動閘極耦合進行補償。
另一方面，若頁9尚未被程式化，則可使用(諸如)圖9B中所描繪之讀取位準。注意，此意謂頁12尚未被程式化。在此情況中，步驟1106可對缺少來自鄰近位元線上之記憶體胞(例如，頁9)之浮動閘極至浮動閘極耦合以及缺少來自鄰近字線上之記憶體胞(例如，頁12)之浮動閘極至浮動閘極耦合進行補償。
注意，步驟1106之讀取校正可根據依序列程式化後面的頁引起之干擾程度而變。換言之，步驟1106之讀取校正可根據依序列程式化後面的頁時引起之干擾程度而變。因此，步驟1106可對此缺少干擾目標頁進行補償。在一實施例中，步驟1106包含基於依頁程式化序列接在目標頁之後之且引起一臨限干擾量之至少一頁是否尚未被程式化而判定用於讀取該目標頁之讀取位準。
若下一頁被程式化，則執行步驟1108。在步驟1108中，讀取目標頁而無需任意校正以對下一頁尚未被程式化進行補償。然而，注意，可對除了部份區塊程式化之外之效應進行補償。例如，若鄰近字線上之記憶體胞被程式化，則程式化至一鄰近記憶體胞中之實際資料可用於補償。注意，此為不同於步驟1106中執行之補償類型。在步驟1108中，不同目標記憶體胞可接收不同補償量(取決於儲存於其鄰近記憶體胞中之資料)。基於儲存於一鄰近記憶體胞中之實際資料而提供補償之進一步細節係描述於在2006年3月17日申請之Mokhlesi之題為「Read Operation for Non-Volatile Storage with Compensation for Coupling」之美國專利7,499,319中，該案以引用的方式併入本文中。步驟1108中所提供之補償可在本文中被稱為「資料相依之補償」。
在步驟1106中，執行補償以對記憶體胞尚未被程式化進行補償。因此，在鄰近記憶體胞中沒有資料。因此，步驟1106可包含將相同讀取校正應用至目標群組中之所有非揮發性儲存元件。亦注意，步驟1106可對歸因於頁之稍後程式化而發生之臨限電壓分佈之偏移進行補償。
圖12係讀取非揮發性儲存以對一部份程式化區塊進行補償之一程序之一實施例之一流程圖。在圖12之程序中，對一鄰近字線上之非揮發性儲存元件尚未被程式化進行補償。然而，對一鄰近位元線上之非揮發性儲存元件尚未被程式化不進行補償。注意，該程序可連同偶數/奇數位元 線程式化或連同所有位元線程式化一起使用。亦注意，圖12之程序為圖11之程序之一實施例。
在步驟1202中，接收一請求以讀取WLn上之一頁。作為一實例，所請求之頁為來自圖8B之頁4。作為另一實例，所請求之頁為來自圖8C之頁8。
在步驟1204中，判定WLn+1上之一頁是否被程式化。注意，WLn+1鄰近於WLn。在此實例中，在WLn之後程式化WLn+1。然而，若以另一方向程式化字線，則步驟1204可對WLn-1進行測試。作為一實例，該頁為來自圖8B之頁6。作為另一實例，該頁為來自圖8C之頁12或頁13。在一實施例中，若目標頁與偶數位元線相關聯，則步驟1204測試與偶數位元線及一鄰近字線相關聯之一頁是否被程式化。另一方面，若目標頁與奇數位元線相關聯，則步驟1204測試與奇數位元線及一鄰近字線相關聯之一頁是否被程式化。
若WLn+1上之頁尚未被程式化，則執行步驟1206。在步驟1206中，讀取WLn上之頁連同對WLn+1上之頁尚未被程式化之事實進行補償。例如，提供對一部份程式化區塊之讀取補償。注意，步驟1206為圖11之步驟1106之一實施例。
若WLn+1已被程式化，則執行步驟1208。在步驟1208中，不需要考量WLn+1上之頁尚未被程式化之補償。然而，可考量儲存於WLn+1上之頁中之實際資料而使用補償。例如，可提供「資料相依之補償」。注意，步驟1208 為圖11之步驟1108之一實施例。
注意，讀取WLn+1上之資料通常可在WLn為目標記憶體胞時執行以基於鄰近記憶體胞之狀態提供資料相依之補償。因此，注意，在一些實施例中，讀取WLn+1上之頁之步驟1204在使用資料相依之補償時不添加任意額外附加項。
圖13A係讀取非揮發性儲存以對一部份程式化區塊進行補償之一程序之一實施例之一流程圖。在圖13A之程序中，基於一鄰近字線上之非揮發性儲存元件是否已被程式化及亦基於鄰近位元線上之非揮發性儲存元件是否已被程式化而進行補償。注意，該程序可連同偶數/奇數位元線程式化一起使用。亦注意，圖13A之程序為圖11之程序之一實施例。
在步驟1302中，接收一請求以讀取WLn上之一頁資料。作為一實例，該頁可為程式化至與偶數位元線相關聯之非揮發性儲存元件中之一者。作為另一實例，該頁可為程式化至與奇數位元線相關聯之非揮發性儲存元件中之頁。為討論之故，將使用所請求之頁為來自圖8C之頁8之一實例。注意，儘管在圖8C之實例中，偶數位元線係在奇數位元線之前被程式化，然而，該等奇數位元線亦可在該等偶數位元線之前被程式化。
在步驟1306中，判定WLn+1上之鄰近記憶體胞是否已被程式化。注意，若WLn上之頁與偶數位元線相關聯，則在步驟1306中僅需要測試與偶數位元線相關聯之記憶體胞。 例如，步驟1306可判定頁12是否已被程式化(參考圖8C)。同樣地，若WLn上之頁與奇數位元線相關聯，則在步驟1306中僅需要測試與奇數位元線相關聯之記憶體胞。亦注意，步驟1306實際上無需直接測試記憶體胞。如下文進一步所描述，可使用諸如追蹤被程式化之最後頁之其他技術。
若WLn+1已被程式化，則執行步驟1308。在步驟1308中，在讀取WLn上之頁時使用資料相依之補償。然而，不使用用於一部份程式化區塊之讀取補償。注意，步驟1308為圖11之步驟1108之一實施例。在其他實施例中，在讀取WLn時不使用資料相依之補償。
若WLn+1上之記憶體胞已被程式化，則在步驟1312中，採取額外步驟以判定鄰近位元線上之記憶體胞是否已被程式化。注意，鄰近位元線可與用於目標頁之記憶體胞之位元線交替。例如，步驟1312可判定頁9是否已被程式化(參考圖8C)。
若步驟1312判定與鄰近位元線(及相同字線)相關聯之記憶體胞未被寫入，則執行步驟1314。在步驟1314中，讀取目標頁同時應用部份區塊校正以對鄰近字線上之記憶體胞及鄰近位元線上之記憶體胞皆未被寫入進行補償。因此，在此情況中可使用一第一組讀取校正(例如，圖9B中之Vra'、Vrb'、Vrc')。注意，步驟1314為來自圖11之步驟1106之一實施例。
若步驟1312判定與鄰近位元線(及相同字線)相關聯之記 憶體胞已被寫入，則執行步驟1316。在步驟1316中，讀取目標頁同時應用部份區塊校正以對鄰近字線上之記憶體胞未被寫入進行補償。然而，由於鄰近位元線上之記憶體胞已被寫入，故無需對此進行補償。因此，在此情況中可使用一第二組讀取校正(例如，圖9C中之Vra"、Vrb"、Vrc")。注意，步驟1306為來自圖11之步驟1106之一實施例。
在圖13A中，頁程式化序列在鄰近字線上之記憶體胞之前程式化鄰近位元線上之記憶體胞。例如，在頁12之前程式化頁9(例如，參見圖8C)。然而，可使用一不同頁程式化序列。作為一實例，可在鄰近字線上之記憶體胞之後程式化鄰近位元線上之記憶體胞。例如，可改變圖8C之表使得頁9與頁12被交換。例如，頁9可被程式化至WL2上之記憶體胞中及頁12可為程式化至WL1上之記憶體胞中。在此種情況中，在程式化WL1之偶數位元線上之頁8之後，程式化WL2之偶數位元線上之頁9。稍後程式化WL1之奇數位元線上之頁12。在此情況中，可使用圖13B之程序。注意，圖13B類似於圖13A。然而，步驟1306及1312被交換。在步驟1326中之部份區塊補償亦不同於圖13A之部份區塊補償。在步驟1326中，部份區塊補償對鄰近位元線上之記憶體胞未被寫入但鄰近字線上之記憶體胞之已被寫入進行補償。
在一些實施例中，對於在一區塊中已被程式化之頁保持一計數器。此計數器可儲存於揮發性儲存或非揮發性儲存 中。該計數器可在包含區塊之記憶體晶粒598上或該記憶體晶粒598之外。作為一實例，控制器550可在記憶體晶粒598外儲存計數器。作為另一實例，該計數器可儲存於記憶體陣列400中之非揮發性儲存元件中。除了記憶體陣列400之外，該計數器亦可位於記憶體晶粒598之別處。例如，該計數器可位於控制電路510中。在此情況中，該計數器可由資料鎖存器或一暫存器而形成。注意，在僅部份程式化區塊之許多情況中，可在記憶體裝置保持通電時發生讀取該部份程式化區塊中之一頁之請求。因此，甚至將計數器儲存於揮發性記憶體中亦為有用。
圖14A係用於判定接在目標頁之後之一頁是否被程式化之一程序之一實施例之一流程圖。在此實施例中，存取指示被程式化至區塊中之最後頁之一計數器。在步驟1402中，接收讀取一區塊中之一頁之一請求。
在步驟1404中，讀取用於該區塊之計數器。先前已討論計數器之實例。
在步驟1406中，判定計數器是否大於指示無需補償之某量。步驟1406可判定接在目標頁之後之某特定頁是否已被程式化。例如，若目標頁為頁8，則步驟1406可判定頁12是否已被程式化。作為另一實例，若目標頁為頁8，則步驟1406可判定頁9是否已被程式化。注意，步驟1406至步驟1406可被視為來自圖11之步驟1104之一實施例。此等步驟亦可用於步驟1204、1306或1312。
接著，可執行步驟1106或1108，其取決於補償是否為未 經程式化之頁所要。替代地，若期望用於一部份程式化區塊之讀取補償，則可執行步驟1206、1314、1316或1326之一者。替代地，若不期望用於一部份程式化區塊之讀取補償，則可執行步驟1208或1308之一者。
在一些實施例中，對於整個區塊是否已被程式化保持一旗標。若整個區塊已被程式化，則可藉由不一定判定某些頁是否已被程式化來節省時間。若該旗標指示區塊僅被部份程式化，則可需要或可不需要部份區塊補償，其取決於尚未被程式化之頁。該旗標可儲存於揮發性儲存或非揮發性儲存中。然而，其可對將旗標儲存於非揮發性儲存中更有用。
圖14B為用於判定接在目標頁之後之一頁是否已被程式化之一程序之一實施例之一流程圖。在此實施例中，存取指示整個區塊已被程式化之一旗標。在步驟1402中，接收讀取一區塊中之一頁之一請求。
在步驟1424中，讀取用於區塊之旗標。
在步驟1426中，判定旗標是否被設定。若旗標被設定，則此指示區塊被完全程式化。因此，無需使用補償以用於一部份程式化區塊。因此，執行步驟1108(在不具有部份區塊補償之情況下讀取)。若需要，則可使用資料相依之補償。
若旗標未被設定，則此指示區塊僅被部份程式化。然而，仍不知道哪一個頁未被程式化。因此，一部份程式化區塊可需要或可不需要補償。因此，可執行步驟1104以判 定接在目標頁之後之一頁是否已被程式化。注意，取代執行步驟1104，可執行來自圖12之步驟1204、來自圖13A之步驟1306或來自圖13B之步驟1312。
在一實施例中，基於記憶體胞之臨限電壓之讀取判定下一頁是否已被程式化。例如，參考圖7C，若一群組記憶體胞中之下頁及上頁已被程式化，則該等記憶體胞之至少一些應具有至少C狀態之一臨限電壓。另一方面，若僅下頁被程式化，則該群組最高臨限電壓應為LM狀態。
圖15A係讀取臨限電壓以判定一頁是否已被程式化之一程序之一實施例之一流程圖。該程序為步驟1104之一實施例。該程序亦可用於步驟1204、步驟1306或步驟1312。因此，假定已接收讀取WLn上之一頁之一請求。
在步驟1502中，判定WLn+1上之記憶體胞之臨限電壓。注意，可程式化奇數位元線或偶數位元線上之所關注之頁。因此，在一實施例中，僅讀取與奇數位元線或偶數位元線相關聯之記憶體胞。然而，若所有位元線上之頁被程式化，則可讀取字線上之所有記憶體胞。
下列實例將用於幫助闡釋步驟1502。考慮記憶體胞保持上頁及下頁之情況。若所關注之頁為一上頁，則可在Vrc(見圖7A)處讀取WLn+1上之記憶體胞。另一方面，若步驟1502關注一下頁，則可在稍低於VvLM(見圖7B)之一位準處讀取記憶體胞。
在步驟1504中，判定被讀取之最高臨限電壓指示該頁是否被程式化。例如，若至少一記憶體胞具有高於Vrc之一 臨限電壓，則可假定上頁被程式化。
注意，在一些情況中，步驟1504測試某一數量個記憶體胞是否具有處於至少某位準之一臨限電壓。此係因為少數記憶體胞可能具有高於其所應該具有之一臨限電壓。例如，當將一記憶體胞程式化至LM狀態時，該記憶體胞可能被無意地過度程式化至C狀態。注意，錯誤校正碼可用於校正此一錯誤。因此，若在步驟1504之測試期間僅少數記憶體胞處於C狀態，則在一些實施例中此等可被忽略。類似推理亦適用於步驟1504中之用於其他臨限電壓之測試。
若步驟1504判定至少某一數量個記憶體胞具有處於至少某位準之一臨限電壓，則此指示被討論之頁已被程式化。因此，可執行步驟1108。
若步驟1504判定被討論之頁尚未被程式化，則應使用某部份區塊補償。因此，執行步驟1106。
在一些實施例中，狀態儲存於非揮發性儲存中以指示一或多個頁是否已被程式化。例如，對於將一下頁及一上頁儲存於相同群組記憶體胞中之實例，狀態可被儲存於相同字線上之一或多個記憶體胞中作為頁。如上文所提及，除了字線上之儲存使用者資料之記憶體胞之外，亦存在一些用於附加項之記憶體胞。狀態可儲存於此等附加項記憶體胞中。
當執行(諸如)圖7B及圖7C中所描繪之一種二遍次程式化操作時，狀態可經設定以指示第一程式化遍次已完成(下 頁被程式化)。在完成第二遍次之後，狀態可經設定以指示第二程式化遍次已完成(上頁被程式化)。在一實施例中，讀取此狀態以判定某一頁是否被程式化。
圖15B係讀取頁狀態以判定某一頁是否被程式化之一程序之一實施例之一流程圖。在步驟1542中，讀取頁狀態。下列實例將用於闡釋。考慮使用所有位元線程式化及待測試之頁係在WLn+1上。步驟1542讀取保持WLn+1之頁狀態之記憶體胞。作為另一實例，考慮偶數/奇數位元線程式化之一情況。一第一案例為目標頁與偶數位元線及WLn相關聯。在此情況中讀取保持WLn+1之頁狀態之記憶體胞。一第二案例為被討論之頁與奇數位元線及WLn相關聯。在此情況中，讀取WLn上之頁狀態記憶體胞。注意，在一實施例中，可同時讀取用於奇數位元線之頁狀態記憶體胞及用於偶數位元線之頁狀態記憶體胞(即使通常分開讀取偶數及奇數位元線)。因此，在一些情況中，可藉由不一定讀取偶數及奇數位元線兩者來節省時間。
在步驟1544中，基於頁狀態，判定某一頁是否已被程式化。注意，步驟1544可用於實施步驟1104、1204、1306或1312。
若該頁尚未被程式化，則可執行步驟1106。替代地，可執行步驟1206、1314、1316或1326之一者。
若該頁已被程式化，則可執行步驟1108。替代地，可執行步驟1208或1308之一者。
圖16係描述用於執行一頁之一讀取操作之一程序之一實施例之一流程圖。該程序可用於執行來自圖11之步驟 1108。該程序亦可用於步驟1208或1308。注意，簡單地藉由改變讀取位準，該程序可用於執行圖11之步驟1106以提供對一部份程式化區塊之讀取補償。該程序亦可藉由改變讀取位準而用於步驟1206、1314、1316或1326。亦注意，可用除改變讀取位準之外之其他技術達成用於一部份程式化區塊之讀取補償，如在下文更完全描述。
可對涵蓋一區塊之所有位元線、一區塊之僅奇數位元線、一區塊之僅偶數位元線或一區塊之其他位元線子集之一頁執行圖16之程序。在步驟1640中，將讀取參考電壓Vra施加至與目標頁相關聯之適當字線。在步驟1642中，感測與該頁相關聯之位元線以基於施加Vra至經定址記憶體胞之控制閘極而判定該等經定址之記憶體胞是否接通。傳導之位元線指示該等記憶體胞被接通；因此，該等記憶體胞之臨限電壓低於Vra(例如，在狀態E中)。在步驟1644中，將對位元線之感測之結果儲存於用於該等位元線之適當鎖存器中。在步驟1646中，將讀取參考電壓Vrb施加至與被讀取之頁相關聯之字線。在步驟1648中，感測位元線，如上文所描述。在步驟1650中，將結果儲存於用於該等位元線之適當鎖存器中。在步驟1652中，將讀取參考電壓Vrc施加至與該頁相關聯之字線。在步驟1654中，感測該等位元線以判定哪些記憶體胞接通，如上文所描述。在步驟1656中，將來自感測步驟之結果儲存於用於該等位元線之適當鎖存器中。在步驟1658中，判定各位元線之資料值。例如，若一記憶體胞以Vra傳導，則該記憶體胞處於 狀態E中。若一記憶體胞以Vrb及Vrc傳導但不以Vra傳導，則該記憶體胞處於狀態A中。若記憶體胞以Vrc傳導但不以Vrb及Vra傳導，則該記憶體胞處於狀態B中。若記憶體胞不以Vra、Vrb或Vrc傳導，則該記憶體胞處於狀態C中。在其他實施例中，感測各種位準(Vra、Vrb及Vrc)可依不同順序發生。
在一實施例中，藉由施加除了用於圖16之程序中之正常位準之外之不同電壓至所選擇字線來執行部份區塊補償。例如，參考圖9B，可將位準Vra'、Vrb'、Vrc'施加至所選擇字線。回想，圖9B描述鄰近位元線上之記憶體胞及鄰近字線上之記憶體胞皆未被程式化之情況。作為另一實例，參考圖9C，可將位準Vra"、Vrb'''、Vrc"施加至所選擇字線。回想，圖9C描述鄰近位元線上之記憶體胞已被程式化、但鄰近字線上之記憶體胞尚未被程式化之情況。其他讀取位準可用於其他情況。
注意，有其他方式來執行用於部份程式化區塊之讀取補償。在一實施例中，將除了正常電壓之外之一不同電壓施加至未經選擇之字線之一或多者。在描述此補償之前，將描述在讀取記憶體胞時使用之時序信號之實施例之進一步細節。
圖17係描繪在一讀取或驗證程序之一反覆期間各種信號之行為之一時序圖。若記憶體胞為具有四個狀態(例如，E、A、B及C)之多狀態記憶體胞，則可對圖16之步驟1640、步驟1646及步驟1652執行圖17之程序。
一般而言，在讀取及驗證操作期間，所選擇字線連接至一電壓，該電壓之一位準係為各讀取及驗證操作而指定以判定所關注之記憶體胞之一臨限電壓是否已達到此位準。在施加字線電壓之後，量測記憶體胞之傳導電流以回應於施加至字線之電壓而判定該記憶體胞是否被接通。若該傳導電流經量測大於某一值，則假定該記憶體胞接通及施加至字線之電壓大於該記憶體胞之臨限電壓。若該傳導電流未經量測大於某一值，則假定該記憶體胞未接通及施加至字線之該電壓不大於該記憶體胞之臨限電壓。
存在許多量測一讀取或驗證期間之一記憶體胞之傳導電流之方式。在一實例中，藉由感測放大器中之一專用電容器之放電速率而量測一記憶體胞之傳導電流。在一實施例中，使用所有位元線程式化之一記憶體陣列可藉由感測放大器中之一專用電容器之放電速率而量測一記憶體胞之傳導電流。在另一實例中，所選擇記憶體胞之傳導電流容許(或不容許)包含記憶體胞之NAND串使位元線放電。在觀察位元線是否已放電之一段時間之後量測該位元線上之電荷。在一實施例中，使用奇數/偶數程式化之一記憶體陣列可藉由判定位元線是否已放電而量測一記憶體胞之傳導電流。圖17展示該兩個實例。
圖17展示起始於Vss(約0伏特)之信號SGD、WL_unsel、WLn+1、WLn、SGS、Selected BL、BLCLAMP及Source。SGD表示汲極側選擇閘極之閘極。SGS為源極側選擇閘極之閘極。WLn為經選擇用於讀取/驗證之字線。WLn+1為 未選擇之字線，其為字線WLn之汲極側鄰近字線。WL_unsel表示除了汲極側鄰近字線之外之未選擇之字線。Selected BL為經選擇用於讀取/驗證之位元線。Source為記憶體胞之源極線。BLCLAMP為設定來自感測放大器之充電時之位元線之值之一類比信號。注意，有兩個版本之圖17中所描繪之SGS、Selected BL及BLCLAMP。一組此等信號SGS(B)、Selected BL(B)及BLCLAMP(B)描繪藉由判定位元線是否已放電而量測一記憶體胞之傳導電流之一記憶記憶體胞陣列之一讀取/驗證操作。另一組此等信號SGS(C)、Selected BL(C)及BLCLAMP(C)描繪藉由感測放大器中之一專用電容器之放電速率量測一記憶體胞之傳導電流之一記憶體胞陣列之一讀取/驗證操作。
首先，將關於SGS(B)、Selected BL(B)及BLCLAMP(B)討論涉及藉由判定位元線是否已放電而量測一記憶體胞之傳導電流之感測電路及記憶體胞陣列之行為。在圖17之時間t1時，SGD升高至Vdd(例如，約3.5伏特)，未選擇之字線(WL_unsel)升高至Vread(例如，約5.5伏特)，汲極側鄰近字線(WLn+1)升高至VreadX，所選擇字線WLn升高至用於一讀取操作之Vcgr(例如，圖7A或圖9A之Vra、Vrb或Vrc)，及BLCLAMP(B)升高至一預充電電壓以對所選擇位元線Selected BL(B)進行預充電(例如，至約0.7伏特)。電壓Vread及VreadX歸因於其等使未選擇之記憶體胞接通而充當通過電壓且充當通過閘極(pass gate)。在時間t2時，BLCLAMP(B)降低至Vss，因此NAND串可控制位元線。亦 在時間t2時，藉由將SGS(B)至Vdd而使源極側選擇閘極接通。此提供一路徑以消散位元線上之電荷。若經選擇用於讀取之記憶體胞之臨限電壓大於Vcgr或施加至所選擇字線WLn之驗證位準，則所選擇記憶體胞將不接通及位元線將不放電，如藉由信號線1750所描繪。若經選擇用於讀取之記憶體胞之臨限電壓低於Vcgr或低於施加至所選擇字線WLn之驗證位準，則經選擇用於讀取之記憶體胞將接通(傳導)並且位元線電壓將消散，如藉由曲線1752所描繪。在時間t2之後且在時間t3之前之某點處(如藉由特定實施方案所判定)，感測放大器將判定位元線是否已消散足夠量。在t2與t3之間，BLCLAMP(B)升高以使感測放大器量測經評估之BL電壓且接著降低，如圖17中所描繪。在時間t3時，所描繪之信號降低至Vss(或用於待命或恢復之另一值)。注意，在其他實施例中，可改變該等信號之一些之時序(例如，使施加至鄰近者之信號偏移)。
接著，將關於SGS(C)、Selected BL(C)及BLCLAMP(C)討論藉由感測放大器中之一專用電容器之放電速率量測一記憶體胞之傳導電流之感測電路及記憶體胞陣列之行為。在圖17之時間t1時，SGD升高至Vdd(例如，約3.5伏特)，未選擇之字線(WL_unsel)升高至Vread(例如，約5.5伏特)，汲極側鄰近字線(WLn+1)升高至VreadX，所選擇字線WLn升高至用於一讀取操作之Vcgr(例如，圖7A或圖9A之Vra、Vrb或Vrc)，及BLCLAMP(C)升高。在此情況中，感測放大器將位元線電壓保持為恆定，無關於NAND串正在 進行什麽，因此感測放大器量測「箝位」至該電壓之位元線之電流。因此，BLCLAMP(C)在t1時升高且自t1至t3不發生改變。在時間t1之後且在時間t3之前之某點處(如藉由特定實施方案所判定)，感測放大器將判定感測放大器中之電容器是否已消散足夠量。在時間t3時，所描繪之信號降低至Vss(或用於待命或恢復之另一值)。注意，在其他實施例中，可改變該等信號之一些之時序。
如本文所討論，藉由各種實施例提供部份區塊讀取補償。一實施例亦包含在驗證程序期間設定部份區塊讀取補償之稍後應用之所需條件。在此一實施例中，施加至WLn+1之過驅動/旁通電壓(另稱為VREAD)自一典型值(例如)6 V下降至(例如)3 V。補償將由在對WLn執行讀取操作期間將比在程式/驗證操作之驗證階段期間所使用之電壓較高之電壓施加至WLn+1組成。換言之，補償由一改變/差量△VREAD={[VREAD(WLn+1在讀取WLn期間)]-[VREAD(WLn+1在驗證WLn期間)]}組成。在驗證期間使用一較低VREAD值之優點在於：其容許在讀取操作期間較晚地施加VREAD之標稱值，同時維持所需△VREAD。若未在驗證期間使用小於標稱值之VREAD，則讀取(其將允許施加足夠△VREAD)期間之所需值VREAD將為(例如)6+3=9伏特，該電壓將為一過高電壓，此係因為此高VREAD電壓導致讀取擾亂條件。於圖17中描繪用於稍後補償之此設定之一實例，如將VreadX施加至汲極側鄰近字線，同時其他未選擇之字線接收Vread。在圖17之實施例中，除了汲極側鄰 近者之外之所有未選擇之字線接收Vread；而汲極側鄰近者接收VreadX。
因此，在一實施例中，當執行圖16之步驟1640至1644時，使用圖17中所描繪之時序信號，其中Vcgr=Vra及VreadX=Vread。注意，即使使用Vra之正常讀取位準，仍然提供部份區塊補償。類似地，當執行圖16之步驟1646至1650時，使用圖17中所描繪之時序信號，其中Vcgr=Vrb及VreadX=Vread。再者，注意，即使使用Vrb之正常讀取位準，仍然提供部份區塊補償。類似地，當執行圖16之步驟1652至1656時，使用圖17中所描繪之時序信號，其中Vcgr=Vrc及VreadX=Vread。再者，注意，即使使用Vrc之正常讀取位準，仍然提供部份區塊補償。
在其他實施方案中，藉由施加除了正常電壓之外之電壓至所選擇位元線、至源極線或至基板而提供部份區塊補償。例如，若將Vdd正常施加至所選擇位元線，則可施加Vdd+差量，以提供部份區塊補償。作為另一實例，若將共同源極線正常接地，則可施加某小電壓(正或負)至該共同源極線以提供部份區塊補償。作為又一實例，若將基板正常接地，則可施加某電壓至該基板以提供部份區塊補償。
在其他實施例中，藉由改變感測因數來提供部份區塊補償。在一實施例中，改變感測波形之時序。如上文所提及，在一些實施例中，分析所選擇記憶體胞之一傳導電流以判定臨限電壓。在一實施例中，來自所選擇記憶體胞之傳導電流係用於對一電容器充電或使電容器放電。可藉由 改變傳導電流使電容器充電/放電之時間而提供部份區塊補償。在一實施例中，來自所選擇記憶體胞之傳導電流係用於使所選擇位元線(其已進行預充電)放電。在此實施例中可修改充電時間以提供部份區塊讀取補償。
注意，許多其他技術可用於提供部份區塊讀取補償。
圖8B及圖8C展示兩種可能頁程式化序列。注意，可使用其他類型之頁程式化序列。圖18A至圖18E描繪可在應用部份區塊補償時使用之少數其他頁程式化序列之表。注意，下列頁程式化序列之任意者可用於圖11或圖12中。偶數/奇數位元線程式化序列可連同圖13A一起使用。
圖18A係描述針對所有位元線程式化沿著一位元線程式化記憶體胞之順序之一表。在此實施例中，具有四根字線之區塊包含四個頁(頁0至頁3)。首先寫入頁0，後續接著寫入頁1，後續接著寫入頁2及後續接著寫入頁3。頁0中之資料包含由連接至字線WL0之所有記憶體胞儲存之資料。頁1中之資料包含由連接至字線WL1之記憶體胞儲存之資料。頁2中之資料包含由連接至字線WL2之記憶體胞儲存之資料。頁3中之資料包含由連接至字線WL3之記憶體胞儲存之資料。圖18A之實施例採用全序列程式化。
圖18B描繪在使用一全序列程式化方法時之奇數/偶數程式化期間程式化之順序。在此實施例中，具有四根字線之一區塊包含八頁資料。偶數位元線上之連接至字線WL0之記憶體胞儲存頁0之資料。奇數位元線上之連接至字線WL0之記憶體胞儲存頁1之資料。偶數位元線上之連接至 字線WL1之記憶體胞儲存頁2之資料。奇數位元線上之連接至字線WL1之記憶體胞儲存頁3之資料。偶數位元線上之連接至字線WL2之記憶體胞儲存頁4之資料。奇數位元線上之連接至字線WL2之記憶體胞儲存頁5之資料。偶數位元線上之連接至字線WL3之記憶體胞儲存頁6之資料。奇數位元線上之連接至字線WL3之記憶體胞儲存頁7之資料。根據頁碼(自頁0至頁7)以數值順序而程式化資料。
圖18C之表描述用於根據(諸如)圖7A至圖7B中之一種兩階段程式化程序在執行所有位元線程式化之一記憶體陣列中程式化之順序。描繪具有四根字線之一區塊以包含八個頁。對於連接至字線WL0之記憶體胞，下頁資料形成頁0及上頁資料形成頁1。對於連接至字線WL1之記憶體胞，下頁資料形成頁2及上頁資料形成頁3。對於連接至字線WL2之記憶體胞，下頁資料形成頁4及上頁資料形成頁5。對於連接至字線WL3之記憶體胞，下頁資料形成頁6及上頁資料形成頁7。根據頁碼(自頁0至頁7)以數值順序而程式化資料。
圖18D提供描述對執行偶數/奇數程式化之一記憶體架構(諸如)圖7A及圖7B中之一種兩階段程式化程序之程式化順序之一表。具有四根字線之一區塊包含16個頁，其中該等頁係根據頁碼(自頁0至頁15)以數值順序程式化。對於偶數位元線上之連接至字線WL0之記憶體胞，下頁資料形成頁0及上頁資料形成頁2。對於奇數位元線上之連接至字線WL0之記憶體胞，下頁資料形成頁1及上頁資料形成頁3。 對於偶數位元線上之連接至字線WL1之記憶體胞，下頁資料形成頁4及上頁資料形成頁6。對於奇數位元線上之連接至字線WL1之記憶體胞，下頁資料形成頁5及上頁資料形成頁7。對於偶數位元線上之連接至字線WL2之記憶體胞，下頁資料形成頁8及上頁資料形成頁10。對於奇數位元線上之連接至字線WL2之記憶體胞，下頁資料形成頁9及上頁資料形成頁11。對於偶數位元線上之連接至字線WL3之記憶體胞，下頁資料形成頁12及上頁資料形成頁14。對於奇數位元線上之連接至字線WL3之記憶體胞，下頁資料形成頁13及上頁資料形成頁15。替代地。如圖18E中，在偶數位元線之各字線下之下頁及上頁兩者係在程式化此相同字線之奇數位元線之兩個頁之前被程式化。
注意，該等頁可包含一個以上下頁及上頁。例如，可有下頁、中間頁及上頁。換言之，每個記憶體儲存記憶體胞可儲存三個位元。本文所討論之實施例可對此等方案提供部份區塊讀取補償。作為一進一步實例，每個記憶體胞可儲存四個位元。在此情況中，頁程式化方案中可有四個頁。本文所討論之實施例可對每個記憶體胞儲存四個位元之此等方案提供部份區塊讀取補償。本文所討論之實施例可對每個記憶體胞儲存四個以上位元之方案提供部份區塊讀取補償。
一實施例包含一種操作非揮發性儲存之方法。該方法可對非揮發性儲存之部份程式化區塊提供讀取補償。在此實施例中，接收讀取一第一頁之資料之一請求。該第一頁與 非揮發性儲存元件區塊中之一第一群組非揮發性儲存元件相關聯。判定一第二頁是否已被程式化。該第二頁依其中之頁被程式化之一序列接在第一頁之後。該第二頁與鄰近第一群組非揮發性儲存元件之一第二群組非揮發性儲存元件相關聯。注意，該第二頁不一定直接接在第一頁之後。若第二頁尚未被程式化，則應用讀取校正以讀取第一頁。該等讀取校正對至少第二頁尚未被程式化進行補償。
一實施例包含一種操作非揮發性儲存之方法。該方法可對非揮發性儲存之部份程式化區塊提供讀取補償。在此實施例中，接收一請求以讀取與一組非揮發性儲存元件中之一第一群組非揮發性儲存元件相關之一第一頁之資料。該第一頁依一序列被程式化之頁之一第一頁。依該序列程式化連續頁之至少一些引起額外干擾該第一頁。判定依該序列接在該第一頁之後且引起一臨限干擾量之一或多個頁是否尚未被程式化。該一或多個頁與該組中之其他非揮發性儲存元件相關聯。若判定出引起至少臨限干擾量之該序列中之至少一頁尚未被程式化，則應用讀取校正以讀取第一頁。該等讀取校正根據由依該序列程式化以後的頁而引起對第一頁之干擾程度而變。
一實施例包含一種操作非揮發性儲存之方法。接收一請求以讀取儲存於一第一字線及一第一組位元線上之一第一群組非揮發性儲存元件中之一第一頁之資料，該第一組位元線與一第二組位元線交替。判定一第二頁或一第三頁之至少一者是否尚未被程式化。一第二群組非揮發性儲存元 件係用於儲存第二頁；一第三群組非揮發性儲存元件係用於儲存第三頁。第二群組非揮發性儲存元件係在鄰近第一字線之一第二字線上；第三群組非揮發性儲存元件係在第一字線及第二組位元線上。若第二頁或第三頁之至少一者尚未被程式化，則應用讀取校正以讀取第一頁，該等讀取校正對第二頁及/或第三頁尚未被程式化進行補償。
一實施例包含一種非揮發性儲存裝置，其包括一非揮發性儲存元件區塊及一或多個管理電路，該一或多個管理電路與該非揮發性儲存元件區塊通信。該等非揮發性儲存元件包含一第一群組非揮發性儲存元件及鄰近於該第一群組非揮發性儲存元件之一第二群組非揮發性儲存元件。該第一群組非揮發性儲存元件係用於儲存一第一頁；該第二群組非揮發性儲存元件係用於儲存一第二頁。該第二頁係依其中之頁被程式化之一序列接在該第一頁之後。該一或多個管理電路接收一請求以讀取第一頁。該一或多個管理電路判定第二頁是否已被程式化。若該第二頁尚未被程式化，則該一或多個管理電路應用讀取校正以讀取第一頁。該等讀取校正對至少第二頁尚未被程式化進行補償。
一實施例包含一種非揮發性儲存裝置，其包括複數個字線、複數個位元線、一組非揮發性儲存元件及一或多個管理電路，該一或多個管理電路與非揮發性儲存元件區塊通信。該複數個字線包含一第一字線及鄰近該第一字線之一第二字線。該複數個位元線包含一第一組位元線及與該第一組位元線交替之一第二組位元線。該組非揮發性儲存元 件包含用於儲存一第一頁之一第一群組非揮發性儲存元件、用於儲存一第二頁之一第二群組非揮發性儲存元件及用於儲存一第三頁之一第三群組非揮發性儲存元件。第一頁係依一頁序列在第二頁及第三頁之前被程式化。第一群組非揮發性儲存元件與第一字線及第一組位元線相關聯；第二群組非揮發性儲存元件與第二字線且與第一組位元線相關聯；第三群組非揮發性儲存元件與第一字線及第二組位元線相關。該一或多個管理電路接收一請求以讀取第一頁。該一或多個管理電路判定第二頁是否已被程式化。若該第二頁尚未被程式化，則該一或多個管理電壓應用讀取校正以讀取第一頁。該等讀取校正對至少第二頁尚未被程式化進行補償。
前述詳細描述已出於闡釋及描述目的而呈現。其不意欲詳盡性或使實施例限於所揭示之精確形式。根據上文之教示，許多修改及變更係可能的。所描述之實施例經選擇以最好地解釋原理及實際應用，以藉此使其他熟習此項技術者能最好地利用各種實施例及各種修改適於特定預期使用。其意欲範疇係由隨附申請專利範圍定義。
90‧‧‧NAND串
100‧‧‧電晶體/記憶體胞
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體/記憶體胞
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體/記憶體胞
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體/記憶體胞
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
120‧‧‧第一選擇閘極
120CG‧‧‧控制閘極
122‧‧‧第二選擇閘極/電晶體
122CG‧‧‧控制閘極
125‧‧‧N+摻雜層
126‧‧‧位元線
128‧‧‧源極線/N+摻雜層
130‧‧‧N+摻雜層
132‧‧‧N+摻雜層
134‧‧‧N+摻雜層
136‧‧‧N+摻雜層
138‧‧‧N+摻雜層
140‧‧‧p井區域
142‧‧‧n井區域
144‧‧‧p型基板
320‧‧‧NAND串
321‧‧‧位元線
322‧‧‧選擇閘極
323‧‧‧儲存元件
324‧‧‧儲存元件
325‧‧‧儲存元件
326‧‧‧儲存元件
327‧‧‧選擇閘極
340‧‧‧NAND串
341‧‧‧位元線
342‧‧‧選擇閘極
343‧‧‧儲存元件
344‧‧‧儲存元件
345‧‧‧儲存元件
346‧‧‧儲存元件
347‧‧‧選擇閘極
360‧‧‧NAND串
361‧‧‧位元線
362‧‧‧選擇閘極
363‧‧‧儲存元件
364‧‧‧儲存元件
365‧‧‧儲存元件
366‧‧‧儲存元件
367‧‧‧選擇閘極
370‧‧‧源極線
400‧‧‧NAND儲存元件陣列/儲存元件二維陣列/記憶體陣列
404‧‧‧源極線
406‧‧‧位元線
426‧‧‧汲極端子
428‧‧‧源極端子
450‧‧‧NAND串
500‧‧‧感測區塊
510‧‧‧控制電路
512‧‧‧狀態機
514‧‧‧晶片上地址解碼器
516‧‧‧功率控制模組
518‧‧‧線
520‧‧‧線/資料匯流排/匯流排
530‧‧‧列解碼器
550‧‧‧控制器
560‧‧‧行解碼器
565‧‧‧讀取/寫入電路
570‧‧‧感測電路
572‧‧‧資料匯流排/匯流排
580‧‧‧感測模組
582‧‧‧位元線鎖存器
590‧‧‧共同部份
592‧‧‧處理器
593‧‧‧輸入線
594‧‧‧資料鎖存器
596‧‧‧記憶體裝置/I/O介面
598‧‧‧記憶體晶粒
800‧‧‧第一程式脈衝
802‧‧‧第二程式脈衝
804‧‧‧第三程式脈衝
806‧‧‧第四程式脈衝
BLCLAMP‧‧‧來自感測放大器之充電時之位元線之值之 一類比信號
SGD‧‧‧汲極側選擇線/汲極側選擇閘極之閘極
SGS‧‧‧源極側選擇線/源極側選擇閘極之閘極
Source‧‧‧源極線
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
Vpass‧‧‧通過電壓
Vpgm1‧‧‧程式位準
Vpgm2‧‧‧程式位準
Vpgm3‧‧‧程式位準
Vpgm4‧‧‧程式位準
Vra‧‧‧讀取參考電壓/讀取位準
Vra'‧‧‧讀取位準
Vra"‧‧‧讀取位準
Vra'''‧‧‧讀取位準
Vrb‧‧‧讀取參考電壓/讀取位準
Vrb'‧‧‧讀取位準
Vrb"‧‧‧讀取位準
Vrb'''‧‧‧讀取位準
Vrc‧‧‧讀取參考電壓/讀取位準
Vrc'‧‧‧讀取位準
Vrc"‧‧‧讀取位準
Vrc'''‧‧‧讀取位準
Vread‧‧‧電壓
VreadX‧‧‧電壓
Vth‧‧‧臨限電壓
Vva‧‧‧驗證參考電壓
Vvb‧‧‧驗證參考電壓
Vvc‧‧‧驗證參考電壓
WL_unsel‧‧‧字線(除了汲極側鄰近字線之外之未選擇字 線)
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WLn‧‧‧字線(經選擇用於讀取/驗證之字線)
WLn+1‧‧‧字線(未選擇字線，字線WLn之汲極側鄰近 字線)
圖1A係一NAND串之一實施例之一俯視圖。
圖1B係NAND串之一等效電路圖。
圖2係NAND串之一橫截面圖。
圖3係描繪三個NAND串之一電路圖。
圖4係一NAND快閃記憶體胞陣列之一實施例之一方塊 圖。
圖5係一非揮發性記憶體系統之一實施例之一方塊圖。
圖6係描繪感測區塊之一實施例之一方塊圖。
圖7A描繪一種四狀態記憶體裝置之臨限電壓分佈之一實例組，其中各儲存元件儲存兩個位元之資料。
圖7B繪示一種二遍次程式化技術之一第一遍次。
圖7C繪示圖7B之二遍次程式化技術之一第二遍次。
圖7D繪示另一模糊精細二遍次程式化技術之一第一遍次。
圖7E繪示圖7D之二遍次程式化技術之一第二遍次。
圖8A描繪在一程式化操作期間施加至一所選擇字線之一系列程式及驗證脈衝。
圖8B及圖8C描述用於程式化記憶體胞之兩個可能順序。
圖9A、圖9B、圖9C及圖9D描繪展示由於附近之非揮發性儲存元件被程式化而發生之偏移之一組非揮發性儲存元件之臨限電壓分佈。
圖10展示一給定頁之臨限電壓分佈之另一實例。
圖11係讀取非揮發性儲存以對若干部份程式化區塊進行補償之一程序之一實施例之一流程圖。
圖12係讀取非揮發性儲存以對一部份程式化區塊進行補償之一程序之一實施例之一流程圖。
圖13A係讀取非揮發性儲存以對一部份程式化區塊進行補償之一程序之一實施例之一流程圖。
圖13B係讀取非揮發性儲存以對一部份程式化區塊進行補償之一程序之一實施例之一流程圖。
圖14A係用於判定接在目標頁之後之一頁是否已被程式化之一程序之一實施例之一流程圖。
圖14B係用於判定接在目標頁之後之一頁是否已被程式化之一程序之一實施例之一流程圖。
圖15A係讀取臨限電壓以判定一頁是否已被程式化之一程序之一實施例之一流程圖。
圖15B係讀取頁狀態以判定某一頁是否被程式化之一程序之一實施例之一流程圖。
圖16係描述用於執行一頁之一讀取操作之一程序之一實施例之一流程圖。
圖17係描繪一讀取或驗證程序之一反覆期間之各種信號之行為之一時序圖。
圖18A、圖18B、圖18C、圖18D及圖18E描繪可在施加部份區塊補償時使用之頁程式化序列表。

Claims (32)

  1. 一種用於操作非揮發性儲存之方法，其包括：接收一請求以讀取一第一頁之資料，該第一頁與非揮發性儲存元件之一區塊中之一第一群組非揮發性儲存元件相關聯；判定一第二頁是否已被程式化，該第二頁依其中之頁被程式化之一序列接在該第一頁之後，該第二頁與鄰近於該第一群組非揮發性儲存元件之一第二群組非揮發性儲存元件相關聯；及若該第二頁尚未被程式化，則應用讀取校正以讀取該第一頁，該等讀取校正對至少該第二頁尚未被程式化進行補償。
  2. 如請求項1之方法，其中該第一群組非揮發性儲存元件與一第一字線相關聯，該第二群組非揮發性儲存元件與鄰近該第一字線之一第二字線相關聯。
  3. 如請求項2之方法，其中該第一群組非揮發性儲存元件與一第一組位元線相關聯，該第一組位元線與一第二組位元線交替，該第二群組非揮發性儲存元件與該第一組位元線相關聯，一第三頁與一第三群組非揮發性儲存元件相關聯，該第三群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯。
  4. 如請求項3之方法，其進一步包括：若該第二頁尚未被程式化，則判定該第三頁是否已被程式化，該第三頁係依其中之頁被程式化之該序列在該 第一頁與該第二頁之間，其中若該第二頁尚未被程式化則應用該等讀取校正以讀取該第一頁包含：若該第二頁及該第三頁皆尚未被程式化，則應用一第一組讀取校正以讀取該第一頁，該第一組讀取校正對該第二頁及該第三頁皆尚未被程式化進行補償；及若該第二頁尚未被程式化但該第三頁已被程式化，則應用一第二組讀取校正以讀取該第一頁，該第二組讀取校正對該第二頁尚未被程式化但該第三頁已被程式化進行補償。
  5. 如請求項1之方法，其中該第一群組非揮發性儲存元件與一第一字線及一第一組位元線相關聯，該第一組位元線與一第二組位元線交替，該第二頁與一第二群組非揮發性儲存元件相關聯，該第二群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯，一第三群組非揮發性儲存元件與鄰近該第一字線之一第二字線相關聯，該第三群組非揮發性儲存元件與該第一組位元線相關聯。
  6. 如請求項5之方法，其進一步包括：若該第二頁尚未被程式化，則判定該第三頁是否已被程式化，該第三頁係依其中之頁被程式化之該序列在該第一頁與該第二頁之間，其中若該第二頁尚未被程式化則應用該等讀取校正以讀取該第一頁包含： 若該第二頁及該第三頁皆尚未被程式化，則應用一第一組讀取校正以讀取該第一頁，該第一組讀取校正對該第二頁及該第三頁皆尚未被程式化進行補償；及若該第二頁尚未被程式化但該第三頁已被程式化，則應用一第二組讀取校正以讀取該第一頁，該第二組讀取校正對該第二頁尚未被程式化但該第三頁已被程式化進行補償。
  7. 如請求項1之方法，其中若該第二頁尚未被程式化則應用讀取校正以讀取該第一頁包含：應用該等相同讀取校正至該第一群組中之所有非揮發性儲存元件，該等讀取校正對歸因於至少該第二頁之稍後程式化而發生之該第一群組非揮發性儲存元件之臨限電壓分佈之偏移進行補償。
  8. 如請求項1之方法，其中該等讀取校正根據由依該序列程式化後面的頁引起之干擾程度而變。
  9. 如請求項1之方法，其中判定一第二頁是否已被程式化包含：讀取該第二群組中之指示該第二頁是否已被程式化之虛設非揮發性儲存元件。
  10. 如請求項1之方法，其中判定一第二頁是否已被程式化包含：存取指示在區塊中已被程式化之最後頁之一計數器。
  11. 如請求項1之方法，其中判定一第二頁是否已被程式化包含： 存取指示該區塊是否被完全程式化或部份程式化之一旗標。
  12. 如請求項1之方法，其中應用讀取校正以讀取該第一頁包含下列一或多者：使所選擇字線之偏壓偏移於一正常偏壓位準；使一或多個未選擇字線之偏壓偏移於一正常偏壓位準；使所選擇位元線之偏壓偏移於一正常偏壓位準；使一共同源極線之偏壓偏移於一正常偏壓位準；使一基板之偏壓偏移於一正常偏壓位準；或改變感測一所選擇記憶體胞之一傳導電流之時間。
  13. 一種用於操作非揮發性儲存之方法，其包括：接收一請求以讀取與一組非揮發性儲存元件中之一第一群組非揮發性儲存元件相關聯之一第一頁之資料，該第一頁為依一序列被程式化之頁之一第一頁，依該序列程式化連續頁之至少一些引起額外干擾該第一頁；判定依該序列接在該第一頁之後且引起一臨限干擾量之至少一頁是否尚未被程式化，該至少一頁與該組中之其他非揮發性儲存元件相關聯；及基於依該序列接在該第一頁之後且引起一臨限干擾量之至少一頁是否尚未被程式化而判定用於讀取該第一頁之位準；及使用該等經判定之讀取位準讀取該第一頁。
  14. 如請求項13之方法，其中判定依該序列接在該第一頁之 後且引起一臨限干擾量之至少一頁是否尚未被程式化包含：判定一第二頁是否尚未被程式化，該第一群組非揮發性儲存元件與一第一字線相關聯，該第二頁與一第二群組非揮發性儲存元件相關聯，該第二群組非揮發性儲存元件與鄰近該第一字線之一第二字線相關聯。
  15. 如請求項14之方法，其中該等經判定之讀取位準至少對由程式化該第二頁引起之干擾進行補償。
  16. 如請求項15之方法，其中判定依該序列接在該第一頁之後且引起一臨限干擾量之至少一頁是否尚未被程式化包含：判定一第三頁是否尚未被程式化，該第一群組非揮發性儲存元件與一第一組位元線相關聯，該第一組位元線與一第二組位元線交替，該第三頁與一第三群組非揮發性儲存元件相關聯，該第三群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯，該等經判定之讀取位準至少對由程式化該第二頁及該第三頁引起之干擾進行補償。
  17. 如請求項13之方法，其中判定依該序列接在該第一頁之後且引起一臨限干擾量之至少一頁是否尚未被程式化包含：判定一第二頁是否尚未被程式化，該第一群組非揮發性儲存元件與一第一字線且與一第一組位元線相關聯，該第一組位元線與一第二組位元線交替，該第二頁與一 第二群組非揮發性儲存元件相關聯，該第二群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯，該等經判定之讀取位準至少對由程式化該第二頁引起之干擾進行補償。
  18. 一種用於操作非揮發性儲存之方法，其包括：接收一請求以讀取儲存於一第一字線及一第一組位元線上之一第一群組非揮發性儲存元件中之一第一頁之資料，該第一組位元線與一第二組位元線交替；判定一第二頁或一第三頁之至少一者是否尚未被程式化，一第二群組非揮發性儲存元件係用於儲存該第二頁，一第三群組非揮發性儲存元件係用於儲存該第三頁，該第二群組非揮發性儲存元件係在鄰近該第一字線之一第二字線上，該第三群組非揮發性儲存元件係在該第一字線及該第二組位元線上；及若該第二頁或該第三頁之至少一者尚未被程式化，則應用讀取校正以讀取該第一頁，該等讀取校正對該第二頁及/或該第三頁尚未被程式化進行補償，該等讀取校正對歸因於稍後程式化至少該第二頁及/或該第三頁而發生之臨限電壓分佈之偏移進行補償。
  19. 如請求項18之方法，其中該等讀取校正對由程式化該第二頁及/或該第三頁引起之干擾進行補償。
  20. 如請求項18之方法，其中應用讀取校正包含：若該第二頁及該第三頁皆尚未被程式化，則應用對該第二頁及該第三頁尚未被程式化進行補償之讀取校正。
  21. 如請求項18之方法，其中應用讀取校正包含：若該第二頁或該第三頁之僅一者尚未被程式化，則應用對該第二頁或該第三頁之一者尚未被程式化進行補償之讀取校正。
  22. 如請求項18之方法，其中依一頁程式化序列在該第二頁之後程式化該第三頁。
  23. 如請求項18之方法，其中依一頁程式化序列在該第二頁與該第一頁之間程式化該第三頁。
  24. 如請求項18之方法，其中該第一頁及該第二頁為上頁。
  25. 一種非揮發性儲存裝置，其包括：一非揮發性儲存元件區塊，該等非揮發性儲存元件包含一第一群組非揮發性儲存元件及鄰近該第一群組非揮發性儲存元件之一第二群組非揮發性儲存元件，該第一群組非揮發性儲存元件係用於儲存一第一頁，該第二群組非揮發性儲存元件係用於儲存一第二頁，該第二頁係依其中之頁被程式化之一序列接在該第一頁之後；及一或多個管理電路，其與該非揮發性儲存元件區塊通信，該一或多個管理電路接收一請求以讀取該第一頁，該一或多個管理電路判定該第二頁是否已被程式化，若該第二頁尚未被程式化，則該一或多個管理電路應用讀取校正以讀取該第一頁，該等讀取校正對至少該第二頁尚未被程式化進行補償。
  26. 如請求項25之非揮發性儲存裝置，其進一步包括複數個字線，該第一群組非揮發性儲存元件與該複數個字線之 一第一字線相關聯，該第二群組非揮發性儲存元件與該複數個字線之鄰近該第一字線之一第二字線相關聯。
  27. 如請求項26之非揮發性儲存裝置，其中該非揮發性儲存元件區塊進一步包括用於儲存一第三頁之一第三群組非揮發性儲存元件，且進一步包括一第一組位元線及與該第一組位元線交替之一第二組位元線，該第一群組非揮發性儲存元件與該第一組位元線相關聯，該第二群組非揮發性儲存元件與該第一組位元線相關聯，該第三群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯。
  28. 如請求項25之非揮發性儲存裝置，其進一步包括複數個字線及一第一組位元線以及與該第一組位元線交替之一第二組位元線，該第一群組非揮發性儲存元件與該複數個字線之一第一字線且與該第一組位元線相關聯，該第二群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯。
  29. 一種非揮發性儲存裝置，其包括：複數個字線，該複數個字線包含一第一字線及鄰近該第一字線之一第二字線；複數個位元線，該複數個位元線包含一第一組位元線及與該第一組位元線交替之一第二組位元線；一組非揮發性儲存元件，該組非揮發性儲存元件包含用於儲存一第一頁之一第一群組非揮發性儲存元件，用於儲存一第二頁之一第二群組非揮發性儲存元件，及用 於儲存一第三頁之一第三群組非揮發性儲存元件，該第一頁係依一頁序列在該第二頁及該第三頁之前被程式化，該第一群組非揮發性儲存元件與該第一字線及該第一組位元線相關聯，該第二群組非揮發性儲存元件與該第二字線及與該第一組位元線相關聯，該第三群組非揮發性儲存元件與該第一字線及該第二組位元線相關聯；及一或多個管理電路，其與該組非揮發性儲存元件通信，該一或多個管理電路接收一請求以讀取該第一頁，該一或多個管理電路判定該第二頁或該第三頁之至少一者是否尚未被程式化，若該第二頁或該第三頁之至少一者尚未被程式化，則該一或多個管理電路應用讀取校正以讀取該第一頁，該等讀取校正對該第二頁及/或該第三頁尚未被程式化進行補償，該等讀取校正對由程式化該第二頁及/或該第三頁而對該第一頁引起之干擾進行補償。
  30. 如請求項29之非揮發性儲存裝置，其中若該第二頁尚未被程式化但該第三頁已被程式化，則該一或多個管理電路應用對該第二頁尚未被程式但該第三頁已被程式化進行補償之讀取校正。
  31. 如請求項29之非揮發性儲存裝置，其中若該第三頁尚未被程式化但該第二頁已被程式化，則該一或多個管理電路應用對該第三頁尚未被程式化但該第二頁已被程式化進行補償之讀取校正。
  32. 如請求項29之非揮發性儲存裝置，其中若該第二頁及該 第三頁皆尚未被程式化，則該一或多個管理電路應用對該第二頁及該第三頁兩者皆尚未被程式化進行補償之讀取校正。
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