CN113035252A - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种抑制写入速度的降低且抑制阈值分布的扩展及偏倚的半导体存储装置。实施方式的半导体存储装置包含多个存储单元、字线及控制器。多个存储单元各自能够存储多比特的数据。字线连接于多个存储单元。控制器执行包含多个程序循环的写入动作。写入动作中，控制器在第1次程序循环的编程动作中对字线施加第1编程电压VPGMinit，在第2次程序循环的编程动作中，第1种情况下对字线施加第2编程电压VPGMinit+DVPGM1，第2种情况下对字线施加第3编程电压VPGMinit+DVPGM2。第1及第2编程电压的差不同于第1及第3编程电压的差。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2019-232943号(申请日：2019年12月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有能够非易失性地存储数据的NAND(Not And，与非)型闪速存储器。

发明内容

本发明所要解决的问题在于提供一种半导体存储装置，抑制写入速度的降低，且抑制阈值分布的扩展及偏倚。

实施方式的半导体存储装置包含多个存储单元、字线及控制器。多个存储单元各自能够存储多比特的数据。字线连接于多个存储单元。控制器执行包含多个程序循环的写入动作。多个程序循环各自包含编程动作及验证动作。写入动作中，控制器在第1次程序循环的编程动作中对字线施加第1编程电压，在第2次程序循环的编程动作中，在第1种情况下对字线施加第2编程电压，在第2种情况下对字线施加第3编程电压。第1编程电压与第2编程电压的差不同于第1编程电压与第3编程电压的差。

附图说明

图1是表示实施方式的半导体存储装置的构成例的框图。

图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图4是表示实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图5是表示实施方式的半导体存储装置所具备的感测放大器模块中所含的感测放大器组件的电路构成的一例的电路图。

图6是表示实施方式的半导体存储装置中应用于存储单元晶体管的数据分配的一例的概略图。

图7是表示实施方式的半导体存储装置的写入动作的流程的概要的时序图。

图8是表示实施方式的半导体存储装置的写入动作中的第1次程序循环所产生的存储单元晶体管的阈值分布的变化的一例的阈值分布图。

图9是表示实施方式的半导体存储装置的写入动作的流程的具体例的流程图。

图10是表示实施方式的半导体存储装置的写入动作中的单元消耗(cellexhaustion)较低时的处理的一例的时序图。

图11是表示实施方式的半导体存储装置的写入动作中的单元消耗较低时的存储单元晶体管的阈值分布的变化的一例的阈值分布图。

图12是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。

图13是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的存储单元晶体管的阈值分布的变化的一例的阈值分布图。

图14是表示实施方式的比较例的半导体存储装置中的存储单元晶体管的阈值分布的一例的阈值分布图。

图15是表示实施方式的半导体存储装置中的存储单元晶体管的阈值分布的一例的阈值分布图。

图16是表示实施方式的第1变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。

图17是表示实施方式的第2变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。

图18是表示实施方式的第3变化例的半导体存储装置的写入动作的一例的流程图。

图19是表示实施方式的第3变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。

图20是表示实施方式的第4变化例的半导体存储装置的写入动作的一例的流程图。

图21是表示实施方式的第4变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。

图22是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的验证电压的一例的概略图。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示了用以将发明的技术思想具体化的装置或方法。附图为示意性或概念性的图，各附图的尺寸及比例等未必与实际情况相同。本发明的技术思想并不受构成要素的形状、构造、配置等限定。

此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的字母之后的数字用以将通过包含相同字母的参照符号来参照，且具有相同构成的要素彼此区分开来。在无需将包含相同字母的参照符号所表示的要素相互区分开来的情况下，这些要素分别通过仅包含字母的参照符号来参照。

[1]实施方式

以下，对实施方式的半导体存储装置1进行说明。

[1-1]半导体存储装置1的构成

[1-1-1]半导体存储装置1的整体构成

图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪速存储器，能够利用外部的存储器控制器2进行控制。如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。

存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如作为数据的抹除单位来使用。另外，在存储单元阵列10中设置有多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文中叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线及位线的选择。

定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。

驱动器模块14产生读出动作、写入动作、抹除动作等中所使用的电压。并且，驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。

行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加至与所选择的字线对应的信号线的电压传输至所选择的区块BLK内的被选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT传输至存储器控制器2。

半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，在半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。

指令锁存使能信号CLE是表示半导体存储装置1接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1接收到的输入输出信号I/O为地址信息ADD的信号。写入使能信号WEn是对半导体存储装置1命令进行输入输出信号I/O的输入的信号。读出使能信号REn是对半导体存储装置1命令进行输入输出信号I/O的输出的信号。就绪/忙碌信号RBn是对存储器控制器2通知半导体存储装置1为就绪状态及忙碌状态的哪一种的信号。就绪状态是半导体存储装置1受理命令的状态，忙碌状态是半导体存储装置1不受理命令的状态。输入输出信号I/O例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。

以上说明的半导体存储装置1及存储器控制器2也可以通过其等的组合而构成1个半导体装置。作为这种半导体装置，例如列举SD(secure digital，安全数码)^TM卡般的存储卡、SSD(solid state drive，固态驱动器)等。

[1-1-2]半导体存储装置1的电路构成

(关于存储单元阵列10的电路构成)

图2中，抽取存储单元阵列10中所含的多个区块BLK中的1个区块BLK来表示实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串组SU0～SU3。

各串组SU包含分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，且非易失性地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组SU的选择。

各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。

同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一区块BLK中所含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。

以上说明的存储单元阵列10的电路构成中，位线BL由各串组SU中被分配同一列地址的NAND串NS所共有。源极线SL例如为多个区块BLK间所共有。

在1个串组SU内连接于共通字线WL的多个存储单元晶体管MT的集合例如被称为单元组CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU可相应于存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。

此外，实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串组SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别为任意个数。

(关于行解码器模块15的电路构成)

图3表示实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例。如图3所示，行解码器模块15例如包含行解码器RD0～RDn，且经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS连接于驱动器模块14。

以下，着眼于与区块BLK0对应的行解码器RD0，对行解码器RD的详细的电路构成进行说明。行解码器RD例如包含区块解码器BD、传输栅极线TG及bTG、以及晶体管TR0～TR17。

区块解码器BD解码区块地址BAd。并且，区块解码器BD基于解码结果对传输栅极线TG及bTG分别施加特定的电压。施加至传输栅极线TG的电压与施加至传输栅极线bTG的电压存在互补关系。换句话说，对传输栅极线bTG输入传输栅极线TG的反相信号。

晶体管TR0～TR17分别为高耐压的N型MOS(metal oxide semiconductor，金属氧化物半导体)晶体管。晶体管TR0～TR12各自的栅极共通连接于传输栅极线TG。晶体管TR13～TR17各自的栅极共通连接于传输栅极线bTG。另外，各晶体管TR连接于从驱动器模块14配线的信号线与设置于所对应的区块BLK的配线之间。

具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。

也就是说，信号线CG0～CG7作为多个区块BLK间所共有的全域字线使用，字线WL0～WL7作为针对每个区块设置的局部字线使用。另外，信号线SGDD0～SGDD3以及SGSD作为多个区块BLK间所共有的全域传输栅极线使用，选择栅极线SGD0～SGD3以及SGS作为针对每个区块设置的局部传输栅极线使用。

根据以上构成，行解码器模块15能够选择区块BLK。具体来说，在各种动作时，与所选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加至传输栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加至传输栅极线TG及bTG。

此外，以上说明的行解码器模块15的电路构成仅为一例，可适当变更。例如，行解码器模块15所包含的晶体管TR的个数设计为基于设置在各区块BLK的配线的条数的个数。

(关于感测放大器模块16的电路构成)

图4表示实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图4所示，各感测放大器组件SAU例如包含位线连接部BLHU、感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL、CDL及XDL。

位线连接部BLHU包含连接于建立关联的位线BL与感测放大器部SA之间的高耐压晶体管。感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL、CDL及XDL共通连接于总线LBUS。锁存电路SDL、ADL、BDL、CDL及XDL能够相互收发数据。

对各感测放大器部SA输入例如由定序器13产生的控制信号STB。并且，感测放大器部SA基于控制信号STB被生效的时点，判定读出至建立关联的位线BL的数据为“0”或“1”。也就是说，感测放大器部SA基于位线BL的电压，判定所选择的存储单元存储的数据。

逻辑电路LC使用连接于共通的总线LBUS的锁存电路SDL、ADL、BDL、CDL及XDL中保存的数据执行各种逻辑运算。具体来说，逻辑电路LC能够使用2个锁存电路中保存的数据，执行AND运算、OR运算、NAND运算、NOR运算、EXNOR运算等。

锁存电路SDL、ADL、BDL、CDL及XDL分别暂时保存数据。锁存电路XDL用于半导体存储装置1的输入输出电路与感测放大器组件SAU之间的数据DAT的输入输出。另外，锁存电路XDL例如也可以作为半导体存储装置1的高速缓冲存储器使用。半导体存储装置1只要至少锁存电路XDL为空便能够成为就绪状态。

图5表示实施方式的半导体存储装置1中的感测放大器组件SAU的电路构成的一例。如图5所示，例如，感测放大器部SA包含晶体管20～27以及电容器28，位线连接部BLHU包含晶体管29。晶体管20为P型MOS晶体管。晶体管21～27分别为N型MOS晶体管。晶体管29为比晶体管20～27的各者更高耐压的N型MOS晶体管。

晶体管20的源极连接于电源线。晶体管20的漏极连接于节点ND1。晶体管20的栅极例如连接于锁存电路SDL内的节点SINV。晶体管21的漏极连接于节点ND1。晶体管21的源极连接于节点ND2。对晶体管21的栅极输入控制信号BLX。晶体管22的漏极连接于节点ND1。晶体管22的源极连接于节点SEN。对晶体管22的栅极输入控制信号HLL。

晶体管23的漏极连接于节点SEN。晶体管23的源极连接于节点ND2。对晶体管23的栅极输入控制信号XXL。晶体管24的漏极连接于节点ND2。对晶体管24的栅极输入控制信号BLC。晶体管25的漏极连接于节点ND2。晶体管25的源极连接于节点SRC。晶体管25的栅极例如连接于锁存电路SDL内的节点SINV。

晶体管26的源极接地。晶体管26的栅极连接于节点SEN。晶体管27的漏极连接于总线LBUS。晶体管27的源极连接于晶体管26的漏极。对晶体管27的栅极输入控制信号STB。电容器28的一个电极连接于节点SEN。对电容器28的另一个电极输入时钟CLK。

晶体管29的漏极连接于晶体管24的源极。晶体管29的源极连接于位线BL。对晶体管29的栅极输入控制信号BLS。

锁存电路SDL例如包含反相器30及31、以及N型MOS晶体管32及33。反相器30的输入节点连接于节点SLAT，反相器30的输出节点连接于节点SINV。反相器31的输入节点连接于节点SINV，反相器31的输出节点连接于节点SLAT。晶体管32的一端连接于节点SINV，晶体管32的另一端连接于总线LBUS，对晶体管32的栅极输入控制信号STI。晶体管33的一端连接于节点SLAT，晶体管33的另一端连接于总线LBUS，对晶体管33的栅极输入控制信号STL。例如，节点SLAT中保存的数据相当于锁存电路SDL中保存的数据，节点SINV中保存的数据相当于节点SLAT中保存的数据的反相数据。

锁存电路ADL、BDL、CDL及XDL的电路构成例如与锁存电路SDL的电路构成相同。例如，锁存电路ADL在节点ALAT保存数据，在节点AINV保存其反相数据。另外，例如，对锁存电路ADL的晶体管32的栅极输入控制信号ATI，对锁存电路ADL的晶体管33的栅极输入控制信号ATL。省略锁存电路BDL、CDL及XDL的说明。

在以上说明的感测放大器组件SAU的电路构成中，对连接于晶体管20的源极的电源线施加例如电源电压VDD。对节点SRC施加例如接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB及BLS、以及时钟CLK例如分别由定序器13产生。

此外，实施方式的半导体存储装置1所具备的感测放大器模块16并不限定于以上说明的电路构成。例如，各感测放大器组件SAU所具备的锁存电路的个数可基于1个单元组CU存储的页数而适当变更。感测放大器组件SAU内的逻辑电路LC只要能够仅利用感测放大器组件SAU内的锁存电路执行逻辑运算，便也可以省略。

[1-1-3]关于数据的存储方式

在实施方式的半导体存储装置1中，根据1个存储单元晶体管MT能够存储的数据的比特数，设定多个阈值分布。各存储单元晶体管MT的阈值电压根据所要写入的数据种类，配置在多个阈值分布中的任一个区域。以下，将被分配互不相同的数据的多个阈值分布的各者称为“状态”。图6表示实施方式的半导体存储装置1中的存储单元晶体管MT的阈值分布、读出电压、及验证电压的一例。此外，在以下所参照的阈值分布图中，纵轴的NMTs对应于存储单元晶体管MT的个数，横轴的Vth对应于存储单元晶体管MT的阈值电压。

如图6所示，在实施方式的半导体存储装置1中，例如由多个存储单元晶体管MT形成8种阈值分布。该8种阈值分布例如按照阈值电压由低到高的顺序，分别被称为“Er”状态、“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态、“G”状态。“Er”状态对应于存储单元晶体管MT的抹除状态。“A”状态～“G”状态分别对应于对存储单元晶体管MT写入有数据的状态。

并且，设定为，对“Er”状态～“G”状态分别分配互不相同的3比特数据，且在相邻的2个状态之间，仅1比特数据不同。这样一来，使3比特数据存储在1个存储单元晶体管的方法例如被称为TLC(Triple-Level Cell，三层单元)方式。以下，列举针对8种阈值分布的数据分配的一例。

“Er”状态：“111(上位比特/中位比特/下位比特)”数据

“A”状态：“110”数据

“B”状态：“100”数据

“C”状态：“000”数据

“D”状态：“010”数据

“E”状态：“011”数据

“F”状态：“001”数据

“G”状态：“101”数据。

在相邻的状态之间，分别设定写入动作中所要使用的验证电压。具体来说，验证电压AV设定在“Er”状态与“A”状态之间，验证电压BV设定在“A”状态与“B”状态之间，验证电压CV设定在“B”状态与“C”状态之间，验证电压DV设定在“C”状态与“D”状态之间，验证电压EV设定在“D”状态与“E”状态之间，验证电压FV设定在“E”状态与“F”状态之间，验证电压GV设定在“F”状态与“G”状态之间。写入动作中，半导体存储装置1在侦测出存储某数据的存储单元晶体管MT的阈值电压超过与该数据对应的验证电压时，结束对该存储单元晶体管MT的编程。

另外，在相邻的状态之间，分别设定读出动作中所要使用的读出电压。具体来说，在“Er”状态与“A”状态之间设定读出电压AR，在“A”状态与“B”状态之间设定读出电压BR，在“B”状态与“C”状态之间设定读出电压CR，在“C”状态与“D”状态之间设定读出电压DR，在“D”状态与“E”状态之间设定读出电压ER，在“E”状态与“F”状态之间设定读出电压FR，在“F”状态与“G”状态之间设定读出电压GR。另外，对高于“G”状态的电压设定读出路径电压VREAD。

读出电压AR、BR、CR、DR、ER、FR及GR分别用于“Er”状态与“A”状态以上的区分、“A”状态以下与“B”状态以上的区分、“B”状态以下与“C”状态以上的区分、“C”状态以下与“D”状态以上的区分、“D”状态以下与“E”状态以上的区分、“E”状态以下与“F”状态以上的区分、“F”状态以下与“G”状态以上的区分。栅极被施加有读出路径电压VREAD的存储单元晶体管MT无关于所存储的数据而成为接通状态。读出动作中，半导体存储装置1通过使用读出电压判定存储单元晶体管MT分布的状态，而确定读出数据。

例如，在应用图6所示的数据分配的情况下，由下位比特构成的1页数据(下位页数据)是通过分别使用读出电压AR及ER的读出动作而确定。由中位比特构成的1页数据(中位页数据)是通过分别使用读出电压BR、DR及FR的读出动作而确定。由上位比特构成的1页数据(上位页数据)是通过分别使用读出电压CR及GR的读出动作而确定。在使用多个读出电压的页读出动作中，逻辑电路LC适当执行运算处理。

此外，以上说明的1个存储单元晶体管MT所存储的数据的比特数为一例，并不限定于此。例如，在存储单元晶体管MT中也可以存储1比特、2比特、或4比特以上的数据。在半导体存储装置1中，可根据存储单元晶体管MT所存储的比特数，适当设定所要形成的阈值分布的数量、或读出电压、读出路径电压、验证电压等。

[1-2]半导体存储装置1的动作

接下来，对实施方式的半导体存储装置的动作进行说明。在以下说明中，将所选择的字线WL称为WLsel。对字线WL施加电压对应于驱动器模块14经由信号线CG及行解码器模块15对该配线施加电压。

[1-2-1]写入动作的概要

首先，对实施方式的半导体存储装置1中的写入动作的概要进行说明。图7表示第1实施方式的半导体存储装置1中的写入动作的流程的概要的一例。如图7所示，半导体存储装置1在写入动作中反复执行程序循环(program loop)。本例中的写入动作包含N次(N为2以上的整数)程序循环。写入动作中的程序循环的次数可根据存储单元晶体管MT的消耗状态(以下称为单元消耗)而变化。程序循环包含编程动作(“Program”)及验证动作(“Verify”)。以下，对编程动作及验证动作简洁地进行说明。

编程动作是使存储单元晶体管MT的阈值电压上升的动作。在编程动作中，所选择的单元组CU内的存储单元晶体管MT基于感测放大器组件SAU内所保存的写入数据，被设定为编程对象(program-target)或编程禁止(program-inhibit)。具体来说，未达到与感测放大器组件SAU内所保存的写入数据对应的状态(以下称为写入状态)的阈值电压的存储单元晶体管MT被设定为编程对象。另一方面，已达到写入状态的阈值电压的存储单元晶体管MT被设定为编程禁止。

在编程动作中，对字线WLsel施加编程电压VPGM。编程电压VPGM是能够使存储单元晶体管MT的阈值电压上升的高电压。当对字线WLsel施加编程电压VPGM时，连接于字线WLsel且连接于编程对象的位线BL的存储单元晶体管MT的阈值电压上升。另一方面，连接于字线WLsel且连接于编程禁止的位线BL的存储单元晶体管MT的阈值电压的上升例如通过自升压技术抑制。定序器13在编程动作结束时移行至验证动作。

在验证动作中，执行使用验证电压VCG的读出动作。并且，判定所选择的单元组CU内的存储单元晶体管MT的阈值电压是否达到写入状态的阈值电压。验证电压VCG例如对应于验证电压AV～GV的任一个。各感测放大器组件SAU用于判定阈值电压的验证电压VCG基于各感测放大器组件SAU内的锁存电路所保存的数据而决定。通过验证读出，判定确认已达到写入状态的阈值电压的存储单元晶体管MT已通过验证。各感测放大器组件SAU将写入状态的验证结果保存在内部的任一个锁存电路中。

在写入动作中，编程电压VPGM例如在每次重复程序循环时被升高。也就是说，施加至字线WLsel的编程电压VPGM对应于所执行的程序循环的次数而变高。以下，将编程电压VPGM的升高量也称为升高电压DVPGM。升高电压DVPGM可设定为任意值。在各程序循环的验证动作中，执行验证的状态的种类及数量可根据程序循环的进展而适当变更。

另外，半导体存储装置1在程序循环之后适当执行检测动作(“Detection”)。检测动作中，定序器13基于验证动作所得的读出结果，对每个写入状态下完成写入的存储单元晶体管MT的数量进行计数。然后，定序器13判定该状态的写入是否完成。在程序循环的反复中，定序器13例如在侦测出未通过“A”状态～“G”状态的验证的存储单元晶体管MT的数量低于特定数时，结束写入动作。

在实施方式的半导体存储装置1中，定序器13至少在第1次程序循环(“1st Loop”)与第2次程序循环(“2nd Loop”)之间执行检测动作。并且，定序器13可基于第1次程序循环之后执行的检测动作的结果，变更第2次以后的程序循环的处理方法。

在此，使用图8对与本动作相关联的存储单元晶体管MT的特性的一例进行说明。以下，将第1次程序循环中所使用的编程电压VPGM称为VPGMinit。图8表示实施方式的半导体存储装置1的写入动作中的第1次程序循环所产生的存储单元晶体管MT的阈值分布的变化的一例。图8(1)～(3)分别对应于写入对象的单元组CU中的单元消耗为低程度(low)、中程度(middle)、高程度(High)的情况。另外，图8(1)～(3)分别表示第1次程序循环中使用相同的编程电压VPGMinit时的阈值电压的变化。

如图8(1)所示，编程电压VPGM设定为，例如在单元消耗为低程度的情况下，通过第1次程序循环使写入对象的存储单元晶体管MT的阈值电压超过验证电压AV且低于读出电压BR。将单元消耗为低程度时的阈值电压的上升幅度(以下也称为Vth偏移)定义为“小”。如图8(2)所示，如果单元消耗为中程度，那么第1次程序循环所产生的存储单元晶体管MT的Vth偏移变大(Vth偏移：中)。如图8(3)所示，如果单元消耗为高程度，那么存储单元晶体管MT的Vth偏移变得更大(Vth偏移：大)。

这样一来，编程动作中的存储单元晶体管MT的Vth偏移根据单元消耗而变化。具体来说，单元消耗越高，存储单元晶体管MT的Vth偏移越大。

如果第1次程序循环中的Vth偏移变大，那么通过第1次程序循环会产生“A”状态写入的存储单元晶体管MT中的过写入。换句话说，通过第1次程序循环，写入对象的存储单元晶体管MT的阈值电压有可能超过读出电压BR。此外，在本说明书中，当“A”状态写入的存储单元晶体管MT中的例如已超过验证电压AV的存储单元晶体管MT的个数超过某个值时，假定为产生了过写入。

实施方式的半导体存储装置1例如在第1次程序循环之后的检测动作中检测产生了过写入，并变更第2次以后的程序循环的处理方法。图9表示实施方式的半导体存储装置1的写入动作中的流程图的一例。如图9所示，写入动作中，定序器13可执行步骤S10～S18的处理。

具体来说，首先，定序器13执行第1次程序循环(1st程序循环)(步骤S10)。接着，定序器13执行检测动作(步骤S11)。然后，定序器13基于检测动作的结果，确认通过了“A”验证的存储单元晶体管MT的数量(通过了“A”的单元数)是否超过特定的阈值NT(步骤S12)。

在通过了“A”的单元数为阈值NT以下的情况下(步骤S12为否(NO))，定序器13执行VPGM＝VPGMinit+DVPGM1的处理。也就是说，使编程电压VPGM升高DPVGM1(步骤S13)。

另一方面，在通过了“A”的单元数超过阈值NT的情况下(步骤S12为是(YES))，定序器13执行VPGM＝VPGMinit+DVPGM2的处理。也就是说，使编程电压VPGM升高DPVGM2(步骤S14)。DVPGM2为零以上且小于DVPGM1的值。进而，定序器13执行AV＝AVP的处理。也就是说，用于“A”状态的验证的电压设定为验证电压AVP(步骤S15)。AVP为高于写入动作开始时的验证电压AV且低于读出电压BR的电压。

在步骤S13或S15的处理之后，定序器13执行第2次程序循环(Nth程序循环)(步骤S16)。然后，定序器13确认是否通过了所有状态的验证(步骤S17)。

在未通过所有状态的验证的情况下(步骤S17为否)，定序器13执行VPGM＝VPGM(Nth)+DVPGM1的处理。也就是说，使编程电压VPGM升高DPVGM1(步骤S18)。然后，定序器13返回到步骤S16，再次执行步骤S16的程序循环及步骤S17的判定动作。在步骤S17中，当确认通过了所有状态的验证的情况下(步骤S17为是)，定序器13结束写入动作。

此外，步骤S17中的判定动作包含检测动作。定序器13也可以根据所执行的程序循环的次数，在步骤S16的处理之后执行步骤S18的处理。换句话说，定序器13也可以省略检测动作，直到执行特定次数的程序循环为止。另外，写入动作结束的触发并不限定于步骤S17的处理。例如，定序器13也可以基于已执行了特定次数的程序循环而结束写入动作。

[1-2-2]写入动作的具体例

以下，对实施方式的半导体存储装置1中的写入动作的具体例进行说明。作为具体例，依序例示步骤S12的处理中为“否”的情况(也就是单元消耗较低的情况)、及步骤S12的处理中为“是”的情况(也就是单元消耗较高的情况)这2个条件。

(关于单元消耗较低时的写入动作)

图10是实施方式的半导体存储装置1的写入动作中单元消耗较低时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。此外，以下假定为，定序器13在第1次及第2次程序循环中执行“A”状态的验证，在第3次及第4次程序循环中执行“A”及“B”状态的验证。

如图10所示，在第1次程序循环(“1st Loop”)中，对字线WLsel依序施加编程电压VPGMinit及验证电压AV。在单元消耗较低的情况下，定序器13在接下来的检测处理之后执行步骤S13的处理。也就是说，在第2次程序循环(“2nd Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM1及验证电压AV。

然后，在第3次程序循环(“3rd Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM1＊2与验证电压AV及BV。在第4次程序循环(“4th Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM1＊3与验证电压AV及BV。然后，定序器13适当执行程序循环，所述程序循环包含使编程电压逐次升高DVPGM1的编程动作及与写入动作的进展相对应的验证动作。

图11表示实施方式的半导体存储装置1的写入动作中单元消耗较低时的存储单元晶体管MT的阈值分布的变化的一例。图11(1)～(4)分别对应于第1次～第4次程序循环刚结束后的阈值分布。本例中，假定：通过第1次～第4次程序循环，作为写入对象的多个存储单元晶体管MT的阈值电压超过验证电压AV。

如图11(1)所示，在单元消耗较低的情况下，第1次程序循环后的Vth偏移较小。例如，第1次程序循环后的阈值分布的上端位于验证电压AV与读出电压BR之间。将在该时点具有超过验证电压AV的阈值电压的多个存储单元晶体管MT所形成的阈值分布称为“D11”。

如图11(2)所示，在第2次程序循环中，阈值分布偏移基于升高电压DVPGM1的电压那么多。例如，第2次程序循环后的阈值分布的上端位于读出电压BR附近。将在该时点具有超过验证电压AV的阈值电压且不包含在分布D11中的多个存储单元晶体管MT所形成的阈值分布称为“D12”。

如图11(3)所示，在第3次程序循环中，阈值分布偏移基于升高电压DVPGM1的电压。例如，第3次程序循环后的阈值分布的上端超过读出电压BR。将在该时点具有超过验证电压AV的阈值电压且不包含在分布D11及D12中的多个存储单元晶体管MT所形成的阈值分布称为“D13”。

如图11(4)所示，在第4次程序循环中，阈值分布偏移基于升高电压DVPGM1的电压。例如，第4次程序循环后的阈值分布的下端超过验证电压AV。将在时点具有超过验证电压AV的阈值电压且不包含在分布D11、D12及D13中的多个存储单元晶体管MT所形成的阈值分布称为“D14”。

针对“A”状态写入的存储单元晶体管MT的验证在阈值电压超过验证电压AV的程序循环中通过。也就是说，“A”状态写入的存储单元晶体管MT包含在分布D11、D12、D13及D14的任一个中。其结果，“A”状态的阈值分布是由包含在分布D11、D12、D13及D14的任一个中的“A”状态写入的多个存储单元晶体管MT的总计形成。

(关于单元消耗较高时的写入动作)

图12是实施方式的半导体存储装置1的写入动作中单元消耗较高时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。

如图12所示，在第1次程序循环(“1st Loop”)中，对字线WLsel依序施加编程电压VPGMinit及验证电压AV。在单元消耗较高的情况下，定序器13在接下来的检测处理之后依序执行步骤S14及S15的处理。也就是说，在第2次程序循环(“2nd Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM2及验证电压AVP。接下来的程序循环中的编程电压VPGM使用由步骤S18的处理升高后的电压，“A”状态的验证电压维持AVP不变。

具体来说，在第3次程序循环(“3rd Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM2+DVPGM1与验证电压AVP及BV。在第4次程序循环(“4th Loop”)中，对字线WLsel依序施加VPGMinit+DVPGM2+DVPGM1＊2与验证电压AVP及BV。然后，定序器13适当执行程序循环，所述程序循环包含使编程电压逐次升高DVPGM1的编程动作及与写入动作的进展相对应的验证动作。

图13表示实施方式的半导体存储装置1的写入动作中单元消耗较高时的存储单元晶体管MT的阈值分布的变化的一例。图13(1)～(4)分别对应于第1次～第4次程序循环刚结束后的阈值分布。本例中，假定：通过第1次～第4次程序循环，作为写入对象的多个存储单元晶体管MT的阈值电压超过验证电压AVP。

如图13(1)所示，在单元消耗较高的情况下，第1次程序循环后的Vth偏移较大。例如，第1次程序循环后的阈值分布的上端超过读出电压BR。将在该时点具有验证电压AV与AVP之间的阈值电压的存储单元晶体管MT所形成的阈值分布称为“D21A”，将具有验证电压AVP与读出电压BR之间的阈值电压的存储单元晶体管MT所形成的阈值分布称为“D21B”，将具有超过读出电压BR的阈值电压的多个存储单元晶体管MT所形成的阈值分布称为“D21C”。

如图13(2)所示，在第2次程序循环中，阈值分布偏移基于升高电压DVPGM2的电压那么多。也就是说，第2次程序循环中的阈值分布的偏移量相比应用升高电压DPGM1的程序循环更得到抑制。将在该时点具有超过验证电压AVP的阈值分布且不包含在分布D21A、D21B及D21C中的多个存储单元晶体管MT所形成的阈值分布称为“D22”。

如图13(3)所示，在第3次程序循环中，阈值分布偏移基于升高电压DVPGM1的电压。例如，第3次程序循环后的阈值分布的上端超过读出电压BR。将在该时点具有超过验证电压AVP的阈值电压且不包含在分布D21A、D21B、D21C及D22中的多个存储单元晶体管MT所形成的阈值分布称为“D23”。

如图13(4)所示，在第4次程序循环中，阈值分布偏移基于升高电压DVPGM1的电压。例如，第4次程序循环后的阈值分布的下端超过验证电压AV。将在该时点具有超过验证电压AVP的阈值电压且不包含在分布D21A、D21B、D21C、D22及D23中的多个存储单元晶体管MT所形成的阈值分布称为“D24”。

针对“A”状态写入的存储单元晶体管MT的验证在第1次程序循环中阈值电压超过验证电压AV的程序循环、或第2次以后的程序循环中阈值电压超过验证电压AVP的程序循环中通过。也就是说，“A”状态写入的存储单元晶体管MT包含在分布D21A、D21B、D21C、D22、D23及D24的任一个中。其结果，“A”状态的阈值分布由包含在分布D21A、D21B、D21C、D22、D23及D24的任一个中的“A”状态写入的多个存储单元晶体管MT的总计形成。

[1-3]实施方式的效果

根据以上说明的实施方式的半导体存储装置1，能够抑制写入速度的降低，且抑制阈值分布的扩展及偏倚。以下，对实施方式的半导体存储装置1的效果的详情进行说明。

在半导体存储装置中，抹除动作后或写入动作后的多个存储单元晶体管MT的阈值电压具有接近常态分布的不均。该阈值电压的不均会根据存储单元晶体管MT的形状或单元消耗的状态而变化。另外，在写入动作中，写入对象的存储单元晶体管MT的阈值电压理想的是落在从建立关联的写入状态的验证电压到对该验证电压加上升高电压DVPGM所得的电压为止的范围内。

在第1次程序循环中所使用的编程电压VPGMinit较高且单元消耗较高的情况下，“A”状态写入的存储单元晶体管MT中可能会产生因第1次程序循环引起的过写入。“A”状态中的过写入的产生能够通过将编程电压VPGMinit设定得较低而抑制。然而，如果降低编程电压VPGMinit，那么写入动作中所要执行的程序循环的次数变多，写入时间变长。

作为不降低编程电压VPGMinit而抑制“A”状态中的过写入的方法，考虑通过特定单元组CU中的写入动作评估共有字线WL的其它单元组CU的特性，使用其结果来调整其它单元组CU的编程电压VPGMinit。由此，半导体存储装置能够在应用反馈的单元组CU中，执行使用最佳的编程电压VPGMinit的编程动作，能够缩短该单元组CU中的写入时间。

然而，在该方法中，特定单元组CU的写入时间因使用较低的编程电压VPGMinit而变长。另外，该方法中，存在需要有用来保存单元组CU的特性的信息的存储区域的情况。例如，在写入动作并非以区块BLK为单位而是在区块BLK间往返的情况下，所需的存储区域的数量是区块BLK的总数加上字线WL的条数。像这样设置存储区域会导致存储单元阵列10的电路面积增加，从而导致半导体存储装置1的芯片面积增大。

相对于此，实施方式的半导体存储装置1将第1次程序循环中所使用的编程电压VPGMinit在可能的范围内设定得较高。在此情况下，第1次程序循环中的过写入可能会根据单元消耗变高而产生。另一方面，过写入在第2次程序循环中的编程动作中也有可能会产生。因此，实施方式的半导体存储装置1是通过抑制第2次程序循环中可能会产生的过写入，而抑制写入时间，且抑制“A”状态的阈值分布的上端的扩展。

具体来说，实施方式的半导体存储装置1通过第1次程序循环后的侦测动作而确认写入对象的单元组CU的单元消耗的状态。并且，半导体存储装置1在单元消耗较低的情况下，对第2次以后的程序循环中所使用的编程电压的升高量应用DVPGM1。另一方面，半导体存储装置1在单元消耗较高的情况下，对第2次程序循环中所使用的编程电压的升高量应用低于DVPGM1的DVPGM2，将“A”状态的验证电压变更为AVP。另外，半导体存储装置对第3次以后的程序循环中所使用的编程电压的升高量应用DVPGM1。

在此，使用图14及图15，利用比较例对单元消耗较高时的存储单元晶体管MT的阈值分布进行说明。图14及图15分别表示比较例及实施方式中的存储单元晶体管MT的阈值分布的一例。比较例对应于单元消耗较高时不执行升高电压DVPGM的变更的写入动作。在图14与图15之间，“A”状态的阈值分布的形状及位置不同。

如图14所示，在比较例中，“A”状态的阈值分布的上端大幅度扩展。该上端的扩展例如因写入动作的最初的程序循环导致的过写入而产生。如果产生因最初的程序循环导致的过写入，那么“A”状态的阈值分布的非对称性变大。如果阈值分布的非对称性变大，那么有“A”状态与“B”状态之间难以设定最佳的读出电压而导致错误比特数增加的担忧。其结果，认为在实施方式的比较例的半导体存储装置中，存储器控制器2等进行的错误订正的成功概率降低。

如图15所示，在实施方式中，“A”状态的阈值分布的上端的扩展通过降低第2次编程动作中所使用的编程电压而抑制。另外，“A”状态的阈值分布的下端的扩展通过使用验证电压AVP而抑制，“A”状态的阈值分布的重心朝正方向偏移。其结果，在实施方式中，“A”状态的阈值分布的非对称性得以改善。

如上所述，实施方式的半导体存储装置1能够缩短单元消耗较低时的写入时间，进而，能够抑制单元消耗较高时的“A”状态的阈值分布的上端的扩展。换句话说，实施方式的半导体存储装置1能够抑制写入速度的降低，且抑制阈值分布的扩展及偏倚。

其结果，实施方式的半导体存储装置1能够在“A”状态与“B”状态之间设定最佳的读出电压。并且，实施方式的半导体存储装置能够抑制使用读出电压AR的读出动作中的错误比特数，能够改善存储器控制器2等进行的错误订正的成功概率。

此外，在实施方式的半导体存储装置1中，通过将“A”状态的验证电压变更为AVP，与图13所示的分布D21A对应的“A”状态写入的存储单元晶体管MT作为“A”状态的阈值分布的下端残留。然而，就对阈值分布的扩展的影响来看，相比于与分布D21A对应的“A”状态写入的存储单元晶体管MT残留，写入动作的噪音等引起的阈值分布的扩展占支配地位。因此，分布D21A对最终的“A”状态的阈值分布造成的影响较小。

另外，在写入动作的途中提高“A”状态的验证电压会导致“A”状态的阈值分布的上端扩展。然而，实施方式的半导体存储装置1抑制了第2次程序循环中所使用的编程电压的升高量。因此，因提高验证电压而导致的“A”状态的阈值分布的上端的扩展可通过减少第2次编程动作的阈值电压的上升量而抵消。另外，提高“A”状态的验证电压可抑制“Er”状态与“A”状态之间的阈值分布的重叠。也就是说，半导体存储装置1还能够确保基于读出电压AR的读出动作的范围。

另外，执行步骤S14及S15的处理时的写入时间可通过增加程序循环数而变长。然而，针对单元消耗较高状态的存储单元晶体管MT的写入动作存在比单元消耗较低状态的存储单元晶体管MT早结束的倾向。因此，执行步骤S14及S15的处理时会产生的程序循环数的增加可通过伴随单元消耗的程序循环数的减少而抵消。

另外，在实施方式的写入动作中，也可以省略步骤S15的处理。换句话说，在步骤S12中通过了“A”的单元数超过特定阈值NT时，也可以不将“A”状态的验证电压设定为AVP。实施方式的半导体存储装置1只要能够基于第1次程序循环的验证结果变更至少第2次程序循环中所使用的编程电压的升高量即可。在这种情况下，半导体存储装置1也能够抑制“A”状态的阈值分布的上端的扩展。

另外，在实施方式的写入动作中，也可以省略步骤S14的处理。换句话说，在步骤S12中通过了“A”的单元数超过特定阈值NT的情况下，也可以不升高编程电压VPGM而仅变更“A”状态的验证电压。在这种情况下，半导体存储装置1也能够抑制“A”状态的阈值分布的下端的扩展，且抑制“A”状态的阈值分布的上端的扩展。

另外，在步骤S12中通过了“A”的单元数超过特定阈值NT的情况下，也可以对编程电压VPGM的升高量应用与单元消耗较低时相同的升高电压DVPGM1，仅变更“A”状态的验证电压。在这种情况下，半导体存储装置1也能够抑制“A”状态的阈值分布的下端的扩展。

[2]实施方式的第1变化例

图16是实施方式的第1变化例的半导体存储装置1的写入动作中单元消耗较高时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。如图16所示，实施方式的第1变化例中的写入动作相对于图12所示的实施方式中的写入动作，第1次程序循环中的验证动作的处理不同。

具体来说，在实施方式的第1变化例中，第1次程序循环的验证动作中，对字线WLsel分别施加例如验证电压AV及AVP。并且，定序器13在接下来的检测动作中对例如超过验证电压AVP的存储单元晶体管MT的数量进行计数。然后，定序器13将该计数结果与阈值NT进行比较，移行至步骤S13或S14的处理。实施方式的第1变化例中的其它动作与实施方式相同。

如上所述，实施方式的第1变化例的半导体存储装置1将与第1次检测动作建立关联的验证电压设定为验证电压AV以外。这样一来，与第1次检测动作建立关联的判定条件(也就是步骤S12的处理)也可以未必使用基于验证电压AV的读出结果。此外，与第1次检测动作建立关联的验证电压并不限定于AVP，也可以应用其它电压。

其结果，实施方式的第1变化例的半导体存储装置1能够获得与实施方式相同的效果，且能够更精细地调整写入动作中开始进行单元消耗较高时的处理的时点。另外，实施方式的第1变化例的半导体存储装置1能够通过将第1次检测动作中计数得到的存储单元晶体管MT的数量设定为适当范围，而缩短该检测动作的时间。

[2]实施方式的第2变化例

图17是实施方式的第2变化例的半导体存储装置1的写入动作中单元消耗较高时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。如图17所示，实施方式的第2变化例中的写入动作相对于图12所示的实施方式中的写入动作，第1次及第2次程序循环中的编程动作的处理不同。

具体来说，在实施方式的第2变化例中，当执行步骤S14及S15的处理时，在第1次及第2次程序循环的编程动作中，对字线WLsel施加脉冲宽度为WP的编程电压(宽脉冲)。在第3次以后的程序循环的编程动作中，对字线WLsel施加脉冲宽度为窄于NP的NP的编程电压(窄脉冲)。也就是说，第1次及第2次程序循环的编程电压以比第3次以后的程序循环的编程电压更长的时间施加至字线WLsel。

另外，在实施方式的第2变化例中，定序器13虽省略了图示，但在第2次程序循环中，能够根据紧接在前的检测动作的结果分别使用窄脉冲与宽脉冲。例如，定序器13在第2次程序循环中，在经过了步骤S13的处理的情况下使用窄脉冲的编程电压，在经过了步骤S14及S15的处理的情况下使用宽脉冲的编程电压。实施方式的第1变化例中的其它动作与实施方式相同。

如上所述，实施方式的第2变化例的半导体存储装置1中，将第1次编程动作中的编程电压VPGM的脉冲宽度设定为比后半部分的程序循环中的编程电压VPGM的脉冲宽度宽。并且，实施方式的第2变化例的半导体存储装置1是基于第1次检测动作的结果，变更第2次程序循环中的编程电压VPGM的脉冲宽度。

由此，实施方式的第2变化例的半导体存储装置1在单元消耗较低的情况、也就是阈值分布难以扩展的情况下，能够缩短写入动作的时间。另外，实施方式的第2变化例的半导体存储装置1在单元消耗较高的情况下，能够抑制第1次及第2次程序循环中的编程动作的噪音成分。因此，实施方式的第3变化例的半导体存储装置1相比实施方式能够缩窄阈值分布的宽度，能够提高写入至存储单元晶体管MT的数据的可靠性。

[4]实施方式的第3变化例

图18表示实施方式的第3变化例的半导体存储装置1的写入动作中的流程图的一例。如图18所示，实施方式的第3变化例中的写入动作包含图9所示的实施方式中的写入动作的处理、及追加在步骤S16之前的步骤S20～S25的处理。

具体来说，定序器13在步骤S13或S15的处理之后，执行第2次程序循环(步骤S20)。接着，定序器13执行检测动作(步骤S21)。然后，定序器13基于检测动作的结果，确认已通过了“A”验证的存储单元晶体管MT的数量(通过了“A”的单元数)是否超过特定的阈值NT2(步骤S22)。

在通过了“A”的单元数为阈值NT2以下的情况下(步骤S22为否)，定序器13执行VPGM＝VPGM+DVPGM1的处理(步骤S23)。在通过了“A”的单元数超过阈值NT2的情况下(步骤S22为是)，定序器13执行VPGM＝VPGM+DVPGM2的处理(步骤S24)、及AV＝AVP的处理(步骤S25)。并且，在步骤S23或S25的处理之后，定序器13移行至步骤S16的处理，也就是下一个程序循环的处理。

在实施方式的第3变化例中，步骤S20～S25的处理分别与步骤S10～S15的处理类似。此外，步骤S12中所使用的特定阈值NT与步骤S22中所使用的特定阈值NT2可以相同，也可以不同。在使阈值NT及NT2为不同数值的情况下，优选使NT2大于NT。通过将阈值设定得较高而使计数值变小，从而可缩短检测动作的时间。

图19是实施方式的第3变化例的半导体存储装置1的写入动作中单元消耗较高时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。如图19所示，实施方式的第3变化例中的写入动作相对于图12所示的实施方式中的写入动作，不同点在于，在第2次程序循环之后插入检测动作，以及第3次以后的程序循环中的编程电压的值。

具体来说，在第3次程序循环(“3rd Loop”)中，对字线WLsel施加VPGMinit+DVPGM2＊2。在第4次程序循环(“4th Loop”)中，对字线WLsel施加VPGMinit+DVPGM2＊2+DVPGM1。然后，定序器13适当执行程序循环，所述程序循环包含使编程电压逐次升高DVPGM1的编程动作、及与写入动作的进展相对应的验证动作。实施方式的第3变化例中的其它动作与实施方式相同。

如上所述，实施方式的第3变化例的半导体存储装置1在第2次程序循环中也执行第1次程序循环中所执行的判定动作及基于该判定动作的处理。此外，第1次程序循环中所执行的判定动作及基于该判定动作的处理也可以应用于第3次程序循环。也就是说，定序器13也可以在从写入动作的开始起特定次数的程序循环中执行与步骤S12～S15对应的处理。

其结果，实施方式的第3变化例的半导体存储装置1能够抑制第2次以后的程序循环中Vth偏移较大时可能会产生的过写入的发生。因此，实施方式的第3变化例的半导体存储装置1相比实施方式能够抑制阈值分布的宽度的扩展，能够提高单元消耗较高时的写入数据的可靠性。

[5]实施方式的第4变化例

图20表示实施方式的第4变化例的半导体存储装置1的写入动作中的流程图的一例。如图20所示，实施方式的第4变化例中的写入动作包含图9所示的实施方式中的写入动作的处理、及追加在步骤S15之后的步骤S30～S32的处理。

具体来说，定序器13在步骤S15的处理之后，执行第M次(M为2以上的整数)程序循环(步骤S30)。然后，定序器13确认所处理的程序循环的次数是否超过特定的阈值N'loop。也就是说，定序器13确认是否满足M＞N'loop(步骤S31)。

在不满足M＞N'loop的情况下(步骤S31为否)，定序器13执行VPGM＝VPGM(Mth)+DVPGM2的处理(步骤S32)，返回到步骤S30的处理。在满足M＞N'loop的情况下(步骤S31为是)，定序器13执行VPGM＝VPGM(Nth)+DVPGM1的处理(步骤S18)，移行至步骤S16的处理，也就是下一个程序循环的处理。

另外，图20中，省略了步骤S13的处理。取而代之，在通过了“A”的单元数为特定阈值NT以下的情况下(步骤S12为否)，定序器13执行VPGM＝VPGM(Nth)+DVPGM1的处理(步骤S18)，移行至步骤S16的处理，也就是下一个程序循环的处理。

图21是实施方式的第4变化例的半导体存储装置1的写入动作中单元消耗较高时的处理的一例，示出了第1次～第4次程序循环中施加至字线WLsel的电压。如图21所示，实施方式的第4变化例中的写入动作相对于图19所示的实施方式的第3变化例中的写入动作，执行省略了插入在第2次程序循环之后的检测动作的处理。实施方式的第4变化例中的其它动作与实施方式的第3变化例相同。

如上所述，实施方式的第4变化例的半导体存储装置1仅基于第1次程序循环中所执行的判定动作的结果而执行与实施方式的第3变化例相同的动作。也就是说，实施方式的第4变化例的半导体存储装置1在单元消耗较高的情况下，能够在从写入动作的开始起特定次数的程序循环中执行使用升高电压DVPGM2的程序循环。

其结果，实施方式的第4变化例的半导体存储装置1与实施方式的第3变化例同样地，能够抑制过写入的产生，能够抑制阈值分布的宽度的扩展。因此，实施方式的第4变化例的半导体存储装置1能够提高单元消耗较高时的写入数据的可靠性。另外，实施方式的第4变化例中的写入时间能够通过省略了第2次检测动作，而比实施方式的第3变化例中的写入时间短。

此外，在实施方式的第4变化例中，例示了单元消耗较高时的升高电压从DVPGM2转变为DVPGM1的情况，但并不限定于此。例如，定序器13也可以基于已侦测出单元消耗较高，而将各程序循环中的编程电压的升高量设定为DVPGM2直到写入动作结束为止。由此，半导体存储装置1能够抑制比“A”状态更高状态的阈值分布的上端的扩展。

[6]实施方式的第5变化例

图22表示实施方式的第5变化例的半导体存储装置1的写入动作中的单元消耗较高时的验证电压的一例。如图22所示，实施方式的第5变化例的半导体存储装置1使用验证电压AVP，与此相应地，其它验证电压也得以偏移。

具体来说，例如在实施方式所说明的步骤S15的处理中，“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态及“G”状态的验证电压分别设定为验证电压AVP、BVP、CVP、DVP、EVP、FVP及GVP。验证电压AVP、BVP、CVP、DVP、EVP、FVP及GVP分别为高于验证电压AV、BV、CV、DV、EV、FV及GV的电压。

这样一来，实施方式的第5变化例的半导体存储装置1在单元消耗较高的情况下，使“A”～“G”状态的阈值分布整体朝正方向偏移。也就是说，实施方式的第5变化例的半导体存储装置1考虑了因单元消耗较高所产生的上端的扩展，而变更阈值电压较高的状态的验证电压。其结果，实施方式的第5变化例的半导体存储装置1相比实施方式能够减少相邻状态间的分布重叠。

此外，在实施方式的第5变化例中，单元消耗较高时被变更验证电压的状态可以是1个状态，也可以是多个状态。作为被变更验证电压的状态，可选择任意状态。另外，实施方式的第5变化例的半导体存储装置1优选伴随阈值分布的偏移，使读出电压AR～GR也偏移。由此，实施方式的第5变化例的半导体存储装置1能够将读出错误的产生抑制为最小限度。

[7]其它变化例等

在实施方式中，例示了基于存储单元的消耗状态变更写入动作的处理的情况，但并不限定于此。存储单元晶体管MT的阈值电压存在如下情况：无论单元消耗如何，相对于编程电压的感度都不同。例如，存储单元晶体管MT的特性会根据它的形成位置而不同。因此，阈值电压容易上升的存储单元晶体管MT与阈值电压难以上升的存储单元晶体管MT可以混合存在于存储单元阵列10内。实施方式及各变化例中所说明的动作只要适用于至少写入特性不同的存储单元晶体管MT或写入特性发生了变化的存储单元晶体管MT即可。

在实施方式中，例示了定序器13兼任各种动作的情况，但并不限定于此。实施方式中所说明的定序器13的处理也可以由其它电路执行。例如，也可以为，半导体存储装置1具备计数器，利用该计数器对通过了验证的存储单元晶体管MT的数量进行计数。

所述变化例也可以在可能的范围进行组合。例如，第1变化例可以与第2～第5变化例的任一变化例组合。第2变化例可以与第3～第5变化例的任一变化例组合。第3变化例可以与第5变化例组合。第4变化例可以与第5变化例组合。另外，也能够将3种以上的变化例组合。半导体存储装置1能够通过各变化例的组合而获得所组合的变化例各自的效果。

所述实施方式中用于说明写入动作的时序图仅为一例。例如，在各时刻控制信号及配线各自的电压的时点也可以错开。另外，所述实施方式中用于说明写入动作的流程图仅为一例。各流程图的一部分处理也能够调换顺序。例如，步骤S14与步骤S15的顺序可以调换。另外，在所述实施方式中，施加至存储单元阵列10内的各种配线的电压也可以基于驱动器模块14与行解码器模块15之间的信号线的电压而推测。例如，施加至字线WLsel的电压可以基于信号线CG的电压而推测。

在本说明书中，“H”电平的电压是栅极被施加该电压的N型MOS晶体管成为接通状态、栅极被施加该电压的P型MOS晶体管成为断开状态的电压。“L”电平的电压是栅极被施加该电压的N型MOS晶体管成为断开状态、栅极被施加该电压的P型MOS晶体管成为接通状态的电压。“晶体管的一端”表示MOS晶体管的漏极或源极。“晶体管的另一端”表示MOS晶体管的源极或漏极。

在本说明书中，所谓“连接”表示电连接，不排除例如其间介存有其它元件的情况。“断开状态”表示对应的晶体管的栅极被施加小于该晶体管的阈值电压的电压，不排除例如流动晶体管的漏电流般的微量电流的情况。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

2 存储器控制器

10 存储单元阵列

11 指令寄存器

12 地址寄存器

13 定序器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

BLK 区块

SU 串组

SAU 感测放大器组件

RD 行解码器

BL 位线

WL 字线

SGD,SGS 选择栅极线

MT 存储单元晶体管

ST1,ST2 选择晶体管

Claims (14)

1.一种半导体存储装置，具备：

多个存储单元，各自能够存储多比特的数据；

字线，连接于所述多个存储单元；以及

控制器，执行包含多个程序循环的写入动作；且

所述多个程序循环各自包含编程动作及验证动作，

在所述写入动作中，所述控制器

在第1次程序循环的编程动作中，

对所述字线施加第1编程电压，

在第2次程序循环的编程动作中，

第1种情况下对所述字线施加第2编程电压，

第2种情况下对所述字线施加第3编程电压，

所述第1编程电压与所述第2编程电压的差不同于所述第1编程电压与所述第3编程电压的差。

2.根据权利要求1所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在第3次程序循环的编程动作中，

所述第1种情况下对所述字线施加第4编程电压，

所述第2种情况下对所述字线施加第5编程电压，

所述第1编程电压与所述第2编程电压的差等于所述第2编程电压与所述第4编程电压的差、及所述第3编程电压与所述第5编程电压的差，且大于所述第1编程电压与所述第3编程电压的差。

3.根据权利要求2所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在第N次(N为4以上的整数)程序循环的编程动作中，

所述第1种情况下对所述字线施加第6编程电压，

所述第2种情况下对所述字线施加第7编程电压，

所述第4编程电压与所述第6编程电压的差等于所述第5编程电压与所述第7编程电压的差。

4.根据权利要求1至3中任一项所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第1次程序循环的验证动作中，对所述字线施加第1验证电压，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环。

5.根据权利要求4所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第2次程序循环的验证动作中，

所述第1种情况下对所述字线施加所述第1验证电压，

所述第2种情况下对所述字线不施加所述第1验证电压而施加高于所述第1验证电压的第2验证电压。

6.根据权利要求5所述的半导体存储装置，其中

所述多个存储单元基于写入数据被分类为多个状态，

所述第1验证电压与所述第2验证电压被用于相同状态的验证。

7.根据权利要求5所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第1次程序循环的验证动作中，对所述字线施加不同于所述第1验证电压的第3验证电压，

当在所述第1次程序循环中通过了基于所述第3验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环，

当在所述第1次程序循环中通过了基于所述第3验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环。

8.根据权利要求2所述的半导体存储装置，其中

施加所述第5编程电压的时间短于施加所述第3编程电压的时间。

9.根据权利要求8所述的半导体存储装置，其中

施加所述第3编程电压的时间与施加所述第1编程电压的时间相等。

10.根据权利要求1所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第2种情况下的所述第2次程序循环之后的第3次程序循环的编程动作中，

第3种情况下对所述字线施加第8编程电压，

第4种情况下对所述字线施加第9编程电压。

所述第3编程电压与所述第8编程电压的差大于所述第3编程电压与所述第9编程电压的差。

11.根据权利要求10所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第2种情况下的所述第2次程序循环的验证动作中，对所述字线施加第1验证电压，

当在所述第2种情况下的所述第2次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数为第2阈值以下时，执行所述第3种情况下的所述第3次程序循环，

当在所述第2种情况下的所述第2次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数超过所述第2阈值时，执行所述第4种情况下的所述第3次程序循环。

12.根据权利要求10所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第1次程序循环的验证动作中，对所述字线施加第1验证电压，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环及所述第3种情况下的所述第3次程序循环，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环及所述第4种情况下的所述第3次程序循环。

13.根据权利要求1所述的半导体存储装置，其中

在所述写入动作中，所述控制器

在所述第1次程序循环的验证动作中，对所述字线施加第1验证电压，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环，

当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环，

在所述第2种情况下的所述第2次程序循环之后，执行第1次数的程序循环，所述程序循环使用的编程电压是上一次程序循环中所使用的编程电压加上所述第3编程电压与所述第1编程电压的差量所得。

14.根据权利要求1所述的半导体存储装置，其中

所述多个存储单元基于写入数据被分类为多个状态，

所述多个状态至少包含第1状态及第2状态，

在所述写入动作中，所述控制器

将执行所述第2种情况下的所述第2次程序循环之后用于所述第1状态的验证的电压设定为高于执行所述第1种情况下的所述第2次程序循环之后用于所述第1状态的验证的电压，

将执行所述第2种情况下的所述第2次程序循环之后用于所述第2状态的验证的电压设定为高于执行所述第1种情况下的所述第2次程序循环之后用于所述第2状态的验证的电压。

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