TW202125519A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種抑制寫入速度降低、且抑制閾值分佈之擴展及偏差之半導體記憶裝置。  實施方式之半導體記憶裝置包含複數個記憶胞、字元線及控制器。複數個記憶胞各自能夠記憶複數位元之資料。字元線連接於複數個記憶胞。控制器執行包含複數個程式循環之寫入動作。於寫入動作中，控制器於第1次程式循環之編程動作中，對字元線施加第1編程電壓VPGMinit，於第2次程式循環之編程動作中，於第1種情形時對字元線施加第2編程電壓VPGMinit＋DVPGM1，於第2種情形時對字元線施加第3編程電壓VPGMinit＋DVPGM2。第1及第2編程電壓之差不同於第1及第3編程電壓之差。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有能夠非揮發性地記憶資料之NAND(Not And，反及)型快閃記憶體。
本發明所欲解決之問題在於提供一種半導體記憶裝置，其抑制寫入速度之降低，且抑制閾值分佈之擴展及偏差。
實施方式之半導體記憶裝置包含複數個記憶胞、字元線及控制器。複數個記憶胞各自能夠記憶複數位元之資料。字元線連接於複數個記憶胞。控制器執行包含複數個程式循環之寫入動作。複數個程式循環各自包含編程動作及驗證動作。於寫入動作中，控制器於第1次程式循環之編程動作中，對字元線施加第1編程電壓，於第2次程式循環之編程動作中，於第1種情形時對字元線施加第2編程電壓，於第2種情形時對字元線施加第3編程電壓。第1編程電壓與第2編程電壓之差不同於第1編程電壓與第3編程電壓之差。
以下，參照圖式對實施方式進行說明。各實施方式例示了用以將發明之技術思想具體化之裝置或方法。圖式為示意性或概念性之圖，各圖式之尺寸及比例等未必與實際情況相同。本發明之技術思想並不受構成要素之形狀、構造、配置等限定。
再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同之符號。構成參照符號之字母之後的數字用以將藉由包含相同字母之參照符號來參照、且具有相同構成之要素彼此區分開來。於無需將包含相同字母之參照符號所表示之要素相互區分開來之情形時，該等要素分別藉由僅包含字母之參照符號而參照。
[1]實施方式  以下，對實施方式之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成  [1-1-1]半導體記憶裝置1之整體構成  圖1表示實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發性地記憶資料之NAND型快閃記憶體，能夠利用外部之記憶體控制器2進行控制。如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包含能夠非揮發性地記憶資料之複數個記憶胞之集合，例如作為資料之抹除單位來使用。又，於記憶胞陣列10中設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文中敍述。
指令暫存器11保持半導體記憶裝置1從記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1從記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於區塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保持於指令暫存器11中之指令CMD而控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中所使用之電壓。並且，驅動器模組14例如基於保持於位址暫存器12中之頁位址PAd，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於保持在位址暫存器12中之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模組15例如將施加至與所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之被選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
半導體記憶裝置1與記憶體控制器2之間的通信例如支持NAND介面標準。例如，於半導體記憶裝置1與記憶體控制器2之間的通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶裝置1接收到之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶裝置1接收到之輸入輸出信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係對半導體記憶裝置1命令進行輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係對半導體記憶裝置1命令進行輸入輸出信號I/O之輸出之信號。就緒/忙碌信號RBn係對記憶體控制器2通知半導體記憶裝置1為就緒狀態及忙碌狀態之哪一種之信號。就緒狀態係半導體記憶裝置1受理命令之狀態，忙碌狀態係半導體記憶裝置1不受理命令之狀態。輸入輸出信號I/O例如為8位元寬度之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如列舉SD(secure digital，安全數位)TM 卡般之記憶卡、SSD(solid state drive，固態驅動器)等。
[1-1-2]半導體記憶裝置1之電路構成  (關於記憶胞陣列10之電路構成)  圖2中，抽取記憶胞陣列10中所含之複數個區塊BLK中之1個區塊BLK來表示實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成的一例。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發性地保持資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。同一區塊BLK中所含之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
以上說明之記憶胞陣列10之電路構成中，位元線BL由各串單元SU中被分配同一行位址之NAND串NS所共有。源極線SL例如為複數個區塊BLK間所共有。
於1個串單元SU內連接於共通字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可相應於記憶胞電晶體MT所記憶之資料之位元數，具有2頁資料以上之記憶容量。
再者，實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數、或各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別為任意個數。
(關於列解碼器模組15之電路構成)  圖3表示實施方式之半導體記憶裝置1所具備之列解碼器模組15之電路構成之一例。如圖3所示，列解碼器模組15例如包含列解碼器RD0～RDn，且經由信號線CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS連接於驅動器模組14。
以下，著眼於與區塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細之電路構成進行說明。列解碼器RD例如包含區塊解碼器BD、傳輸閘極線TG及bTG、以及電晶體TR0～TR17。
區塊解碼器BD解碼區塊位址BAd。並且，區塊解碼器BD基於解碼結果對傳輸閘極線TG及bTG分別施加特定之電壓。施加至傳輸閘極線TG之電壓與施加至傳輸閘極線bTG之電壓存在互補關係。換言之，對傳輸閘極線bTG輸入傳輸閘極線TG之反相信號。
電晶體TR0～TR17分別為高耐壓之N型MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體。電晶體TR0～TR12各自之閘極共通連接於傳輸閘極線TG。電晶體TR13～TR17各自之閘極共通連接於傳輸閘極線bTG。又，各電晶體TR連接於從驅動器模組14配線之信號線與設置於所對應之區塊BLK之配線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各自之源極分別連接於字元線WL0～WL7。電晶體TR9～TR12各自之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12各自之源極分別連接於選擇閘極線SGD0～SGD3。電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17各自之汲極共通連接於信號線USGD。電晶體TR14～TR17各自之源極分別連接於選擇閘極線SGD0～SGD3。
即，信號線CG0～CG7作為複數個區塊BLK間所共有之全域字元線使用，字元線WL0～WL7作為針對每個區塊設置之局部字元線使用。又，信號線SGDD0～SGDD3以及SGSD作為複數個區塊BLK間所共有之全域傳輸閘極線使用，選擇閘極線SGD0～SGD3以及SGS作為針對每個區塊設置之局部傳輸閘極線使用。
根據以上構成，列解碼器模組15能夠選擇區塊BLK。具體而言，於各種動作時，與所選擇之區塊BLK對應之區塊解碼器BD將“H”位準及“L”位準之電壓分別施加至傳輸閘極線TG及bTG，與非選擇之區塊BLK對應之區塊解碼器BD將“L”位準及“H”位準之電壓分別施加至傳輸閘極線TG及bTG。
再者，以上說明之列解碼器模組15之電路構成僅為一例，可適當變更。例如，列解碼器模組15所包含之電晶體TR之個數設計為基於設置在各區塊BLK之配線之條數之個數。
(關於感測放大器模組16之電路構成)  圖4表示實施方式之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例。如圖4所示，各感測放大器單元SAU例如包含位元線連接部BLHU、感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL、CDL及XDL。
位元線連接部BLHU包含連接於建立關聯之位元線BL與感測放大器部SA之間的高耐壓電晶體。感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL、CDL及XDL共通連接於匯流排LBUS。鎖存電路SDL、ADL、BDL、CDL及XDL能夠相互收發資料。
對各感測放大器部SA輸入例如由定序器13產生之控制信號STB。並且，感測放大器部SA基於控制信號STB被生效之時點，判定讀出至建立關聯之位元線BL之資料為“0”或“1”。即，感測放大器部SA基於位元線BL之電壓，判定所選擇之記憶胞記憶之資料。
邏輯電路LC使用連接於共通之匯流排LBUS之鎖存電路SDL、ADL、BDL、CDL及XDL中保持之資料執行各種邏輯運算。具體而言，邏輯電路LC能夠使用2個鎖存電路中保持之資料，執行AND運算、OR運算、NAND運算、NOR運算、EXNOR運算等。
鎖存電路SDL、ADL、BDL、CDL及XDL分別暫時保持資料。鎖存電路XDL用於半導體記憶裝置1之輸入輸出電路與感測放大器單元SAU之間的資料DAT之輸入輸出。又，鎖存電路XDL例如亦可作為半導體記憶裝置1之快取記憶體使用。半導體記憶裝置1只要至少鎖存電路XDL為空便能夠成為就緒狀態。
圖5表示實施方式之半導體記憶裝置1中之感測放大器單元SAU之電路構成之一例。如圖5所示，例如，感測放大器部SA包含電晶體20～27以及電容器28，位元線連接部BLHU包含電晶體29。電晶體20為P型MOS電晶體。電晶體21～27分別為N型MOS電晶體。電晶體29為較電晶體20～27之各者更高耐壓之N型MOS電晶體。
電晶體20之源極連接於電源線。電晶體20之汲極連接於節點ND1。電晶體20之閘極例如連接於鎖存電路SDL內之節點SINV。電晶體21之汲極連接於節點ND1。電晶體21之源極連接於節點ND2。對電晶體21之閘極輸入控制信號BLX。電晶體22之汲極連接於節點ND1。電晶體22之源極連接於節點SEN。對電晶體22之閘極輸入控制信號HLL。
電晶體23之汲極連接於節點SEN。電晶體23之源極連接於節點ND2。對電晶體23之閘極輸入控制信號XXL。電晶體24之汲極連接於節點ND2。對電晶體24之閘極輸入控制信號BLC。電晶體25之汲極連接於節點ND2。電晶體25之源極連接於節點SRC。電晶體25之閘極例如連接於鎖存電路SDL內之節點SINV。
電晶體26之源極接地。電晶體26之閘極連接於節點SEN。電晶體27之汲極連接於匯流排LBUS。電晶體27之源極連接於電晶體26之汲極。對電晶體27之閘極輸入控制信號STB。電容器28之一個電極連接於節點SEN。對電容器28之另一個電極輸入時脈CLK。
電晶體29之汲極連接於電晶體24之源極。電晶體29之源極連接於位元線BL。對電晶體29之閘極輸入控制信號BLS。
鎖存電路SDL例如包含反相器30及31、以及N型MOS電晶體32及33。反相器30之輸入節點連接於節點SLAT，反相器30之輸出節點連接於節點SINV。反相器31之輸入節點連接於節點SINV，反相器31之輸出節點連接於節點SLAT。電晶體32之一端連接於節點SINV，電晶體32之另一端連接於匯流排LBUS，對電晶體32之閘極輸入控制信號STI。電晶體33之一端連接於節點SLAT，電晶體33之另一端連接於匯流排LBUS，對電晶體33之閘極輸入控制信號STL。例如，節點SLAT中保持之資料相當於鎖存電路SDL中保持之資料，節點SINV中保持之資料相當於節點SLAT中保持之資料之反相資料。
鎖存電路ADL、BDL、CDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同。例如，鎖存電路ADL於節點ALAT保持資料，於節點AINV保持其反相資料。又，例如，對鎖存電路ADL之電晶體32之閘極輸入控制信號ATI，對鎖存電路ADL之電晶體33之閘極輸入控制信號ATL。省略鎖存電路BDL、CDL及XDL之說明。
於以上說明之感測放大器單元SAU之電路構成中，對連接於電晶體20之源極之電源線施加例如電源電壓VDD。對節點SRC施加例如接地電壓VSS。控制信號BLX、HLL、XXL、BLC、STB及BLS、以及時脈CLK各者，例如由定序器13產生。
再者，實施方式之半導體記憶裝置1所具備之感測放大器模組16不限定於以上說明之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數可基於1個胞單元CU所記憶之頁數而適當變更。感測放大器單元SAU內之邏輯電路LC只要能夠僅由感測放大器單元SAU內之鎖存電路執行邏輯運算，則亦可省略。
[1-1-3]關於資料之記憶方式  於實施方式之半導體記憶裝置1中，根據1個記憶胞電晶體MT能夠記憶之資料之位元數，設定複數個閾值分佈。各記憶胞電晶體MT之閾值電壓根據所要寫入之資料種類，配置於複數個閾值分佈中之任一個區域。以下，將被分配互不相同之資料之複數個閾值分佈之各者稱為“狀態”。圖6表示實施方式之半導體記憶裝置1中之記憶胞電晶體MT之閾值分佈、讀出電壓、及驗證電壓之一例。再者，於以下所參照之閾值分佈圖中，縱軸之NMTs對應於記憶胞電晶體MT之個數，橫軸之Vth對應於記憶胞電晶體MT之閾值電壓。
如圖6所示，於實施方式之半導體記憶裝置1中，例如由複數個記憶胞電晶體MT形成8種閾值分佈。該8種閾值分佈例如按照閾值電壓由低至高之順序，分別被稱為“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、“G”狀態。“Er”狀態對應於記憶胞電晶體MT之抹除狀態。“A”狀態～“G”狀態分別對應於對記憶胞電晶體MT寫入有資料之狀態。
並且，設定為，對“Er”狀態～“G”狀態分別分配互不相同之3位元資料，且於相鄰之2個狀態之間，僅1位元資料不同。如此，使3位元資料記憶於1個記憶胞電晶體之方法例如被稱為TLC(Triple-Level Cell，三層單元)方式。以下，列舉針對8種閾值分佈之資料分配之一例。
“Er”狀態：“111(上位位元/中位位元/下位位元)”資料  “A”狀態：“110”資料  “B”狀態：“100”資料  “C”狀態：“000”資料  “D”狀態：“010”資料  “E”狀態：“011”資料  “F”狀態：“001”資料  “G”狀態：“101”資料。
於相鄰之狀態之間，分別設定寫入動作中所要使用之驗證電壓。具體而言，驗證電壓AV設定於“Er”狀態與“A”狀態之間，驗證電壓BV設定於“A”狀態與“B”狀態之間，驗證電壓CV設定於“B”狀態與“C”狀態之間，驗證電壓DV設定於“C”狀態與“D”狀態之間，驗證電壓EV設定於“D”狀態與“E”狀態之間，驗證電壓FV設定於“E”狀態與“F”狀態之間，驗證電壓GV設定於“F”狀態與“G”狀態之間。寫入動作中，半導體記憶裝置1於偵測出記憶某資料之記憶胞電晶體MT之閾值電壓超過與該資料對應之驗證電壓時，結束對該記憶胞電晶體MT之編程。
又，於相鄰之狀態之間，分別設定讀出動作中所要使用之讀出電壓。具體而言，於“Er”狀態與“A”狀態之間設定讀出電壓AR，於“A”狀態與“B”狀態之間設定讀出電壓BR，於“B”狀態與“C”狀態之間設定讀出電壓CR，於“C”狀態與“D”狀態之間設定讀出電壓DR，於“D”狀態與“E”狀態之間設定讀出電壓ER，於“E”狀態與“F”狀態之間設定讀出電壓FR，於“F”狀態與“G”狀態之間設定讀出電壓GR。又，對高於“G”狀態之電壓設定讀出路徑電壓VREAD。
讀出電壓AR、BR、CR、DR、ER、FR及GR分別用於“Er”狀態與“A”狀態以上之區分、“A”狀態以下與“B”狀態以上之區分、“B”狀態以下與“C”狀態以上之區分、“C”狀態以下與“D”狀態以上之區分、“D”狀態以下與“E”狀態以上之區分、“E”狀態以下與“F”狀態以上之區分、“F”狀態以下與“G”狀態以上之區分。閘極被施加有讀出路徑電壓VREAD之記憶胞電晶體MT無關於所記憶之資料而成為接通狀態。讀出動作中，半導體記憶裝置1藉由使用讀出電壓判定記憶胞電晶體MT分佈之狀態，而確定讀出資料。
例如，於應用圖6所示之資料分配之情形時，由下位位元構成之1頁資料(下位頁資料)係藉由分別使用讀出電壓AR及ER之讀出動作而確定。由中位位元構成之1頁資料(中位頁資料)係藉由分別使用讀出電壓BR、DR及FR之讀出動作而確定。由上位位元構成之1頁資料(上位頁資料)係藉由分別使用讀出電壓CR及GR之讀出動作而確定。於使用複數個讀出電壓之頁讀出動作中，邏輯電路LC適當執行運算處理。
再者，以上說明之1個記憶胞電晶體MT所記憶之資料之位元數為一例，並不限定於此。例如，於記憶胞電晶體MT中亦可記憶1位元、2位元、或4位元以上之資料。於半導體記憶裝置1中，可根據記憶胞電晶體MT所記憶之位元數，適當設定所要形成之閾值分佈之數量、或讀出電壓、讀出路徑電壓、驗證電壓等。
[1-2]半導體記憶裝置1之動作  繼而，對實施方式之半導體記憶裝置之動作進行說明。於以下說明中，將所選擇之字元線WL稱為WLsel。對字元線WL施加電壓係對應於驅動器模組14經由信號線CG及列解碼器模組15對該配線施加電壓。
[1-2-1]寫入動作之概要  首先，對實施方式之半導體記憶裝置1中之寫入動作之概要進行說明。圖7表示第1實施方式之半導體記憶裝置1中之寫入動作之流程之概要的一例。如圖7所示，半導體記憶裝置1於寫入動作中反覆執行程式循環(program loop)。本例中之寫入動作包含N次(N為2以上之整數)程式循環。寫入動作中之程式循環之次數可根據記憶胞電晶體MT之消耗狀態(以下稱為胞消耗)而變化。程式循環包含編程動作(“Program”)及驗證動作(“Verify”)。以下，對編程動作及驗證動作簡潔地進行說明。
編程動作係使記憶胞電晶體MT之閾值電壓上升之動作。於編程動作中，所選擇之胞單元CU內之記憶胞電晶體MT基於感測放大器單元SAU內所保持之寫入資料，被設定為編程對象(program-target)或編程禁止(program-inhibit)。具體而言，未達到與感測放大器單元SAU內所保持之寫入資料對應之狀態(以下稱為寫入狀態)之閾值電壓之記憶胞電晶體MT被設定為編程對象。另一方面，已達到寫入狀態之閾值電壓之記憶胞電晶體MT被設定為編程禁止。
於編程動作中，對字元線WLsel施加編程電壓VPGM。編程電壓VPGM係能夠使記憶胞電晶體MT之閾值電壓上升之高電壓。當對字元線WLsel施加編程電壓VPGM時，連接於字元線WLsel且連接於編程對象之位元線BL之記憶胞電晶體MT之閾值電壓上升。另一方面，連接於字元線WLsel且連接於編程禁止之位元線BL之記憶胞電晶體MT之閾值電壓之上升例如藉由自升壓技術抑制。定序器13於編程動作結束時移行至驗證動作。
於驗證動作中，執行使用驗證電壓VCG之讀出動作。並且，判定所選擇之胞單元CU內之記憶胞電晶體MT之閾值電壓是否達到寫入狀態之閾值電壓。驗證電壓VCG例如對應於驗證電壓AV～GV之任一者。各感測放大器單元SAU用於判定閾值電壓之驗證電壓VCG基於各感測放大器單元SAU內之鎖存電路所保持之資料而決定。藉由驗證讀出，判定確認已達到寫入狀態之閾值電壓之記憶胞電晶體MT已通過驗證。各感測放大器單元SAU將寫入狀態之驗證結果保持於內部之任一個鎖存電路中。
於寫入動作中，編程電壓VPGM例如在每次重複程式循環時被升高。即，施加至字元線WLsel之編程電壓VPGM對應於所執行之程式循環之次數而變高。以下，將編程電壓VPGM之升高量亦稱為升高電壓DVPGM。升高電壓DVPGM可設定為任意值。於各程式循環之驗證動作中，執行驗證之狀態之種類及數量可根據程式循環之進展而適當變更。
又，半導體記憶裝置1於程式循環之後適當執行檢測動作(“Detection”)。檢測動作中，定序器13基於驗證動作所得之讀出結果，對每個寫入狀態下完成寫入之記憶胞電晶體MT之數量進行計數。然後，定序器13判定該狀態之寫入是否完成。於程式循環之反覆中，定序器13例如在偵測出未通過“A”狀態～“G”狀態之驗證之記憶胞電晶體MT之數量低於特定數時，結束寫入動作。
於實施方式之半導體記憶裝置1中，定序器13至少在第1次程式循環(“1st Loop”)與第2次程式循環(“2nd Loop”)之間執行檢測動作。並且，定序器13可基於第1次程式循環之後執行之檢測動作之結果，變更第2次以後之程式循環之處理方法。
此處，使用圖8對與本動作相關聯之記憶胞電晶體MT之特性之一例進行說明。以下，將第1次程式循環中所使用之編程電壓VPGM稱為VPGMinit。圖8表示實施方式之半導體記憶裝置1之寫入動作中之第1次程式循環所產生之記憶胞電晶體MT之閾值分佈之變化的一例。圖8(1)～(3)分別對應於寫入對象之胞單元CU中之胞消耗為低程度(low)、中程度(middle)、高程度(High)之情形。又，圖8(1)～(3)分別表示第1次程式循環中使用相同之編程電壓VPGMinit時之閾值電壓之變化。
如圖8(1)所示，編程電壓VPGM設定為，例如於胞消耗為低程度之情形時，藉由第1次程式循環使寫入對象之記憶胞電晶體MT之閾值電壓超過驗證電壓AV且低於讀出電壓BR。將胞消耗為低程度時之閾值電壓之上升幅度(以下亦稱為Vth偏移)定義為“小”。如圖8(2)所示，若胞消耗為中程度，則第1次程式循環所產生之記憶胞電晶體MT之Vth偏移變大(Vth偏移：中)。如圖8(3)所示，若胞消耗為高程度，則記憶胞電晶體MT之Vth偏移變得更大(Vth偏移：大)。
如此，編程動作中之記憶胞電晶體MT之Vth偏移根據胞消耗而變化。具體而言，胞消耗越高，記憶胞電晶體MT之Vth偏移越大。
若第1次程式循環中之Vth偏移變大，則藉由第1次程式循環會產生“A”狀態寫入之記憶胞電晶體MT中之過寫入。換言之，藉由第1次程式循環，寫入對象之記憶胞電晶體MT之閾值電壓有可能超過讀出電壓BR。再者，於本說明書中，當“A”狀態寫入之記憶胞電晶體MT中之例如已超過驗證電壓AV之記憶胞電晶體MT之個數超過某個值時，假定為產生了過寫入。
實施方式之半導體記憶裝置1例如於第1次程式循環之後之檢測動作中檢測產生了過寫入，並變更第2次以後之程式循環之處理方法。圖9表示實施方式之半導體記憶裝置1之寫入動作中之流程圖的一例。如圖9所示，寫入動作中，定序器13可執行步驟S10～S18之處理。
具體而言，首先，定序器13執行第1次程式循環(1st程式循環)(步驟S10)。然後，定序器13執行檢測動作(步驟S11)。繼而，定序器13基於檢測動作之結果，確認通過了“A”驗證之記憶胞電晶體MT之數量(通過了“A”之胞數量)是否超過特定之閾值NT(步驟S12)。
於通過了“A”之胞數量為閾值NT以下之情形時(步驟S12為否(NO))，定序器13執行VPGM＝VPGMinit＋DVPGM1之處理。即，使編程電壓VPGM升高DPVGM1(步驟S13)。
另一方面，於通過了“A”之胞數量超過閾值NT之情形時(步驟S12為是(YES))，定序器13執行VPGM＝VPGMinit＋DVPGM2之處理。即，使編程電壓VPGM升高DPVGM2(步驟S14)。DVPGM2為零以上且小於DVPGM1之值。進而，定序器13執行AV＝AVP之處理。即，將用於“A”狀態之驗證之電壓設定為驗證電壓AVP(步驟S15)。AVP為高於寫入動作開始時之驗證電壓AV且低於讀出電壓BR之電壓。
於步驟S13或S15之處理之後，定序器13執行第2次程式循環(Nth程式循環)(步驟S16)。然後，定序器13確認是否通過了所有狀態之驗證(步驟S17)。
於未通過所有狀態之驗證之情形時(步驟S17為否)，定序器13執行VPGM＝VPGM(Nth)＋DVPGM1之處理。即，使編程電壓VPGM升高DPVGM1(步驟S18)。然後，定序器13返回至步驟S16，再次執行步驟S16之程式循環及步驟S17之判定動作。於步驟S17中，當確認通過了所有狀態之驗證之情形時(步驟S17為是)，定序器13結束寫入動作。
再者，步驟S17中之判定動作包含檢測動作。定序器13亦可根據所執行之程式循環之次數，於步驟S16之處理之後執行步驟S18之處理。換言之，定序器13亦可省略檢測動作，直至執行特定次數之程式循環為止。又，寫入動作結束之觸發並不限定於步驟S17之處理。例如，定序器13亦可基於已執行了特定次數之程式循環而結束寫入動作。
[1-2-2]寫入動作之具體例  以下，對實施方式之半導體記憶裝置1中之寫入動作之具體例進行說明。作為具體例，依序例示步驟S12之處理中為“否”之情形(即胞消耗較低之情形)、及步驟S12之處理中為“是”之情形(即胞消耗較高之情形)該2個條件。
(關於胞消耗較低時之寫入動作)  圖10係實施方式之半導體記憶裝置1之寫入動作中胞消耗較低時之處理的一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。再者，以下假定為，定序器13於第1次及第2次程式循環中執行“A”狀態之驗證，於第3次及第4次程式循環中執行“A”及“B”狀態之驗證。
如圖10所示，於第1次程式循環(“1st Loop”)中，對字元線WLsel依序施加編程電壓VPGMinit及驗證電壓AV。於胞消耗較低之情形時，定序器13於接下來之檢測處理之後執行步驟S13之處理。即，於第2次程式循環(“2nd Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM1及驗證電壓AV。
然後，於第3次程式循環(“3rd Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM1＊2與驗證電壓AV及BV。於第4次程式循環(“4th Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM1＊3與驗證電壓AV及BV。然後，定序器13適當執行程式循環，上述程式循環包含使編程電壓逐次升高DVPGM1之編程動作及與寫入動作之進展相對應之驗證動作。
圖11表示實施方式之半導體記憶裝置1之寫入動作中胞消耗較低時之記憶胞電晶體MT之閾值分佈之變化的一例。圖11(1)～(4)分別對應於第1次～第4次程式循環剛結束後之閾值分佈。本例中，假定：藉由第1次～第4次程式循環，作為寫入對象之複數個記憶胞電晶體MT之閾值電壓超過驗證電壓AV。
如圖11(1)所示，於胞消耗較低之情形時，第1次程式循環後之Vth偏移較小。例如，第1次程式循環後之閾值分佈之上端位於驗證電壓AV與讀出電壓BR之間。將於該時點具有超過驗證電壓AV之閾值電壓之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D11”。
如圖11(2)所示，於第2次程式循環中，閾值分佈偏移基於升高電壓DVPGM1之電壓那麼多。例如，第2次程式循環後之閾值分佈之上端位於讀出電壓BR附近。將於該時點具有超過驗證電壓AV之閾值電壓且不包含於分佈D11中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D12”。
如圖11(3)所示，於第3次程式循環中，閾值分佈偏移基於升高電壓DVPGM1之電壓那麼多。例如，第3次程式循環後之閾值分佈之上端超過讀出電壓BR。將於該時點具有超過驗證電壓AV之閾值電壓且不包含於分佈D11及D12中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D13”。
如圖11(4)所示，於第4次程式循環中，閾值分佈偏移基於升高電壓DVPGM1之電壓那麼多。例如，第4次程式循環後之閾值分佈之下端超過驗證電壓AV。將於該時點具有超過驗證電壓AV之閾值電壓且不包含於分佈D11、D12及D13中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D14”。
針對“A”狀態寫入之記憶胞電晶體MT之驗證於閾值電壓超過驗證電壓AV之程式循環中通過。即，“A”狀態寫入之記憶胞電晶體MT包含於分佈D11、D12、D13及D14之任一者中。其結果，“A”狀態之閾值分佈係由包含於分佈D11、D12、D13及D14之任一者中之“A”狀態寫入之複數個記憶胞電晶體MT之總計形成。
(關於胞消耗較高時之寫入動作)  圖12係實施方式之半導體記憶裝置1之寫入動作中胞消耗較高時之處理之一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。
如圖12所示，於第1次程式循環(“1st Loop”)中，對字元線WLsel依序施加編程電壓VPGMinit及驗證電壓AV。於胞消耗較高之情形時，定序器13於接下來之檢測處理之後依序執行步驟S14及S15之處理。即，於第2次程式循環(“2nd Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM2及驗證電壓AVP。接下來之程式循環中之編程電壓VPGM使用由步驟S18之處理升高後之電壓，“A”狀態之驗證電壓維持AVP不變。
具體而言，於第3次程式循環(“3rd Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM2＋DVPGM1與驗證電壓AVP及BV。於第4次程式循環(“4th Loop”)中，對字元線WLsel依序施加VPGMinit＋DVPGM2＋DVPGM1＊2與驗證電壓AVP及BV。然後，定序器13適當執行程式循環，該程式循環包含使編程電壓逐次升高DVPGM1之編程動作及與寫入動作之進展相對應之驗證動作。
圖13表示實施方式之半導體記憶裝置1之寫入動作中胞消耗較高時之記憶胞電晶體MT之閾值分佈之變化的一例。圖13(1)～(4)分別對應於第1次～第4次程式循環剛結束後之閾值分佈。本例中，假定：藉由第1次～第4次程式循環，作為寫入對象之複數個記憶胞電晶體MT之閾值電壓超過驗證電壓AVP。
如圖13(1)所示，於胞消耗較高之情形時，第1次程式循環後之Vth偏移較大。例如，第1次程式循環後之閾值分佈之上端超過讀出電壓BR。將於該時點具有驗證電壓AV與AVP之間的閾值電壓之記憶胞電晶體MT所形成之閾值分佈稱為“D21A”，將具有驗證電壓AVP與讀出電壓BR之間的閾值電壓之記憶胞電晶體MT所形成之閾值分佈稱為“D21B”，將具有超過讀出電壓BR之閾值電壓之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D21C”。
如圖13(2)所示，於第2次程式循環中，閾值分佈偏移相當於基於升高電壓DVPGM2之電壓之量。即，第2次程式循環中之閾值分佈之偏移量，相較於應用升高電壓DPGM1之程式循環更受到抑制。將於該時點具有超過驗證電壓AVP之閾值分佈且非含在分佈D21A、D21B及D21C中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D22”。
如圖13(3)所示，於第3次程式循環中，閾值分佈偏移相當於基於升高電壓DVPGM1之電壓之量。例如，第3次程式循環後之閾值分佈之上端超過讀出電壓BR。將於該時點具有超過驗證電壓AVP之閾值電壓且非含在分佈D21A、D21B、D21C及D22中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D23”。
如圖13(4)所示，於第4次程式循環中，閾值分佈偏移相當於基於升高電壓DVPGM1之電壓之量。例如，第4次程式循環後之閾值分佈之下端超過驗證電壓AV。將於該時點具有超過驗證電壓AVP之閾值電壓且非含在分佈D21A、D21B、D21C、D22及D23中之複數個記憶胞電晶體MT所形成之閾值分佈稱為“D24”。
針對“A”狀態寫入之記憶胞電晶體MT之驗證，於第1次程式循環中閾值電壓超過驗證電壓AV之程式循環、或第2次以後之程式循環中閾值電壓超過驗證電壓AVP之程式循環中為通過。即，“A”狀態寫入之記憶胞電晶體MT含在分佈D21A、D21B、D21C、D22、D23及D24之任一者中。其結果，“A”狀態之閾值分佈係由含在分佈D21A、D21B、D21C、D22、D23及D24之任一者中之“A”狀態寫入之複數個記憶胞電晶體MT之總計而形成。
[1-3]實施方式之效果  根據以上說明之實施方式之半導體記憶裝置1，能夠抑制寫入速度之降低，且抑制閾值分佈之擴展及偏差。以下，對實施方式之半導體記憶裝置1之效果之詳情進行說明。
於半導體記憶裝置中，抹除動作後或寫入動作後之複數個記憶胞電晶體MT之閾值電壓具有接近常態分佈之不均。該閾值電壓之不均會根據記憶胞電晶體MT之形狀或胞消耗之狀態而變化。又，於寫入動作中，寫入對象之記憶胞電晶體MT之閾值電壓理想為落於從建立關聯之寫入狀態之驗證電壓至對該驗證電壓加上升高電壓DVPGM所得之電壓為止之範圍內。
於第1次程式循環中所使用之編程電壓VPGMinit較高且胞消耗較高之情形時，“A”狀態寫入之記憶胞電晶體MT中可能會產生因第1次程式循環引起之過寫入。“A”狀態中之過寫入之產生能夠藉由將編程電壓VPGMinit設定得較低而抑制。然而，若降低編程電壓VPGMinit，則寫入動作中所要執行之程式循環之次數變多，寫入時間變長。
作為不降低編程電壓VPGMinit而抑制“A”狀態中之過寫入之方法，考慮藉由特定胞單元CU中之寫入動作評估共有字元線WL之其他胞單元CU之特性，使用其結果來調整其他胞單元CU之編程電壓VPGMinit。藉此，半導體記憶裝置能夠於應用反饋之胞單元CU中，執行使用最佳之編程電壓VPGMinit之編程動作，能夠縮短該胞單元CU中之寫入時間。
然而，於該方法中，特定胞單元CU之寫入時間因使用較低之編程電壓VPGMinit而變長。又，該方法中，存在需要有用以保持胞單元CU之特性之資訊的記憶區域之情形。例如，於寫入動作並非以區塊BLK為單位而是在區塊BLK間往返之情形時，所需之記憶區域之數量係區塊BLK之總數加上字元線WL之條數。如此設置記憶區域會導致記憶胞陣列10之電路面積增加，從而導致半導體記憶裝置1之晶片面積增大。
相對於此，實施方式之半導體記憶裝置1將第1次程式循環中所使用之編程電壓VPGMinit於可能之範圍內設定得較高。於此情形時，第1次程式循環中之過寫入可能會根據胞消耗變高而產生。另一方面，過寫入於第2次程式循環中之編程動作中亦有可能產生。因此，實施方式之半導體記憶裝置1係藉由抑制第2次程式循環中可能會產生之過寫入，而抑制寫入時間，且抑制“A”狀態之閾值分佈之上端之擴展。
具體而言，實施方式之半導體記憶裝置1藉由第1次程式循環後之偵測動作而確認寫入對象之胞單元CU之胞消耗之狀態。並且，半導體記憶裝置1於胞消耗較低之情形時，對第2次以後之程式循環中所使用之編程電壓之升高量應用DVPGM1。另一方面，半導體記憶裝置1於胞消耗較高之情形時，對第2次程式循環中所使用之編程電壓之升高量應用低於DVPGM1之DVPGM2，將“A”狀態之驗證電壓變更為AVP。又，半導體記憶裝置對第3次以後之程式循環中所使用之編程電壓之升高量應用DVPGM1。
此處，使用圖14及圖15，利用比較例對胞消耗較高時之記憶胞電晶體MT之閾值分佈進行說明。圖14及圖15分別表示比較例及實施方式中之記憶胞電晶體MT之閾值分佈之一例。比較例對應於胞消耗較高時不執行升高電壓DVPGM之變更之寫入動作。於圖14與圖15之間，“A”狀態之閾值分佈之形狀及位置不同。
如圖14所示，於比較例中，“A”狀態之閾值分佈之上端大幅度擴展。該上端之擴展例如因寫入動作之最初之程式循環導致之過寫入而產生。若產生因最初之程式循環導致之過寫入，則“A”狀態之閾值分佈之非對稱性變大。若閾值分佈之非對稱性變大，則有“A”狀態與“B”狀態之間難以設定最佳之讀出電壓而導致錯誤位元數增加之虞。其結果，認為於實施方式之比較例之半導體記憶裝置中，記憶體控制器2等進行之錯誤訂正之成功概率降低。
如圖15所示，於實施方式中，“A”狀態之閾值分佈之上端之擴展通過降低第2次編程動作中所使用之編程電壓而抑制。又，“A”狀態之閾值分佈之下端之擴展藉由使用驗證電壓AVP而抑制，“A”狀態之閾值分佈之重心朝正方向偏移。其結果，於實施方式中，“A”狀態之閾值分佈之非對稱性得以改善。
如上所述，實施方式之半導體記憶裝置1能夠縮短胞消耗較低時之寫入時間，進而，能夠抑制胞消耗較高時之“A”狀態之閾值分佈之上端之擴展。換言之，實施方式之半導體記憶裝置1能夠抑制寫入速度之降低，且抑制閾值分佈之擴展及偏差。
其結果，實施方式之半導體記憶裝置1能夠於“A”狀態與“B”狀態之間設定最佳之讀出電壓。並且，實施方式之半導體記憶裝置能夠抑制使用讀出電壓AR之讀出動作中之錯誤位元數，能夠改善記憶體控制器2等進行之錯誤訂正之成功概率。
再者，於實施方式之半導體記憶裝置1中，藉由將“A”狀態之驗證電壓變更為AVP，與圖13所示之分佈D21A對應之“A”狀態寫入之記憶胞電晶體MT作為“A”狀態之閾值分佈之下端殘留。然而，就對閾值分佈之擴展之影響而言，相比於與分佈D21A對應之“A”狀態寫入之記憶胞電晶體MT殘留，寫入動作之雜訊等引起之閾值分佈之擴展占支配地位。因此，分佈D21A對最終之“A”狀態之閾值分佈造成之影響較小。
又，於寫入動作之途中提高“A”狀態之驗證電壓會導致“A”狀態之閾值分佈之上端擴展。然而，實施方式之半導體記憶裝置1抑制了第2次程式循環中所使用之編程電壓之升高量。因此，因提高驗證電壓而導致之“A”狀態之閾值分佈之上端之擴展可藉由減少第2次編程動作之閾值電壓之上升量而抵消。又，提高“A”狀態之驗證電壓可抑制“Er”狀態與“A”狀態之間的閾值分佈之重疊。即，半導體記憶裝置1亦能夠確保基於讀出電壓AR之讀出動作之範圍。
又，執行步驟S14及S15之處理時之寫入時間可藉由增加程式循環數而變長。然而，針對胞消耗較高狀態之記憶胞電晶體MT之寫入動作存在比胞消耗較低狀態之記憶胞電晶體MT早結束之傾向。因此，執行步驟S14及S15之處理時會產生之程式循環數之增加可藉由減少伴隨胞消耗之程式循環數而抵消。
又，於實施方式之寫入動作中，亦可省略步驟S15之處理。換言之，於步驟S12中通過了“A”之胞數量超過特定閾值NT時，亦可不將“A”狀態之驗證電壓設定為AVP。實施方式之半導體記憶裝置1只要能夠基於第1次程式循環之驗證結果變更至少第2次程式循環中所使用之編程電壓之升高量即可。於此種情形時，半導體記憶裝置1亦能夠抑制“A”狀態之閾值分佈之上端之擴展。
又，於實施方式之寫入動作中，亦可省略步驟S14之處理。換言之，於步驟S12中通過了“A”之胞數量超過特定閾值NT之情形時，亦可不升高編程電壓VPGM而僅變更“A”狀態之驗證電壓。於此種情形時，半導體記憶裝置1亦能夠抑制“A”狀態之閾值分佈之下端之擴展，且抑制“A”狀態之閾值分佈之上端之擴展。
又，於步驟S12中通過了“A”之胞數量超過特定閾值NT之情形時，亦可對編程電壓VPGM之升高量應用與胞消耗較低時相同之升高電壓DVPGM1，僅變更“A”狀態之驗證電壓。於此種情形時，半導體記憶裝置1亦能夠抑制“A”狀態之閾值分佈之下端之擴展。
[2]實施方式之第1變化例  圖16係實施方式之第1變化例之半導體記憶裝置1之寫入動作中胞消耗較高時之處理的一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。如圖16所示，實施方式之第1變化例中之寫入動作相對於圖12所示之實施方式中之寫入動作，第1次程式循環中之驗證動作之處理不同。
具體而言，於實施方式之第1變化例中，第1次程式循環之驗證動作中，對字元線WLsel分別施加例如驗證電壓AV及AVP。並且，定序器13於接下來之檢測動作中對例如超過驗證電壓AVP之記憶胞電晶體MT之數量進行計數。然後，定序器13將該計數結果與閾值NT進行比較，移行至步驟S13或S14之處理。實施方式之第1變化例中之其他動作與實施方式相同。
如上所述，實施方式之第1變化例之半導體記憶裝置1將與第1次檢測動作建立關聯之驗證電壓設定為驗證電壓AV以外。如此，與第1次檢測動作建立關聯之判定條件(即步驟S12之處理)亦可未必使用基於驗證電壓AV之讀出結果。再者，與第1次檢測動作建立關聯之驗證電壓並不限定於AVP，亦可應用其他電壓。
其結果，實施方式之第1變化例之半導體記憶裝置1能夠獲得與實施方式相同之效果，且能夠更精細地調整寫入動作中開始進行胞消耗較高時之處理之時點。又，實施方式之第1變化例之半導體記憶裝置1能夠藉由將第1次檢測動作中計數得到之記憶胞電晶體MT之數量設定為適當範圍，而縮短該檢測動作之時間。
[2]實施方式之第2變化例  圖17係實施方式之第2變化例之半導體記憶裝置1之寫入動作中胞消耗較高時之處理的一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。如圖17所示，實施方式之第2變化例中之寫入動作相對於圖12所示之實施方式中之寫入動作，第1次及第2次程式循環中之編程動作之處理不同。
具體而言，於實施方式之第2變化例中，當執行步驟S14及S15之處理時，於第1次及第2次程式循環之編程動作中，對字元線WLsel施加脈衝寬度為WP之編程電壓(寬脈衝)。於第3次以後之程式循環之編程動作中，對字元線WLsel施加脈衝寬度為窄於NP之NP之編程電壓(窄脈衝)。即，第1次及第2次程式循環之編程電壓以較第3次以後之程式循環之編程電壓更長之時間施加至字元線WLsel。
又，於實施方式之第2變化例中，定序器13雖省略了圖示，但於第2次程式循環中，能夠根據緊接在前之檢測動作之結果分別使用窄脈衝與寬脈衝。例如，定序器13於第2次程式循環中，於經過了步驟S13之處理之情形時使用窄脈衝之編程電壓，於經過了步驟S14及S15之處理之情形時使用寬脈衝之編程電壓。實施方式之第1變化例中之其他動作與實施方式相同。
如上所述，實施方式之第2變化例之半導體記憶裝置1中，將第1次編程動作中之編程電壓VPGM之脈衝寬度設定為較後半部分之程式循環中之編程電壓VPGM之脈衝寬度寬。並且，實施方式之第2變化例之半導體記憶裝置1係基於第1次檢測動作之結果，變更第2次程式循環中之編程電壓VPGM之脈衝寬度。
藉此，實施方式之第2變化例之半導體記憶裝置1於胞消耗較低之情形、即閾值分佈難以擴展之情形時，能夠縮短寫入動作之時間。又，實施方式之第2變化例之半導體記憶裝置1於胞消耗較高之情形時，能夠抑制第1次及第2次程式循環中之編程動作之雜訊成分。因此，實施方式之第3變化例之半導體記憶裝置1相比實施方式能夠縮窄閾值分佈之寬度，能夠提高寫入至記憶胞電晶體MT之資料之可靠性。
[4]實施方式之第3變化例  圖18表示實施方式之第3變化例之半導體記憶裝置1之寫入動作中之流程圖之一例。如圖18所示，實施方式之第3變化例中之寫入動作包含圖9所示之實施方式中之寫入動作之處理、及追加於步驟S16之前之步驟S20～S25之處理。
具體而言，定序器13於步驟S13或S15之處理之後，執行第2次程式循環(步驟S20)。然後，定序器13執行檢測動作(步驟S21)。繼而，定序器13基於檢測動作之結果，確認已通過了“A”驗證之記憶胞電晶體MT之數量(通過了“A”之胞數量)是否超過特定之閾值NT2(步驟S22)。
於通過了“A”之胞數量為閾值NT2以下之情形時(步驟S22為否)，定序器13執行VPGM＝VPGM＋DVPGM1之處理(步驟S23)。於通過了“A”之胞數量超過閾值NT2之情形時(步驟S22為是)，定序器13執行VPGM＝VPGM＋DVPGM2之處理(步驟S24)、及AV＝AVP之處理(步驟S25)。並且，於步驟S23或S25之處理之後，定序器13移行至步驟S16之處理，即下一個程式循環之處理。
於實施方式之第3變化例中，步驟S20～S25之處理分別與步驟S10～S15之處理類似。再者，步驟S12中所使用之特定閾值NT與步驟S22中所使用之特定閾值NT2可相同，亦可不同。於使閾值NT及NT2為不同數值之情形時，較佳為使NT2大於NT。藉由將閾值設定得較高而使計數值變小，從而可縮短檢測動作之時間。
圖19係實施方式之第3變化例之半導體記憶裝置1之寫入動作中胞消耗較高時之處理之一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。如圖19所示，實施方式之第3變化例中之寫入動作相對於圖12所示之實施方式中之寫入動作之不同點在於，在第2次程式循環之後插入檢測動作，以及第3次以後之程式循環中之編程電壓之值。
具體而言，於第3次程式循環(“3rd Loop”)中，對字元線WLsel施加VPGMinit＋DVPGM2＊2。於第4次程式循環(“4th Loop”)中，對字元線WLsel施加VPGMinit＋DVPGM2＊2＋DVPGM1。然後，定序器13適當執行程式循環，該程式循環包含使編程電壓逐次升高DVPGM1之編程動作、及與寫入動作之進展相對應之驗證動作。實施方式之第3變化例中之其他動作與實施方式相同。
如上所述，實施方式之第3變化例之半導體記憶裝置1於第2次程式循環中亦執行第1次程式循環中所執行之判定動作及基於該判定動作之處理。再者，第1次程式循環中所執行之判定動作及基於該判定動作之處理亦可應用於第3次程式循環。即，定序器13亦可於從寫入動作之開始起特定次數之程式循環中執行與步驟S12～S15對應之處理。
其結果，實施方式之第3變化例之半導體記憶裝置1能夠抑制第2次以後之程式循環中Vth偏移較大時可能會產生之過寫入之發生。因此，實施方式之第3變化例之半導體記憶裝置1相比實施方式能夠抑制閾值分佈之寬度之擴展，能夠提高胞消耗較高時之寫入資料之可靠性。
[5]實施方式之第4變化例  圖20表示實施方式之第4變化例之半導體記憶裝置1之寫入動作中之流程圖的一例。如圖20所示，實施方式之第4變化例中之寫入動作包含圖9所示之實施方式中之寫入動作之處理、及追加於步驟S15之後之步驟S30～S32之處理。
具體而言，定序器13於步驟S15之處理之後，執行第M次(M為2以上之整數)程式循環(步驟S30)。然後，定序器13確認所處理之程式循環之次數是否超過特定之閾值N' loop。即，定序器13確認是否滿足M＞N' loop(步驟S31)。
於不滿足M＞N' loop之情形時(步驟S31為否)，定序器13執行VPGM＝VPGM(Mth)＋DVPGM2之處理(步驟S32)，返回至步驟S30之處理。於滿足M＞N' loop之情形時(步驟S31為是)，定序器13執行VPGM＝VPGM(Nth)＋DVPGM1之處理(步驟S18)，移行至步驟S16之處理，即下一個程式循環之處理。
又，圖20中，省略了步驟S13之處理。取而代之，於通過了“A”之胞數量為特定閾值NT以下之情形時(步驟S12為否)，定序器13執行VPGM＝VPGM(Nth)＋DVPGM1之處理(步驟S18)，移行至步驟S16之處理，即下一個程式循環之處理。
圖21係實施方式之第4變化例之半導體記憶裝置1之寫入動作中胞消耗較高時之處理的一例，示出了第1次～第4次程式循環中施加至字元線WLsel之電壓。如圖21所示，實施方式之第4變化例中之寫入動作相對於圖19所示之實施方式之第3變化例中之寫入動作，執行省略了插入於第2次程式循環之後的檢測動作之處理。實施方式之第4變化例中之其他動作與實施方式之第3變化例相同。
如上所述，實施方式之第4變化例之半導體記憶裝置1僅基於第1次程式循環中所執行之判定動作之結果而執行與實施方式之第3變化例相同之動作。即，實施方式之第4變化例之半導體記憶裝置1於胞消耗較高之情形時，能夠於從寫入動作之開始起特定次數之程式循環中執行使用升高電壓DVPGM2之程式循環。
其結果，實施方式之第4變化例之半導體記憶裝置1與實施方式之第3變化例同樣地，能夠抑制過寫入之產生，能夠抑制閾值分佈之寬度之擴展。因此，實施方式之第4變化例之半導體記憶裝置1能夠提高胞消耗較高時之寫入資料之可靠性。又，實施方式之第4變化例中之寫入時間能夠藉由省略了第2次檢測動作，而較實施方式之第3變化例中之寫入時間短。
再者，於實施方式之第4變化例中，例示了胞消耗較高時之升高電壓從DVPGM2轉變為DVPGM1之情形，但並不限定於此。例如，定序器13亦可基於已偵測出胞消耗較高，而將各程式循環中之編程電壓之升高量設定為DVPGM2直至寫入動作結束為止。藉此，半導體記憶裝置1能夠抑制狀態較“A”狀態更高之閾值分佈之上端之擴展。
[6]實施方式之第5變化例  圖22表示實施方式之第5變化例之半導體記憶裝置1之寫入動作中之胞消耗較高時之驗證電壓的一例。如圖22所示，實施方式之第5變化例之半導體記憶裝置1使用驗證電壓AVP，與此相應地，其他驗證電壓亦得以偏移。
具體而言，例如於實施方式所說明之步驟S15之處理中，“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態及“G”狀態之驗證電壓分別設定為驗證電壓AVP、BVP、CVP、DVP、EVP、FVP及GVP。驗證電壓AVP、BVP、CVP、DVP、EVP、FVP及GVP分別為高於驗證電壓AV、BV、CV、DV、EV、FV及GV之電壓。
如此，實施方式之第5變化例之半導體記憶裝置1於胞消耗較高之情形時，使“A”～“G”狀態之閾值分佈整體朝正方向偏移。即，實施方式之第5變化例之半導體記憶裝置1係考慮了因胞消耗較高所產生之上端之擴展，而變更閾值電壓較高之狀態之驗證電壓。其結果，實施方式之第5變化例之半導體記憶裝置1相比實施方式能夠減少相鄰狀態間之分佈重疊。
再者，於實施方式之第5變化例中，胞消耗較高時被變更驗證電壓之狀態可為1個狀態，亦可為複數個狀態。作為被變更驗證電壓之狀態，可選擇任意狀態。又，實施方式之第5變化例之半導體記憶裝置1較佳為伴隨閾值分佈之偏移，使讀出電壓AR～GR亦偏移。藉此，實施方式之第5變化例之半導體記憶裝置1能夠將讀出錯誤之產生抑制為最小限度。
[7]其他變化例等  於實施方式中，例示了基於記憶胞之消耗狀態變更寫入動作之處理之情形，但並不限定於此。記憶胞電晶體MT之閾值電壓存在如下情形：無論胞消耗如何，相對於編程電壓之感度均不同。例如，記憶胞電晶體MT之特性會根據其形成位置而不同。因此，閾值電壓容易上升之記憶胞電晶體MT與閾值電壓難以上升之記憶胞電晶體MT可混合存在於記憶胞陣列10內。實施方式及各變化例中所說明之動作只要適用於至少寫入特性不同之記憶胞電晶體MT或寫入特性發生了變化之記憶胞電晶體MT即可。
於實施方式中，例示了定序器13兼任各種動作之情形，但並不限定於此。實施方式中所說明之定序器13之處理亦可由其他電路執行。例如，亦可為，半導體記憶裝置1具備計數器，利用該計數器對通過了驗證之記憶胞電晶體MT之數量進行計數。
上述變化例亦可於可能之範圍進行組合。例如，第1變化例可與第2～第5變化例之任一變化例組合。第2變化例可與第3～第5變化例之任一變化例組合。第3變化例可與第5變化例組合。第4變化例可與第5變化例組合。又，亦能夠將3種以上之變化例組合。半導體記憶裝置1能夠藉由各變化例之組合而獲得所組合之變化例各自之效果。
上述實施方式中用於說明寫入動作之時序圖僅為一例。例如，於各時刻控制信號及配線各自之電壓之時點亦可錯開。又，上述實施方式中用於說明寫入動作之流程圖僅為一例。各流程圖之一部分處理亦能夠調換順序。例如，步驟S14與步驟S15之順序可以調換。又，於上述實施方式中，施加至記憶胞陣列10內之各種配線之電壓亦可基於驅動器模組14與列解碼器模組15之間的信號線之電壓而推測。例如，施加至字元線WLsel之電壓可基於信號線CG之電壓而推測。
於本說明書中，“H”位準之電壓係閘極被施加該電壓之N型MOS電晶體成為接通狀態、閘極被施加該電壓之P型MOS電晶體成為斷開狀態之電壓。“L”位準之電壓係閘極被施加該電壓之N型MOS電晶體成為斷開狀態、閘極被施加該電壓之P型MOS電晶體成為接通狀態之電壓。“電晶體之一端”表示MOS電晶體之汲極或源極。“電晶體之另一端”表示MOS電晶體之源極或汲極。
於本說明書中，所謂“連接”表示電連接，不排除例如其間介存有其他元件之情形。“斷開狀態”表示對應之電晶體之閘極被施加小於該電晶體之閾值電壓之電壓，不排除例如流動電晶體之漏電流般之微量電流之情形。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式加以實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-232943號(申請日：2019年12月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:電晶體 21:電晶體 22:電晶體 23:電晶體 24:電晶體 25:電晶體 26:電晶體 27:電晶體 28:電容器 29:電晶體 ADD:位址資訊 ADL:鎖存電路 ALE:位址鎖存賦能信號 AV:驗證電壓 AVP:驗證電壓 BAd:區塊位址 BD:區塊解碼器 BDL:鎖存電路 BL:位元線 BL0～BLm:位元線 BLK:區塊 BLK0～BLKn:區塊 BLC:控制信號 BLHU:位元線連接部 BLS:控制信號 bTG:傳輸閘極線 BR:讀出電壓 BV:驗證電壓 BVP:驗證電壓 CAd:行位址 CDL:鎖存電路 CLE:指令鎖存賦能信號 CMD:指令 CU:胞單元 CV:驗證電壓 CVP:驗證電壓 DAT:寫入資料 DV:驗證電壓 DVP:驗證電壓 DVPGM1:升高電壓 DVPGM2:升高電壓 EV:驗證電壓 EVP:驗證電壓 FV:驗證電壓 FVP:驗證電壓 GV:驗證電壓 GVP:驗證電壓 LBUS:匯流排 LC:邏輯電路 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 ND1:節點 ND2:節點 NS:NAND串 PAd:頁位址 RBn:就緒/忙碌信號 RD:列解碼器 RD0～RDn:列解碼器 REn:讀出賦能信號 SA:感測放大器部 SAU:感測放大器單元 SDL:鎖存電路 SEN:節點 SGD, SGS:選擇閘極線 SGD0～SGD3:選擇閘極線 SGDD0～SGDD3:信號線 SGSD:信號線 SINV:節點 SL:源極線 SLAT:節點 SRC:節點 ST1, ST2:選擇電晶體 STB:控制信號 STI:控制信號 SU:串單元 SU0～SU3:串單元 TR0～TR17:電晶體 TG:傳輸閘極線 USGD:信號線 USGS:信號線 VCG:驗證電壓 VDD:電源電壓 VPGM:編程電壓 VPGMinit:編程電壓 VREAD:讀出路徑電壓 WEn:寫入賦能信號 WL:字元線 WL0～WL7:字元線 WLsel:字元線 XDL:鎖存電路 XXL:控制信號
圖1係表示實施方式之半導體記憶裝置之構成例之方塊圖。  圖2係表示實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。  圖3係表示實施方式之半導體記憶裝置所具備之列解碼器模組之電路構成之一例的電路圖。  圖4係表示實施方式之半導體記憶裝置所具備之感測放大器模組之電路構成之一例的電路圖。  圖5係表示實施方式之半導體記憶裝置所具備之感測放大器模組中所含之感測放大器單元之電路構成之一例的電路圖。  圖6係表示實施方式之半導體記憶裝置中應用於記憶胞電晶體之資料分配之一例的概略圖。  圖7係表示實施方式之半導體記憶裝置之寫入動作之流程之概要的時序圖。  圖8係表示實施方式之半導體記憶裝置之寫入動作中之第1次程式循環所產生之記憶胞電晶體之閾值分佈之變化之一例的閾值分佈圖。  圖9係表示實施方式之半導體記憶裝置之寫入動作之流程之具體例的流程圖。  圖10係表示實施方式之半導體記憶裝置之寫入動作中之胞消耗(cell exhaustion)較低時之處理之一例的時序圖。  圖11係表示實施方式之半導體記憶裝置之寫入動作中之胞消耗較低時之記憶胞電晶體之閾值分佈之變化之一例的閾值分佈圖。  圖12係表示實施方式之半導體記憶裝置之寫入動作中之胞消耗較高時之處理之一例的時序圖。  圖13係表示實施方式之半導體記憶裝置之寫入動作中之胞消耗較高時之記憶胞電晶體之閾值分佈之變化之一例的閾值分佈圖。  圖14係表示實施方式之比較例之半導體記憶裝置中之記憶胞電晶體之閾值分佈之一例的閾值分佈圖。  圖15係表示實施方式之半導體記憶裝置中之記憶胞電晶體之閾值分佈之一例的閾值分佈圖。  圖16係表示實施方式之第1變化例之半導體記憶裝置之寫入動作中之胞消耗較高時之處理之一例的時序圖。  圖17係表示實施方式之第2變化例之半導體記憶裝置之寫入動作中之胞消耗較高時之處理之一例的時序圖。  圖18係表示實施方式之第3變化例之半導體記憶裝置之寫入動作之一例的流程圖。  圖19係表示實施方式之第3變化例之半導體記憶裝置之寫入動作中之胞消耗較高時之處理之一例的時序圖。  圖20係表示實施方式之第4變化例之半導體記憶裝置之寫入動作之一例的流程圖。  圖21係表示實施方式之第4變化例之半導體記憶裝置之寫入動作中之胞消耗較高時之處理之一例的時序圖。  圖22係表示實施方式之半導體記憶裝置之寫入動作中之胞消耗較高時之驗證電壓之一例的概略圖。
AV:驗證電壓
AVP:驗證電壓
BV:驗證電壓
DVPGM1:升高電壓
DVPGM2:升高電壓
VPGM:編程電壓
VPGMinit:編程電壓
WLsel:字元線

Claims (14)

  1. 一種半導體記憶裝置，其具備：  複數個記憶胞，其等各自能夠記憶複數位元之資料；  字元線，其連接於上述複數個記憶胞；及  控制器，其執行包含複數個程式循環之寫入動作；且  上述複數個程式循環各自包含編程動作及驗證動作，  於上述寫入動作中，上述控制器：  在第1次程式循環之編程動作中，  對上述字元線施加第1編程電壓，  在第2次程式循環之編程動作中，  於第1種情形時對上述字元線施加第2編程電壓，  於第2種情形時對上述字元線施加第3編程電壓；  上述第1編程電壓與上述第2編程電壓之差，不同於上述第1編程電壓與上述第3編程電壓之差。
  2. 如請求項1之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  在第3次程式循環之編程動作中，  於上述第1種情形時對上述字元線施加第4編程電壓，  於上述第2種情形時對上述字元線施加第5編程電壓；  上述第1編程電壓與上述第2編程電壓之差，等於上述第2編程電壓與上述第4編程電壓之差、及上述第3編程電壓與上述第5編程電壓之差，且大於上述第1編程電壓與上述第3編程電壓之差。
  3. 如請求項2之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  在第N次(N為4以上之整數)程式循環之編程動作中，  於上述第1種情形時對上述字元線施加第6編程電壓，  於上述第2種情形時對上述字元線施加第7編程電壓；  上述第4編程電壓與上述第6編程電壓之差，等於上述第5編程電壓與上述第7編程電壓之差。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第1次程式循環之驗證動作中，對上述字元線施加第1驗證電壓，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數為第1閾值以下時，執行上述第1種情形之上述第2次程式循環，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數超過上述第1閾值時，執行上述第2種情形之上述第2次程式循環。
  5. 如請求項4之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第2次程式循環之驗證動作中，  於上述第1種情形時對上述字元線施加上述第1驗證電壓，  於上述第2種情形時對上述字元線不施加上述第1驗證電壓，而施加高於上述第1驗證電壓之第2驗證電壓。
  6. 如請求項5之半導體記憶裝置，其中  上述複數個記憶胞基於寫入資料而被分類為複數個狀態，  將上述第1驗證電壓與上述第2驗證電壓使用於相同狀態之驗證。
  7. 如請求項5之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第1次程式循環之驗證動作中，對上述字元線施加不同於上述第1驗證電壓之第3驗證電壓，  當於上述第1次程式循環中藉由上述第3驗證電壓而驗證通過的記憶胞之個數為第1閾值以下時，執行上述第1種情形之上述第2次程式循環，  當於上述第1次程式循環中藉由上述第3驗證電壓而驗證通過的記憶胞之個數超過上述第1閾值時，執行上述第2種情形之上述第2次程式循環。
  8. 如請求項2之半導體記憶裝置，其中  施加上述第5編程電壓之時間短於施加上述第3編程電壓之時間。
  9. 如請求項8之半導體記憶裝置，其中  施加上述第3編程電壓之時間與施加上述第1編程電壓之時間相等。
  10. 如請求項1之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第2種情形之上述第2次程式循環之後的第3次程式循環之編程動作中，  於第3種情形時對上述字元線施加第8編程電壓，  於第4種情形時對上述字元線施加第9編程電壓；  上述第3編程電壓與上述第8編程電壓之差，大於上述第3編程電壓與上述第9編程電壓之差。
  11. 如請求項10之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第2種情形之上述第2次程式循環之驗證動作中，對上述字元線施加第1驗證電壓，  當於上述第2種情形之上述第2次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數為第2閾值以下時，執行上述第3種情形之上述第3次程式循環，  當於上述第2種情形之上述第2次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數超過上述第2閾值時，執行上述第4種情形之上述第3次程式循環。
  12. 如請求項10之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第1次程式循環之驗證動作中，對上述字元線施加第1驗證電壓，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數為第1閾值以下時，執行上述第1種情形之上述第2次程式循環及上述第3種情形之上述第3次程式循環，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數超過上述第1閾值時，執行上述第2種情形之上述第2次程式循環及上述第4種情形之上述第3次程式循環。
  13. 如請求項1之半導體記憶裝置，其中  於上述寫入動作中，上述控制器  於上述第1次程式循環之驗證動作中，對上述字元線施加第1驗證電壓，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數為第1閾值以下時，執行上述第1種情形之上述第2次程式循環，  當於上述第1次程式循環中藉由上述第1驗證電壓而驗證通過的記憶胞之個數超過上述第1閾值時，執行上述第2種情形之上述第2次程式循環，  於上述第2種情形之上述第2次程式循環之後，執行第1次數之程式循環，上述程式循環使用之編程電壓係對上一次程式循環中所使用之編程電壓加上上述第3編程電壓與上述第1編程電壓之差量而得者。
  14. 如請求項1之半導體記憶裝置，其中  上述複數個記憶胞基於寫入資料而被分類為複數個狀態，  上述複數個狀態至少包含第1狀態及第2狀態，  於上述寫入動作中，上述控制器  將執行上述第2種情形之上述第2次程式循環之後使用於上述第1狀態之驗證之電壓，設定為高於執行上述第1種情形之上述第2次程式循環之後使用於上述第1狀態之驗證之電壓，  將執行上述第2種情形之上述第2次程式循環之後使用於上述第2狀態之驗證之電壓，設定為高於執行上述第1種情形之上述第2次程式循環之後用於上述第2狀態之驗證之電壓。
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