CN101213614A - 使用个别验证擦除非易失性存储器和额外擦除存储器单元的子组 - Google Patents

使用个别验证擦除非易失性存储器和额外擦除存储器单元的子组 Download PDF

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Abstract

将一组非易失性存储元件划分为子组进行擦除，以便避免过度擦除较快擦除存储元件。擦除整个所述组元件，直到所述组元件的第一子组被验证为经擦除为止。所述第一子组可包含较快擦除单元。验证所述第一子组包含从验证中排除第二子组。在所述第一子组被验证为经擦除之后，其被抑制擦除，同时进一步擦除所述第二子组。当所述第二子组被验证为经擦除时，所述组元件被验证为经擦除。验证所述组元件经擦除可包含从验证中排除所述第一子组或一起验证所述第一和第二子组两者。取决于正擦除和验证哪个子组而使用不同的步长大小，以便更有效且准确地擦除所述组元件。

Description

使用个别验证擦除非易失性存储器和额外擦除存储器单元的子组
优先权
本申请案主张2005年3月31日申请的Hemink等人的题为“NON-VOLATILEMEMORY ERASE OPERATIONS WITH OVER-ERASE PROTECTION”的第60/667,043号美国临时专利申请案的优先权，所述申请案以全文引用的方式并入本文中。
相关申请案的交叉参考
以下申请案是交叉参考的且以全文引用的方式并入本文中：
2005年12月6日申请的Hemink等人的题为“SYSTEMS FOR ERASINGNON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION ANDADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS”的第11/296,028号(代理人案号SAND-01066US1)的美国专利申请案；
2005年12月6日申请的Hemink等人的题为“SOFT PROGRAMMINGNON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION ANDADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS”的第11/295,747号(代理人案号SAND-01066US2)美国专利申请案；
2005年12月6日申请的Hemink等人的题为“SYSTEMS FOR SOFT PROGRAMMINGNONVOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION ANDADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS”的第11/296,071号(代理人案号SAND-01 066US3)的美国专利申请案；
2005年12月6日申请的Masaaki Higashitani的题为“ERASING NON-VOLATILEMEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FORSLOWER ERASING MEMORY CELLS”的第11/295,755号(代理人案号SAND-01054US0)的美国专利申请案；以及
2005年12月6日申请的Masaaki Higashitani的题为“SYSTEMS FOR ERASINGNON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TOCOMPENSATE FOR SLOWER ERASING MEMORY CELLS”的第11/296,032号(代理人案号SAND-01054US2)的美国专利申请案。
技术领域
本发明大体上涉及用于擦除非易失性存储器装置的半导体技术。
背景技术
半导体存储器装置已变得越来越普遍地用于各种电子装置。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置。电可擦可编程只读存储器(EEPROM)(包含快闪EEPROM)和电可编程只读存储器(EPROM)属于最普遍的非易失性半导体存储器。
快闪存储器系统的一个实例使用夹在两个选择栅极之间的NAND结构，其包含串联布置多个晶体管。串联的晶体管和选择栅极称为NAND串。图1是展示一个NAND串的顶视图。图2是其等效电路。图1和2中描绘的NAND串包含四个晶体管100、102、104和106，其串联且夹在第一选择栅极120与第二选择栅极122之间。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过经由选择线SGD向控制栅极120CG施加适当电压来控制选择栅极120。通过经由选择线SGS向控制栅极122CG施加适当电压来控制选择栅极122。晶体管100、102、104和106中的每一者均包含控制栅极和浮动栅极，从而形成存储器单元的栅极元件。举例来说，晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。
应注意，尽管图1和2展示NAND串中的四个存储器单元，但仅提供四个晶体管的使用作为实例。NAND串可具有少于四个存储器单元或四个以上存储器单元。举例来说，一些NAND串将包含8个存储器单元、16个存储器单元、32个存储器单元等。本文的论述不限于NAND串中的任何特定数目的存储器单元。
用于使用NAND结构的快闪存储器系统的典型结构将包含若干NAND串。举例来说，图3展示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图3的NAND串中的每一者均包含两个选择晶体管或栅极和四个存储器单元。举例来说，NAND串202包含选择晶体管220和230，以及存储器单元222、224、226和228。NAND串204包含选择晶体管240和250，以及存储器单元242、244、246和248。每一串通过一个选择栅极(例如，选择栅极230和选择栅极250)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过由选择线SGD控制的选择栅极220、240等连接到相应的位线。在其它实施例中，选择线不一定需要共用。字线WL3连接到用于存储器单元222和存储器单元242的控制栅极。字线WL2连接到用于存储器单元224和存储器单元244的控制栅极。字线WL1连接到用于存储器单元226和存储器单元246的控制栅极。字线WL0连接到用于存储器单元228和存储器单元248的控制栅极。可见，位线和相应的NAND串包括存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包括阵列的行。每一字线连接行中的每一存储器单元的控制栅极。举例来说，字线WL2连接到用于存储器单元224、244和252的控制栅极。
每一存储器单元可存储数据(模拟或数字)。当存储一位数字数据时，存储器单元的可能阈值电压的范围被划分为两个范围，其指定为逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，阈值电压在存储器单元被擦除之后为负，且定义为逻辑“1”。编程操作之后的阈值电压为正且定义为逻辑“0”。当阈值电压为负且通过向控制栅极施加0伏来尝试读取时，存储器单元将接通以指示正存储逻辑1。当阈值电压为正且通过向控制栅极施加0伏来尝试读取操作时，存储器单元将不接通，其指示存储逻辑0。存储器单元也可存储多级信息，例如多位的数字数据。在存储多级数据的情况下，可能阈值电压的范围被划分为数据级的数目。举例来说，如果存储四个级的信息，那么将存在四个阈值电压范围，指定为数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个实例中，擦除操作之后的阈值电压为负且定义为“11”。三个不同的正阈值电压用于状态“10”、“01”和“00”。
NAND型快闪存储器及其操作的相关实例在以下美国专利/专利申请案中提供：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第6,456,528号美国专利；以及第09/893,277号(公开号US2003/0002348)美国专利申请案，所述专利全部以引用的方式并入本文中。
当对快闪存储器单元进行编程时，将编程电压施加到控制栅极(经由选择的字线)且位线接地。来自p阱的电子注入到浮动栅极中。当电子在浮动栅极中积聚时，浮动栅极会变成带负电且单元的阈值电压上升。浮动栅极充电且单元的阈值电压可指示对应于存储的数据的特定状态。
为了擦除NAND型快闪存储器的存储器单元，电子从每一存储器单元的浮动栅极转移到阱区和衬底。通常，将一个或一个以上高电压(例如，～16V-20V)擦除脉冲施加到阱区以将从每一存储器单元的浮动栅极离开的电子吸引到阱区。每一存储器单元的字线接地或供以0V以在隧道氧化物区上产生高电位从而吸引电子。如果在施加擦除电压脉冲之后未擦除NAND串的每一存储器单元，那么脉冲的大小可增加并再施加到NAND串，直到每一存储器单元被擦除为止。在脉冲之间擦除电压增加的量通常称为擦除电压的步长大小。
使用现有技术的典型的擦除操作可导致NAND串中存储器单元之间的不同擦除速率。一些存储器单元可比其它存储器单元更快或更慢地到达用于擦除状态的目标阈值电压电平。这可导致较快擦除存储器单元的过度擦除，因为其将持续经受经施加以充分擦除NAND串的较慢存储器单元的擦除电压。因此，不同的擦除速率可导致存储器单元或NAND串的较短循环寿命。典型的擦除操作也可导致NAND串的存储器单元之间的完全不同的阈值电压。也就是说，当与所述串或装置的其它存储器单元相比时，NAND串的一个或一个以上存储器单元可在施加一个或一个以上擦除电压脉冲之后具有不同的阈值电压。为克服此效应，已使用通常称为软编程的技术来调节擦除之后一个或一个以上存储器单元的阈值电压。软编程包含向一个或一个以上存储器单元施加相对低的编程电压，其低于用于实际编程的电压。软编程通常包含施加编程电压作为以编程电压脉冲每次施加之间的步长大小增加的一系列脉冲。软编程升高存储器单元的阈值电压，以便使全体经擦除存储器单元的阈值电压分布变窄和/或升高。然而软编程可增加编程和擦除时间。
另外，传统的软编程可经受不同的存储器单元之间完全不同的性质的相同影响中的某些影响。可能擦除缓慢的相同存储器单元也可能软编程缓慢。在软编程结束时这些较慢软编程单元可比NAND串的其它单元具有更低的擦除阈值电压。
发明内容
本文描述的技术属于用于以提供更一致的擦除阈值电压的方式对非易失性存储器装置进行擦除和/或软编程的技术。根据一个实施例，提供一种系统，其考虑在擦除和软编程操作期间一个或一个以上存储器单元的个别特性、擦除行为和软编程行为。
可将一组非易失性存储元件(例如，NAND串)划分为子组进行擦除，以便避免过度擦除较快擦除存储元件。整个所述组元件经擦除，直到所述组元件的第一子组被验证为经擦除为止。所述第一子组可包含较快擦除元件。验证所述第一子组包含从验证中排除第二子组。在所述第一子组被验证为经擦除之后，其被抑制擦除，同时所述第二子组经进一步擦除。当所述第二子组被验证为经擦除时，所述组元件被验证为经擦除。验证所述组元件经擦除可包含从验证中排除所述第一子组或一起验证所述第一和第二子组两者。取决于哪个子组正被擦除和验证而使用不同的步长大小，以便更有效且准确地擦除所述组元件。
可将一组非易失性存储元件划分为子组进行软编程，以便更完全地对较慢的软编程元件进行软编程。整个所述组元件经软编程，直到被验证为经软编程为止(或直到第一子组元件被验证为经软编程，同时从验证中排除第二子组为止)。在所述组被验证为经软编程之后，第一子组元件被抑制进一步软编程，同时对第二子组元件实施额外的软编程。第二子组可包含较慢的软编程元件。第二子组可接着经历软编程验证，同时从验证中排除第一子组。针对第二子组的软编程和验证可持续，直到其被验证为经软编程为止。取决于哪一子组正被软编程和验证，可使用不同的步长大小以增加软编程信号的大小。在一个实施例中，在根据本文描述的技术的擦除之后执行根据本文描述的技术的软编程。
在一个实施例中，提供一种擦除非易失性存储器的方法，其包含启用一组非易失性存储元件的擦除。启用所述组非易失性存储元件的第一和第二子组进行擦除。接着向所述组施加一个或一个以上擦除电压脉冲，同时启用所述第一和第二子组的非易失性存储元件进行擦除。施加脉冲直到所述第一子组被验证为经擦除为止。在所述第一子组被验证为经擦除之后，抑制所述第一子组进一步擦除，同时再次启用所述第二子组进行擦除。接着向所述组施加一个或一个以上额外擦除电压脉冲，同时抑制所述第一子组且启用所述第二子组。施加额外脉冲直到所述第二子组被验证为经擦除为止。
在一个实施例中，提供一种非易失性存储器系统，其包含一组非易失性存储元件以及与所述组非易失性存储元件通信的管理电路。所述组包含第一子组和第二子组的非易失性存储元件。所述管理电路使用一种技术来擦除所述组，所述技术包含：向所述组施加擦除电压，同时启用所述组中的每一非易失性存储元件进行擦除；验证所述第一子组是否经擦除，同时从验证中排除第二子组；以及重复施加和验证，直到第一子组被验证为经擦除为止。在验证所述第一子组为经擦除之后，管理电路抑制所述第一子组的擦除，且启用所述第二子组的擦除。管理电路接着向所述组施加擦除电压，同时启用所述第二子组进行擦除且抑制所述第一子组进行擦除，并通过验证第二子组是否经擦除来验证所述组非易失性存储元件是否经擦除。
在一个实施例中，提供一种软编程非易失性存储器的方法，其包括向一组非易失性存储元件施加一个或一个以上软编程脉冲，直到所述组被验证为经软编程为止。在验证所述组为经软编程之后，抑制所述组非易失性存储元件的第一子组进行软编程，且向所述组非易失性存储元件的第二子组施加一个或一个以上额外软编程脉冲，同时抑制所述第一子组的软编程。在一个实施例中，在如上所述的擦除之后执行软编程。
根据另一实施例，提供一种非易失性存储器系统，其包含一组非易失性存储元件以及与所述组非易失性存储元件通信的管理电路。所述组包含第一子组的非易失性存储元件和第二子组的非易失性存储元件。管理电路通过向所述组中的每一非易失性存储元件施加软编程电压并验证所述组是否经软编程来对所述组非易失性存储元件进行软编程。管理电路重复施加和验证，直到所述组非易失性存储元件被验证为经软编程为止。在验证所述组经软编程之后，管理电路向第一子组的非易失性存储元件中的每一非易失性存储元件施加软编程电压，并验证第一子组的非易失性存储元件是否经软编程，同时从验证中排除第二子组。
从对说明书、附图和权利要求书的审阅可获得本发明的其它特征、方面和目的。
附图说明
图1是NAND串的顶视图。
图2是图1描绘的NAND串的等效电路图。
图3是描绘三个NAND串的电路图。
图4是可实施本发明的各个方面的非易失性存储器系统的一个实施例的方框图。
图5说明存储器阵列的示范性组织。
图6描绘根据实施例的可施加到经选择字线的示范性编程/验证电压信号。
图7是用于执行编程操作的示范性流程图。
图8描绘存储器单元群组的示范性阈值分布。
图9描绘存储两位数据的存储器单元群组的示范性阈值分布。
图10是描绘根据现有技术的用于执行擦除操作的示范性偏压条件的表。
图11是描绘在理想擦除操作期间NAND串的各个部分的电压的曲线图。
图12是NAND串的横截面图，其描绘所述NAND串内的各个电容性耦合电压。
图13是描绘在擦除操作期间NAND串的末端存储器单元的各个电压的曲线图。
图14A和图14B描绘在完成擦除操作之后NAND串的末端和内部存储器单元的示范性个别阈值电压分布。
图15是根据一个实施例的用于擦除一组非易失性存储元件的流程图。
图16是描绘根据一个实施例的用于擦除和验证一组非易失性存储元件的擦除的偏压条件的表。
图17A-17C描绘根据一个实施例的在擦除操作期间NAND串的末端存储器单元和内部存储器单元在各个点处的阈值电压分布。
图18A-18B是描绘根据一个实施例的擦除电压信号的曲线图。
图19是根据一个实施例的用于执行图15的步骤456的流程图。
图20描绘根据现有技术的在软编程之后NAND串的末端存储器单元和内部存储器单元的示范性阈值电压分布。
图21是根据一个实施例的用于软编程一组非易失性存储元件的流程图。
图22是描绘根据一个实施例的用于软编程和验证一组非易失性存储元件的软编程的偏压条件的表。
图23描绘根据一个实施例的在软编程之后NAND串的末端存储器单元和内部存储器单元的示范性阈值电压分布。
具体实施方式
图4是可用于实施本发明内容的一个或一个以上实施例的快闪存储器的一个实施例的方框图。可使用其它系统和实施方案。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线，以用于读取存储在存储器单元中的数据，用于确定编程操作期间存储器单元的状态，且用于控制位线的电位电平以促进或抑制编程和擦除。行控制电路306连接到字线以选择字线中的一者、施加读取电压、施加与由列控制电路304控制的位线电位电平组合的编程电压、以及施加擦除电压。C源极控制电路310控制连接到存储器单元的共用源极线(图6中标为“C源极”)。P阱控制电路308控制p阱电压。
存储在存储器单元中的数据可由列控制电路304读出并经由数据输入/输出缓冲器312输出到外部I/O线。将存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，且传递到列控制电路304。外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据输入到控制器318。命令数据通知快闪存储器请求何种操作。输入命令传递到作为控制电路315的一部分的状态机316。状态机316控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316也可输出快闪存储器的状态数据，例如就绪/忙或通过/失败。
控制器318连接到或可与例如个人计算机、数码相机或个人数字助理等的主机系统连接。其与起始例如将数据存储到存储器阵列302或从存储器阵列302读取数据的命令的主机通信，并提供或接收所述数据。控制器318将所述命令转换为可由作为控制电路315的一部分的命令电路314解译和执行的命令信号。命令电路314与状态机316通信。控制器318通常含有缓冲存储器，用于用户数据写入存储器阵列或从存储器阵列中读取。
一个示范性存储器系统包括包含控制器318的一个集成电路，和一个或一个以上集成电路芯片，其每一者均含有存储器阵列和相关联的控制、输入/输出和状态机电路。存在着将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。存储器系统可嵌入作为主机系统的一部分，或可包含在可移除地插入主机系统中的存储卡(或其它封装)中。所述卡可包含整个存储器系统(例如，包含控制器)或仅包含具有相关联外围电路的存储器阵列(其中控制器或控制功能嵌入在主机中)。因此，控制器可嵌入在主机中或包含在可移除存储器系统内。
参看图5，描述存储器单元阵列302的示范性结构。作为一个实例，描述被分割为1024个区块的NAND快闪EEPROM。可同时擦除存储在每一区块中的数据。在一个实施例中，区块是同时擦除的单元的最小单位。在每一区块中，在此实例中，存在8512个列。每一区块通常划分为可为编程的单位的许多页。用于编程的其它数据单位也是可能和预期的。在一个实施例中，个别页可划分为多个段且所述段可含有作为基本编程操作的一次写入的最少数目的单元。一个或一个以上数据页通常存储在一行存储器单元中。
在图5的实例的每一区块中，存在8512个列，其划分为偶数列和奇数列。位线划分为偶数位线(BLe)和奇数位线(BLo)。在奇/偶位线结构中，沿着共用字线且连接到奇数位线的存储器单元在一个时间编程，而沿着共用字线且连接到偶数位线的存储器单元在另一时间编程。图5展示四个存储器单元，其串联连接以形成NAND串。尽管展示四个单元为包含在每一NAND串中，但可使用多于或少于四个(例如，16、32或其它数目)存储器单元。NAND串的一个端子经由第一选择晶体管或栅极(连接到选择栅极漏极线SGD)连接到相应的位线，且另一端子经由第二选择晶体管(连接到选择栅极源极线SGS)连接到c源极。
在其它实施例中，位线没有划分为奇数和偶数位线。此类结构通常称为全位线结构。在全位线结构中，在读取和编程操作期间同时选择区块的全部位线。沿着共用字线且连接到任何位线的存储器单元同时编程。
在一个实施例的读取和编程操作期间，同时选择4256个存储器单元。选择的存储器单元具有相同的字线(例如，WL2-i)和相同种类的位线(例如，偶数位线)。因此，可同时编程532个字节的数据。同时读取或编程的这532个字节的数据形成逻辑页。因此，在此实例中，一个区块可存储至少8个页。当每一存储器单元存储两位数据(例如，多级单元)时，一个区块存储16个页。其它大小的区块和页也可用于实施例。另外，不同于图4和5的结构的结构也可用于实施实施例。
在读取和验证操作中，将选择的区块的选择栅极升高到一个或一个以上选择电压且将选择的区块的未经选择的字线(例如，WL0、WL1和WL3)升高到读取通过电压(例如，4.5伏)以使晶体管作为通过栅极操作。选择的区块的选择字线(例如，WL2)连接到参考电压，其电平经指定用于每一读取和验证操作，以便确定关注的存储器单元的阈值电压是高于还是低于此电平。举例来说，在一位存储器单元的读取操作中，将选择的字线WL2接地，以便检测阈值电压是否高于0V。在一位存储器单元的验证操作中，将选择的字线WL2连接到例如0.8V，以便在编程进行中验证阈值电压是否已达到0.8V。源极和p阱在读取和验证期间处于零伏。将选择的位线(BLe)预充电到例如0.7V的电平。如果阈值电压高于读取或验证电平，那么关注的位线(BLe)的电位电平由于相关联的非传导性存储器单元而维持高电平。另一方面，如果阈值电压低于读取或验证电平，那么关注的位线(BLe)的电位电平由于传导性存储器单元而降低到低电平，例如小于0.5V。存储器单元的状态由连接到位线且读出所得的位线电压的读出放大器检测。是编程还是擦除存储器单元之间的差异取决于净负电荷是否被存储在浮动栅极中。举例来说，如果负电荷存储在浮动栅极中，那么阈值电压变得较高且晶体管可处于增强操作模式。
当在一个实例中编程存储器单元时，漏极和p阱接收0伏，而控制栅极接收具有增加量值的一系列编程脉冲。在一个实施例中，所述系列中脉冲的量值范围在12伏到24伏。在其它实施例中，所述系列中脉冲的范围可不同，举例来说，具有高于12伏的开始电平。在存储器单元的编程期间，在编程脉冲之间的周期中实施验证操作。也就是说，在每一编程脉冲之间读取并行编程的单元群组中每一单元的编程电平，以确定其是否已达到或超过其正编程到的验证电平。一种验证编程的方式是在特定比较点测试传导性。例如在NAND单元中，通过针对所有后续的编程脉冲将位线电压从0升高到VDD(例如，2.5伏)以终止用于验证为充分编程的单元的编程过程，来锁定那些单元。在一些情况下，将限制脉冲的数目(例如，20个脉冲)，且如果给定的存储器单元没有被最后的脉冲充分编程，那么假定错误。在一些实施方案中，在编程之前擦除存储器单元(以区块或其它单位)。
图6描绘根据一个实施例的编程电压信号。此信号具有一组带增加量值的脉冲。脉冲的量值随每一脉冲增加预定的步长大小。在包含存储多位数据的存储器单元的一个实施例中，示范性步长大小为0.2伏(或0.4伏)。在编程脉冲的每一者之间的是验证脉冲。图6的信号假定四状态存储器单元，因此其包含三个验证脉冲。举例来说，在编程脉冲330与332之间的是三个连续的验证脉冲。第一验证脉冲334描绘为处于零伏验证电压电平。第二验证脉冲336以第二验证电压电平跟随第一验证脉冲。第三验证脉冲338以第三验证电压电平跟随第二验证脉冲336。能够在八个状态中存储数据的多状态存储器单元可能需要在七个比较点处执行验证操作。因此，依次施加七个验证脉冲以在两个连续的编程脉冲之间以七个验证电平执行七个验证操作。基于七个验证操作，系统可确定存储器单元的状态。一种用于减少验证的时间负担的方法是使用更有效的验证过程，例如在以下申请案中所揭示：2002年12月5日申请的题为“Smart Verify for Multi-StateMemories”的第10/314,055号美国专利申请案；2005年10月27日申请的题为“Methodfor Programming of Multi-State Non-Volatile Memory Using Smart Verify”的第__________号(代理人案号SAND-1051US1)美国专利申请案；以及2005年10月27日申请的题为“Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify”的第__________号(代理人案号SAND-105IUSO)的美国专利申请案，所述申请案全部以全文引用的方式并入本文中。
根据现有技术中已知的技术来执行上文描述的读取和验证操作。因此，所属领域的技术人员可改变所解释细节中的许多细节。
图7是描述用于对非易失性存储器进行编程的方法的一个实施例的流程图。在步骤340擦除将编程的存储器单元。步骤340可包含擦除比将编程的存储器单元更多的存储器单元(例如，以区块或其它单位)。在步骤342，执行软编程以使经擦除存储器单元的擦除阈值电压的分布变窄。一些存储器单元可能由于擦除过程而处于比必要擦除状态更深的擦除状态。软编程可施加小编程脉冲以移动经擦除存储器单元的阈值电压使其更接近擦除验证电平。在图7的步骤350，“数据加载”命令由控制器318发出并输入到命令电路314中，允许数据输入到数据输入/输出缓冲器312。输入数据被认为是命令且经由输入到命令电路314的命令锁存信号(未说明)由状态机316锁存。在步骤352，将指定页地址的地址数据从控制器或主机输入到行控制器或解码器306。输入数据被认为是页地址且在输入到命令电路314的地址锁存信号影响下经由状态机316被锁存。在步骤354，将用于经定址页的编程数据页输入到数据输入/输出缓冲器312以用于编程。举例来说，在一个实施例中可输入532个字节的数据。所述数据锁存在用于选择的位线的适当寄存器中。在一些实施例中，数据还锁存在用于选择的位线的第二寄存器中以用于验证操作。在步骤356，“编程”命令由控制器发出并输入到数据输入/输出缓冲器312。命令经由输入到命令电路314的命令锁存信号由状态机316锁存。
通过“编程”命令触发，将使用施加到适当字线的图6的步进脉冲将在步骤354中锁存的数据编程到由状态机316控制的经选择存储器单元中。在步骤358，将施加到经选择字线的编程脉冲电压电平Vpgm初始化为开始脉冲(例如，12V)并将由状态机316维持的程序计数器PC初始化于0。在步骤360，将第一Vpgm脉冲施加于经选择字线。如果逻辑“0”存储在特定数据锁存器中，指示应编程相应的存储器单元，那么将相应的位线接地。另一方面，如果逻辑“1”存储在特定锁存器中，指示相应存储器单元应保持在其当前数据状态，那么将相应的位线连接到VDD以抑制编程。
在步骤362，验证经选择存储器单元的状态。如果检测到经选择单元的目标阈值电压已到达适当电平，那么存储在相应数据锁存器中的数据改变为逻辑“1”。如果检测到阈值电压未到达适当电平，那么存储在相应数据锁存器中的数据不改变。以此方式，无需编程具有存储在其相应数据锁存器中的逻辑“1”的位线。当所有数据锁存器存储逻辑“1”时，状态机知道所有经选择单元均已编程。在步骤364，检查是否所有的数据锁存器均在存储逻辑“1”。如果是这样，那么编程过程完成且成功，因为所有经选择存储器单元均经编程且验证到达其目标状态。在步骤366报告“通过”状态。
如果在步骤364确定并非所有的数据锁存器都在存储逻辑“1”，那么编程过程继续。在步骤368，针对编程限制值检查程序计数器PC。编程限制值的一个实例是20，然而可在各种实施方案中使用其它值。如果程序计数器PC不小于20，那么在步骤369确定未成功编程的位的数目等于或小于预定数目。如果未成功编程的位的数目等于或小于预定数目，那么将编程过程标记为通过且在步骤371报告通过状态。可在读取过程期间使用误差校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，那么将编程过程标记为失败且在步骤370报告失败状态。如果程序计数器PC小于20，那么在步骤372使Vpgm电平增加步长大小且递增程序计数器PC。在步骤372，过程循环回到步骤360以施加下一Vpgm脉冲。
图7的流程图描绘可针对二进制存储应用的单次通过的编程方法。在可针对例如多级存储应用的二次通过编程方法中，可在流程图的单一重复中使用多个编程或验证步骤。可针对编程操作的每一次通过执行步骤358-372。在第一次通过中，可施加一个或一个以上编程脉冲并验证其结果以确定单元是否处于适当的中间状态。在第二次通过中，可施加一个或一个以上编程脉冲并验证其结果以确定单元是否处于适当的最终状态。
在成功的编程过程结束时，存储器单元的阈值电压应在用于经编程存储器单元的阈值电压的一个或一个以上分布内或在用于经擦除存储器单元的阈值电压的分布内。图8说明当每一存储器单元存储一位数据时用于存储器单元的阈值电压分布。图8展示用于经擦除存储器单元的阈值电压的第一分布380和用于经编程存储器单元的阈值电压的第二分布382。在一个实施例中，第一分布380中的阈值电压电平为负且对应于逻辑“1”，而第二分布382中的阈值电压电平为正且对应于逻辑“0”。
图9说明当每一存储器单元在四个物理状态中存储两位数据时用于存储器单元阵列的示范性阈值电压分布。分布384表示处于经擦除状态(存储“11”)的单元的阈值电压的分布，其具有负阈值电压电平。分布386表示处于第一编程状态(存储“10”)的单元的阈值电压的分布。分布388表示处于第二编程状态(存储“00”)的单元的阈值电压的分布。分布390表示处于第三编程状态(存储“01”)的单元的阈值电压的分布。在此实例中，存储在单个存储器单元中的两个位中的每一位来自不同的逻辑页。也就是说，存储在每一存储器单元中的两个位的每一位承载不同的逻辑页地址。正方形中显示的位对应于下部页。圆形中显示的位对应于上部页。在一个实施例中，使用格雷码序列将逻辑状态指定到存储器单元的连续物理状态，使得如果浮动栅极的阈值电压错误地移位到最近的相邻阈值电压状态范围内，那么仅一个位将受影响。为了提供改进的可靠性，优选使个别分布变紧密(分布变窄)，因为较紧密的分布会使读取余量(相邻状态阈值分布之间的距离)变宽。
当然，如果存储器以四个以上物理状态操作，那么在存储器单元的所界定电压阈值窗内将存在等于状态数目的阈值电压分布数目。此外，尽管已向每一分布或物理状态指定特定的位图案，但可指定不同的位图案。
通常，正并行编程的单元是沿着字线的交替单元。举例来说，图3说明沿着一个字线WL2的大得多数目的单元中的三个存储器单元224、244和252。包含单元224和252的一组交替单元存储来自逻辑页0和1(“偶数页”)的位，而包含单元244的另一组交替单元存储来自逻辑页2和3(“奇数页”)的位。
在一个实施例中，通过将p阱升高到擦除电压(例如，20伏)并将经选择区块的字线接地或对其施加0伏，同时源极和位线浮动，来擦除存储器单元。图10描绘用于执行擦除操作的示范性偏压条件。由于电容性耦合，未经选择的字线(例如，未经选择的、将不擦除的区块中的那些字线)、位线、选择线和c源极也升高到高的正电位(例如，20V)。因此将强电场施加到经选择区块的存储器单元的隧道氧化物层，且当浮动栅极的电子发射到衬底时，擦除经选择存储器单元的数据。擦除指通过将电子转移出其浮动栅极来降低存储器单元的阈值电压。在充足的电子从浮动栅极转移到p阱区时，经选择单元的阈值电压变为负。一旦阈值电压到达预定的充分低的值，就可将存储器单元视为经擦除且认为擦除过程完成或成功。因此，擦除存储器单元指降低存储器单元的阈值电压，且不暗示其完全或成功擦除。可在整个存储器阵列、阵列的一个或一个以上区块或单元的另一单位上执行擦除。擦除电压信号Verase通常作为一系列擦除电压脉冲而施加，其中在每一脉冲之间实施擦除验证操作。如果在擦除电压脉冲施加之后正擦除的单元的单位未被验证为经擦除，那么可将另一擦除电压脉冲施加到p阱区。在一些实施例中，擦除电压的峰值针对每一后续脉冲而增加(例如，从16V到20V以1V递增)。
图11是描绘在用于典型擦除操作的单一擦除电压脉冲施加期间NAND串各部分处电压的曲线图(例如，在图10的偏压条件下)。图11的实例说明理想情况，其忽略了如下文论述的栅极间电容性电荷耦合。曲线410描绘接收擦除电压信号Verase的p阱区的电压。擦除电压脉冲导致p阱直线上升到20V并接着返回到0V。曲线414和412描绘所述串的存储器单元的控制栅极电压和浮动栅极电压。在施加擦除电压脉冲之前，浮动栅极电压取决于存储器单元的编程状态，且通常低于0V。在图11中，针对第一擦除电压脉冲之前的浮动栅极电压假定-1V的值。控制栅极电压414在整个擦除操作中保持于0V，而浮动栅极电压412与p阱电压成比例地上升。浮动栅极在隧道电介质区上电容性耦合到p阱。在许多NAND串实施方案中，存储器单元的浮动栅极与p阱区之间的电容性耦合比约为40-50％。因此，浮动栅极电压412以与p阱电压的约0.5∶1的比率(当耦合比为50％时)上升到约9V的电压。所得的擦除电位(单元的浮动栅极与p阱区之间的电位)在以下图11的曲线图中给出。擦除电位等于p阱电压(Verase＝20V)与浮动栅极电压(VFG＝9V)之间的差。对于图11中描绘的情境，擦除电压在第一擦除电压脉冲开始时等于约11V。应注意，擦除电位在实际的擦除电压脉冲期间随电子从浮动栅极转移到p阱而改变。由此，当p阱在擦除电压脉冲之后返回到0V时，浮动栅极电压将与施加擦除电压脉冲之前不同。通常，浮动栅极电压在第一擦除电压脉冲之后将为正，对应于存储器单元的负(经擦除)阈值电压。
NAND串中的实际电压电平将不同于相对于图11的理想情况描述的电压电平。由于相邻浮动栅极之间以及选择栅极与相邻浮动栅极之间的电容性电荷耦合，NAND串的不同存储器单元在相同擦除偏压条件下可能经历不同的擦除电位。
图12提供包含8个存储器单元的NAND串的横截面图。尽管相对于图12和8单元NAND结构呈现实施例，但本发明不限于此，且可根据包含更少或8个以上存储器单元(例如，4、12、16或更多)的许多NAND结构来使用。如图12中描绘，NAND串的存储器单元形成在p阱区540中。每一存储器单元(502、504、506、508、510、512、514和516)包含由控制栅极(502c、504c、506c、508c、510c、512c、514c和516c)和浮动栅极(502f、504f、506f、510f、512f、514f和516f)组成的堆叠栅极结构。浮动栅极形成于氧化物或其它电介质复合膜顶部上的p阱的表面上。控制栅极在浮动栅极上，其中氧化物或其它隔离电介质层分离控制栅极和浮动栅极。存储器单元的控制栅极连接到或形成字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7。N+扩散区542在相邻单元之间共用，藉此所述单元彼此串联连接以形成NAND串。这些N+扩散区形成单元中每一者的源极和漏极。N+扩散区526连接到用于NAND串的位线，而N+扩散区528连接到用于多个NAND串的共用源极线。选择栅极520和522由与存储器单元相同的结构形成，然而，栅极区电连接。
由于电容性耦合，当擦除操作期间将高擦除电压施加于p阱时，浮动选择栅极522和520升高到较高正电位。施加到p阱或其某个部分的擦除电压从阱区耦合到选择栅极中的每一者。在许多NAND结构中约90-100％的p阱电压可预期耦合到每一选择栅极。因此，如果20V的擦除电压脉冲施加于p阱，那么每一选择栅极上的电压将上升约18V-20V而到达18V-20V的电压。在图12中，从p阱540到选择栅极522和520的耦合由箭头530说明。尽管程度较小，但所述串的存储器单元中的每一者也经历类似的耦合效应。存储器单元的p阱与浮动栅极之间的耦合通常约为40-50％。每一浮动栅极还耦合到其相应的控制栅极，其中耦合约为50-60％。在较小程度上，每一浮动栅极耦合到相邻的浮动栅极和控制栅极。所有不同的耦合加在一起达到总共100％。假定从p阱到浮动栅极的50％耦合，每一存储器单元的浮动栅极电压在施加20V擦除电压脉冲下升高约10V。此耦合效应由箭头532说明。耦合到每一存储器单元的浮动栅极的电压实现在隧道氧化层上产生的Verase电位。举例来说，针对在擦除之前具有-1V的浮动栅极电压的存储器单元，在对p阱施加20V擦除电压脉冲下产生约11V(20V-9V)的擦除电位。
所述串的每一存储器单元将经历来自相邻存储器单元和/或晶体管的一些电容性电荷耦合。此耦合可影响单元的浮动栅极的电位，且因此影响单元的擦除电位。NAND串的最后的存储器单元(例如，图12中的存储器单元502和516)——连接到NAND串的第一和最后字线(末端字线)且邻近于NAND串的选择栅极的那些存储器单元——将经历来自相邻选择栅极的电容性电荷耦合。在图12中，此电容性耦合由从存储器单元520的选择栅极520到浮动栅极502f的箭头534以及从存储器单元516的选择栅极522到浮动栅极516f的箭头538描绘。耦合到存储器单元502和516的电压将与代表性选择栅极处的电压量成比例地减少那些单元的隧道电介质区(例如，隧道氧化物)上存在的电场。
由箭头538和534表示的耦合在两个方向上发生，因为在擦除操作期间，选择栅极同样处于浮动状态。由此，存储器单元516和502的浮动栅极电压将对选择栅极522和520上的电压有一些影响。然而，从浮动栅极到选择栅极的耦合比从p阱到选择栅极的耦合小得多，且因此几乎完全由p阱电压确定选择栅极电压。
在许多NAND实施方案中，从NAND串的末端存储器单元的选择栅极到浮动栅极的电容性耦合可预期为约2％到5％的数量级。如果将20伏的擦除电压施加到p阱区，那么在90％p阱到选择栅极的耦合的情况下，每一选择栅极的电压将上升约18V。随后由于从选择栅极到相邻浮动栅极的2-5％的耦合，相邻浮动栅极(例如，516f和502f)上的电压将上升约0.4-1V。所述串的末端存储器单元的隧道氧化物上的所得电压将比图11所示的理想情况的电压小约0.4到1V。应注意，上文提到的电容性耦合可取决于存储器单元和选择栅极的物理尺寸、存储器单元与选择栅极之间的间距、以及在构造此类组件中使用的例如隧道电介质、控制与浮动栅极之间的电介质以及选择栅极与存储器单元之间的电介质的材料的电介质性质而较大程度地改变。例如在一些情况下，上文提到的耦合可大于或小于上文提到的2-5％范围。
除了相邻浮动栅极之间的耦合之外，另一因素是浮动栅极与相邻字线或控制栅极之间的耦合。此耦合也可为2-5％的数量级，但可取决于存储器单元的尺寸和形状而更小或更大。在一些情况下，尤其是选择栅极与相邻存储器单元之间的物理距离类似于两个内部存储器单元之间的距离时，从选择栅极到相邻浮动栅极的耦合将处在与来自相邻控制栅极(字线)和浮动栅极的耦合类似的范围内。然而在擦除操作期间，由于选择栅极与控制栅极和浮动栅极相比被不同地偏压，因此末端存储器单元的浮动栅极电压将高于内部存储器单元的浮动栅极电压，且因此用于末端存储器单元的擦除电位将较低，如下文描述。
图13描绘在图10的偏压条件下在用于擦除操作的单个擦除电压脉冲施加期间，NAND串的典型末端存储器单元的p阱电压420、浮动栅极电压422和控制栅极电压424。P阱电压420从0V上升到20V的峰值并接着返回到0V。控制栅极电压424保持在0V，因为连接到每一存储器单元的字线被供以0V。如同所有的单元，末端存储器单元的浮动栅极在约40-50％的数量级上电容性耦合到p阱区。在p阱区电压增加到20V时，此电容性耦合促使浮动栅极电压在假定50％耦合时上升约10V。末端存储器单元另外具有处于与其耦合的相邻选择栅极处的一部分电压。因此，这些浮动栅极上的电压将不仅与和其电容性耦合的p阱电压成比例地增加，而且还由于来自选择栅极的2-5％耦合而增加。在图13中，假定来自选择栅极的耦合向浮动栅极电压增加额外的1V。因此，与图11中描绘的理想情况的9V的最大值成对比，浮动栅极电压422在擦除电压脉冲的开始时上升到10V的最大值。末端存储器单元的隧道电介质区上的擦除电位在以下图13的曲线图中给出。擦除电压脉冲开始时的擦除电位为约10V，或比理想情况的11V擦除电位小约1V。
NAND串的不邻近于选择栅极的存储器单元(即，除了NAND串的末端存储器单元以外的所有存储器单元)在本文中可称为所述串的内部存储器单元。在图12中，NAND串的内部存储器单元是存储器单元504、506、508、510、512和514。尽管内部存储器单元将经历将减少其擦除电位的来自相邻浮动栅极的电容性耦合(下文论述)，但其程度比末端存储器单元的程度小。因此，内部存储器单元将大体上如早先描述的理想情况而表现，且具有约11V的擦除电位(假定单元处于编程状态，其中在擦除电压脉冲之前浮动栅极电压约-1V)。由于与内部存储器单元相比，末端存储器单元的隧道氧化物层上的电位较低，因此末端存储器单元在施加一个或一个以上擦除电压脉冲之后将较缓慢地擦除且不会与内部存储器单元一样深地擦除(将具有较少的从其浮动栅极转移的电子)。
当浮动栅极上的电荷高于预定电平(低于预定电平的阈值电压)时，NAND串的存储器单元被验证为经擦除。由于对末端存储器单元的浮动栅极的额外耦合，擦除操作的总时间增加，以便充分擦除这些末端存储器单元。内部存储器单元可施加在数目N的擦除电压脉冲之后充分擦除，而NAND串的末端存储器单元可能不会充分擦除，直到施加N+1或N+1以上的擦除电压脉冲为止。
图12通过箭头536说明NAND串的个别存储器单元的浮动栅极之间的额外电容性耦合效应。举例来说，WL0和WL1上相邻浮动栅极之间的耦合可为2-5％的数量级，但可取决于存储器单元的尺寸和形状而更小或更大。由此，存储器单元516的浮动栅极上存在的电压将影响存储器单元514的浮动栅极的电压，反过来也是这样。类似的耦合将存在于连接到WL2的存储器单元514和512的浮动栅极之间，以此类推。此耦合在两个方向上存在，如箭头536上的双头所指示。这些耦合效应将在各种电平下的NAND串的所有存储器单元之间看见，但耦合影响将小于对末端存储器单元的影响，因为相邻控制栅极和浮动栅极上的偏压电压不同于选择栅极上的偏压条件。在擦除电压脉冲存在期间，每一浮动栅极的电压显著小于选择栅极处存在的电压。因此，由于个别存储器单元的浮动栅极之间的耦合而在每一浮动栅极中诱发的电压量将小于由于耦合到邻近选择栅极而在末端存储器单元的浮动栅极中诱发的电压。然而，NAND串的每一存储器单元可预期具有在其浮动栅极处存在的略微不同的净电荷以及由于此耦合而带来的相应不同的擦除行为。
图14A展示在数据已被写入存储器阵列之后四状态或四级存储器装置的擦除(E)和编程(A、B、C)阈值电压VT分布。图14B描绘在擦除操作已完成之后的同一四状态存储器装置。单独描绘用于内部字线和末端字线的存储器单元的阈值电压分布。分布430展示用于内部字线的阈值电压分布，内部字线比分布432所描绘的末端字线更深地擦除。在一些NAND存储器装置实施方案中，由于来自选择栅极的电容性电荷耦合，内部存储器单元将被擦除得比末端存储器单元深约0.5-1V。内部和末端字线两者的存储器单元大体上均比所需擦除得更深。为保证在许多写入/擦除循环之后可以一个擦除电压脉冲擦除所有或大多数存储器单元，第一擦除电压脉冲的经选择大小一般将大于在一个脉冲中擦除新装置(未经历许多写入/擦除循环)的所有单元所需的大小。因此，新存储器装置在经历擦除操作之后可具有如图14B所示的阈值电压分布。
当在NAND串级或更高处(例如，在区块或串的其它单位上)执行许多存储器单元的擦除验证时，存储器单元之间完全不同的擦除时间或行为可导致过度压紧和过度擦除某些存储器单元。举例来说，在尝试充分擦除所述串的末端存储器单元同时可能过度擦除NAND串的内部存储器单元。如先前描述，内部存储器单元将比末端存储器单元更快地擦除。如果在NAND串级处执行验证，那么NAND串将继续在p阱处接收擦除电压脉冲，直到擦除所述串的每一存储器单元为止。因此，即使内部存储器单元可在比末端存储器单元更少数目的擦除电压脉冲之后充分擦除，但内部存储器单元将接收额外的擦除电压脉冲，直到所述串的每一存储器单元被验证为经擦除为止。
由于过度擦除而在内部存储器单元上放置比必要压力更大的压力。由于末端存储器单元的较慢擦除时间而带来的过度擦除内部存储器单元可减少内部存储器单元和整个非易失性存储器系统的使用寿命。如此项技术中理解，在晶体管的隧道氧化物层上施加较大的电位压紧氧化物材料。隧道氧化物层上足够高的电位的施加以及许多次较低电位的施加可最终导致氧化物层的损坏。
由于可执行额外操作来改变擦除之后存储器单元的阈值电压，所以存储器单元之间完全不同的擦除行为也可导致擦除操作时间增加。当擦除快闪存储器单元时，目标是所有经擦除单元均具有在预定负阈值电压范围内的负阈值电压。然而如所说明，擦除过程可能导致一些单元具有低于预定范围的负阈值电压。具有过低的阈值电压的存储器单元可能随后不能正确编程，或可能导致其它单元不能正确编程(例如，通过增加程序干扰发生的概率)。因此，过度擦除的装置将常常经历所谓的软编程。具有显著低于预定范围内的值的阈值电压的存储器单元将接收少量的编程，使得阈值电压升高到处于预定范围内。软编程过程要求执行额外的操作且由于增加的擦除时间而降低存储器性能，因为软编程通常认为是擦除操作的一部分。
根据一个实施例，将正擦除的一组存储器单元的字线划分为独立验证的子组，使得可将额外的擦除脉冲提供到具有较慢擦除存储器单元的选择字线。以此方式，较快擦除字线不会过度擦除，且组中的所有字线的存储器单元在擦除操作之后将具有相同(或大体上相同)的阈值电压分布。
图15是描绘根据一个实施例的擦除一组存储器单元的方法的流程图。所属领域的技术人员将了解，根据图15的方法可并行地在多个NAND串上操作，例如以擦除存储器单元的区块。另外，根据所述实施例，也可在单元的其它单位上操作。在一个实施例中，可针对图7的擦除步骤340执行根据图15的流程图的擦除。在一个实施例中，在控制器318从主机接收到擦除或编程一组存储器单元的请求之后执行根据图15的擦除。
在步骤440使NAND串的位线、源极线、源极选择栅极线和漏极选择栅极线浮动。在步骤442，将零伏(或接地)施加于NAND串的每一字线。步骤440和442实现可包含NAND串或并联的多个NAND串的整个组存储器单元的擦除。在步骤444，将擦除电压脉冲Verase施加于NAND串的p阱区。在步骤446，针对擦除状态验证连接到内部字线的存储器单元。将连接到末端字线的存储器单元从验证排除，使得仅验证内部存储器单元。通过向末端字线施加足以接通存储器单元(无论其是否被擦除)的电压来从验证中排除末端字线。此电压可大于施加到内部字线的擦除验证电压Everify。在步骤446可使用许多电压电平。举例来说，可使用足够大以接通编程到最高状态的存储器单元的电压，但仅略微大于擦除验证电压的电压在多数实施例中将是足够的。重要因素在于，在验证内部字线同时，连接到末端字线的存储器单元为传导的。
在步骤448，确定每一NAND串在步骤446是否成功验证为已擦除其内部存储器单元。在一个实施例中，仅在每个NAND串成功验证为已擦除其内部存储器单元时认为步骤448和内部存储器单元擦除成功。在另一实施例中，如果仅预定数目的NAND串成功验证为已擦除其内部存储器单元，那么认为步骤448和内部存储器单元擦除成功。通过基于预定数目的NAND串而不是每个NAND串来确定内部存储器单元擦除成功，验证过程可在达到最大擦除循环数目之前停止(步骤450)。这可避免由于一个或少量难以擦除或有缺陷的NAND串而过度擦除NAND串。
如果在步骤448没有成功验证所有或预定数目的NAND串，那么方法分支到步骤450，其中针对擦除限制值检查验证计数器VC。验证计数器用于限制擦除循环的重复的数目。擦除限制的一个实例是8，然而可使用其它值。如果验证计数器小于擦除限制值，那么VC递增1，且擦除电压脉冲的值Verase步进增加第一步长大小或递增值ΔVERA1。在一个实施例中，ΔVERA1约为0.5V到1V。
在一个实施例中选择在步骤444施加的第一擦除电压脉冲为具有一量值，使得在写入擦除循环之前和之后，连接到内部字线的单元恰好在施加第一脉冲之后擦除而不会过度擦除。以此方式，可在一个脉冲中擦除内部存储器单元，使得对于大部分时间，将在步骤440到446的恰好一次重复之后验证内部字线。因此，ΔVERA1可为相对小的值，以便在需要进一步重复的那些情况下(例如，许多写入擦除循环之后)恰好擦除内部存储器单元。将参看图18A和18B论述关于可根据实施例使用的各种步长大小的更多细节。
如果验证计数器不小于8，那么方法进行到步骤452，其中将未验证NAND串的数目与预定数目进行比较。如果未验证的数目小于或等于预定数目，那么方法进行到步骤458。如果未验证的串的数目不小于预定数目，那么在步骤454针对操作报告失败状态。步骤452是可选的。举例来说，在基于少于全部NAND串认为步骤448成功的实施例中，可省略步骤448。
在步骤448或452的是(yes)分支之后，内部字线的存储器单元已验证为经擦除。另外，连接到正擦除的组的所有字线的所有存储器单元由于步骤440到446而使其浮动栅极电荷增加(电荷随电子移除而增加)。然而，末端存储器单元仍未验证为处于擦除状态。如先前描述，这些末端存储器单元比内部存储器单元更慢地擦除。因此，确认较快的存储器单元现已擦除之后，注意力可指向末端存储器单元以因此提供额外的擦除。以此方式，一组存储器单元的内部和末端存储器在擦除操作完成之后将被擦除到约相同的电平。
在步骤458，将验证计数器VC重设为零。另外，擦除电压Verase步进增加第二递增大小ΔVERA2。ΔVERA2可大于ΔVERA1，在一个实施例中，ΔVERA2可为约1V到2V。ΔVERA2优选经选择以使得在以增加的电平施加单个擦除电压脉冲之后，将在写入/擦除循环之前和之后擦除末端存储器单元。在步骤460，再次使位线、源极线、源极选择栅极线和漏极选择栅极线浮动。在步骤462，抑制内部字线进一步擦除且启用末端字线用于进一步擦除。可在后续擦除电压脉冲期间通过浮动内部字线来抑制内部存储器单元擦除。可通过向末端字线施加0V来启用末端存储器单元以擦除。在设置此条件之后，将处于增加电平的第一擦除电压脉冲施加于所述组存储器单元。在步骤466，针对擦除状态验证末端字线，同时从验证中排除内部字线。再次，如步骤446中，此可通过向末端字线施加擦除验证电压，同时向内部字线施加足以接通内部字线的存储器单元(不管其状态如何)的电压来完成。此施加于内部字线的电压将大于施加于末端字线的擦除验证电压。然而应注意，在一些实施例中，可针对擦除状态在步骤466验证整个NAND串。内部存储器单元已验证为经擦除，且因此其在擦除验证电压施加下应传导。因此，在此替代实施例中可在步骤466验证串的每一存储器单元。然而，可能优选向内部存储器单元施加较大的电压，以便恰好在仍未验证的末端字线上执行验证。
在步骤468，确定每一NAND串是否成功验证为已擦除其末端存储器单元。类似于步骤448，当所有或仅预定数目的NAND串成功验证时可作出在步骤468成功的确定。如果所有或预定数目的NAND串成功验证，那么在步骤470报告通过状态。如果所有或预定数目没有成功验证，那么在步骤472针对擦除限制值检查验证计数器。如果验证计数器小于限制，那么方法进行到步骤474，其中验证计数器递增1且擦除电压Verase步进增加第三递增步长大小ΔVERA3。
在一个实施例中，ΔVERA3为与ΔVERA1相同的值。在其它实施例中，ΔVERA3大于ΔVERA1，因为末端存储器单元擦除较慢且可得益于较大的递增值以加速其擦除。步骤458和474的结果是，在针对向末端存储器单元首先施加擦除电压而验证内部字线之后，擦除电压脉冲增加较大量。如果需要多次重复以便完全擦除末端存储器单元，那么随后在步骤474其将增加较小量。再次，下文将论述用于递增值的更多细节和替代方案。如果验证计数器不小于8，那么在步骤476将未验证NAND串的数目与预定数目进行比较。类似于步骤452，步骤476是可选的。如果未验证串的数目小于预定数目，那么在步骤470报告通过状态。然而，如果未验证NAND串的数目大于预定数目，那么在步骤454报告失败状态。
图16是展示作为图15的擦除操作的一部分而执行的各种子操作的偏压条件的表。列480陈述用于擦除正擦除的字线组中所有字线的存储器单元的偏压条件。列480对应于图15的步骤440到444。在这些步骤中，每一字线的所有存储器单元通过从其浮动栅极转移电子而使其浮动栅极处的电荷增加。位线和源极线如同源极和漏极选择栅极线一样浮动。每一字线供以0V以便启用其擦除。p阱接收所述擦除电压，且借助于通过向字线施加0V和向p阱施加Verase而产生的电位来从所述组的每一存储器单元的浮动栅极转移电子。
列482陈述用于针对擦除状态仅验证内部字线的偏压条件。列482对应于图15的步骤446。位线浮动，而源极线处于VDD。漏极选择栅极和源极选择栅极线供以足以接通两种选择栅极的正电压VSG。VSG通常大于VDD。举例来说，在一个实施例中VSG可为约4-4.5V。内部字线具备用于操作的擦除验证电压(例如，0V)。字线WL0和字线WLn具备电压Vusel。Vusel可为如先前所述的电压范围，但通常经选择以便确保连接于字线WL0和字线WLn的存储器单元的传导。举例来说，Vusel可为大于经编程存储器单元的电位电压中任一者的电压。然而，在多数情况下使用仅略微大于擦除验证电压的值是足够的，因为在施加第一擦除电压脉冲之后甚至末端存储器单元也在一定程度上擦除。通过使用Vusel作为施加到字线WL0和字线WLn的电压，在步骤446将末端存储器单元从内部字线验证操作中排除。为了验证内部存储器单元是否擦除，将列482的偏压条件施加到NAND串并读出位线电压。如果内部存储器单元被充分深地擦除，那么其将处于接通状态且提供从源极线到位线的传导路径。将通过NAND串诱发电流且位线电压将增加。在预定时间量之后，由读出放大器读出或检查位线电压。如果位线电压已达到预定电平，那么内部存储器单元验证为经擦除。如果内部存储器单元没有被充分深地擦除，那么其将不会处于接通状态且因此将不会传导任何电流或将传导极少量的电流。由此，位线电压将不会增加到预定电平。当在预定时间量之后读出位线电压时，其将不会达到预定电平且内部存储器单元将不会验证为经擦除。
列484陈述用于仅擦除连接到所述正擦除的组的末端字线的存储器单元的偏压条件。列484对应于图15的步骤460到464。如同擦除所有字线，位线、源极线、源极选择栅极线和漏极选择栅极线全部浮动。另外，p阱将供以擦除电压Verase。为了抑制内部字线(已验证为经擦除)的存储器单元的进一步擦除，内部字线浮动，而末端字线具备0V。以此方式，内部字线将耦合到p阱且在与其连接的存储器单元的隧道电介质区上不产生擦除电位。然而，通过向末端字线供应0V，那些存储器单元将被启用以擦除。因此，当将擦除电压脉冲施加到p阱时仅擦除末端字线的存储器单元。
列486陈述用于仅验证末端字线的擦除状态的偏压条件。列486对应于图15的步骤466。如同列482的内部字线验证操作，位线浮动，而源极线处于VDD。p阱接地且漏极选择栅极和源极选择栅极通过电压VSG接通。为了验证末端字线同时从验证中排除内部字线，将擦除验证电压Everify(例如，0V)施加到字线WL0和WLn，同时将Vusel提供到内部字线。Vusel将确保内部字线的存储器单元的传导，使得可测试仅末端字线的擦除状态。如果末端存储器单元被充分擦除，那么其将在施加Everify电压下接通。位线电压将增加到或超过指示末端存储器单元经擦除的预定电平。如果末端存储器单元未被充分擦除，那么其将保持断开或在施加Everify电压下至少不会充分接通。位线电压将不会增加到指示末端存储器单元仍未擦除的预定电平。如先前论述，可以可选地验证整个NAND串，因为在步骤446已先前验证内部存储器单元。因此，擦除验证电压可施加到内部字线用于末端字线验证，因为其在擦除验证电压下会传导。然而，可能有益的是供应Vusel以确保传导，以便仅测试末端存储器单元的擦除状态。
图17A到图17C描绘根据实施例擦除的一组存储器单元的改进擦除阈值电压分布。图17A展示在数据已写入存储器阵列之后四级NAND存储器装置的擦除和编程阈值电压分布。图17B展示在单个擦除电压脉冲施加完成之后装置的存储器单元的擦除阈值电压分布。举例来说，图17B可对应于根据图16的偏压条件(列480)完成图15的步骤444的时间。通常，且如图17B所示，在施加第一擦除电压脉冲之后，仅内部字线的存储器单元(分布430所示)将充分擦除。末端字线的存储器单元(分布432所示)使负电荷从其浮动栅极移除，但并不足够，使得其处于实际擦除状态。这是由于末端字线的选择栅极与浮动栅极之间的耦合而带来的不同字线的完全不同的擦除行为。图17C展示在仅将额外擦除脉冲施加到所述正擦除的组的末端字线之后存储器单元的子组的擦除阈值分布。举例来说，图17C可对应于图15的步骤464完成之后的时间。这可在将一个额外擦除脉冲施加到末端字线之后，或在通过步骤460-474的多次重复而施加多个擦除脉冲之后。由于使用图15和16中描绘的方法，内部字线和末端字线使与其连接的存储器单元擦除到相似的阈值电压。因此，防止了由于较慢擦除末端字线带来的内部中间字线的过度擦除。通过划分存储器单元的不同子组的验证，已补偿完全不同的擦除行为，使得所有的存储器单元在大约相同的阈值电压分布中结束。
在其它实施例中可以不同方式进行NAND串内字线的划分。举例来说，NAND串的两个最末端字线(例如，WL0、WL1、WLn-1和WLn)可组合在一起作为末端字线，且其余字线(WL2-WLn-2)组合在一起作为内部字线。在此实施例中，图15的步骤446将包含验证字线WL2-WLn-2，且步骤462和466将执行以进一步擦除和验证字线WL0、WL1、WLn-1和WLn。在又一实施例中，六个或六个以上字线可组合在一起作为末端字线。也可实施其它组合。
图18A和18B描绘可根据各种实施例使用的擦除电压信号。图18A展示第一擦除电压脉冲，其为具有量值Verasel的脉冲。第一脉冲可为施加到图15的步骤444处正擦除的存储器单元组的第一脉冲。此脉冲用于擦除所述组的所有存储器单元。在一些实施例中，擦除脉冲的第一值可为约15V到20V。在一个实施例中，优选以在写入/擦除循环之前和之后，内部字线上的单元将在施加单个擦除电压脉冲之后恰好擦除(且不会过度擦除)的方式来选择第一擦除脉冲的量值。然而在写入/擦除循环之后，或由于个别构造的存储器装置的完全不同的参数，所有内部存储器单元在第一脉冲之后可能不被擦除。在其它实施例中，第一擦除电压脉冲可经选择以使得仅在写入/擦除循环之前或仅在有限数目的写入/擦除循环期间，内部存储器单元将在施加第一脉冲之后擦除。在扩展的写入/擦除循环之后，可能需要更多的脉冲。此技术可减少写入/擦除循环开始时的过度擦除，其代价是在扩展的写入/擦除循环之后更多的擦除电压脉冲。
如图18A所示，在内部字线成功验证为擦除之前施加第二脉冲pulse2。擦除电压信号从pulse1到pulse2增加步长大小ΔVERA1。增加ΔVERA1对应于图15的步骤456。在一个实施例中ΔVERA1可为约0.5 V到1V。在施加第二擦除电压脉冲之后，所有内部字线被成功验证。这可对应于图15的步骤448。在所有内部字线经验证之后，仅针对末端存储器单元继续擦除。这些存储器单元较慢地擦除，因此针对第三擦除电压脉冲pulse3的施加，擦除电压信号增加第二较大递增步长大小ΔVERA2。此可对应于图15的步骤458。在一个实施例中优选ΔVERA2经选择以使得在仅向末端存储器单元施加第一擦除电压脉冲(例如，若干脉冲)之后，在写入/擦除循环之前和之后均将擦除所有末端存储器单元。在一个实施例中，ΔVERA2为约2伏。pulse3的施加对应于图15的步骤464。随后脉冲增加第三步长大小ΔVERA3。这对应于图15的步骤474。ΔVERA3在一个实施例中可等于ΔVERA1，或在其它实施例中可更大或更小。
图18B描绘当执行图15的方法时可使用的擦除电压信号的替代实施例。在此实施例中，第一擦除电压脉冲选择为大于第二脉冲。第一擦除电压脉冲pulse1经选择以引起较大的电压偏移(例如，约6V)。此擦除电压脉冲仍经理想选择以使得在施加单个脉冲之后，在某一数目的写入/擦除循环之前和之后将擦除内部存储器单元。然而认识到，在一些情况下可能使用一个以上脉冲来擦除所有内部存储器单元。在其它实施例中，第一擦除电压脉冲可经选择以使得仅在写入/擦除循环之前或仅在有限数目的写入/擦除循环期间，内部存储器单元将在施加第一擦除电压脉冲之后擦除。在扩展的写入/擦除循环之后，可能需要更多的脉冲。在图18B的实施例中，在所有内部存储器单元验证为经擦除之前需要第二和第三脉冲两者。第二擦除电压脉冲pulse2比pulse3小步长大小ΔVERA4。擦除电压信号的递减也对应于图15的步骤456。然而，并非递增擦除电压脉冲，其大小减小ΔVERA4。这确保内部存储器单元在施加第二擦除电压脉冲之后不会过度擦除。使第二脉冲较小，以在存储器单元的阈值电压中引起较小的偏移。如果需要第三擦除电压脉冲，如pulse3所示，那么接着可使其增加步长大小ΔVERA1，以确保电子从那些存储器单元的浮动栅极持续转移。
在施加第三擦除电压脉冲之后，内部存储器单元验证为经擦除。图18B的其余部分与图18A相同。经施加以恰好调节末端存储器单元的第一擦除电压脉冲pulse4从前一擦除电压脉冲大小增加量值ΔVERA2。这对应于图15的步骤458。在图18B的实施例中，需要额外的擦除电压脉冲来擦除末端存储器单元。因此第五擦除电压脉冲pulse5增加值ΔVERA3超过第四擦除电压脉冲值。在一个实施例中，在施加第一擦除电压脉冲pulse1之后，第二擦除电压脉冲pulse2可具有与pulse1相同的大小而不是大小减小。在此实施例中，随后用以擦除内部存储器单元所需的任何擦除电压脉冲均将增加值ΔVERA1，如图示。
图19是描绘用于执行图15的步骤456的根据一个实施例的方法的流程图。在图19中，如图示通过图18B的擦除电压脉冲来执行步骤456。在图15的步骤450中，首先在步骤490确定验证计数器VC是否等于零，指示目前为止仅一个擦除电压脉冲施加到存储器单元组。如果验证计数器等于零，指示这是对擦除电压脉冲大小的第一次改变，接着方法进行到步骤492，其中擦除电压脉冲大小步进减小值ΔVERA4。这将导致在下一重复期间施加类似于pulse2的脉冲。然而如果验证计数器不等于零，指示这是对擦除电压信号的第二次或更多次改变，接着方法进行到步骤494，其中擦除电压信号步进增加ΔVERA1，导致类似于图18B的pulse3的脉冲。从步骤492和494，方法再次进行到图15的步骤440。
电容性耦合也可导致在所谓软编程操作期间NAND串的存储器单元之间完全不同的行为。通常通过向经选择区块的所有字线同时施加软编程脉冲来实施软编程操作。在擦除一组存储器单元之后执行软编程。执行软编程以使所述组存储器单元的擦除阈值分布的宽度变窄，且还使所述组内个别存储器单元的擦除阈值分布标准化。软编程脉冲在幅值上低于常规编程脉冲(例如，如图6所示)，以避免单元到达编程状态。作为软编程结果而期望的是单元具有较窄的擦除阈值电压分布。因此，不期望阈值电压偏移到编程状态范围内。
在施加每一软编程脉冲之后，实施类似于图10所示的典型擦除验证操作的验证操作。在软编程操作的验证期间，通过在其栅极接收擦除验证电压的每一存储器单元测试通过NAND串的传导。一旦经选择区块中的某一数目的NAND串在擦除验证操作期间已到达非传导状态(指示所述串的至少一个单元已达到擦除验证电平)，那么软编程结束。软编程的结果为所述串中的擦除存储器单元的分布向上偏移而更接近擦除验证电平。通过使用软编程，即使存储器单元初始过度擦除，擦除阈值电压分布也可向上移位到接近擦除验证电平的电平。
由于从选择栅极到NAND串的末端字线的存储器单元的电容性耦合，所述串的存储器单元的软编程行为不同。选择栅极与末端存储器单元之间的电容性耦合在软编程操作期间使这些单元变慢。因此，可预期末端字线的存储器单元在软编程之后将处于比内部字线的擦除状态更深的擦除状态。
图20展示在经历软编程之后NAND串的存储器单元的擦除阈值电压分布。分布430描绘在经历软编程之后内部字线存储器单元的擦除阈值分布。软编程已使此擦除阈值电压分布偏移而更接近擦除验证电平。由于当预定数目的NAND串在施加擦除验证电压下为非传导时用于软编程的验证将单元群组验证为成功软编程，因此某一数目的单元将使其阈值电压偏移超过擦除验证电平。具有高于擦除验证电平的阈值电压的实际数目将取决于采用的实际验证方案。举例来说，如果方案在单个串变为非传导时将软编程验证为完成，那么群组中的仅一个单元可高于验证电平。在其它方案中，群组内的数以千计的单元可使其阈值电压偏移恰好超过擦除验证电平。分布432描绘末端存储器单元的阈值电压。由于末端存储器单元的较慢的软编程时间，其阈值电压随着接近擦除验证电平而没有偏移。
根据一个实施例，将一组存储器单元的字线再次划分为子组，使得可以适合于字线的个别子组需要的方式实施软编程。方法类似于图15中描绘的擦除验证方法。所述组中的正软编程的所有字线均经历某种初始软编程。在验证所述组存储器单元或其子组已成功软编程之后，可仅针对末端字线执行额外软编程，以便将其移出其较深的擦除状态并更接近擦除验证电平。
图21描绘在一个实施例中用于软编程的方法。举例来说，图21的方法可用于对存储器单元的区块的多个NAND串进行软编程。在一个实施例中，可针对图7的软编程步骤342执行根据图21的软编程。在步骤602，将软编程电压信号VSPGM设定为其初始值并将软编程计数器SPC设定为零。在步骤604将源极线、位线和源极选择栅极线接地。另外，将VSG施加到漏极选择栅极线。可恰好在施加软编程脉冲之前将漏极选择栅极线电压降低到约2.5V，以在需要时允许升压以进行软编程抑制(步骤617)。在其它情况下不是这样。软编程抑制通过将升高到VDD的沟道仍可在某一程度上发生(步骤617)。在步骤606，将第一软编程脉冲施加到所述正软编程的组的所有字线。在步骤608，使用擦除验证电压电平针对擦除状态验证所有字线的存储器单元。在一个实施例中，步骤608可包含仅验证内部字线的存储器单元，同时确保末端存储器单元的传导。然而，末端字线的存储器单元在多数情况下在施加擦除验证电压下无论如何都将传导，因为其比内部字线的存储器单元更慢地软编程。
在步骤610，将正软编程的区块中非传导NAND串的数目与预定数目进行比较。如果非传导串的数目不大于预定数目，那么在步骤612将软编程计数器SPC与预定限制值(例如20)进行比较。如果软编程计数器不小于20，那么针对软编程操作在步骤614报告失败状态。如果软编程计数器小于20，那么方法进行到步骤616，其中软编程计数器SPC递增1且软编程电压信号步进增加预定值。在步骤617，在步骤608的验证期间非传导(成功软编程)的NAND串被抑制进一步软编程。可通过向相应位线施加例如VDD的较高电压来抑制特定NAND串中的软编程。通过升高位线电压，经抑制NAND串的沟道区域在下一软编程循环期间将升压到高电压。存储器单元的浮动栅极与经抑制NAND串的沟道区域之间的电压差将过低而不能促使单元的进一步软编程。方法接着进行到步骤604以向所述组存储器单元施加额外的软编程脉冲。
如果非传导串的数目大于预定数目，指示存储器单元已成功经历软编程，那么在步骤618重设软编程计数器SPC。在一个实施例中，步骤618可进一步包含增加软编程电压信号。在一个实施例中，步骤618处的增加可与步骤616中的相同或为另一值。例如在一个实施例中，在步骤616，软编程电压信号递增步长大小ΔVspgm1。在步骤618，其可递增步长大小ΔVspgm2，其可大于ΔVspgm1。在一个实施例中可使用类似于图18A的擦除电压信号的软编程电压信号。
在步骤620，将源极线、位线和源极选择栅极线接地并将VSG施加到漏极侧选择栅极线。在步骤622，抑制内部字线的软编程。可通过向内部字线施加约0V到3V的数量级的较小正电压来抑制内部字线的软编程。在一个实施例中，施加到内部字线的电压较大且为约5V到10V的数量级。举例来说，所述电压可为通常经施加以提升串的沟道区的电压以抑制编程或软编程的通过电压(Vpass)。对于在步骤618-634的进一步重复中被抑制进一步软编程的NAND串(已验证为经软编程)，较高电压将足以确保经抑制NAND串的沟道区域被充分升压以避免进一步软编程。在步骤624，将软编程脉冲仅施加到正擦除的组的末端字线，以便进一步对末端存储器单元进行软编程。在步骤626，针对擦除状态验证末端存储器单元字线，同时确保内部字线传导而不考虑其状态(从验证中排除内部字线)。可将擦除验证电压电平施加到末端字线，而将电压Vusel(足以确保内部字线的传导)施加到内部字线。以此方式，仅针对末端字线执行验证，同时从验证中排除内部字线。
在步骤628，将步骤626中确定的非传导串的数目与预定数目进行比较。如果非传导串的数目大于预定数目，指示末端字线的单元现已向上移位而接近于擦除验证电平，那么方法进行到步骤630，其中报告通过状态。如果非传导串的数目不大于预定数目，那么将软编程计数器与预定限制值进行比较。如果软编程计数器大于预定限制值，那么针对操作在步骤614报告失败状态。然而如果软编程计数器小于预定限制值，那么在步骤634将软编程计数器递增1且使软编程电压信号向上步进。在步骤635，在步骤626的验证期间非传导(成功软编程)的NAND串被抑制进一步软编程。方法接着进行到步骤620以进行末端存储器单元的进一步软编程。
在一个实施例中，步骤634使软编程电压信号递增与步骤616相同的大小，而在其它实施例中，使用其它值。举例来说，如果使用类似于图18B的擦除电压信号的软编程电压信号，那么步骤634可包含增加大小ΔVspgm3(类似于ΔVERA3)，步骤618可包含增加大小ΔVspgm2(类似于ΔVERA2)，且步骤616可包含增加大小ΔVspgml(类似于ΔVERA1)。在此实施例中，步骤616可进一步包含在第一重复期间减小大小ΔVspgm4(类似于ΔVVERM)和针对后续重复增加大小ΔVspgm1。
在不同实施例中可以不同方式进行用于软编程的NAND串内字线的划分。举例来说，NAND串的两个最末端字线(例如，WL0、WL1、wLn-1和WLn)可组合在一起作为末端字线，且其余字线(WL2-wLn-2)组合在一起作为内部字线。在此实施例中，图21的步骤622将包含抑制字线WL2-WLn-2，且将执行步骤624和626以进一步对字线WL0、WL1、wLn-1和WLn进行软编程和验证。在又一实施例中，六个或六个以上字线可组合在一起作为末端字线。也可实施其它组合。
图22陈述用于图21描绘的流程图的各种操作的偏压条件。列640陈述正擦除组的所有存储器单元的软编程操作的偏压条件。列640对应于图21的步骤604到606。位线、源极线和p阱处于0V以进行软编程。VDD展示为针对位线电压带括号，以指示VDD施加到被抑制软编程的那些NAND串。源极侧选择栅极线处于0V，而漏极侧选择栅极线处于VSG。将软编程脉冲Vspgm施加到所述组的每一字线，以便升高与其连接的每一存储器单元的阈值电压。
列642陈述用于验证所述组的所有存储器单元的软编程的偏压条件。列642对应于图21的步骤608。这些偏压条件与用于验证一组存储器单元中所有存储器单元的擦除的那些偏压条件相同。位线浮动且p阱处于0V，而将VDD提供到源极线。两个选择栅极均由VSG接通。将擦除验证电压施加到每一字线以确定所述串是否非传导且因此具有至少一个已达到擦除验证电平的存储器单元。
列644陈述用于仅对末端字线进行软编程的偏压条件。列644对应于图21的步骤620到624。通过将VSG供应到漏极侧选择栅极线来接通漏极侧选择栅极，并通过将0V供应到源极侧选择栅极线来断开源极侧选择栅极。向内部字线提供较低正电压Vusel(例如，0V到5V)。通过向内部字线供应较小正电压，可在施加软编程脉冲下抑制与其连接的存储器单元进一步编程。末端字线接收软编程脉冲VSPGM以便经历进一步软编程。当已被验证为经软编程的NAND串被抑制进一步软编程时，施加到内部字线的值Vusel可为相对高的电压(例如，Vpass＝5V-10V)而不是较小正电压。因为VDD也被施加到经抑制的串的位线，所以相对高的电压将导致经抑制NAND串的沟道区域在下一软编程循环期间升压到高电压。这保持存储器单元的浮动栅极与经抑制NAND串的沟道区域之间的电压差充分低，使得单元的进一步软编程不会发生。
列646陈述用于仅末端字线的软编程验证偏压条件。列646可对应于图21的步骤626。位线浮动，而源极线处于VDD。p阱处于零伏。通过将VSG供应到漏极选择栅极线和源极选择栅极线来接通选择栅极两者。将Vusel施加到内部字线。如上所论述，在软编程期间使用的Vusel的值(列644)在一些情况下可大于0V到3V。用于验证的Vusel的值为0V到3V的数量级。其仅需要高于擦除验证电压以确保内部字线中软编程已经完成的单元处于传导状态。以此方式，可独立确定并验证末端字线上存储器单元的状态。因此，在软编程期间使用的Vusel的值(例如，5V到10V)可不同于在软编程验证期间使用的值(例如，0V到3V)。将擦除验证电压或0V施加到末端字线。以此方式，从软编程验证中排除内部字线，同时末端字线经历验证。
图23描绘在经历根据图21和22的实施例的软编程之后一组存储器单元的阈值电压分布。如图23所示，内部和末端字线的擦除阈值分布均已向上移动接近擦除验证电平。内部字线阈值电压分布430向上偏移接近擦除验证电平，如同通常将发生。末端字线分布432已由于额外软编程(步骤618-635)而向上移动接近擦除验证电平。
上述实例是针对NAND型快闪存储器而提供。然而，本发明的原理适用于利用串联结构的其它类型的非易失性存储器，包含当前现有的那些存储器和预期使用正开发的新技术的那些存储器。
出于说明和描述目的已呈现本发明的上述详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。鉴于以上教示，许多修改和变化是可能的。所描述的实施例经选择以便最好地解释本发明的原理及其实践应用，藉此使所属领域的其他技术人员能够以适合于所预期的特定应用的各种实施例形式及使用各种修改来最佳地利用本发明。希望本发明的范围由所附的权利要求书界定。

Claims (36)

1.一种擦除非易失性存储器的方法，其包括：
启用对一组非易失性存储元件的擦除，所述启用包含启用对所述组非易失性存储元件的第一和第二子组的擦除；
向所述组施加一个或一个以上擦除电压脉冲，同时启用所述第一和第二子组的非易失性存储元件以进行擦除，直到所述第一子组被验证为经擦除为止；
在所述第一子组被验证为经擦除之后，抑制所述第一子组进一步擦除，同时启用对所述第二子组的擦除；以及
向所述组施加一个或一个以上额外擦除电压脉冲，同时抑制所述第一子组且启用所述第二子组，直到所述第二子组被验证为经擦除为止。
2.根据权利要求1所述的方法，其进一步包括在擦除所述组非易失性存储元件之后对所述组非易失性存储元件进行软编程，所述软编程包含：
向所述组非易失性存储装置施加一个或一个以上软编程脉冲，直到所述组被验证为经软编程为止；
在所述组被验证为经软编程之后，抑制对所述组非易失性存储元件的所述第一子组的软编程；以及
向所述组非易失性存储元件的所述第二子组施加一个或一个以上额外软编程脉冲，同时抑制对所述第一子组的软编程。
3.根据权利要求2所述的方法，其进一步包括：
在施加所述一个或一个以上额外软编程脉冲中的每一者之间验证所述第二子组是否经软编程，所述验证包含从验证中排除所述第一子组。
4.根据权利要求1所述的方法，其进一步包括：
在施加所述一个或一个以上擦除电压脉冲中的每一者之间验证所述第一子组的非易失性存储元件是否经擦除，所述验证包含从验证中排除所述第二子组的非易失性存储元件。
5.根据权利要求4所述的方法，其中验证包含：
向所述第一子组施加擦除验证电压并向所述第二子组施加大于所述擦除验证电压的电压，以便验证所述第一子组，同时从验证中排除所述第二子组。
6.根据权利要求1所述的方法，其进一步包括：
在施加所述一个或一个以上额外擦除电压脉冲中的每一者之间验证所述第二子组的非易失性存储元件是否经擦除，所述验证包含从验证中排除所述第一子组的非易失性存储元件。
7.根据权利要求1所述的方法，其进一步包括：
在施加所述一个或一个以上额外擦除电压脉冲中的每一者之间验证所述第二子组和所述第一子组的非易失性存储元件是否经擦除。
8.根据权利要求1所述的方法，其中：
所述施加所述一个或一个以上擦除电压脉冲包含使所述一个或一个以上擦除电压脉冲中的每一者的大小增加第一步长大小；
所述施加所述一个或一个以上额外擦除电压脉冲包含使所述一个或一个以上额外擦除电压脉冲中的每一者的大小增加第二步长大小。
9.根据权利要求8所述的方法，其中：
所述一个或一个以上擦除电压脉冲包含在所述第一子组被验证为成功擦除之前施加到所述组的最后擦除电压脉冲；以及
所述施加所述一个或一个以上额外擦除电压脉冲包含在施加所述一个或一个以上额外擦除电压脉冲中的第一者之前，针对所述一个或一个以上额外擦除电压脉冲中的所述第一者使所述最后擦除电压脉冲增加第三步长大小。
10.根据权利要求9所述的方法，其中：
所述第一和第二步长大小是相同的步长大小。
11.根据权利要求1所述的方法，其中所述施加所述一个或一个以上擦除电压脉冲包含：
如果所述第一子组没有被验证为经擦除，那么在施加第一擦除电压脉冲之后使所述一个或一个以上擦除电压脉冲的大小减小第一步长大小；以及
如果所述第一子组没有被验证为经擦除，那么在施加第二擦除电压脉冲之后使所述一个或一个以上擦除电压脉冲的所述大小增加第二步长大小。
12.根据权利要求11所述的方法，其中所述施加所述一个或一个以上额外擦除电压脉冲包含：
使所述一个或一个以上额外擦除电压脉冲的大小增加第三步长大小。
13.根据权利要求12所述的方法，其中：
所述一个或一个以上擦除电压脉冲包含在所述第一子组被验证为成功擦除之前施加到所述组的最后擦除电压脉冲；以及
所述施加所述一个或一个以上额外擦除电压脉冲包含在施加所述一个或一个以上额外擦除电压脉冲中的第一者之前，针对所述一个或一个以上额外擦除电压脉冲中的所述第一者使所述最后擦除电压脉冲递增第四步长大小。
14.根据权利要求13所述的方法，其中：
所述第二步长大小和所述第三步长大小是相同的大小。
15.根据权利要求1所述的方法，其中：
所述第一子组的非易失性存储元件为所述组的内部非易失性存储元件；且
所述第二子组的非易失性存储元件为所述组的末端非易失性存储元件。
16.根据权利要求15所述的方法，其中：
所述第二子组包含邻近于用于所述组的第一选择栅极的第一非易失性存储元件和邻近于用于所述组的第二选择栅极的第二非易失性存储元件。
17.根据权利要求16所述的方法，其中：
所述第二子组进一步包含邻近于所述第一非易失性存储元件的第三非易失性存储元件和邻近于所述第二非易失性存储元件的第四非易失性存储元件。
18.根据权利要求1所述的方法，其中：
所述组非易失性存储元件为NAND串。
19.根据权利要求1所述的方法，其中：
所述组非易失性存储元件为一组多状态快闪存储器装置。
20.一种非易失性存储器系统，其包括：
一组非易失性存储元件，所述组包含第一子组和第二子组的非易失性存储元件；以及
管理电路，其与所述组非易失性存储元件通信，所述管理电路通过以下操作来擦除所述组：
启用对所述第一和所述第二子组的非易失性存储元件的擦除，
向所述组施加一个或一个以上擦除电压脉冲，同时启用所述第一和第二子组以进行擦除，直到所述第一子组被验证为经擦除为止，
在所述第一子组被验证为经擦除之后，抑制所述第一子组进一步擦除，同时启用对所述第二子组的擦除，以及
向所述组施加一个或一个以上额外擦除电压脉冲，同时抑制所述第一子组且启用所述第二子组，直到所述第二子组被验证为经擦除为止。
21.根据权利要求20所述的非易失性存储器系统，其中所述管理电路在擦除所述组非易失性存储元件之后通过以下操作对所述组非易失性存储元件进行软编程：
向所述组非易失性存储装置施加一个或一个以上软编程脉冲，直到所述组被验证为经软编程为止；
在所述组被验证为经软编程之后，抑制对所述组非易失性存储元件的所述第一子组的软编程；以及
向所述组非易失性存储元件的所述第二子组施加一个或一个以上额外软编程脉冲，同时抑制对所述第一子组的软编程。
22.根据权利要求21所述的非易失性存储器系统，其中所述管理电路：
在施加所述一个或一个以上额外软编程脉冲中的每一者之间验证所述第二子组是否经软编程，所述验证包含从验证中排除所述第一子组。
23.根据权利要求20所述的非易失性存储器系统，其中所述管理电路在施加所述一个或一个以上擦除电压脉冲中的每一者之间验证所述第一子组的非易失性存储元件是否经擦除，所述管理电路在验证所述第一子组是否经擦除时从验证中排除所述第二子组的非易失性存储元件。
24.根据权利要求23所述的非易失性存储器系统，其中所述管理电路通过向所述第一子组施加擦除验证电压并向所述第二子组施加大于所述擦除验证电压的电压来进行验证，以便验证所述第一子组，同时从验证中排除所述第二子组。
25.根据权利要求20所述的非易失性存储器系统，其中所述管理电路在施加所述一个或一个以上额外擦除电压脉冲中的每一者之间验证所述第二子组的非易失性存储元件是否经擦除。
26.根据权利要求25所述的非易失性存储器系统，其中所述管理电路在验证所述第二子组是否经擦除时从验证中排除所述第一子组的非易失性存储元件。
27.根据权利要求20所述的非易失性存储器系统，其中所述施加所述一个或一个以上擦除电压脉冲包含：
如果所述第一子组没有被验证为经擦除，那么在施加第一擦除电压脉冲之后使所述一个或一个以上擦除电压脉冲的大小减小第一步长大小；以及
如果所述第一子组没有被验证为经擦除，那么在施加第二擦除电压脉冲之后使所述一个或一个以上擦除电压脉冲的所述大小增加第二步长大小。
28.根据权利要求27所述的非易失性存储器系统，其中所述施加所述一个或一个以上额外擦除电压脉冲包含：
在施加所述一个或一个以上额外擦除电压脉冲中的每一者之间，使所述一个或一个以上额外擦除电压脉冲的大小递增第三步长大小。
29.根据权利要求28所述的非易失性存储器系统，其中：
所述一个或一个以上擦除电压脉冲包含在所述第一子组被验证为成功擦除之前施加到所述组的最后擦除电压脉冲；以及
所述施加所述一个或一个以上额外擦除电压脉冲包含在施加所述一个或一个以上额外擦除电压脉冲中的第一者之前，针对所述一个或一个以上额外擦除电压脉冲中的所述第一者使所述最后擦除电压脉冲递增第四步长大小。
30.根据权利要求29所述的非易失性存储器系统，其中：
所述第二步长大小和所述第三步长大小是相同的大小。
31.根据权利要求20所述的非易失性存储器系统，其中：
所述第一子组的非易失性存储元件为所述组的内部非易失性存储元件；且
所述第二子组的非易失性存储元件为所述组的末端非易失性存储元件。
32.根据权利要求31所述的非易失性存储器系统，其中：
所述第二子组包含邻近于用于所述组的第一选择栅极的第一非易失性存储元件和邻近于用于所述组的第二选择栅极的第二非易失性存储元件。
33.根据权利要求32所述的非易失性存储器系统，其中：
所述第二子组进一步包含邻近于所述第一非易失性存储元件的第三非易失性存储元件和邻近于所述第二非易失性存储元件的第四非易失性存储元件。
34.根据权利要求20所述的非易失性存储器系统，其中：
所述组非易失性存储元件为一组多状态快闪存储器装置。
35.根据权利要求20所述的非易失性存储器系统，其中：
所述组非易失性存储元件为NAND串。
36.根据权利要求20所述的非易失性存储器系统，其中：
所述管理电路包含控制器、状态机和行控制器中的至少一者。
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