JP2017045492A - 半導体記憶装置 - Google Patents

Abstract

【課題】データの信頼性を向上することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、選択トランジスタＳＴ１の一端に接続されたビット線ＢＬと、選択トランジスタＳＴ２の一端に接続されたソース線ＣＥＬＳＲＣと、ウェルに接続されたウェル線ＣＰＷＥＬＬと、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴのゲートにそれぞれ接続された選択線ＳＧＤ、ＳＧＳ、及びワード線ＷＬと、選択トランジスタＳＴ１の書き込み動作を行う制御回路１４とを備え、前記書き込み動作において、選択線ＳＧＤにＶｐｇｍが印加される前に前記ビット線のプリチャージ動作が行われ、プリチャージ動作において、ワード線ＷＬ及び選択線ＳＧＳにＶｕｓｅｌが印加され、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬにＶｕｓｅｌより高いＶｂｌｈが印加され前記第１選択線にＶｂｌｈより低いＶｇが印加される。
【選択図】図１１

Description

本発明の実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１３／０３３６０５６号明細書

データの信頼性を向上することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、ウェル上に形成され、第１選択トランジスタと、メモリセルトランジスタと、第２選択トランジスタとが直列に接続されたメモリストリングと、前記第１選択トランジスタの一端に接続されたビット線と、前記第２選択トランジスタの一端に接続されたソース線と、前記ウェルに接続されたウェル線と、前記第１選択トランジスタのゲートに接続された第１選択線と、前記メモリセルトランジスタのゲートに接続されたワード線と、前記第２選択トランジスタのゲートに接続された第２選択線と、前記第１選択トランジスタの書き込み動作を行う制御回路と、を備え、前記書き込み動作において、前記第１選択線に書き込み電圧が印加される前に前記ビット線のプリチャージ動作が行われ、前記プリチャージ動作において、前記ワード線及び前記第２選択線に第１電圧が印加され、前記ソース線及び前記ウェル線に前記第１電圧より高い第２電圧が印加され、前記第１選択線に前記第２電圧より低い第３電圧が印加されることを特徴とする。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備える選択トランジスタの動作を説明する図。 第１実施形態に係る半導体記憶装置の備える選択トランジスタの動作を説明する図。 第１実施形態に係る半導体記憶装置の備える選択トランジスタの動作を説明する図。 第１実施形態に係る半導体記憶装置の動作時における選択トランジスタの閾値分布のダイアグラム。 第１実施形態に係る半導体記憶装置の書き込み動作のフローチャート。 第１実施形態に係る半導体記憶装置の動作時における選択トランジスタの閾値分布のダイアグラム。 第１実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第２実施形態に係る半導体記憶装置の書き込み動作のフローチャート。 第２実施形態に係る半導体記憶装置の動作時における選択トランジスタの閾値分布のダイアグラム。 第３実施形態に係る半導体記憶装置の書き込み動作のフローチャート。 第３実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第４実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第５実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第６実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第７実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第７実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第７実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。

［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、ウェル線ＣＰＷＥＬＬから供給されたキャリアによって書き込み禁止のビット線ＢＬの充電を行い、フルページで選択トランジスタＳＴ１の書き込みを行う。

［１−１］構成
［１−１−１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ（Ｒ／Ｄ）１１、センスアンプモジュール１２、ドライバ１３、シーケンサ（コントローラ）１４、レジスタ１５、及び入出力回路（Ｉ／Ｏ）１６を備えている。

メモリセルアレイ１０は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。この場合に限定されることなく、他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリングＮＳの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備えている。メモリセルアレイ１０内のブロック数、及び１ブロックＢＬＫ内のストリングユニットＳＵ数は任意の数に設定できる。

ロウデコーダ１１は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線ＷＬを選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。

センスアンプモジュール１２は、データの読み出し時には、メモリセルからビット線ＢＬに読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線ＢＬに転送する。

ドライバ１３は、データの書き込み、読み出し、及び消去に必要な電圧を生成し、ロウデコーダ１１、及びセンスアンプモジュール１２に供給する。この電圧が、メモリセルアレイ１０内の各種配線に印加される。

シーケンサ１４は、半導体記憶装置１全体の動作を制御する。

レジスタ１５は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のコントローラ（図示せず）に動作が正常に完了したか否かを通知する。レジスタ１５は、外部のコントローラから受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。

入出力回路１６は、外部のコントローラ又はホスト機器（図示せず）とデータの授受を行う。入出力回路１６は、データの読み出し時には、センスアンプモジュール１２でセンスされた読み出しデータを外部へ出力し、データ書き込み時には、外部から受信した書き込みデータをセンスアンプモジュール１２に転送する。

［１−１−２］メモリセルアレイ１０
図２を用いて、半導体記憶装置１の備えるメモリセルアレイ１０の回路構成について説明する。

まず、メモリセルアレイ１０の備えるブロックＢＬＫの構成について説明する。図２は、メモリセルアレイ１０の備える１つのブロックＢＬＫを示しており、他のブロックＢＬＫも同様の構成を有している。

ブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の各々は、制御ゲートと、電荷蓄積層を含む積層ゲートとを備えている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１は、閾値電圧を変化させることができる。

メモリセルトランジスタＭＴは、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。選択トランジスタＳＴ１、ＳＴ２は、データの書き込み、読み出し、及び消去を行うＮＡＮＤストリングＮＡの選択に用いる。選択トランジスタＳＴ１は、一端がメモリセルトランジスタＭＴ７の一端に接続されている。選択トランジスタＳＴ２は、一端がメモリセルトランジスタＭＴ０の一端に接続されている。

次に、メモリセルアレイ１０に接続されている配線の構成について説明する。半導体記憶装置１は、ビット線ＢＬ、ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ソース線ＣＥＬＳＲＣを備えている。

ビット線ＢＬは、センスアンプモジュール１２（図示せず）に接続され、例えばＬ個（Ｌは１以上の自然数）設けられる。ビット線ＢＬは、対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端に接続されている。ビット線ＢＬには、複数のブロックＢＬＫ間で、同一行にあるＮＡＮＤストリングＮＳが接続されている。

ワード線ＷＬは、ロウデコーダ１１（図示せず）に接続され、ブロックＢＬＫ毎に例えば８個（ワード線ＷＬ０〜ＷＬ７）ずつ設けられる。ワード線ＷＬ０〜ＷＬ７はそれぞれ、各ストリングユニット内のメモリセルトランジスタＭＴ０〜ＭＴ７のゲートに接続されている。

セレクトゲート線ＳＧＤは、ロウデコーダ１１（図示せず）に接続され、ブロックＢＬＫ毎に例えば４個（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）ずつ設けられる。セレクトゲート線ＳＧＤの個数は、ストリングユニットＳＵの個数に対応している。セレクトゲート線ＳＧＤは、対応するストリングユニットＳＵ内の選択トランジスタＳＴ１のゲートに接続されている。

セレクトゲート線ＳＧＳは、ロウデコーダ１１（図示せず）に接続され、ブロック毎に例えば１個ずつ設けられる。セレクトゲート線ＳＧＳは、各ストリングユニットＳＵ内の選択トランジスタＳＴ２のゲートに接続されている。

ソース線ＣＥＬＳＲＣは、ドライバ１３（図示せず）に接続され、例えば複数のブロック間で共通に設けられる。ソース線ＣＥＬＳＲＣは、各ストリングユニットＳＵ内の選択トランジスタＳＴ２の他端に接続されている。

尚、データの読み出し及び書き込みは、いずれかのブロックＢＬＫの、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータの読み出し及び書き込みに使われる単位は、ページと定義されている。データの読み出し及び書き込みは、選択トランジスタＳＴ１に対しても行うことができる。

また、ストリングユニットＳＵの個数は、任意の数に設定できる。ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、例えば１６個、３２個、６４個、又は１２８個でも良く、これに限定されない。

図３を用いて、半導体記憶装置１の備えるメモリセルアレイ１０の断面構造について説明する。

半導体記憶装置１のｐ型ウェル領域２０上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する複数の配線層２１と、ワード線ＷＬとして機能する複数の配線層２２と、セレクトゲート線ＳＧＤとして機能する複数の配線層２３とが形成されている。

配線層２１は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。

配線層２２は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。

配線層２３は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、１つの選択トランジスタＳＴ１のゲート電極として機能する。

メモリホールＭＨは、配線層２１、２２、２３を貫通し、ｐ型ウェル領域２０に達するように形成されている。メモリホールＭＨの側面には、ブロック絶縁膜２４、電荷蓄積層２５（絶縁膜）、及びトンネル酸化膜２６が順に形成されている。メモリホールＭＨ内には、導電膜（半導体ピラー）２７が埋め込まれている。半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端には、ビット線ＢＬとして機能する配線層２８が形成されている。

以上のように、ｐ型ウェル領域２０上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域２０の表面内には、ｎ^＋型不純物拡散層２９及びｐ^＋型不純物拡散層３０が形成されている。

ｎ^＋型不純物拡散層２９上には、コンタクトプラグ３１が形成され、コンタクトプラグ３１上には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が形成されている。ソース線ＳＬは、ドライバ１３に電気的に接続されている。

ｐ^＋型不純物拡散層３０上には、コンタクトプラグ３３が形成され、コンタクトプラグ３３上には、ウェル線ＣＰＷＥＬＬとして機能する配線層３４が形成されている。ウェル線ＣＰＷＥＬＬは、ドライバ１３に電気的に接続されている。

コンタクトプラグ３１、３３は、奥行き方向に平面状に形成されている。

配線層３２、３４が形成されている層は、配線層２３（セレクトゲート線ＳＧＤ）よりも上に形成されている。

以上の構成は、図３を記載した紙面の奥行き方向に複数配列されている。１つのストリングユニットＳＵは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。

さらに、配線層２１は、同一のブロックＢＬＫ内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層２１とｐ型ウェル領域２０との間には、トンネル酸化膜２６が形成されている。ｎ^＋型不純物拡散層２９に隣接している最下層の配線層２１と、トンネル酸化膜２６とは、ｎ^＋型不純物拡散層２９近傍まで形成されている。

これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ^＋型不純物拡散層２９を、電気的に接続する。ドライバ１３は、ウェル線ＣＰＷＥＬＬに電圧を印加することで、半導体ピラー２７に電位を与えることができる。

尚、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−１−３］センスアンプモジュール１２
図４を用いて、半導体記憶装置１の備えるセンスアンプモジュール１２の回路構成について説明する。

センスアンプモジュール１２は、センスアンプ部ＳＡ及びラッチ回路ＳＤＬを備えている。センスアンプ部ＳＡは、ラッチ回路ＳＤＬの保持するデータに応じてビット線ＢＬに電圧を印加する。ラッチ回路ＳＤＬは、入出力回路１６から受信した書き込みデータを保持する。個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する際には、ラッチ回路は２つ以上設けられる。

センスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜４８、低耐圧ｐチャネルＭＯＳトランジスタ４９、及びキャパシタ素子５０を備えている。

トランジスタ４０は、ゲートに制御信号ＢＬＳが供給され、一端が対応するビット線ＢＬに接続されている。トランジスタ４１は、ゲートに制御信号ＢＬＣが供給され、一端がトランジスタ４０の他端に接続され、他端がノードＳＣＯＭに接続されている。トランジスタ４１は、対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプするために用いられる。トランジスタ４２は、ゲートに制御信号ＢＬＸが供給され、一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続されている。

トランジスタ４３は、ゲートに制御信号ＸＸＬが供給され、一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続されている。トランジスタ４４は、ゲートに制御信号ＨＬＬが供給され、一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続されている。トランジスタ４５は、ゲートがノードＩＮＶに接続され、一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤに接続されている。

トランジスタ４６は、ゲートに制御信号ＢＬＱが供給され、一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続されている。トランジスタ４７は、ゲートがノードＳＥＮに接続され、一端がクロックＣＬＫが入力される。トランジスタ４８は、ゲートに制御信号ＳＴＢが供給され、一端がトランジスタ４７の他端に接続され、他端がバスＬＢＵＳに接続されている。トランジスタ４９は、ゲートがノードＩＮＶに接続され、一端がノードＳＳＲＣに接続され、他端が電源端子に接続されている。キャパシタ素子５０は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが入力される。

ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ５１〜５４、低耐圧ｐチャネルＭＯＳトランジスタ５５〜５８を備えている。

トランジスタ５１は、ゲートに制御信号ＳＴＬが供給され、一端がバスＬＢＵＳに接続され、他端がノードＬＡＴに接続されている。トランジスタ５２は、ゲートに制御信号ＳＴＩが供給され、一端がバスＬＢＵＳに接続され、他端がノードＩＮＶに接続されている。トランジスタ５３は、ゲートがノードＩＮＶに接続され、一端が接地端子に接続され、他端がノードＬＡＴに接続されている。

トランジスタ５４は、ゲートがノードＬＡＴに接続され、一端が接地端子に接続され、他端がノードＩＮＶに接続されている。トランジスタ５５は、ゲートがノードＩＮＶに接続され、一端がノードＬＡＴに接続されている。トランジスタ５６は、ゲートがノードＬＡＴに接続され、一端がノードＩＮＶに接続されている。トランジスタ５７は、ゲートに制御信号ＳＬＬが供給され、一端がトランジスタ５５の他端に接続され、他端が電源端子に接続されている。トランジスタ５８は、ゲートに制御信号ＳＬＩが供給され、一端がトランジスタ５６の他端に接続され、他端が電源端子に接続されている。

ラッチ回路ＳＤＬにおいて、トランジスタ５３、５５は第１インバータを構成し、トランジスタ５４、５６は第２インバータを構成している。第１インバータの出力及び第２インバータの入力（ノードＬＡＴ）は、トランジスタ５１を介してバスＬＢＵＳに接続されている。第１インバータの入力及び第２インバータの出力（ノードＩＮＶ）は、データ転送用のトランジスタ５２を介してバスＬＢＵＳに接続されている。ラッチ回路ＳＤＬは、データをノードＬＡＴで保持し、その反転データをノードＩＮＶで保持する。

また、センスアンプモジュール１２は、プリチャージに用いる低耐圧ｐチャネルトランジスタ５９を備えている。トランジスタ５９は、ゲートに制御信号ＰＣｎが供給され、一端がバスＬＢＵＳに接続され、他端が電源端子に接続されている。

尚、トランジスタ４９、５７、５８、５９に接続されている電源端子に印加される電圧はＶｄｄである。Ｖｄｄは、例えば２．５Ｖである。トランジスタ５３、５４に接続されている接地端子に印加される電圧はＶｓｓである。Ｖｓｓは、例えば０Ｖである。ノードＳＲＣＧＮＤに印加される電圧は、例えばＶｓｓである。電圧値Ｖｄｄ、Ｖｓｓは、これに限定されず、種々変更が可能である。

［１−２］動作
［１−２−１］選択トランジスタＳＴ１
図５〜７を用いて、選択トランジスタＳＴ１の動作について説明する。図５〜７は、１つの選択トランジスタＳＴ１におけるキャリアの挙動を示している。以下の説明において、選択トランジスタＳＴ１のゲートには電圧Ｖｇが印加され、ビット線ＢＬにはビット線電圧Ｖｂｌが印加され、ウェル線ＣＰＷＥＬＬにはウェル電圧Ｖｃｗが印加されている。尚、以下の説明は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２についても同様である。

半導体ピラー２７は、例えばノンドープのポリシリコンであり、ソース−ドレイン拡散層を有さない。これにより、半導体ピラー２７内には、電子をキャリアとして電流が流れる場合と、正孔をキャリアとして電流が流れる場合がある。電子をキャリアとして電流が流れる場合は、例えば読み出し動作であり、正孔をキャリアとして電流が流れる場合は、例えば消去動作である。

選択トランジスタＳＴ１の閾値電圧Ｖｔｈｎ、Ｖｔｈｐは、電荷蓄積層２５に保持されている電子の数が多いほど高くなる。Ｖｔｈｎは、電子をキャリアとして電流が流れる場合における選択トランジスタＳＴ１の閾値電圧であり、Ｖｔｈｐは、正孔をキャリアとして電流が流れる場合における選択トランジスタＳＴ１の閾値電圧である。

書き込み状態の選択トランジスタＳＴ１の閾値電圧Ｖｔｈｎ、Ｖｔｈｐはそれぞれ、消去状態の選択トランジスタＳＴ１の閾値電圧Ｖｔｈｎ、Ｖｔｈｐよりも高い。書き込み状態の選択トランジスタＳＴ１とは、消去状態の選択トランジスタＳＴ１に対して書き込み動作を行い、電荷蓄積層２５に電子を注入した選択トランジスタＳＴ１のことである。

図５は、１つの選択トランジスタＳＴ１における電子の挙動を示している。選択トランジスタＳＴ１は、ＮチャネルＭＯＳトランジスタのように動作し、書き込み状態の選択トランジスタＳＴ１では電流が流れ難く、消去状態の選択トランジスタＳＴ１では電流が流れ易い。ここで、以下の説明は、Ｖｂｌ＜Ｖｃｗと仮定して行う。

図５（ａ）に示すように、例えば選択トランジスタＳＴ１が消去状態であり、Ｖｇ−Ｖｂｌ≧Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオンする。電子をオンするとは、電子をキャリアとした電流経路を形成することを示し、電子をオフするとは、電子をキャリアとした電流経路を遮断することを示している。このとき、選択トランジスタＳＴ１には、ソース線ＣＥＬＳＲＣから供給された電子をキャリアとした電流が流れる。これにより、半導体ピラー２７内に電流経路が形成され、ウェル電圧Ｖｃｗが、ビット線ＢＬに転送される。

図５（ｂ）に示すように、例えば選択トランジスタＳＴ１が書き込み状態であり、Ｖｇ−Ｖｂｌ＜Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオフする。このとき、選択トランジスタＳＴ１は、ビット線ＢＬから供給された電子の電流経路を遮断する。

図６は、１つの選択トランジスタＳＴ１における正孔の挙動を示している。選択トランジスタＳＴ１は、ＰチャネルＭＯＳトランジスタのように動作し、書き込み状態の選択トランジスタＳＴ１では電流が流れ易く、消去状態の選択トランジスタＳＴ１では電流が流れ難い。

図６（ａ）に示すように、例えば選択トランジスタＳＴ１が消去状態であり、Ｖｇ−Ｖｃｗ＞Ｖｔｈｐとなっている場合、選択トランジスタＳＴ１は正孔をオフする。正孔をオンするとは、正孔をキャリアとした電流経路を形成することを示し、正孔をオフするとは、正孔をキャリアとした電流経路を遮断することを示している。このとき、選択トランジスタＳＴ１は、ウェル線ＣＰＷＥＬＬから供給された正孔の電流経路を遮断する。しかし、電圧に何も条件を付けない場合、選択トランジスタＳＴ１は、ウェル線ＣＰＷＥＬＬから供給された正孔は遮断できるが、ビット線ＢＬから供給された電子を遮断できないことがある。この動作の詳細については後述する。

図６（ｂ）に示すように、例えば選択トランジスタＳＴ１が書き込み状態であり、Ｖｇ−Ｖｃｗ≦Ｖｔｈｐとなっている場合、選択トランジスタＳＴ１は正孔をオンする。このとき、選択トランジスタＳＴ１には、ウェル線ＣＰＷＥＬＬから供給された正孔をキャリアとした電流が流れる。これにより、半導体ピラー２７内に電流経路が形成され、ウェル電圧Ｖｃｗが、ビット線ＢＬに転送される。

尚、Ｖｂｌ＞Ｖｃｗと仮定すると、Ｖｇ−Ｖｃｗ≧Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオンする。一方、Ｖｇ−Ｖｃｗ＜Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオフする。また、Ｖｇ−Ｖｂｌ＞Ｖｔｈｐとなっている場合、選択トランジスタＳＴ１は正孔をオフする。一方、Ｖｇ−Ｖｂｌ≦Ｖｔｈｐとなっている場合、選択トランジスタＳＴ１は正孔をオンする。 図７は、１つの選択トランジスタＳＴ１における電子及び正孔の挙動を示し、図６（ａ）に示す電圧の条件に対して、さらに条件を追加したものである。図６（ａ）に示す電圧の条件は、Ｖｇ−Ｖｃｗ＞Ｖｔｈｐであり、選択トランジスタＳＴ１は正孔をオフしている。

図７（ａ）に示すように、Ｖｇ−Ｖｂｌ≧Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオンする。このとき、選択トランジスタＳＴ１には、ビット線ＢＬから供給された電子をキャリアとした電流が流れる。選択トランジスタＳＴ１を通過した電子は、ウェル線ＣＰＷＥＬＬから供給された正孔と再結合する。これにより、半導体ピラー２７内に電流経路が形成され、ビット線ＢＬ及びウェル線ＣＰＷＥＬＬ間で電圧が転送される。

図７（ｂ）に示すように、Ｖｇ−Ｖｂｌ＜Ｖｔｈｎとなっている場合、選択トランジスタＳＴ１は電子をオフする。このとき、選択トランジスタＳＴ１は、ビット線ＢＬから供給された電子、及びウェル線ＣＰＷＥＬＬから供給された正孔を遮断する。このように、選択トランジスタＳＴ１に電子及び正孔をオフさせる場合、Ｖｔｈｎ、Ｖｔｈｐ、Ｖｇ、Ｖｂｌ、及びＶｃｗの関係は、以下の通りになる。
Ｖｇ−Ｖｂｌ＜Ｖｔｈｎ
Ｖｇ−Ｖｃｗ＞Ｖｔｈｐ
Ｖｔｈｐ＋Ｖｃｗ＜Ｖｇ＜Ｖｔｈｎ＋Ｖｂｌ
また、選択トランジスタＳＴ１において、電子の閾値電圧Ｖｔｈｎと正孔の閾値電圧Ｖｔｈｐとの差を、Δｎｐ＝Ｖｔｈｎ−Ｖｔｈｐ＞０Ｖとする。第１実施形態に係る書き込み動作において、Ｖｂｌは例えば０Ｖに設定され、ＶｃｗはΔｎｐ−Ｖｃｗ＞０を満たすように設定される。このとき、ＶｔｈｎとＶｇの関係は、以下の通りになる。
Ｖｔｈｎ−Δｎｐ＋Ｖｃｗ＜Ｖｇ＜Ｖｔｈｎ
この数式は、以下の通りに変形することができる。
Ｖｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗ
つまり、選択トランジスタＳＴ１は、ＶｔｈｎがＶｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗの範囲内にあるとき電子及び正孔をオフする。

尚、ゲート電圧により正孔電流を制御する特許としては、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。この特許出願には、Ｖｔｈｎ及びＶｔｈｐが相関を有し、Ｖｔｈｎ及びＶｔｈｐの差が概略一定であることが示されている。

図８を用いて、第１実施形態に係る書き込み動作における、選択トランジスタＳＴ１の閾値電圧Ｖｔｈｎの変化について説明する。

選択トランジスタＳＴ１は、書き込みを行うことによって閾値分布を狭くすることができる。以下、選択トランジスタＳＴ１への書き込みをＳＧＤ書き込みと称する。ＳＧＤ書き込みにおいて、書き込み禁止のビット線ＢＬには、高い電圧が転送され、書き込み対象のビット線ＢＬは、例えばＶｓｓ等の低い電圧に維持される。そして、セレクトゲート線ＳＧＤに書き込み電圧Ｖｐｇｍが印加された際には、書き込み禁止のビット線ＢＬに接続されている選択トランジスタＳＴ１は、書き込み禁止のビット線ＢＬの電圧が十分に高ければ書き込みが行われ、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ１は、トンネル酸化膜２６にＶｐｇｍ−Ｖｓｓの高電圧が印加されて書き込みが行われる。このＳＧＤ書き込みの一例は、例えば“不揮発性半導体記憶装置”という２０１２年６月１８日に出願された日本特許出願２０１２／１３６７３９号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

第１実施形態に係る半導体記憶装置１の書き込み動作では、書き込み禁止のビット線ＢＬに高い電圧を転送する際に、Ｖｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗの領域、及びＶｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎの領域における上述の選択トランジスタＳＴ１の特性が利用される。つまり、選択トランジスタＳＴ１は、電子をオフした状態で、正孔電流を制御する。

具体的には、Ｖｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗのとき、選択トランジスタＳＴ１が電子及び正孔をオフする特性を利用して、書き込み対象のビット線ＢＬは低い電圧に維持される。一方、Ｖｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎのとき、選択トランジスタＳＴ１が電子をオフ、正孔をオンする特性を利用して、書き込み禁止のビット線ＢＬにはウェル線ＣＰＷＥＬＬから高い電圧が転送される。

以上のように、選択トランジスタＳＴ１のＶｔｈｎの値に応じて、ビット線ＢＬに高い電圧が転送されるか否かが決定される。これにより、選択トランジスタＳＴ１の書き込み及び書き込み禁止を決定することができる。この書き込み動作によって、選択トランジスタＳＴ１の閾値分布は、Ｖｇ＋Δｎｐ−Ｖｃｗ以上になるまで上昇する。

尚、Ｖｔｈｎ≦Ｖｇのとき、選択トランジスタＳＴ１は電子をオン、正孔をオフする。このとき、ビット線ＢＬにはソース線ＣＥＬＳＲＣから高い電圧が転送されるため、対応する選択トランジスタＳＴ１は書き込み禁止となる。この領域は、選択トランジスタＳＴ１の書き込み目標レベルよりも低いが、本実施形態に係る書き込み動作では書き込みを行うことが不可能であり、選択トランジスタＳＴ１の書き込み不良の原因となる。そのため、書き込み動作におけるＶｇの値は、選択トランジスタＳＴ１の書き込み前の閾値分布の下端未満に設定することが望ましい。

［１−２−２］書き込み動作
図９を用いて、第１実施形態に係る半導体記憶装置１の書き込み動作の全体の流れについて説明する。

まず、シーケンサ１４は、プログラム電圧Ｖｐｇｍ及び電圧Ｖｇの初期値を設定する（ステップＳ１０）。Ｖｐｇｍの初期値は、例えば１５Ｖであり、半導体ピラー２７内に流れる電子を電荷蓄積層２５に注入できる高電圧に設定される。Ｖｇの初期値は、閾値分布の下端辺りに対応する値に設定される。この値は、測定・評価等によって予め決定される。

次に、シーケンサ１４は、書き込みループ数をリセットする（ステップＳ１１）。書き込みループ数は、ステップＳ１２を繰り返した回数を示している。

次に、シーケンサ１４は、選択されたページに対して書き込みを行う（ステップＳ１２）。選択されたページには、複数の選択トランジスタＳＴ１が含まれている。書き込み動作において、電圧を印加するタイミング条件については後述する。

次に、シーケンサ１４は、書き込みループ数がＮ回（Ｎは０以上の整数）以上であるかどうかを判定する（ステップＳ１３）。ステップＳ１２を繰り返す回数Ｎは、任意の数に設定することができる。

書き込みループ数がＮ回未満の場合（ステップＳ１３、ＮＯ）、シーケンサ１４は、Ｖｐｇｍ及び書き込みループ数をインクリメントする（ステップＳ１４）。そして、シーケンサ１４は、ステップ１２に戻り、ステップＳ１２〜Ｓ１４の書き込みループを繰り返す。Ｖｐｇｍをインクリメントする値であるΔＶｐｇｍは、任意の値に設定することができる。

書き込みループ数がＮ回以上の場合（ステップＳ１３、ＹＥＳ）、シーケンサ１４は、Ｖｇ＝ＶＬ−Δｎｐ＋Ｖｃｗを満たしているかどうかを判定する（ステップＳ１５）。ＶＬは、選択トランジスタＳＴ１の書き込み目標レベルである。Ｖｃｗは、後述するＢＬ充電動作において、セレクトゲート線ＳＧＤにＶｇが印加されている時に、ウェル線ＣＰＷＥＬＬに印加されている電圧の値に対応している。 Ｖｇ＝ＶＬ−Δｎｐ＋Ｖｃｗを満たしていない場合（ステップＳ１５、ＮＯ）、シーケンサ１４は、ＶｇをΔｎｐ−Ｖｃｗだけインクリメントし、ＶｐｇｍをΔＶｐｇｍだけデクリメントする（ステップＳ１６）。Ｖｇをインクリメントする値Δｎｐ−Ｖｃｗは、前述した書き込みループの繰り返しによって上昇する見込みの閾値電圧の幅に対応している。Ｖｇをインクリメントする値は、これに限定されず、例えばΔｎｐ−Ｖｃｗより少し低い値に設定してもよい。尚、シーケンサ１４は、Ｖｐｇｍをデクリメントしなくても良く、デクリメントする値もΔＶｐｇｍに限定されない。

次に、シーケンサ１４は、Ｖｇ＋Δｎｐ−ＶｃｗがＶＬを超えているかどうかを判定する（ステップＳ１７）。

Ｖｇ＋Δｎｐ−Ｖｃｗの値がＶＬ以下の場合（ステップＳ１７、ＮＯ）、シーケンサ１４は、ステップ１１に戻って書き込みループ数をリセットし、再度ステップＳ１２〜Ｓ１４の書き込みループを繰り返す。

以上の動作を繰り返し行い、Ｖｇ＋Δｎｐ−Ｖｃｗの値がＶＬを超えた場合（ステップＳ１７、ＹＥＳ）、シーケンサ１４は、Ｖｇの値をＶｇ＝ＶＬ−Δｎｐ＋Ｖｃｗとする（ステップＳ１８）。そして、シーケンサ１４は、ステップ１１に戻って書き込みループ数をリセットし、再度ステップＳ１２〜Ｓ１４の書き込みループを繰り返す。そして、シーケンサ１４は、Ｖｇ＝ＶＬ−Δｎｐ＋Ｖｃｗとなっているため（ステップＳ１５、ＹＥＳ）、書き込み動作を終了する。

以上のように、シーケンサ１４は、書き込みループの後に、Ｖｇをインクリメントして、再度書き込みループを実行している。Ｖｇのインクリメントは、複数回行われる。 図１０を用いて、第１実施形態に係る半導体記憶装置１の書き込み動作による、選択トランジスタＳＴ１の閾値分布の変化について説明する。図１０には、ステップＳ１６におけるＶｇのインクリメント処理を３回行い、選択トランジスタＳＴ１の閾値分布がＶＬを以上になるまで上昇する例を示している。

図１０（ａ）は、Ｖｇの初期値をＶｇ０とし、ステップＳ１２〜Ｓ１４の書き込みループをＮ回繰り返す前後の選択トランジスタＳＴ１の閾値分布を示している。Ｖｇ０を用いて書き込みループを繰り返すと、選択トランジスタＳＴ１の閾値分布は、Ｖｇ０＋Δｎｐ−Ｖｃｗ以上になるまで上昇する。このＶｇ０＋Δｎｐ−Ｖｃｗの値をＶｇ１とする。

図１０（ｂ）は、図１０（ａ）に続けてＶｇの値をＶｇ１とし、ステップＳ１２〜Ｓ１４の書き込みループをＮ回繰り返す前後の選択トランジスタＳＴ１の閾値分布を示している。Ｖｇ１を用いて書き込みループを繰り返すと、選択トランジスタＳＴ１の閾値分布は、Ｖｇ１＋Δｎｐ−Ｖｃｗ以上になるまで上昇する。このＶｇ１＋Δｎｐ−Ｖｃｗの値をＶｇ２とする。

図１０（ｃ）は、図１０（ｂ）に続けてＶｇの値をＶｇ２とし、ステップＳ１２〜Ｓ１４の書き込みループをＮ回繰り返す前後の選択トランジスタＳＴ１の閾値分布を示している。Ｖｇ２を用いて書き込みループを繰り返すと、選択トランジスタＳＴ１の閾値分布は、Ｖｇ２＋Δｎｐ−Ｖｃｗ以上になるまで上昇する。このＶｇ２＋Δｎｐ−Ｖｃｗの値をＶｇ３とする。

図１０（ｄ）に示すように、Ｖｇ設定値がＶｇ３のとき、Ｖｇ３＋Δｎｐ−ＶｃｗがＶＬよりも高い。このとき、シーケンサ１４は、Ｖｇの値をＶｇ＝ＶＬ−Δｎｐ＋Ｖｃｗとして、ステップＳ１２〜Ｓ１４の書き込みループを繰り返す。これにより、選択トランジスタＳＴ１の閾値分布は、ＶＬ以上になるまで上昇する。

以上のように、第１実施形態に係る半導体記憶装置１の書き込み動作は、ＶｇをインクリメントしてステップＳ１２〜Ｓ１４の書き込みループを繰り返すことにより、選択トランジスタＳＴ１の閾値分布がＶＬ以上になるまで押し上げていく。

尚、Ｖｇをインクリメントする回数は、これに限定されず、Ｖｇの初期値、ＶＬ、及びΔｎｐ−Ｖｃｗの数値に応じて変化する。Ｖｇをインクリメントする回数は、例えば１回の場合もある。また、Ｖｇをインクリメントして書き込みループを行った場合、閾値電圧がＶｇである選択トランジスタＳＴ１は書き込み不可の領域に含まれてしまうため、インクリメントする数値はΔｎｐ−Ｖｃｗに対して少し下げた値に設定してもよい。

図１１を用いて、第１実施形態に係る半導体記憶装置１の書き込み動作において、電圧を印加するタイミング条件について説明する。書き込み動作の間、選択ブロック及び非選択ブロックにおける非選択のセレクトゲート線ＳＧＤ（ＵＳＧＤ）の電圧は、Ｖｓｓに維持され、非選択ブロックにおける非選択のセレクトゲート線ＳＧＳ（ＵＳＧＳ）の電圧は、Ｖｓｓに維持されている。また、ノードＳＲＣＧＮＤの電圧は、Ｖｓｓに維持されている。

まず、シーケンサ１４は、ＢＬ放電動作を行う。ＢＬ放電動作において、ビット線ＢＬの電圧はＶｓｓにされる。

時刻ｔ０において、シーケンサ１４は、制御信号ＢＬＳの電圧をＶＨＨに、制御信号ＢＬＣの電圧をＶｄｄにして、トランジスタ４０、４１をオン状態にする。ＶＨＨ、Ｖｄｄは、トランジスタ４０、４１がオンする電圧であり、種々変更が可能である。このとき、ノードＩＮＶは、“Ｌ”レベルに設定されているため、トランジスタ４５がオン状態であり、ビット線ＢＬ及びノードＳＲＣＧＮＤ間が接続される。これにより、ビット線ＢＬの電圧はＶｓｓになる。

時刻ｔ１において、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓにする。これにより、センスアンプモジュール１２及びビット線ＢＬ間は電気的に接続されず、ビット線ＢＬはフローティング状態になる。フローティング状態とは、電気的に遮断された状態のことを示している。

次に、シーケンサ１４は、ＢＬ充電動作を行う。ＢＬ充電動作は、書き込み動作において、セレクトゲート線ＳＧＤに書き込み電圧Ｖｐｇｍが印加される前に行われる。ＢＬ充電動作において、書き込み禁止のビット線ＢＬには、高い電圧が転送される。

時刻ｔ２において、シーケンサ１４は、セレクトゲート線ＳＧＳ及びワード線ＷＬの電圧をＶｕｓｅｌにして、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴをオンする。Ｖｕｓｅｌは、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２において、正孔をキャリアとした電流が流れる電圧であり、例えばＶｓｓ又は０Ｖ以下の値に設定される。Ｖｕｓｅｌは、Ｖｕｓｅｌ−Ｖｂｌｈ＜Ｖｔｈｐを満たしている。Ｖｂｌｈは、ウェル線ＣＰＷＥＬＬから書き込み禁止のビット線ＢＬに転送する電圧であり、例えば４Ｖである。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧ＶｃｗをＶｂｌｈ−Ｖｇにする。Ｖｂｌｈは、Ｖｂｌｈ−Ｖｇ＞０を満たしている。尚、Ｖｂｌｈ−Ｖｇ＞０を満たさない場合もあり、これに限定されない。

時刻ｔ３において、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧ＶｃｗをＶｂｌｈにする。また、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｇにする。このとき、閾値電圧ＶｔｈｎがＶｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗを満たす選択トランジスタＳＴ１はオンし、閾値電圧ＶｔｈｎがＶｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎを満たす選択トランジスタＳＴ１はオフする。これにより、書き込み禁止のビット線ＢＬには、ウェル線ＣＰＷＥＬＬからＶｂｌｈが転送され、書き込み禁止のビット線ＢＬの電圧は、Ｖｂｌｈまで上昇する。一方で、書き込み対象のビット線ＢＬの電圧は、対応する選択トランジスタＳＴ１がオフしているため、Ｖｓｓを維持する。尚、Ｖｇの初期値は、Ｖｕｓｅｌより高く設定される。

時刻ｔ４において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｓｓに、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ５において、シーケンサ１４は、セレクトゲート線ＳＧＳ、ワード線ＷＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬの電圧をＶｓｓにする。

図１２を用いて、ＢＬ充電動作時における、メモリセルアレイ１０の動作の一例について説明する。図１２は、ビット線ＢＬ１に接続されている選択トランジスタＳＴ１の書き込みが終了し、その他のビット線ＢＬに接続されている選択トランジスタＳＴ１は書き込み対象である例を示している。

ＢＬ充電動作の開始時、全てのビット線ＢＬはフローティング状態になっている。セレクトゲート線ＳＧＤにＶｇが印加されると、ビット線ＢＬ１に接続されている選択トランジスタＳＴ１はオンし、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ１はオフする。このとき、ソース線ＣＥＬＳＲＣの電圧をＶｂｌｈにすると、ビット線ＢＬ１には、ソース線ＣＥＬＳＲＣからビット線ＢＬに向かって正孔電流が流れ、ビット線ＢＬ１の電圧はＶｓｓからＶｂｌｈまで上昇する。これにより、ビット線ＢＬ１は、書き込み禁止状態になる。書き込み対象のビット線ＢＬは、接続されている選択トランジスタＳＴ１がオフしているため、Ｖｓｓを維持する。尚、ソース線ＣＥＬＳＲＣの電圧は、ウェル線ＣＰＷＥＬＬへの影響をキャンセルするため、ウェル線ＣＰＷＥＬＬの電圧と等しくしている。

図１１に戻り、ＳＧＤ書き込み動作について説明する。ＳＧＤ書き込み動作において、閾値電圧がＶｇ＋Δｎｐ−Ｖｃｗを超えていない選択トランジスタＳＴ１に対して、書き込みが行われる。

時刻ｔ６において、シーケンサ１４は、セレクトゲート線ＳＧＤ、及びワード線ＷＬの電圧をＶｐａｓｓにして、ソース線ＣＥＬＳＲＣの電圧をＶｄｄにする。Ｖｐａｓｓは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴがチャネル電圧をブーストするための電圧であり、例えば１０Ｖである。ソース線ＣＥＬＳＲＣに印加される電圧は、ＮＡＮＤストリングＮＳからソース線ＣＥＬＳＲＣへの電流の流れ込みを防止しており、Ｖｄｄに限定されず、種々変更が可能である。

時刻ｔ７において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｐｇｍにする。これにより、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ１は、トンネル酸化膜２６にＶｐｇｍ−Ｖｓｓの高電圧が印加され、書き込みが行われる。一方、書き込み禁止のビット線ＢＬに接続されている選択トランジスタＳＴ１には、トンネル酸化膜２６にＶｐｇｍ−Ｖｂｌｈの電圧が印加される。このとき、Ｖｂｌｈが十分に高ければ、選択トランジスタＳＴ１は、書き込みが行われない。

時刻ｔ８において、シーケンサ１４は、セレクトゲート線ＳＧＤ、ワード線ＷＬ、及びソース線ＣＥＬＳＲＣの電圧をＶｓｓに、制御信号ＢＬＳの電圧をＶＨＨに、制御信号ＢＬＣの電圧をＶｄｄにする。これにより、ビット線ＢＬはＶｓｓまで放電される。

時刻ｔ９において、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓにして、ステップＳ１２の動作を終了する。

以上のように、第１実施形態に係る半導体記憶装置１における書き込み動作では、選択トランジスタＳＴ１の閾値電圧を確認するベリファイ動作を行うことなく、書き込み禁止のビット線ＢＬを充電することができる。

［１−３］第１実施形態の効果
半導体記憶装置１において、選択トランジスタＳＴ１は、メモリセルトランジスタＭＴと同様の構造となっている場合、書き込み及び消去によって閾値電圧を変化させることができる。このとき、半導体記憶装置１は、選択トランジスタＳＴ１に対して書き込み及びベリファイを行うことで、閾値分布を狭くすることができる。選択トランジスタＳＴ１の閾値分布が狭くなると、書き込みを行ったメモリセルトランジスタＭＴの閾値分布も狭くなるため、半導体記憶装置１の信頼性が向上する。

選択トランジスタＳＴ１に書き込みを行う場合、書き込み禁止のビット線ＢＬに対して高い電圧を転送する必要がある。選択トランジスタＳＴ１に書き込みを行う方法としては、次の２つの方法が知られている。

一方は、電源電圧を高くするBurn-in modeを使用した方法である。この方法は、電源電圧を高くすることで、センスアンプモジュール１２から高い電圧を印加し、書き込み禁止のビット線ＢＬを充電する。しかし、この方法は、通常の動作電圧では実現できないため、テストのみでの利用や、出荷前に予め書き込んでおくなど、限られた利用方法しかできない。また、ビット線ＢＬを充電する電圧は、センスアンプモジュール１２から転送されるため、耐圧を超えるような電圧が必要になった場合、センスアンプモジュール１２に備えられた低耐圧トランジスタでは対応できない。

他方は、１ページを偶奇に分けて、ハーフページごとに選択トランジスタＳＴ１の書き込みを行う方法である。この方法は、通常の電源電圧を使用し、センスアンプモジュール１２全体を高耐圧トランジスタで構成すること無く対応することが可能である。しかし、書き込み禁止のビット線ＢＬに高い電圧を転送するため、センスアンプモジュール１２に高い電圧を通すための高耐圧トランジスタが１つ必要になる。また、ハーフページごとにしか書き込みを行えないため、書き込み速度が遅い。さらに、１ページを２回に分けて書き込みを行うことにより、後半のハーフページに書き込みを行う際に、すでに書き込み済みの前半のハーフページの選択トランジスタに余計なディスターブがかかる。

そこで、第１実施形態に係る半導体記憶装置１は、選択トランジスタＳＴ１の書き込みの際に、ウェル線ＣＰＷＥＬＬから書き込み禁止のビット線ＢＬに高い電圧を転送する。書き込み禁止のビット線ＢＬの判別には、Ｖｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗの領域、及びＶｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎの領域における選択トランジスタＳＴ１の特性を利用し、ベリファイ動作は省略されている。

これにより、第１実施形態に係る半導体記憶装置１は、フルページで選択トランジスタＳＴ１の書き込みを行うことができ、ハーフページで選択トランジスタＳＴ１の書き込む場合と比べて、余計なディスターブを軽減することができる。

また、センスアンプモジュール１２は、高電圧の転送を必要としないため、全体を高耐圧トランジスタで構成する必要が無い。さらに、ウェル線ＣＰＷＥＬＬは、消去用に高い電圧を印加できるように設計されるため、ウェル線ＣＰＷＥＬＬに対して高い電圧Ｖｂｌｈを印加するための追加回路が少ない。これにより、半導体記憶装置１の面積の増大を抑制することができる。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、書き込み動作時に、Ｖｇを最適値に設定するＶｇサーチ動作を行う。以下、第１実施形態と異なる点のみ説明する。

図１３を用いて、第２実施形態に係る半導体記憶装置１の書き込み動作の全体の流れについて説明する。

Ｖｇ＝ＶＬ−Δｎｐ＋Ｖｃｗを満たしていない場合（ステップＳ１５、ＮＯ）、シーケンサ１４は、Ｖｇサーチ動作を行う（ステップＳ２０）。Ｖｇサーチ動作において、シーケンサ１４は、選択トランジスタＳＴ１の閾値分布の下端を探し、Ｖｇを最適値に設定する。Ｖｇの最適値とは、選択されたセレクトゲート線ＳＧＤにＶｇを印加した場合に、オンする選択トランジスタＳＴ１の個数が、Ｍ個（Ｍは任意の数）未満になる値のことを示している。Ｖｇサーチ動作の詳細については後述する。

次に、シーケンサ１４は、ＶｐｇｍをΔＶｐｇｍだけデクリメントする（ステップＳ２１）。第１実施形態と同様に、シーケンサ１４は、Ｖｐｇｍをデクリメントしなくても良く、デクリメントする値もΔＶｐｇｍに限定されない。

次に、シーケンサ１４は、ステップ１７の処理を行う。その他の動作は、第１実施形態と同様である。

図１４を用いて、Ｖｇサーチ動作の詳細について説明する。図１４には、Ｖｇサーチ動作の流れの一例を示している。

図１４（ａ）は、Ｖｇの初期値をＶｇ０とし、ステップＳ１２〜Ｓ１４の書き込みループをＮ回繰り返す前後の選択トランジスタＳＴ１の閾値分布を示している。図１４（ａ）に示すように、選択トランジスタＳＴ１の閾値分布は、ステップＳ１２〜Ｓ１３の書き込みループをＮ回繰り返した後においても、一部がＶｇ０＋Δｎｐ−Ｖｃｗ未満である場合がある。

図１４（ｂ）は、図１４（ａ）の書き込み後の選択トランジスタＳＴ１に対して、ステップＳ２０のＶｇサーチ動作を行っている様子を示している。

まず、シーケンサ１４は、選択トランジスタＳＴ１に対して読み出し動作を行う。選択されたセレクトゲート線ＳＧＤに対して印加する読み出し電圧値は、Ｖｇ０＋Δｎｐ−Ｖｃｗである。これにより、閾値電圧がＶｇ０＋Δｎｐ−Ｖｃｗ以下である選択トランジスタＳＴ１の個数を検知する。

オンした選択トランジスタＳＴ１の個数がＭ個以上の場合、読み出し電圧をδだけ下げて、再度読み出し動作を行う。この動作は、オンした選択トランジスタＳＴ１の個数がＭ個未満になるまで繰り返される。尚、δは、任意の数値に設定することができる。

オンした選択トランジスタＳＴ１の個数がＭ個未満になった場合、Ｖｇは、このとき読み出し動作に用いられた電圧Ｖｇ１を、次の書き込みループに用いるＶｇの設定値とし、ステップＳ２１に移行する。

図１４（ｃ）は、Ｖｇの設定値をＶｇ１とし、ステップＳ１２〜Ｓ１４の書き込みループをＮ回繰り返す前後の選択トランジスタＳＴ１の閾値分布を示している。

図１４（ｄ）は、図１４（ｃ）の書き込み後の選択トランジスタＳＴ１に対して、ステップ２０のＶｇサーチ動作を行っている様子を示している。図１４（ｄ）に示すように、Ｖｇサーチ動作における読み出し回数は、１回の場合もあり、選択トランジスタＳＴ１の閾値電圧に応じて変化する。尚、ステップ２０において、Ｖｇサーチ動作における読み出し回数が最大値に達したときは、読み出し動作に用いられたいずれかの電圧をＶｇ設定値としてもよいし、書き込み動作が失敗であるとして書き込み動作を終了してもよい。

以上のように、第２実施形態に係る半導体記憶装置１における書き込み動作では、Ｖｇサーチ動作を行うことで、Ｖｇを最適値に設定することができる。これにより、選択トランジスタＳＴ１の書き込み不良を減らすことができ、第１実施形態と比べて半導体記憶装置１の信頼性を向上することができる。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態の書き込み動作に対して、ベリファイ動作を追加する。以下、第１実施形態と異なる点のみ説明する。

［３−１］書き込み動作
図１５を用いて、第３実施形態に係る半導体記憶装置１の書き込み動作の全体の流れについて説明する。

ステップＳ１１において、シーケンサ１４は、書き込みループ数をリセットする。第３実施形態において、書き込みループ数は、ステップＳ３０の書き込み及びベリファイを繰り返した回数に対応している。

次に、シーケンサ１４は、書き込み及びベリファイを行う（ステップＳ３０）。ステップＳ３０では、書き込み動作を行った後に、選択トランジスタＳＴ１の閾値電圧を確認するベリファイ動作が行われる。このベリファイ動作において、シーケンサ１４は、書き込み対象の選択トランジスタＳＴ１の閾値電圧がＶｇ＋Δｎｐ−Ｖｃｗを超えているかどうかを判断する。

次に、シーケンサ１４は、ベリファイをパスしたかどうかを判定する（ステップＳ３１）。例えば、ベリファイ動作において、閾値電圧がＶｇ＋Δｎｐ−Ｖｃｗ以下であると判定された選択トランジスタＳＴ１の個数が所定の数未満であるとき、ベリファイパスとなる。

ベリファイをフェイルした場合（ステップＳ３１、ＮＯ）、シーケンサ１４は、書き込みループ数をインクリメントする（ステップＳ１４）。シーケンサ１４は、ステップＳ３０に戻り、書き込みループ（書き込み動作及びベリファイ動作のセット）を繰り返す。書き込みループ数が１以上のとき、シーケンサ１４は、ベリファイ結果に応じて選択トランジスタＳＴ１の書き込みを行う。なお、シーケンサ１４は、書き込みループ数が最大値に達したときは、書き込み動作が失敗であるとして書き込み動作を終了するようにしてもよい。

ベリファイをパスした場合（ステップＳ３１、ＹＥＳ）、シーケンサ１４は、ステップＳ１５に移行する。その他の動作は、第１実施形態と同様である。

図１６を用いて、第３実施形態に係る半導体記憶装置１の書き込み動作において、電圧を印加するタイミング条件について説明する。図１６は、説明の便宜上、ベリファイ動作を書き込み動作の前に示している。

まず、ベリファイ動作について説明する。

時刻ｔ０において、シーケンサ１４は、制御信号ＢＬＳの電圧をＶＨＨにして、トランジスタ４０をオンする。

時刻ｔ１において、シーケンサ１４は、セレクトゲート線ＳＧＳの電圧をＶｓｇにして、選択トランジスタＳＴ２をオンする。Ｖｓｇは、選択トランジスタＳＴ１、ＳＴ２がオンする電圧であり、例えば４Ｖである。

時刻ｔ２において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｓｅｎｓｅにして、ワード線ＷＬの電圧をＶｒｅａｄにする。Ｖｓｅｎｓｅは、各書き込みループにおいて選択トランジスタＳＴ１が書き込まれる閾値電圧であり、Ｖｓｅｎｓｅ＝Ｖｇ＋Δｎｐ−Ｖｃｗである。Ｖｒｅａｄは、読み出し動作時に非選択のワード線ＷＬに印加される電圧であり、例えば４．５Ｖである。

時刻ｔ３において、シーケンサ１４は、制御信号ＢＬＣの電圧をＶｂｌｃにして、ノードＳＲＣＧＮＤ及びソース線ＣＥＬＳＲＣの電圧をＶｃｅｌｓｒｃにする。Ｖｂｌｃの電圧値は、Ｖｂｌｃ＝Ｖｂｌ＋Ｖｔｈｎである。これにより、トランジスタ４１はオンして、ビット線ＢＬの電圧は、Ｖｂｌまで上昇する。時刻ｔ３及びｔ４の間で、センスアンプモジュール１２は、センス結果の判定を行い、この結果をラッチ回路ＳＤＬに保持する。ベリファイをパスした場合、ノードＩＮＶは“Ｌ”レベルに、ベリファイをフェイルした場合、ノードＩＮＶは“Ｈ”レベルになる。“Ｌ”レベルは、制御信号が入力されるｎチャネルＭＯＳトランジスタがオフする電圧であり、制御信号が入力されるｐチャネルＭＯＳトランジスタがオンする電圧である。“Ｈ”レベルは、制御信号が入力されるｎチャネルＭＯＳトランジスタがオンする電圧であり、制御信号が入力されるｐチャネルＭＯＳトランジスタがオフする電圧である。

時刻ｔ４において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｓｓにして、ワード線ＷＬ、ソース線ＣＥＬＳＲＣ、ノードＳＲＣＧＮＤの電圧をＶｓｓにする。このとき、ビット線ＢＬの電圧はＶｓｓまで下降する。

時刻ｔ５において、シーケンサ１４は、制御信号ＢＬＣの電圧をＶｓｓにして、トランジスタ４１をオフする。

時刻ｔ６において、シーケンサ１４は、制御信号ＢＬＳの電圧をＶｓｓにして、トランジスタ４０をオフする。

次に、ベリファイ結果に基づいて行われる書き込み動作について説明する。

まず、ＢＬプレ充放電動作について説明する。

時刻ｔ７において、シーケンサ１４は、制御信号ＢＬＳの電圧をＶＨＨに、制御信号ＢＬＣの電圧をＶｄｄｈにして、トランジスタ４０、４１をオンする。Ｖｄｄｈは、Ｖｄｄより高い電圧であり、例えばＶｄｄｈ＝Ｖｄｄ＋Ｖｔｈｎである。

ベリファイをパスした場合、ノードＩＮＶは“Ｌ”レベルのため、トランジスタ４９がオン、トランジスタ４５がオフしている。これにより、書き込み禁止のビット線ＢＬには、電源端子からＶｄｄが印加される。

ベリファイをフェイルした場合、ノードＩＮＶは“Ｈ”レベルのため、トランジスタ４９がオフ、トランジスタ４５がオンしている。これにより、書き込み対象のビット線ＢＬには、ノードＳＲＣＧＮＤからＶｓｓが印加される。

時刻ｔ８において、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓにして、トランジスタ４０、４１をオフする。このとき、書き込み禁止のビット線ＢＬは、センスアンプモジュール１２及びビット線ＢＬ間が電気的に接続されていないため、フローティング状態になり、Ｖｄｄを維持する。

次に、ＢＬ充電動作について説明する。

時刻ｔ９において、シーケンサ１４は、セレクトゲート線ＳＧＳ及びワード線ＷＬの電圧をＶｕｓｅｌにして、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴをオンする。さらに、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｄｄにする。これにより、書き込み禁止のビット線ＢＬに接続されているトランジスタ４０はカットオフされ、書き込み対象のビット線ＢＬに接続されているトランジスタ４０はオンする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ１０において、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈにする。また、セレクトゲート線ＳＧＤの電圧をＶｇにする。このとき、ベリファイをパスした選択トランジスタＳＴ１はオンして、ベリファイをフェイルした選択トランジスタＳＴ１はオフする。これにより、書き込み禁止のビット線ＢＬの電圧は、トランジスタ４０がオフして、選択トランジスタＳＴ１がオンしているため、Ｖｂｌｈまで上昇する。一方、書き込み対象のビット線ＢＬの電圧は、ノードＳＲＣＧＮＤからＶｓｓが印加され、選択トランジスタＳＴ１がオフしているため、Ｖｓｓを維持する。

時刻ｔ１１において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｓｓにする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ１２において、シーケンサ１４は、セレクトゲート線ＳＧＳ、ワード線ＷＬの電圧をＶｓｓにして、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴをオフする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｓｓにする。このとき、書き込み禁止のビット線ＢＬの電圧は、フローティング状態になるため、Ｖｂｌｈを維持する。一方、書き込み対象のビット線ＢＬの電圧は、ノードＳＲＣＧＮＤからＶｓｓが印加されているため、Ｖｓｓを維持する。

ＳＧＤ書き込み動作は、第１実施形態と同様であり、図１６における時刻ｔ１３〜ｔ１６はそれぞれ、図１１における時刻ｔ６〜ｔ９に対応している。

図１７を用いて、ＢＬ充電動作時における、メモリセルアレイ１０の動作の一例について説明する。図１７は、ビット線ＢＬ１に接続されている選択トランジスタＳＴ１のベリファイがパスし、その他のビット線ＢＬに接続されている選択トランジスタＳＴ１のベリファイはフェイルしている例を示している。

ＢＬ充電動作時、ベリファイをパスしたビット線ＢＬ１には、Ｖｄｄが印加され、フローティング状態になっている。一方、ベリファイをフェイルした書き込み対象のビット線ＢＬには、Ｖｓｓが印加されている。

セレクトゲート線ＳＧＤにＶｇが印加されると、ビット線ＢＬ１に接続されている選択トランジスタＳＴ１はオンし、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ１はオフする。ソース線ＣＥＬＳＲＣの電圧がＶｂｌｈにされると、ビット線ＢＬ１には、ソース線ＣＥＬＳＲＣからビット線ＢＬに向かって正孔電流が流れる。これにより、ビット線ＢＬ１は、ＶｄｄからＶｂｌに充電され、書き込み禁止状態になる。書き込み対象のビット線ＢＬは、接続されている選択トランジスタＳＴ１がオフしているため、Ｖｓｓを維持する。

［３−２］第３実施形態の効果
半導体記憶装置１は、全てのビット線ＢＬをフローティング状態にして、書き込み禁止のビット線ＢＬだけに高い電圧を転送する場合、ビット線ＢＬ間のカップリングや、ビット線ＢＬ−ソース線ＣＥＬＳＲＣ間のカップリングの影響により、書き込み対象のビット線ＢＬがＶｓｓを維持できない場合がある。

そこで、第３実施形態に係る半導体記憶装置１は、ベリファイ動作を追加し、ベリファイ結果に応じて書き込み対象のビット線ＢＬにＶｓｓを印加する。具体的には、半導体記憶装置１は、ＢＬ充電動作及びＳＧＤ書き込み動作中に、ノードＳＲＣＧＮＤからＶｓｓを印加し続けることによって、書き込み対象のビット線ＢＬの電圧をＶｓｓに固定することができる。

これにより、第３実施形態に係る半導体記憶装置１は、第１実施形態に対して、書き込み不良を抑制することができる。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第３実施形態の書き込み動作において、ＢＬ充電動作後に制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓにする。

図１８を用いて、第４実施形態に係る半導体記憶装置１の動作ついて説明する。図１８に示す動作タイミングチャートは、図１６に示す動作タイミングチャートに対して、ＢＬ充電動作から先の制御信号ＢＬＳ、ＢＬＣの動作のみ異なっている。以下、第３実施形態と異なる点のみ説明する。

時刻ｔ９において、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｄｄにして、トランジスタ４０、４１をオンする。

時刻ｔ１２において、シーケンサ１４は、制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓにして、トランジスタ４０、４１をオフする。このとき、全てのビット線ＢＬは、選択トランジスタＳＴ１がオフしているため、フローティング状態になっている。これにより、書き込み禁止のビット線ＢＬの電圧はＶｂｌを維持し、書き込み対象のビット線の電圧はＶｓｓを維持するため、ＳＧＤ書き込み動作を行うことができる。その他の動作は、第３実施形態と同様である。

半導体記憶装置１は、ＳＧＤ書き込み動作時において、ビット線ＢＬに対するノイズが少ない。そこで、第４実施形態に係る半導体記憶装置１は、ＢＬ充電動作後に制御信号ＢＬＳ、ＢＬＣの電圧をＶｓｓに下げ、全てのビット線ＢＬをフローティング状態にしている。これにより、第４実施形態に係る半導体記憶装置１は、第３実施形態と比べて書き込み動作時の消費電力を削減することができる。

尚、シーケンサ１４が、ＢＬ充電動作で制御信号ＢＬＳ、ＢＬＣの電圧をＶｄｄからＶｓｓに下げるタイミングは、この時刻に限定されず、時刻ｔ１２から時刻ｔ１５までの間に行えばよい。

［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、第３実施形態の書き込み動作において、ＢＬプレ充放電動作からＳＧＤ書き込み動作にかけて、制御信号ＢＬＣの電圧をＶｂｌｃ＿ｉｎｈに維持する。

図１９を用いて、第５実施形態に係る半導体記憶装置１の動作ついて説明する。図１９に示す動作タイミングチャートは、図１６に示す動作タイミングチャートに対して、ＢＬプレ充放電動作から先の制御信号ＢＬＣの動作が異なる。以下、第３実施形態と異なる点のみ説明する。

時刻ｔ７において、シーケンサ１４は、制御信号ＢＬＣの電圧をＶｂｌｃ＿ｉｎｈにする。Ｖｂｌｃ＿ｉｎｈは、Ｖｂｌｃ＿ｉｎｈ＝Ｖｉｎｈ＋Ｖｔｈｎであり、ビット線ＢＬの電圧をＶｉｎｈにクランプする電圧である。Ｖｉｎｈは、Ｖｄｄより低く設定される。このとき、書き込み禁止のビット線ＢＬの電圧がＶｉｎｈまで充電されると、トランジスタ４１はカットオフする。

時刻ｔ１０において、シーケンサ１４がソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈにすると、書き込み禁止のビット線ＢＬの電圧は、Ｖｂｌまで上昇する。これにより、書き込み禁止のビット線ＢＬの電圧はＶｂｌとなり、書き込み対象のビット線の電圧はＶｓｓを維持するため、ＳＧＤ書き込み動作を行うことができる。

シーケンサ１４は、ＢＬプレ充放電動作からＳＧＤ書き込み動作にかけて、制御信号ＢＬＣの電圧をＶｂｌｃ＿ｉｎｈとし、時刻ｔ１６に、制御信号ＢＬＣの電圧をＶｓｓにする。その他の動作は、第３実施形態と同様である。

以上のように、第５実施形態に係る半導体記憶装置１は、ＢＬプレ充放電時のビット線ＢＬの電圧を制御信号ＢＬＣでクランプして決めることにより、第３実施形態と比べて消費電力を削減することができる。

［６］第６実施形態
第６実施形態は、第１〜第５実施形態に係る半導体記憶装置１の書き込み動作を、メモリセルトランジスタＭＴに対して適用する。以下、第１実施形態の書き込み動作をメモリセルトランジスタＭＴに適用した場合を例に説明する。

図２０を用いて、第６実施形態に係る半導体記憶装置１における書き込み動作ついて説明する。図２０に示す動作タイミングチャートは、図１１に示す動作タイミングチャートに対して、セレクトゲート線ＳＧＤ及びワード線ＷＬに印加される電圧条件が異なる。以下に、第１実施形態と異なる点のみ説明する。

時刻ｔ２において、シーケンサ１４は、セレクトゲート線ＳＧＤ及び非選択のワード線ＷＬの電圧をＶｕｓｅｌにして、選択トランジスタＳＴ１及び非選択のワード線ＷＬが接続されているメモリセルトランジスタＭＴをオンする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ３において、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈにする。また、選択されたワード線ＷＬの電圧をＶｇにする。このとき、選択されたワード線ＷＬが接続されているメモリセルトランジスタＭＴにおいて、閾値電圧ＶｔｈｎがＶｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗを満たすメモリセルトランジスタＭＴはオンし、閾値電圧ＶｔｈｎがＶｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎを満たす選択メモリセルトランジスタＭＴはオフする。これにより、書き込み禁止のビット線ＢＬの電圧は、ウェル線ＣＰＷＥＬＬからＶｂｌｈが転送され、Ｖｂｌｈまで上昇する。一方、選択されたワード線ＷＬ、及び書き込み対象のビット線ＢＬに接続されているメモリセルトランジスタＭＴはオフしているため、書き込み対象のビット線ＢＬの電圧は、Ｖｓｓを維持する。

時刻ｔ４において、シーケンサ１４は、選択されたワード線ＷＬの電圧をＶｓｓする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ５において、シーケンサ１４は、セレクトゲート線ＳＧＤ、ＳＧＳ、非選択のワード線ＷＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬの電圧をＶｓｓにする。

時刻ｔ６において、シーケンサ１４は、セレクトゲート線ＳＧＤ、非選択のワード線ＷＬ、及び選択されたワード線ＷＬの電圧をＶｐａｓｓにする。

時刻ｔ７において、シーケンサ１４は、選択されたワード線ＷＬの電圧をＶｐｇｍにする。これにより、書き込み対象のビット線ＢＬ、及び選択されたワード線ＷＬに接続されているメモリセルトランジスタＭＴは、トンネル酸化膜２６にＶｐｇｍ−Ｖｓｓの高電圧が印加され、書き込みが行われる。一方、書き込み禁止のビット線ＢＬ、及び選択されたワード線ＷＬに接続されているメモリセルトランジスタＭＴは、トンネル酸化膜２６にＶｐｇｍ−Ｖｂｌｈの電圧が印加される。このとき、Ｖｂｌｈが十分に高ければ、選択されたワード線ＷＬが接続されているメモリセルトランジスタＭＴは、書き込みが行われない。

時刻ｔ８において、シーケンサ１４は、セレクトゲート線ＳＧＤ、非選択のワード線ＷＬ、及び選択されたワード線ＷＬの電圧をＶｓｓにする。その他の動作は第１実施形態と同様である。

つまり、セレクトゲート線ＳＧＤ及び非選択のワード線ＷＬは、図１１に示すワード線ＷＬと同様の動作をする。選択されたワード線ＷＬは、図１１に示すセレクトゲート線ＳＧＤと同様の動作をする。

以上ように、半導体記憶装置１は、第１実施形態の書き込み動作をメモリセルトランジスタＭＴに適用することができる。また、第２〜第５実施形態の書き込み動作についても同様に、メモリセルトランジスタＭＴに対して適用することができる。

［７］第７実施形態
第７実施形態に係る半導体記憶装置１は、セレクトゲート線ＳＧＳをストリングユニットＳＵ毎に設け、さらに共通セレクトゲート線ＳＧＳＢを備えている。この場合、第１〜第５実施形態に係る半導体記憶装置１における書き込み動作を、選択トランジスタＳＴ２に対しても行うことができる。以下、第７実施形態として、第１実施形態の書き込み動作を選択トランジスタＳＴ２に適用した場合を例に説明する。

図２１を用いて、メモリセルアレイ１０の備えるブロックＢＬＫの構成について、第１実施形態と異なる点のみ説明する。

ＮＡＮＤストリングＮＳの各々は、選択トランジスタＳＴ３をさらに備えている。選択トランジスタＳＴ３は、データの書き込み、読み出し、及び消去を行うＮＡＮＤストリングＮＡの選択に用いる。選択トランジスタＳＴ３の各々は、制御ゲートと、電荷蓄積層を含む積層ゲートとを備えている。選択トランジスタＳＴ３は、一端が選択トランジスタＳＴ２の一端に接続され、他端がソース線ＣＥＬＳＲＣに接続されている。

次に、メモリセルアレイ１０に接続されている配線の構成について説明する。半導体記憶装置１は、複数のセレクトゲート線ＳＧＳと、共通セレクトゲート線ＳＧＳＢをさらに備えている。

セレクトゲート線ＳＧＳは、ロウデコーダ１１（図示せず）に接続され、ブロックＢＬＫ毎に例えば４個（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）ずつ設けられる。セレクトゲート線ＳＧＳの個数は、ストリングユニットＳＵの個数に対応している。セレクトゲート線ＳＧＳは、対応するストリングユニットＳＵ内の選択トランジスタＳＴ２のゲートに接続されている。

共通セレクトゲート線ＳＧＳＢは、ロウデコーダ１１（図示せず）に接続され、ブロック毎に例えば１個ずつ設けられる。共通セレクトゲート線ＳＧＳは、各ストリングユニットＳＵ内の選択トランジスタＳＴ３のゲートに接続されている。

図２２を用いて、第７実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構成について、第１実施形態と異なる点のみ説明する。

セレクトゲート線ＳＧＳは、例えば、３層の配線層２１で構成され、共通セレクトゲート線は１層の配線層３５で構成されている。セレクトゲート線ＳＧＳ及び共通セレクトゲート線ＳＧＳＢを構成する配線層の数は、これに限定されず、種々変更が可能である。配線層３５は、図３において、最下層に設けられている配線層２１に対応している。配線層２１は、ＮＡＮＤストリングＮＳごとに分割されている。その他の構成は第１実施形態と同様である。

図２３を用いて、第７実施形態に係る半導体記憶装置１における書き込み動作ついて説明する。図２３に示す動作タイミングチャートは、図１１に示す動作タイミングチャートに対して、セレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧条件が異なる。以下に、第１実施形態と異なる点のみ説明する。

時刻ｔ２において、シーケンサ１４は、セレクトゲート線ＳＧＤの電圧をＶｕｓｅｌにして、選択トランジスタＳＴ１をオンする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ３において、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈにする。また、セレクトゲート線ＳＧＳの電圧をＶｇにする。このとき、セレクトゲート線ＳＧＳが接続されている選択トランジスタＳＴ２において、閾値電圧ＶｔｈｎがＶｇ＜Ｖｔｈｎ＜Ｖｇ＋Δｎｐ−Ｖｃｗを満たす選択トランジスタＳＴ２はオンし、閾値電圧ＶｔｈｎがＶｇ＋Δｎｐ−Ｖｃｗ≦Ｖｔｈｎを満たす選択トランジスタＳＴ２はオフする。これにより、書き込み禁止のビット線ＢＬの電圧は、ウェル線ＣＰＷＥＬＬからＶｂｌｈが転送され、Ｖｂｌｈまで上昇する。一方、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ２はオフしているため、書き込み対象のビット線ＢＬの電圧は、Ｖｓｓを維持する。

時刻ｔ４において、シーケンサ１４は、セレクトゲート線ＳＧＳの電圧をＶｓｓにする。また、シーケンサ１４は、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬの電圧をＶｂｌｈ−Ｖｇにする。

時刻ｔ５において、シーケンサ１４は、セレクトゲート線ＳＧＤ、ワード線ＷＬ、ソース線ＣＥＬＳＲＣ、及びウェル線ＣＰＷＥＬＬの電圧をＶｓｓにする。

時刻ｔ６において、シーケンサ１４は、セレクトゲート線ＳＧＤ、ＳＧＳの電圧をＶｐａｓｓにする。

時刻ｔ７において、シーケンサ１４は、セレクトゲート線ＳＧＳの電圧をＶｐｇｍにする。これにより、書き込み対象のビット線ＢＬに接続されている選択トランジスタＳＴ２は、トンネル酸化膜２６にＶｐｇｍ−Ｖｓｓの高電圧が印加され、書き込みが行われる。一方、書き込み禁止のビット線ＢＬに接続されている選択トランジスタＳＴ２は、トンネル酸化膜２６にＶｐｇｍ−Ｖｂｌｈの電圧が印加される。このとき、Ｖｂｌが十分に高ければ、書き込み禁止のビット線ＢＬに接続されている選択トランジスタＳＴ２は、書き込みが行われない。

時刻ｔ８において、シーケンサ１４は、セレクトゲート線ＳＧＳ、ＳＧＤの電圧をＶｓｓにする。その他の動作は第１実施形態と同様である。

つまり、セレクトゲート線ＳＧＤは、図１１に示すワード線ＷＬと同様の動作をする。共通セレクトゲート線ＳＧＳＢは、図１１に示すセレクトゲート線ＳＧＳと同様の動作をする。セレクトゲート線ＳＧＳは、図１１に示すセレクトゲート線ＳＧＤと同様の動作をする。

以上のように、第７実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１の書き込み動作を選択トランジスタＳＴ２に適用することができる。これにより、選択トランジスタＳＴ２の閾値分布を狭くすることができ、半導体記憶装置１の信頼性を向上することができる。また、第２〜第５実施形態に係る書き込み動作についても同様に、選択トランジスタＳＴ２に対して適用することができ、同様の効果を得ることができる。

尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ドライバ、１４…シーケンサ、１５…レジスタ、１６…入出力回路、２０…ｐ型ウェル領域、２１〜２３、２８、３２、３４、３５…配線層、２４…ブロック絶縁膜、２５…電荷蓄積層、２６…ゲート絶縁膜、２７…導電膜、２９、３０…不純物拡散層、３１、３３…コンタクトプラグ、メモリセルトランジスタ…ＭＴ、選択トランジスタ…ＳＴ１、ＳＴ２、ＳＴ３、セレクトゲート線…ＳＧＤ、ＳＧＳ、ワード線…ＷＬ、ソース線…ＣＥＬＳＲＣ、ウェル線…ＣＰＷＥＬＬ

Claims (9)

1. ウェル上に形成され、第１選択トランジスタと、メモリセルトランジスタと、第２選択トランジスタとが直列に接続されたメモリストリングと、
   前記第１選択トランジスタの一端に接続されたビット線と、
   前記第２選択トランジスタの一端に接続されたソース線と、
   前記ウェルに接続されたウェル線と、
   前記第１選択トランジスタのゲートに接続された第１選択線と、
   前記メモリセルトランジスタのゲートに接続されたワード線と、
   前記第２選択トランジスタのゲートに接続された第２選択線と、
   前記第１選択トランジスタの書き込み動作を行う制御回路と、
   を備え、
   前記書き込み動作において、前記第１選択線に書き込み電圧が印加される前に前記ビット線のプリチャージ動作が行われ、
   前記プリチャージ動作において、
   前記ワード線及び前記第２選択線に第１電圧が印加され、
   前記ソース線及び前記ウェル線に前記第１電圧より高い第２電圧が印加され、
   前記第１選択線に前記第１電圧より高い第３電圧が印加される
   ことを特徴とする半導体記憶装置。
2. ウェル上に形成され、第１選択トランジスタと、メモリセルトランジスタと、第２選択トランジスタとが直列に接続されたメモリストリングと、
   前記第１選択トランジスタの一端に接続されたビット線と、
   前記第２選択トランジスタの一端に接続されたソース線と、
   前記ウェルに接続されたウェル線と、
   前記第１選択トランジスタのゲートに接続された第１選択線と、
   前記メモリセルトランジスタのゲートに接続されたワード線と、
   前記第２選択トランジスタのゲートに接続された第２選択線と、
   前記メモリセルトランジスタの書き込み動作を行う制御回路と、
   を備え、
   前記書き込み動作において、前記ワード線に書き込み電圧が印加される前に前記ビット線のプリチャージ動作が行われ、
   前記プリチャージ動作において、
   前記第１選択線及び前記第２選択線に第１電圧が印加され、
   前記ソース線及び前記ウェル線に前記第１電圧より高い第２電圧が印加され、
   前記ワード線に前記第１電圧より高い第３電圧が印加される
   ことを特徴とする半導体記憶装置。
3. 前記ビット線に接続され、前記メモリセルトランジスタに保存されているデータをセンスするセンスアンプをさらに備え、
   前記プリチャージ動作において、前記センスアンプ及び前記ビット線間は電気的に接続されていないことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
4. 前記ビット線に接続され、前記メモリセルトランジスタに保存されているデータをセンスするセンスアンプをさらに備え、
   前記制御回路は、ベリファイ動作をさらに行い、
   前記プリチャージ動作において、
   ベリファイ動作をパスした場合、前記センスアンプ及び前記ビット線間は電気的に接続されず、
   ベリファイ動作がフェイルした場合、前記ビット線には前記センスアンプから接地電圧が印加される
   ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
5. 前記制御回路は、前記書き込み動作の後に、前記第３電圧をインクリメントして、再度書き込み動作を実行することを特徴とする請求項３又は４に記載の半導体記憶装置。
6. 前記第３電圧のインクリメントは複数回行われることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記第３電圧は、前記第２電圧より低いことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
8. 前記第１電圧は、接地電圧又は負の電圧であることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
9. 第１選択トランジスタと、メモリセルトランジスタと、第２選択トランジスタとは、半導体基板の上方に向かって配列していることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。