TW202020872A - 半導體記憶體 - Google Patents

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Abstract

本發明之實施形態提供一種可降低製造成本之半導體記憶體。 本發明之實施形態之半導體記憶體包含：位元線BL；記憶胞MC，其經由選擇電晶體ST1而連接於位元線BL；電路235，其連接於位元線BL，且將刪除電壓VERA施加於位元線BL；及二極體DD，其連接於位元線BL與電路235之間。

Description

半導體記憶體
本發明之實施形態係關於一種半導體記憶體。
已知一種記憶胞三維排列之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種可降低製造成本之半導體記憶體。
實施形態之半導體記憶體具備：位元線；選擇電晶體，其第1端子連接於位元線；記憶胞，其連接於選擇電晶體之第2端子；電路，其連接於位元線，且將經由第1端子及第2端子施加於記憶胞之刪除電壓施加於位元線；以及二極體，其連接於位元線及電路。
參照圖1至圖20，對實施形態之半導體記憶體進行說明。
以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下之說明中，針對具有同一功能及構成之要素，標註同一符號。
又，於以下之各實施形態中，於末尾標註帶有用以區別化之數字/英文之參照符號(例如，字元線WL或位元線BL、各種電壓及信號等)之構成要素亦可不相互區別之情形時，使用省略了末尾之數字/英文之記載(參照符號)。
(1) 第1實施形態  參照圖1至圖13，對第1實施形態之半導體記憶體(記憶體裝置)及其控制方法進行說明。
(a) 構成  使用圖1至圖10，對第1實施形態之半導體記憶體之構成進行說明。
(a-1) 記憶體系統  圖1係表示包含本實施形態之半導體記憶體之記憶體系統之構成例的模式圖。
圖1係表示本實施形態之記憶體系統之圖。
如圖1所示，本實施形態之記憶體系統7包含儲存裝置500、及主機裝置600。
主機裝置600例如藉由連接器、電纜、無線通信、或網際網路等而耦合於儲存裝置500。主機裝置600要求儲存裝置500進行資料之寫入、資料之讀出及資料之刪除。
儲存裝置500包含記憶體控制器5、及半導體記憶體(記憶體裝置)1。
記憶體控制器5使半導體記憶體1執行根據主機裝置600之要求之動作。記憶體控制器5為了使半導體記憶體1執行動作而發行指令。記憶體控制器5將發行之指令發送至半導體記憶體1。指令係表示半導體記憶體1應執行之動作之信號。
記憶體控制器5例如包含處理器(CPU)、內建記憶體(例如，DRAM(Dynamic Random Access Memory，動態隨機存取記憶體))、緩衝記憶體(例如，SRAM(Static Random Access Memory，靜態隨機存取記憶體))及ECC(Error Correcting Code，錯誤校正碼)電路等。處理器控制記憶體控制器5整體之動作。內建記憶體保存程式(軟體/韌體)、及儲存裝置/半導體記憶體之管理資訊(管理表)。緩衝記憶體暫時地保存半導體記憶體1與主機裝置600之間收發之資料。ECC電路檢測自半導體記憶體1讀出之資料內之錯誤，並校正檢測出之錯誤。
半導體記憶體1記憶資料。半導體記憶體1基於來自記憶體控制器5之指令(主機裝置600之要求)，而執行資料之寫入、資料之讀出及資料之刪除。
半導體記憶體1例如為NAND型快閃記憶體。包含NAND型快閃記憶體1之儲存裝置500(或記憶體系統7)例如為記憶卡(例如，SDTM (Secure Digital，安全數位)卡、eMMCTM (Embedded Multi Media Card，嵌埋式多媒體卡))、USB(Universal Serial Bus，通用序列匯流排)記憶體、或固態磁碟(SSD)等。
於NAND型快閃記憶體1與記憶體控制器5之間收發各種信號。例如，作為快閃記憶體1與記憶體控制器5之間之基於NAND介面規格之控制信號，使用晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀出賦能信號REn等。
信號CEn係用以激活快閃記憶體1之某一晶片之信號。信號CLEn係用以通知供給至I/O端子(I/O線)IO＜7：0＞之信號為指令之信號。信號ALEn係用以通知供給至I/O端子IO＜7：0＞之信號為位址之信號。信號WEn例如為指示經由I/O端子IO＜7：0＞之信號之輸入之信號。信號REn例如為指示經由I/O端子IO＜7：0＞之信號之輸出之信號。
再者，以下，於不區別自I/O端子輸入輸出之信號之種類之情形時，自I/O端子輸入輸出之信號亦記為I/O信號(或DQ信號)。
就緒/忙碌信號RBn基於快閃記憶體1之動作狀態而生成。就緒/忙碌信號RBn自快閃記憶體1發送至記憶體控制器5。就緒/忙碌信號RBn係通知記憶體控制器5快閃記憶體1為就緒狀態(受理來自記憶體控制器5之命令之狀態)抑或是忙碌狀態(不受理來自記憶體控制器5之命令之狀態)之信號。例如，就緒/忙碌信號RBn於快閃記憶體1讀出資料等動作中，設定為「L」(低)位準(忙碌狀態)，當動作完成時，設定為「H」(高)位準(就緒狀態)。
例如，寫入保護信號(WPn)亦可進而於NAND型快閃記憶體1與記憶體控制器5之間收發。寫入保護信號係用以於例如電源之接通及斷開時將快閃記憶體1設定為保護狀態之信號。
(a-2) 快閃記憶體  使用圖2至圖10，對本實施形態之半導體記憶體之構成例進行說明。
＜內部構成＞  圖2係表示本實施形態之半導體記憶體之構成之一例的方塊圖。
如上所述，本實施形態之半導體記憶體係NAND型快閃記憶體。
如圖2所示，NAND型快閃記憶體1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓生成電路17、記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、行解碼器22及刪除電路23等。
輸入輸出電路10控制信號IO之輸入輸出。
輸入輸出電路10將自記憶體控制器5接收之資料(寫入資料)DAT發送至資料暫存器21。輸入輸出電路10將所接收之位址ADD發送至位址暫存器13。輸入輸出電路10將所接收之指令CMD發送至指令暫存器14。輸入輸出電路10將自狀態暫存器12接收之狀態資訊STS發送至記憶體控制器5。輸入輸出電路10將自資料暫存器21接收之資料(讀出資料)DAT發送至記憶體控制器5。輸入輸出電路10將自位址暫存器13接收之位址ADD發送至記憶體控制器5。
邏輯控制電路11接收晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn。邏輯控制電路11根據所接收之信號，而控制輸入輸出電路10及定序器15。
狀態暫存器12例如暫時地保存資料之寫入、讀出、及刪除動作中之狀態資訊STS。藉由狀態資訊STS，而通知記憶體控制器5動作是否正常結束。
位址暫存器13暫時地保存經由輸入輸出電路10而自記憶體控制器5接收之位址ADD。位址暫存器13將列位址RA傳送至列解碼器19，將行位址CA傳送至行解碼器22。
指令暫存器14暫時地保存經由輸入輸出電路10而自記憶體控制器5接收之指令CMD。指令暫存器14將所接收之指令CMD傳送至定序器15。
定序器15控制NAND型快閃記憶體1整體之動作。定序器15根據指令CMD，而控制例如狀態暫存器12、就緒/忙碌電路16、電壓生成電路17、列解碼器19、感測放大器20、資料暫存器21、行解碼器22及刪除電路23等。藉此，定序器15執行寫入動作、讀出動作及刪除動作等。
就緒/忙碌電路16藉由根據快閃記憶體1之動作狀況之定序器15之控制，而控制就緒/忙碌信號R/Bn之信號位準。就緒/忙碌電路16將就緒/忙碌信號R/Bn發送至記憶體控制器5。
電壓生成電路17根據定序器15之控制，而生成用於寫入動作、讀出動作、及刪除動作之電壓。電壓生成電路17將該生成之電壓供給至例如記憶胞陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將由電壓生成電路17供給之電壓施加於記憶胞陣列18內之記憶胞。
例如，電壓生成電路17包含複數個電荷泵170。電荷泵170之各者能以生成根據應執行之動作之電壓之方式構成。
記憶胞陣列18包含複數個區塊BLK(BLK0、BLK1、…、BLK(k－1))(k為1以上之整數)。各區塊BLK包含與列及行建立關聯之記憶胞(以下，亦記為記憶胞電晶體)。
圖3係表示本實施形態之NAND型快閃記憶體中之記憶胞陣列之構成之一例的模式性電路圖。
圖3係用以說明實施形態之NAND型快閃記憶體之記憶胞陣列之一例之等效電路圖。
如圖3所示，區塊BLK例如包含4個串單元SU(SU0～SU3)。各串單元SU包含複數個NAND串NS。NAND串NS之各者例如包含複數個(例如，m－1個)記憶胞MC、及2個選擇電晶體ST1、ST2。NAND串NS內之選擇電晶體ST1、ST2之個數為任意，電晶體ST1、ST2之各者只要有1個以上即可。m為1以上之整數。
記憶胞MC具有控制閘極及電荷儲存層。藉此，記憶胞MC非揮發地保存資料。記憶胞MC可為電荷儲存層中使用絕緣層(例如，氮化矽膜)之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化物氮氧化物半導體)型，或者亦可為電荷儲存層中使用導電層(例如，矽膜)之浮閘型。
複數個記憶胞MC於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。複數個記憶胞MC之電流路徑於2個選擇電晶體ST1、ST2間串聯連接。NAND串NS內之最靠汲極側之記憶胞MC之電流路徑之端子(例如，汲極)連接於選擇電晶體ST1之源極。NAND串NS內之最靠源極側之記憶胞MC之電流路徑之端子(例如，源極)連接於選擇電晶體ST2之汲極。
於各串單元SU0～SU3中，選擇電晶體ST1之閘極連接於汲極側選擇閘極線SGD0～SGD3中之對應之1個。於各串單元SU0～SU3中，選擇電晶體ST2之閘極連接於1個源極側選擇閘極線SGS。以下，於不區別選擇閘極線SGD0～SGD3之情形時，選擇閘極線SGD0～SGD3記為選擇閘極線SGD。於不區別選擇閘極線SGS0～SGS3之情形時，選擇閘極線SGS0～SGS3記為選擇閘極線SGS。再者，亦可針對各串單元SU0～SU3連接相互獨立之1個選擇閘極線SGS。
區塊BLK內之某一記憶胞MC之控制閘極連接於複數個字元線WL0～WLm－1中之對應之1個。以下，於不區別字元線WL0～WLm－1之情形時，各字元線WL0～WLm－1記為字元線WL。
串單元SU內之各NAND串NS之選擇電晶體ST1之汲極連接於各自不同之位元線BL0～BLn－1。n為1以上之整數。以下，於不區別位元線BL0～BLn－1之情形時，各位元線BL0～BLn－1記為位元線BL。各位元線BL於複數個區塊BLK間共通連接於各串單元SU內之1個NAND串NS。
複數個選擇電晶體ST2之源極共通連接於源極線SL。例如，區塊BLK內之複數個串單元SU連接於共通之源極線SL。
串單元SU係連接於不同位元線BL且連接於同一選擇閘極線SGD、SGS之NAND串SR之集合體。區塊BLK係字元線WL共通之複數個串單元SU之集合體。記憶胞陣列18係位元線BL共通之複數個區塊BLK之集合體。
資料之寫入及讀出針對複數個串單元SU之中選擇之1個中之連接於任一個字元線WL之記憶胞MC一次性執行。以下，於資料之寫入及讀出時，一次性選擇之記憶胞MC之群被稱為記憶胞組。寫入至1個記憶胞組或自1個記憶胞組讀出之1位元之資料之集合被稱為頁。例如，針對1個記憶胞組分配1個以上之頁。
資料之刪除能以區塊BLK單位、或小於區塊BLK之單位進行。資料之刪除方法例如記載於「NONVOLATILE SEMICONDUCTOR MEMORY DEVICE」之2011年9月18日提出申請之美國專利申請案13/235,389號中。又，資料之刪除方法記載於「NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE」之2010年1月27日提出申請之美國專利申請案12/694,690號中。進而，資料之刪除方法記載於「NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF」之2012年5月30日提出申請之美國專利申請案13/483,610號中。關於該等專利申請案，藉由參照其整體而援用於本案說明書中。
回到圖2，列解碼器19解碼列位址RA。列解碼器19基於解碼結果，而針對區塊BLK、串單元及字元線控制激活/去激活(選擇/非選擇)。列解碼器19將用以動作之電壓傳送至記憶胞陣列18(區塊BLK)。
感測放大器(感測放大器模組)20於讀出動作時，感測自記憶胞陣列18輸出之信號。基於感測之信號，而判別資料。該資料用作讀出資料。感測放大器20將讀出資料發送至資料暫存器21。感測放大器20可於寫入動作時基於寫入資料而控制記憶胞陣列18之位元線BL之電位。
例如，感測放大器20包含複數個感測放大器電路SAU。1個感測放大器電路SAU連接於對應之1個或複數個位元線。
資料暫存器21保存寫入資料及讀出資料。例如，於寫入動作中，資料暫存器21將自輸入輸出電路10接收之寫入資料傳送至記憶胞陣列18。例如，於讀出動作中，資料暫存器21將自感測放大器20接收之讀出資料RD傳送至輸入輸出電路10。
行解碼器22解碼行位址CA。行解碼器22可根據解碼結果而控制感測放大器20及資料暫存器21。
刪除電路23控制刪除動作。刪除電路23於刪除動作時，將刪除電壓傳送至記憶胞陣列18。於本實施形態中，刪除電路23連接於位元線BL。刪除電路23將刪除電壓施加於位元線BL。刪除電路23包含具有複數個二極體DD之二極體電路231。刪除電壓自二極體電路231施加於位元線BL。
例如，NAND型快閃記憶體1存在包含被稱為平面PLN之控制單位之情況。1個平面PLN例如包含記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、行解碼器22等。於圖2之NAND型快閃記憶體1之例中，僅示出了1個平面PLN。但是，NAND型快閃記憶體1亦可包含2個以上之平面PLN。於NAND型快閃記憶體1具有複數個平面PLN之情形時，各平面PLN可藉由定序器15之控制而於不同時點執行不同動作。
＜構造例＞  使用圖4至圖6，對實施形態之NAND型快閃記憶體之構造例進行說明。
圖4係表示實施形態之快閃記憶體1之記憶胞陣列18之平面佈局之一例的俯視圖。於圖4中，抽選並示出與2個串單元SU0、SU1之各者對應之構造體。
如圖4所示，於設置有記憶胞陣列18之區域中，例如設置有複數個狹縫SLT、複數個串單元SU、及複數個位元線BL。
複數個狹縫SLT之各者於X方向上延伸。複數個狹縫SLT排列於Y方向上。例如，於Y方向上並排之2個狹縫SLT間配置有1個串單元SU。X方向係與半導體基板之表面平行之方向。Y方向係與半導體基板之表面平行且與X方向交叉(例如，正交)之方向。Z方向係與半導體基板之表面(X-Y平面)大致垂直之方向。
各串單元SU包含複數個記憶體柱MP。複數個記憶體柱MP例如於X-Y平面上以錯位狀配置。1個記憶體柱MP例如用於1個NAND串NS。
複數個位元線BL之各者於Y方向上延伸。複數個位元線BL排列於X方向上。例如，各位元線BL以針對每個串單元SU與至少1個記憶體柱MP於Z方向上重疊之方式配置。作為一例，2個位元線BL與1個記憶體柱MP重疊。
於1個串單元中，於1個位元線BL與1個記憶體柱MP之間設置有接觸插塞CP。各記憶體柱MP經由接觸插塞CP而電性連接於對應之1個位元線BL。
設置於2個狹縫SLT間之串單元SU之數量可設計為任意之數量。圖4所示之記憶體柱MP之數量及記憶體柱之佈局為一例，記憶體柱MP可設計為任意之數量及佈局。與1個記憶體柱MP重疊之位元線BL之數量可設計為任意之數量。
圖5係表示本實施形態之快閃記憶體之記憶胞陣列18之剖面構造之一例的剖視圖。
如圖5所示，記憶胞陣列18設置於Z方向上之半導體基板9之上方。記憶胞陣列18例如包含複數個導電層41～45、及複數個記憶體柱MP。
導電層41設置於Z方向上之半導體基板9之上方。例如，導電層41具有沿著與半導體基板9之表面平行之XY平面擴展之板狀之形狀。導電層41用作記憶胞陣列18之源極線SL。導電層41例如包含矽(Si)。例如，源極線SL之載子密度相對較低。
於Z方向上之導電層41之上方，介隔絕緣層(未圖示)而設置有導電層42。例如，導電層42具有沿著XY平面擴展之板狀之形狀。導電層42用作選擇閘極線SGS。導電層42例如包含矽(Si)。
於導電層42之上方，絕緣層(未圖示)與導電層43於Z方向上交替地積層。例如，複數個導電層43之各者具有沿著XY平面擴展之板狀之形狀。積層之複數個導電層43自半導體基板9側依序分別用作字元線WL0～WLm－1。導電層43例如包含鎢(W)。
於積層之複數個導電層43之中最上層之導電層43之上方，介隔絕緣層(未圖示)而設置有導電層44。導電層44例如具有沿著XY平面擴展之板狀之形狀。導電層44用作選擇閘極線SGD。導電層44例如包含鎢(W)。
於Z方向上之導電層44之上方，介隔絕緣層(未圖示)而設置有導電層45。例如，導電層45具有沿著Y方向延伸之線狀之形狀。導電層45用作位元線BL。如上所述，作為位元線BL之複數個導電層45沿著X方向排列。導電層45例如包含銅(Cu)。
記憶體柱(構件)MP具有沿著Z方向延伸之柱狀之構造(形狀)。記憶體柱MP例如貫通導電層42～44。記憶體柱MP之上端例如設置於設置有導電層44之區域(Z方向上之位置/高度)與設置有導電層45之區域(Z方向上之位置/高度)之間。記憶體柱MP之下端例如設置於設置有導電層41之區域內。
記憶體柱MP例如包含核心層50、半導體層51、及積層膜52。
核心層50具有沿著Z方向延伸之柱狀之構造。核心層50之上端例如設置於較設置有導電層44之區域(位置/高度)更靠上方之區域內。核心層50之下端例如設置於設置有導電層41之區域內。核心層50例如包含氧化矽(SiO2 )等絕緣體。
半導體層51覆蓋核心層50。半導體層51例如於記憶體柱MP之側面(與XY平面大致垂直之面)與導電層41直接接觸。半導體層51例如包含矽(Si)。
積層膜52覆蓋半導體層51之側面及底面，導電層41與半導體層51接觸之部分除外。
圖6表示與半導體基板9之表面平行且包含導電層43之剖面中之記憶體柱之剖面構造的一例。
如圖6所示，於包含導電層43之區域中，核心層50設置於記憶體柱MP之中央部。半導體層51包圍核心層50之側面。積層膜52包圍半導體層51之側面。積層膜52例如包含隧道絕緣膜521、電荷儲存層522、及阻擋絕緣膜523。
隧道絕緣膜521包圍半導體層51之側面。電荷儲存層522包圍隧道絕緣膜521之側面。阻擋絕緣膜523包圍電荷儲存層522之側面。導電層43包圍阻擋絕緣膜523之側面。
隧道絕緣膜521例如包含氧化矽(SiO2 )。電荷儲存層522例如包含如氮化矽(SiN)般之絕緣膜。阻擋絕緣膜523例如包含氧化矽(SiO2 )或氧化鋁(Al2 O3 )。
回到圖5，於半導體層51上設置有柱狀之接觸插塞CP。於圖5所示之區域中，示出了與2個記憶體柱MP之中一個記憶體柱MP對應之接觸插塞CP。圖5中未連接有接觸插塞CP之記憶體柱MP於紙面之近前方向或深度方向上連接於接觸插塞CP。
接觸插塞CP之上表面與1個導電層45(1個位元線BL)接觸。再者，記憶體柱MP可經由2個以上之接觸插塞而電性連接於導電層45，或者亦可經由其他配線而電性連接於導電層45。
狹縫SLT具有沿著Z方向延伸之板狀之構造。狹縫SLT例如將導電層42～44分割為2個區域。狹縫SLT之上端例如配置於包含記憶體柱MP之上端之區域與設置有導電層45之區域之間。狹縫SLT之下端例如配置於設置有導電層41之區域內。絕緣層設置於狹縫SLT之內部。絕緣層例如包含氧化矽(SiO2 )等絕緣體。再者，亦可於狹縫SLT內設置包含複數種絕緣體之絕緣層。
於記憶體柱MP之構成中，例如，記憶體柱MP與導電層42交叉之部分作為選擇電晶體ST2而發揮功能。記憶體柱MP與導電層43交叉之部分作為記憶胞(記憶胞電晶體)MC而發揮功能。記憶體柱MP與導電層44交叉之部分作為選擇電晶體ST1而發揮功能。半導體層51用作記憶胞MC及選擇電晶體ST1、ST2之各者之通道區域。電荷儲存層522用作記憶胞MC之電荷儲存層。
再者，於記憶胞陣列18之構造中，導電層43之數量基於字元線WL之數量而設計。選擇閘極線SGD亦可包含複數個導電層44。選擇閘極線SGS亦可包含複數個導電層42。於選擇閘極線SGS由複數個導電層形成之情形時，與導電層42不同之導電體亦可用於選擇閘極線SGS。
記憶胞陣列18之構成亦可為其他構成。記憶胞陣列18之構成例如記載於「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記憶胞陣列18之構成記載於「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之2009年3月18日提出申請之美國專利申請案12/406,524號、「NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME」之2010年3月25日提出申請之美國專利申請案12/679,991號、及「SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME」之2009年3月23日提出申請之美國專利申請案12/532,030號中。關於該等專利申請案，藉由參照其整體而援用於本案說明書中。
如圖5所示，NAND型快閃記憶體1之構成元件亦可設置於記憶胞陣列18之下方。
複數個元件NT、PT、DD分別設置於記憶胞陣列18之下方之半導體基板(例如，矽基板)9之複數個區域內。複數個元件NT、PT、DD構成NAND型快閃記憶體之電路。
層間絕緣膜(未圖示)設置於半導體基板9之上表面上。元件NT、PT、DD被層間絕緣膜覆蓋。例如，層間絕緣膜包含障壁層99。障壁層99係絕緣層。障壁層99設置於記憶胞陣列18與半導體基板9之間。障壁層99於快閃記憶體1之製造步驟中形成與記憶胞陣列18對應之構造體時，抑制該構造體18內之物質(例如，如氫般之雜質)移動至半導體基板9之電路，或電路內之物質移動至構造體18。障壁層99例如包含氮化矽(SiN)。
於半導體基板9內，例如設置有井區域(雜質半導體區域)PW、NW、61及元件分離區域STI。導電層GC(GCn、GCp)、D0、D1、D2、及接觸插塞CPS、CP0、CP1、CP2設置於半導體基板9之上方。
於n型井區域NW與p型井區域PW之間設置有元件分離區域STI。藉由元件分離區域STI，2個井區域NW、PW電性分離。
n型之場效電晶體NT(以下，亦稱為n型之電晶體)設置於半導體基板9之p型井區域PW上。
於p型井區域PW內設置有n＋ 型擴散層(雜質半導體區域)NP1、NP2。n＋ 型擴散層NP1遠離n＋ 型擴散層NP2。n＋ 型擴散層NP1、NP2與半導體基板9之上表面相接。於n＋ 型擴散層NP1、NP2內例如摻雜有磷(P)。導電層GCn介隔閘極絕緣膜(未圖示)而設置於n＋ 型擴散層NP1、NP2間之p型井區域PW之上方。n＋ 型擴散層NP1、NP2用作n型之電晶體NT之源極/汲極層。導電層CGn用作n型之電晶體NT之閘極電極。
p型之場效電晶體PT(以下，亦稱為p型之電晶體)設置於半導體基板9之n型井區域NW上。
於n型井區域NW內設置有p＋ 型擴散層(雜質半導體區域)PP1、PP2。p＋ 型擴散層PP1遠離p＋ 型擴散層PP2。p＋ 型擴散層PP1、PP2與半導體基板9之上表面相接。於p＋ 型擴散層PP1、PP2內例如摻雜有硼(B)。導電層GCp介隔閘極絕緣膜(未圖示)而設置於p＋ 型擴散層PP1、PP2間之n型井區域NW之上方。p＋ 型擴散層PP1、PP2用作p型之電晶體PT之源極/汲極層。導電層CGp用作p型之電晶體之閘極電極。
導電層90、91、92設置於半導體基板9上之層間絕緣膜(未圖示)內。導電層90設置於較導電層GCn、GCp更靠上層。導電層91設置於較導電層90更靠上層。導電層92設置於較導電層91更靠上層。導電層90、91、92係用以將元件間及或電路間連接之配線。
複數個接觸插塞CPS之各者設置於半導體基板9與導電層90之間。例如，接觸插塞CPS分別電性連接於n＋ 型擴散層NP1、NP2及p＋ 型擴散層PP1、PP2。複數個接觸插塞CP0之各者設置於導電層GCn、GCp與導電層90之間。複數個接觸插塞CP1之各者設置於導電層90與導電層91之間。複數個接觸插塞CP2之各者設置於導電層91與導電層92之間。接觸插塞CPS、CP0、CP1、CP2之各者為柱狀之導電體。藉由接觸插塞CPS、CP0、CP1、CP2，不同配線位準(以半導體基板9之表面為基準之高度)之導電層電性連接。
例如，二極體DD設置於半導體基板9內。二極體DD包含半導體基板9內之雜質半導體區域(井區域及/或擴散層)60、61、62。
例如，n型井區域61設置於半導體基板9內。p型井區域62設置於n型井區域61內。n＋ 型擴散層60設置於p型井區域62內。n＋ 型擴散層60經由接觸插塞CPS而連接於導電層90等上層之配線。p型井區域62用作二極體DD之陽極。n＋ 型擴散層60用作二極體DD之陰極。
本實施形態之快閃記憶體1包含連接於位元線BL之二極體。於本實施形態中，二極體DD例如用於刪除電路23。刪除電路23具有包含複數個二極體之電路231。
於本實施形態之快閃記憶體1中，刪除電壓(VERA)經由二極體DD而供給至位元線BL。
藉此，本實施形態之快閃記憶體1可縮小電路面積且執行利用起因於GIDL(Gate Induced Drain Leakage，閘極誘導汲極洩漏電流)之熱載子之刪除動作。
以下，對本實施形態之快閃記憶體之刪除電路之構成進行說明。
＜刪除電路＞  圖7係表示本實施形態之NAND型快閃記憶體中之刪除電路之基本構成的模式圖。
於圖7中，省略或簡化記憶胞陣列18之區塊、串單元、NAND串等之圖示。
如圖7所示，位元線BL連接於NAND串NS，並且連接於感測放大器20及刪除電路23。
感測放大器20包含複數個感測放大器電路(感測放大器單元)SAU。1個位元線BL連接於複數個感測放大器電路中之對應之1個感測放大器電路。
感測放大器20包含複數個電晶體(例如，n型電晶體)TR1。
複數個電晶體TR1中之對應之1個電晶體TR1之電流路徑(源極-汲極)連接於1個位元線BL與1個感測放大器電路SAU之間。
複數個電晶體TR1之閘極連接於共通之配線(控制線)95。共通連接於配線95之複數個電晶體TR1根據配線BLS之電位(信號位準)，而一次性設定為接通狀態或斷開狀態。接通狀態之電晶體TR1將感測放大器電路SAU與位元線BL電性連接。斷開狀態之電晶體TR1將感測放大器電路SAU自位元線BL電性分離。
電晶體TR1於寫入動作時及讀出動作時將來自感測放大器電路SAU之電壓傳送至位元線BL。電晶體TR1防止在刪除動作時相對較高之電壓傳送至感測放大器電路SAU。以下，電晶體TR1亦稱為偏壓電晶體。
例如，電晶體TR1為高耐壓電晶體。高耐壓電晶體設計為，即便相對較高之電壓(例如，10 V～30 V)於動作時(例如，刪除動作時)施加於電晶體之汲極(位元線側)，亦作為電晶體而設定為斷開狀態，將漏電抑制得較低。因此，高耐壓電晶體具有相對較大之尺寸(例如，配置有高耐壓電晶體之半導體區域之面積)。藉此，作為高耐壓電晶體之電晶體TR1具有較高之絕緣耐性。
感測放大器20包含複數個電晶體(例如，n型電晶體)TR2。
各電晶體TR2設置於對應之感測放大器電路SAU與對應之電晶體TR1之間。電晶體TR2之一端子連接於感測放大器電路SAU，電晶體TR2之另一端子連接於電晶體TR1之電流路徑。控制信號BLC供給至複數個電晶體TR2之閘極。根據控制信號BLC之信號位準，而控制複數個電晶體TR2之接通/斷開。
電晶體TR2以對位元線BL之電位進行箝位之方式構成。以下，電晶體TR2亦稱為箝位電晶體。箝位電晶體TR2為低耐壓電晶體。低耐壓電晶體之絕緣耐性亦可小於高耐壓電晶體之絕緣耐性。因此，低耐壓電晶體之尺寸(例如，配置有低耐壓電晶體之半導體區域之面積)小於高耐壓電晶體之面積。
刪除電路23包含二極體電路231。二極體電路231連接於位元線BL。二極體電路231包含複數個二極體DD。例如，二極體電路231內之二極體DD之數量與記憶胞陣列18內之位元線BL之數量相同。
1個二極體DD連接於複數個位元線BL中之對應之1個位元線BL。二極體DD之陰極連接於配線(節點)BLBIAS，二極體DD之陽極連接於位元線BL。根據針對記憶胞陣列之動作，將具有某一電壓值之電壓施加於配線BLBIAS。二極體DD具有閾值電壓Vf。
於本實施形態之快閃記憶體1中，於刪除動作時，二極體DD將刪除電壓VERA施加於位元線BL。刪除電壓VERA例如具有20 V～25 V左右之電壓值。二極體DD可設計為，可傳送具有相對較高之電壓值之刪除電壓VERA。
設置有二極體DD之半導體區域之面積小於設置有電晶體(高耐壓電晶體)之半導體區域之面積。
圖8係用以說明本實施形態之NAND型快閃記憶體中之刪除電路之構成例的模式性電路圖。
如圖8所示，刪除電路23例如包含二極體電路231及電壓控制電路235。
電壓控制電路235連接於電壓生成電路17。電壓控制電路235接收來自電壓生成電路17之複數個電荷泵中之電荷泵170a之電壓VERAH。
電壓控制電路235包含傳送電路65、比較電路66、放電電路67、複數個場效電晶體Q1、Q2、Q3、Q4、二極體D1、及複數個電阻(電阻元件)R1、R2。
電晶體Q1之閘極及一端子連接於節點ND1。電晶體Q1之另一端子連接於節點ND2。
電晶體Q2之一端子連接於節點ND1。電晶體Q2之另一端子連接於傳送電路65。信號S1供給至電晶體Q2之閘極。
電晶體Q3之一端子連接於節點ND2。電晶體Q3之另一端子連接於被施加接地電壓VSS之端子。信號S1供給至電晶體Q3之閘極。以下，被施加接地電壓VSS之端子被稱為接地端子。
電晶體Q4之一端子連接於節點ND2。電晶體Q4之另一端子連接於配線BLBAIS。電晶體Q4之閘極連接於傳送電路65。
例如，電晶體Q1、Q2、Q3、Q4為n型之高耐壓電晶體。再者，電晶體Q1、Q2、Q3、Q4亦可為p型之高耐壓電晶體。
傳送電路65將電晶體Q2之輸出電壓傳送至電晶體Q4之閘極。例如，傳送電路65包含p型之場效電晶體(例如，高耐壓電晶體)。電晶體Q2之輸出電壓經由p型電晶體之電流路徑而傳送至電晶體Q4之閘極。
二極體D1之陽極連接於節點ND2。二極體D1之陰極連接於電阻R1之一端子。電阻R1之另一端子連接於節點ND3。電阻R2之一端子連接於節點ND3。電阻R2之另一端子連接於接地端子VSS。二極體D1具有閾值電壓Vth。
比較電路66之一輸入端子連接於節點ND3。比較電路66之另一輸入端子連接於被施加參考電壓Vref之端子。比較電路66之輸出端子連接於電荷泵170a。比較電路66比較參考電壓Vref與節點ND3之電位。比較電路66將比較結果輸出至電荷泵170a。
放電電路67之一端子連接於配線BLBIAS。放電電路67之另一端子連接於接地端子。放電電路67可將配線BLBIAS設定為放電狀態。例如，放電電路67包含n型之場效電晶體(例如，高耐壓電晶體)。
考慮到起因於二極體DD之閾值電壓(正向電壓)Vf之電壓降，較理想為，刪除電壓VERA與二極體DD之閾值電壓Vf之合計值(電壓VERA＋Vf)於刪除動作時供給至配線BLBIAS。
因此，如下所述，電壓控制電路235控制施加於配線BLBIAS之電壓值。
於刪除動作時，來自電荷泵170a之電壓VERAH供給至節點ND1。例如，刪除電壓VERA之電壓值之控制之開始時，藉由信號S1，電晶體Q2、Q3設定為斷開狀態。電晶體Q4隨之設定為斷開狀態。配線BLBIAS藉由斷開狀態之電晶體Q4而自電壓控制電路235電性分離。
電壓VERAH施加於電晶體Q1之閘極及一端子。電晶體Q1將電壓VERAa輸出至節點ND2。
二極體D1將節點ND2之電位VERAa輸出至電阻R1。二極體D1之輸出電壓VERAb自電壓VERAa僅降低二極體D1之閾值電壓Vf之量。
二極體D1之輸出電壓VERAb根據電阻R1、R2之電阻比而分壓，並施加於節點ND3。
比較電路66比較參考電壓Vref與節點ND3之電位VERAb之大小關係。比較電路66將與比較結果對應之信號輸出至電荷泵170a。
電荷泵170a根據來自比較電路66之信號，而改變或維持所輸出之電壓VERAH之電壓值之大小。如此，電壓控制電路235可藉由反饋處理，而使電荷泵170a之輸出電壓VERAH收斂為所期望之電壓值之附近之值。
基於比較電路66之比較結果或某一期間之經過，電晶體Q2、Q3藉由信號S1而設定為接通狀態。藉此，將電晶體Q2之輸出電壓經由傳送電路65而施加於電晶體Q4之閘極。電晶體Q4設定為接通狀態。
將節點ND2之電位施加於電晶體Q4之一端子(一源極/汲極)。
接通狀態之電晶體Q4將電壓VERAc傳送至配線BLBIAS。其結果為，電壓控制電路235可將具有所期望之電壓值之電壓VERAc供給至二極體電路231。
如此，於本實施形態中，與參考電壓VREF比較之電壓使用二極體D1生成。藉此，以補償起因於二極體電路231之二極體DD之閾值電壓之電壓降之方式設定施加於二極體DD之電壓。
例如，1個電壓控制電路235針對1個記憶胞陣列18而設置。但是，1個電壓控制電路235亦可針對1個區塊BLK而設置。於此情形時，設置有相互獨立之複數個電壓控制電路235、及相互獨立之複數個配線BLBIAS。
再者，電壓控制電路235亦可視為電壓生成電路17內之構成要素。
除了二極體之閾值電壓以外，電壓控制電路235亦可考慮起因於電晶體(例如，電晶體Q4)之閾值電壓之電壓降而設計。
二極體電路231包含半導體基板9內之複數個二極體DD。
於二極體電路231中，n型井區域61n設置於p型半導體基板(例如，p型之矽基板)內。p型井區域62p設置於n型井區域61n內。複數個n型擴散層60n設置於井區域62p內。藉由擴散層60n及井區域62p而形成pn接合。
藉由pn接合而形成二極體DD。各二極體DD經由接觸插塞(例如，圖2之接觸插塞CS)而連接於對應之位元線BL。
於記憶胞陣列18形成於p型半導體基板內之n型井區域內之p型井區域內之情形時，二極體電路231(二極體DD)亦可設置於記憶胞陣列18內之井區域內。
p型擴散層60p1設置於井區域62p內。另一p型之擴散層60p2設置於井區域61n內。擴散層60p2與井區域61n形成二極體(pn接合)。擴散層60p1連接於配線BLBIAS。將電壓VERAc(電壓VERA＋Vf)施加於擴散層60p。
藉此，將電壓VERAc施加於井區域61n、62p之各者。
p型之擴散層60x設置於半導體基板9內。p型之擴散層60x連接於接地端子。將接地電壓VSS施加於半導體基板9。藉此，於刪除動作時，p型半導體基板9與n型井區域61n之間之pn接合設定為逆向偏壓狀態。再者，於刪除動作時，p型擴散層60p1與n型井區域61n之間之pn接合設定為順向偏壓狀態。
二極體DD使電壓自施加於二極體DD之陽極(p型井區域62p)之電壓VERAc僅降低二極體DD之閾值電壓Vf之量，並傳送至位元線BL。如上所述，電壓VERAc具有與刪除電壓VERA與二極體之閾值電壓Vf之合計值對應之電壓值。因此，二極體DD之輸出電壓與可刪除記憶胞MC之資料之電壓VERA之值實質上相等。
例如，1個二極體電路231針對1個記憶胞陣列18而設置。但是，1個二極體電路231亦可針對1個區塊BLK而設置。於此情形時，設置有相互獨立之複數個二極體電路231、及相互獨立之複數個配線BLBIAS。
再者，二極體電路231亦可視為感測放大器20內之構成要素。
圖9係表示本實施形態之NAND型快閃記憶體中之刪除電路之二極體之佈局之一例的俯視圖。再者，於圖9中，簡化表示位元線BL。
如圖9所示，複數個半導體區域AA(AA00 、AA10 、…、AA150 、…、AA15i － 1 )以矩陣狀排列於半導體基板9內。i為1以上之自然數。
例如，擴散層60n及井區域61、62設置於半導體區域AA內。X方向上相鄰之半導體區域AA間之區域可為元件分離區域(絕緣層)，或者亦可為半導體區域(例如，p型井區域)。複數個二極體DD以矩陣狀排列。以下，設置有複數個二極體DD之區域被稱為二極體陣列900。
虛設圖案999設置於Y方向上相鄰之半導體區域AA間。虛設圖案999於X方向上延伸。例如，虛設圖案999之材料與導電層GC之材料相同。
複數個位元線BL(BL00 、BL10 、…、BL150 、…)排列於X方向上。各位元線BL於半導體區域AA(及元件分離區域)之上方在Y方向上延伸。
於16個位元線BL分配至排列於Y方向上之複數個半導體區域AA之情形時，16個半導體區域AA於二極體陣列內排列於Y方向上。
1個二極體DD設置於1個半導體區域AA內。以1個位元線BL連接於1個二極體DD之方式將各位元線BL向Y方向引出至配置有對應之二極體DD之附近。位元線BL經由接觸插塞(未圖示)及配線(未圖示)而連接於對應之二極體DD。
再者，閘極圖案(包含導電層及閘極絕緣膜之積層體)GCx亦可設置於半導體區域AA上。閘極圖案(亦稱為閘極堆疊)GCx亦可用作針對位元線BL之接點區域。閘極圖案GCx之導電層經由設置於閘極絕緣膜之開口部OP而直接連接於半導體區域AA。
設置有1個二極體DD之半導體區域AA之面積小於設置有高耐壓電晶體之半導體區域之面積。例如，半導體區域AA之X方向之尺寸L1設定為設置有低耐壓電晶體(例如，感測放大器電路之箝位電晶體TR2)之半導體區域之閘極長度方向之尺寸左右。例如，半導體區域AA之Y方向之尺寸W1可基於半導體區域之最小面積、及/或X-Y平面上之複數個閘極圖案/虛設圖案CGx、999之配置密度而適當設定。
如上所述，本實施形態之NAND型快閃記憶體可縮小將刪除電壓VERA施加於位元線BL之電路之面積。
(b) 動作  使用圖10至圖12，對本實施形態之NAND型快閃記憶體之動作例進行說明。
(b-1)刪除動作  使用圖10，對本實施形態之NAND型快閃記憶體之刪除動作進行說明。
＜時刻t0a＞  於時刻t0，主機裝置600要求記憶體控制器5刪除快閃記憶體1內之資料。
記憶體控制器5基於資料之刪除之要求，而發行刪除指令。記憶體控制器5將刪除指令、位址及控制信號發送至快閃記憶體1。
快閃記憶體1接收刪除指令、位址及控制信號。
於快閃記憶體1中，定序器15基於指令及控制信號，為了執行刪除動作而控制快閃記憶體1內之各電路之動作。列解碼器19解碼列位址RA。行解碼器22解碼行位址CA。
列解碼器19基於列位址RA之解碼結果，而選擇(激活)記憶胞陣列18內之列(區塊及/或字元線)。
刪除電路23選擇(激活)記憶胞陣列18內之行。例如，利用行解碼器22所得之行位址之解碼結果亦可供給至刪除電路23。再者，於刪除電壓VERA之生成/供給之前，放電電路67亦可將配線BLBIAS放電。
於電壓生成電路17中，電荷泵170a動作。電荷泵170a生成電壓VERAH。所生成之電壓VERAH自電荷泵170a供給至刪除電路23。
於刪除電路23中，電壓控制電路235藉由對上述所供給之電壓VERAH之反饋處理，而控制應供給至配線BLBIAS之電壓之大小。於電壓VERAH之控制期間，藉由信號S1，電晶體Q2、Q3設定為斷開狀態。電晶體Q4隨之設定為斷開狀態。因此，二極體電路231自電壓控制電路235電性分離。
＜時刻t1a＞  於時刻t1a，定序器15(或感測放大器20)將配線BLS之電位設定為電壓V1(例如，電源電壓VDD)。電晶體TR1設定為接通狀態。
定序器15藉由信號BLC之信號位準之控制而將箝位電晶體TR2設定為接通狀態。例如，感測放大器電路SAU輸出電壓VDDSA(例如，2.0 V～2.5 V左右)。
於刪除動作時，將電壓VWLE(例如，0 V～0.5 V)施加於選擇區塊(或選擇區域)之字元線(以下，稱為選擇字元線)WL。例如，將電壓VERA施加於非選擇區塊(或非選擇區域)之字元線(以下，稱為非選擇字元線)WL-u。將電壓VE(例如，12 V～17 V)施加於選擇閘極線SGD、SGS。
定序器15(或刪除電路23)藉由信號S1之信號位準之控制而將電晶體Q2、Q3設定為接通狀態。電晶體Q2經由傳送電路65而將電壓VERAc傳送至電晶體Q4之閘極。藉此，電晶體Q4設定為接通狀態。
其結果為，具有所期望之電壓值之電壓VERAc供給至配線BLBIAS。
電壓VERAc施加於二極體DD之陽極(井區域62p)。於二極體DD中，根據二極體DD之閾值電壓Vf，而針對電壓VERAc(＝VERA＋Vf)產生電壓降。二極體DD將電壓VERA(例如，23 V～25 V)傳送至位元線BL。
如此，於本實施形態中，具有某一電壓值之刪除電壓VERA自二極體DD供給至位元線BL。
又，將刪除電壓VERA施加於源極線SL。
藉由刪除電壓VERA之施加，於選擇電晶體ST1(及選擇電晶體ST2)中產生GIDL。起因於GIDL之熱載子(例如，電洞)供給至記憶體柱MP之半導體層51。半導體層51內之熱載子注入至記憶胞MC之電荷儲存層522。
藉此，記憶胞MC之閾值電壓偏移至負之電壓值側。其結果為，記憶胞MC之狀態設定為刪除狀態。
＜時刻t2a＞  於時刻t2a，刪除電路23經由二極體DD而將刪除電壓VERA施加於位元線BL後，電荷泵170a停止電壓VERAH之生成。例如，施加刪除電壓VERA後，放電電路67將配線BLBIAS放電。
選擇字元線WL-s之電位、非選擇字元線WL-u之電位、源極線SL之電位、選擇閘極線SGD、SGS之電位、配線BLS之電位設定為接地電壓VSS。信號BLC之信號位準設定為「L」位準。
再者，自二極體DD對位元線BL施加刪除電壓VERA後，亦可針對刪除動作之對象之區域(例如，區塊)執行刪除驗證。於刪除動作之結果為失敗之情形時，施加某一電壓值之刪除電壓VERA。於刪除驗證之結果為通過之情形時，刪除動作完成。
如上所述，本實施形態之NAND型快閃記憶體之刪除動作結束。
(b-2)讀出動作  使用圖11，對本實施形態之NAND型快閃記憶體之讀出動作進行說明。圖11係表示本實施形態之快閃記憶體之讀出動作之一例的時序圖。
＜時刻t0b＞  於時刻t0b，主機裝置600要求記憶體控制器5進行資料之讀出。記憶體控制器5生成讀出指令。讀出指令、位址及控制信號自記憶體控制器5發送至快閃記憶體1。
快閃記憶體1接收讀出指令及位址。於快閃記憶體中，定序器15基於讀出指令及控制信號，而控制快閃記憶體1內之各電路之動作。
＜時刻t1b＞  於時刻t1b，基於利用列解碼器19及行解碼器22所得之位址之解碼結果，激活/去激活(非選擇/非選擇)記憶胞陣列18之列及行。
於讀出動作時，電壓生成電路17之複數個電荷泵170生成讀出電壓(判定電壓)VCGRV、及非選擇電壓VREAD。此時，電荷泵170a不生成電壓VERAH。
於時刻t1b，定序器15將配線BLS之電位設定為電壓V2(例如，7 V)。藉此，電晶體TR1設定為接通狀態。定序器15將信號BLC之信號位準自「L」位準變為「H」位準。藉此，箝位電晶體TR2設定為接通狀態。例如，感測放大器電路SAU輸出電壓V3(例如，V4～V4＋0.5 V)。
經由接通狀態之電晶體TR1、TR2而將特定之電壓施加於位元線BL。藉此，將位元線BL充電。
例如，將電壓V4(例如，0 V～1.2 V)施加於源極線SL。
基於位址ADD，而將電壓VSG施加於選擇閘極線SGD、SGS。藉此，選擇電晶體ST1、ST2設定為接通狀態。
將特定之電壓值之讀出電壓VCGRV施加於選擇字元線WL-s。電壓VCGRV之電壓值根據選擇位址(頁)而不同。將非選擇電壓VREAD施加於非選擇字元線WL-u。
根據施加於選擇字元線WL-s之電壓，選擇單元設定為接通狀態，或維持為斷開狀態。
根據選擇單元之接通/斷開，位元線BL放電，或位元線BL維持充電狀態。感測放大器電路SAU感測位元線BL之充電/放電狀態。與該感測結果對應之信號保存於感測放大器電路SAU中。
為了進行資料之判定，執行1次以上之讀出電壓VCGRV之施加、及1次以上之位元線BL之充電/放電之感測。基於1個以上之感測結果，而判定選擇單元所保存之資料。藉此，決定讀出資料。
於讀出動作時，電荷泵170a不動作。將0 V之電壓施加於刪除電路23內之配線BLBIAS。位元線BL之電位為配線BLBIAS之電位以上。因此，於讀出動作時，二極體DD設定為逆向偏壓狀態。因此，於讀出動作時，自刪除電路23對位元線BL之電壓之供給實質上停止。
如此，於本實施形態中，因刪除電路23中之連接於位元線BL之二極體DD所導致之動作錯誤於讀出動作時實質上不發生。
＜時刻t2b＞  於時刻t2b，選擇字元線WL-s之電位、非選擇字元線WL-u之電位、源極線SL之電位、選擇閘極線SGD、SGS之電位、配線BLS之電位設定為接地電壓VSS。信號BLC之信號位準設定為「L」位準。
快閃記憶體1將讀出資料發送至記憶體控制器5。記憶體控制器5將讀出資料發送至主機裝置。
如上所述，本實施形態之快閃記憶體之讀出動作結束。
(b-3)寫入動作  使用圖12，對本實施形態之快閃記憶體之寫入動作進行說明。圖12係表示本實施形態之快閃記憶體之寫入動作之一例的時序圖。
＜時刻t0c＞  於快閃記憶體之寫入動作時，主機裝置600要求記憶體控制器5進行資料之寫入。記憶體控制器5生成寫入指令。寫入指令、位址、寫入資料及控制信號自記憶體控制器5發送至快閃記憶體1。
快閃記憶體1接收寫入指令、位址、寫入資料及控制信號。
＜時刻t1c＞  基於利用列解碼器19及行解碼器22所得之位址之解碼結果，而激活/去激活(非選擇/非選擇)記憶胞陣列18之列及行。
於寫入動作時，於電壓生成電路17中，複數個電荷泵170生成程式電壓VPGM、驗證電壓VVFY、及非選擇電壓VPASS。此時，電荷泵170a不生成電壓VERAH。
於時刻t1c，於寫入動作時，定序器15將配線BLS之電位設定為電壓V2。藉此，電晶體TR1設定為接通狀態。定序器15控制信號BLC之信號位準。藉此，箝位電晶體TR2設定為接通狀態。
於感測放大器20中，感測放大器電路SAU根據應寫入至對應之記憶胞之資料，而控制位元線BL之電位。經由接通狀態之電晶體TR1、TR2，而將根據寫入資料之特定電壓施加於位元線BL。例如，與供寫入資料之記憶胞(以下，稱為程式單元)對應之位元線BL之電位設定為接地電壓VSS。針對不供寫入資料之記憶胞(以下，稱為程式禁止單元)之位元線BL之電位設定為電壓V5(＞VSS)。例如，電壓V5具有電壓VDDSA左右之電壓值。
基於位址ADD，而將電壓VSGD(例如，VSGD＞VSG)施加於選擇閘極線SGD。藉此，選擇電晶體ST1設定為接通狀態。將電壓VSS施加於選擇閘極線SGS。選擇電晶體ST2設定為斷開狀態。
＜時刻t2c＞  於時刻t2c，將非選擇電壓VPASS施加於選擇字元線WL-s及非選擇字元線WL-u。
其後，選擇字元線WL-s之電位自非選擇電壓VPASS上升至某一電壓值之程式電壓VPGM。藉此，將程式電壓VPGM施加於選擇單元之閘極。根據程式電壓VPGM之電壓值及位元線BL之電位，程式單元之閾值電壓偏移至高電位側。維持程式禁止單元之閾值電壓。
＜時刻t3c＞  於時刻t3c，選擇字元線WL-s之電位、非選擇字元線WL-u之電位、源極線SL之電位、選擇閘極線SGD、SGS之電位、配線BLS之電位設定為接地電壓VSS。信號BLC之信號位準設定為「L」位準。
＜時刻t4c＞  施加程式電壓VPGM後，執行驗證動作(程式驗證)。
於時刻t4c，將包含1位準以上之電壓值之驗證電壓VVFY施加於選擇字元線WL-s。將非選擇電壓VREAD施加於非選擇字元線WL-u。又，將電壓VSG施加於選擇閘極線SGD、SGS。
與上述讀出動作中之感測動作同樣地，感測與驗證電壓VVFY相關之位元線BL之電位狀態(充電/放電)。
基於感測結果，判定選擇單元之驗證結果為通過抑或是失敗。
＜時刻t4c＞  於時刻t4c，選擇字元線WL-s之電位、非選擇字元線WL-u之電位、源極線SL之電位、選擇閘極線SGD、SGS之電位、配線BLS之電位設定為接地電壓VSS。信號BLC之信號位準設定為「L」位準。
其後，基於驗證結果，而反覆執行程式電壓VPGM之施加及驗證電壓VVFY之施加。
於寫入動作時，電荷泵170a不動作。將0 V之電壓(接地電壓VSS)施加於刪除電路23內之配線BLBIAS。位元線BL之電位為配線BLBIAS之電位以上。於寫入動作時，二極體DD設定為逆向偏壓狀態。因此，於寫入動作時，自刪除電路23對位元線BL之電壓之供給實質上停止。
如此，於本實施形態中，因刪除電路23中之連接於位元線BL之二極體DD所導致之動作錯誤於寫入動作時實質上不發生。
於某一個數以上之選擇單元就驗證動作而言為通過之情形時，選擇字元線WL-s之電位、非選擇字元線WL-u之電位、源極線SL之電位、選擇閘極線SGD、SGS之電位、配線BLS之電位設定為接地電壓VSS。信號BLC之信號位準設定為「L」位準。
如上所述，本實施形態之快閃記憶體中之寫入動作結束。
(c) 總結  本實施形態之半導體記憶體(例如，NAND型快閃記憶體)將刪除電壓施加於位元線，並執行刪除動作。
於本實施形態之半導體記憶體中，刪除電路(或感測放大器)具有複數個二極體。1個二極體連接於對應之1個位元線。刪除電壓自二極體施加於位元線。
1個二極體之面積小於1個場效電晶體(高耐壓電晶體)之面積。
因此，本實施形態之半導體記憶體與使用場效電晶體(高耐壓電晶體)將刪除電壓傳送至位元線之構成相比，可縮小電路之面積。
因此，本實施形態之半導體記憶體可縮小晶片尺寸。
又，於不改變半導體記憶體之晶片尺寸之情形時，本實施形態之半導體記憶體藉由電路之面積之縮小，可增大半導體基板上之電路之設計之裕度(例如，配線間之間隔、元件分離區域/元件分離區域之尺寸)。其結果為，本實施形態之半導體記憶體可提高半導體記憶體之製造良率。
如上所述，本實施形態之半導體記憶體可削減製造成本。
(2) 第2實施形態  參照圖13至圖18，對第2實施形態之半導體記憶體進行說明。
(a) 構成  使用圖13，對本實施形態之半導體記憶體之構成例進行說明。
圖13係表示本實施形態之半導體記憶體(NAND型快閃記憶體)之刪除電路之構成例的圖。
如圖13所示，於本實施形態之快閃記憶體中，於刪除電路23中，使用場效電晶體Qa而代替二極體。信號BIAS供給至複數個電晶體Qa之閘極。根據信號BIAS之信號位準，而控制複數個電晶體Qa之接通/斷開。
刪除電壓VERA經由場效電晶體Qa而施加於位元線BL。場效電晶體Qa為高耐壓電晶體。
於本實施形態中，複數個位元線BL包含連接有場效電晶體Qa之位元線、及未連接有場效電晶體Qa之位元線。
於圖14之例中，相鄰之2個位元線之中一位元線(例如，第奇數個位元線)BL0、BL2、…、BL4n、BL4n＋2、…連接於場效電晶體Qa。相鄰之位元線之中另一位元線(例如，第偶數個位元線)BL1、BL3、…、BL4n＋1、BL4n＋3、…不連接於場效電晶體Qa。
將刪除電壓VERA傳送至位元線BL之場效電晶體Qa之數量為位元線BL之數量之一半左右。
以下，於不區別第奇數個位元線BL0、BL2、…、BL4n、BL4n＋2、…之情形時，該等位元線記為「BL-o」。於不區別第偶數個位元線BL1、BL3、…、BL4n＋1、BL4n＋3、…之情形時，該等位元線記為「BL-e」。
於刪除動作時，將刪除電壓VERA施加於一位元線BL-o。
於刪除動作時，另一位元線BL-e設定為浮動狀態。浮動狀態之位元線BL-e之電位因位元線BL間之電容性耦合C1，而升壓至相鄰之位元線BL-o之電位左右。藉此，位元線BL-e之電位設定為刪除電壓VERA左右。
圖14係用以對本實施形態之快閃記憶體中之位元線間之電容性耦合進行說明的圖。圖14表示位元線間之電容性耦合之主要原因之一例。於圖14中，示出了電容性耦合中可包含之各構件間之電容及電容性耦合中之各構件間之電容之比率。
再者，於圖14中，位元線間之電容性耦合中包含之大小較小之電容性分量用零表示，位元線間之電容性耦合中包含之主要電容性分量用大於零之值表示。
如圖14所示，於快閃記憶體具有三維構造之記憶胞陣列(參照圖5)之情形時，位元線BL之電容性耦合起因於相鄰之記憶體柱間(PL-PL)之電容、相互相鄰之位元線間(M1-M1)之電容、及記憶體柱MP-選擇閘極線SGD間(PL-SGD)之電容。柱間之寄生電容大於位元線間之寄生電容。
如此，各位元線BL包含於由記憶胞陣列內之構件間之電容(例如，寄生電容)引起之電容性耦合C1。
圖15對本實施形態之快閃記憶體中之根據記憶胞陣列內之記憶體柱之佈局的位元線之電位之設定進行說明。於圖15中，抽選表示16個記憶體柱。為了使說明明確，對16個記憶體柱分別標註「MP0」、「MP1」、…、「MP15」之編號(參照符號)。於圖15中，附加有斜線之記憶體柱MP表示其為被施加刪除電壓VERA之記憶體柱。於圖15中，為了使圖示明確，位元線BL用虛線表示。
如圖15所示，複數個記憶體柱MP以錯位狀之佈局排列於X-Y平面。位元線BL於Y方向上延伸。2個位元線BL通過1個記憶體柱MP之上方。
於記憶體柱間之電容大於位元線間之電容之情形時，較佳為以被施加刪除電壓VERA之複數個記憶體柱MP於Y方向上並排之方式設定被施加刪除電壓VERA之位元線。
於圖15之設定為浮動狀態之位元線及記憶體柱中，就二維佈局而言，存在2個圖案。於圖15之例中，存在與位元線BL7對應之圖案、及與位元線BL9對應之圖案。
於位元線BL7之圖案中，就4個方向而言，記憶體柱MP間之電容附加於位元線BL7。於相鄰之2個位元線BL6、BL8之中一位元線中，針對位元線BL7附加位元線BL間之電容。
於位元線BL9之圖案中，就3個方向而言，記憶體柱間之電容附加於位元線BL9。針對位元線BL9附加相鄰之2個位元線BL8、BL10之兩者之位元線間之電容。
位元線BL以針對串單元SU中之外側(串單元之端部側、狹縫之附近側)之記憶體柱及內側之記憶體柱將電容性耦合之大小平均化之方式連接於記憶體柱MP。因此，位元線BL7之電容性耦合與位元線BL9之電容性耦合之平均值成為串單元中之任意1個位元線BL之電容性耦合之值。例如，位元線BL之電容性耦合之平均值為1.35 pF左右。此處，由GIDL所產生之電流(以下，稱為GIDL電流)之大小設為每1個位元線200 pA。刪除期間(刪除電壓之施加期間)設為1 ms。
於此情形時，對浮動狀態之位元線施加之電壓中之電壓降(ΔV)之值之一例如下所示。再者，ΔV用ΔQ/C表示。ΔQ係由「GIDL電流×刪除期間」所得之值。  ΔV＝200×10-12 ×(1×10-3 /1.35×10-12 )＝0.148［V］
如此，即便產生針對刪除電壓之值之電壓降ΔV(＝0.148 V)，浮動狀態之位元線BL中之電位亦成為足以實現資料刪除之值。
再者，本實施形態之NAND型快閃記憶體之動作例與第1實施形態之NAND型快閃記憶體之動作例實質上相同。因此，省略本實施形態之快閃記憶體之刪除動作、讀出動作及寫入動作之說明。
但是，本實施形態之快閃記憶體之動作例根據快閃記憶體應執行之動作，藉由信號BIAS，而將電晶體Qa設定為接通狀態或斷開狀態，該方面與第1實施形態之例不同。
於刪除動作時，藉由「H」位準之信號BIAS，刪除電路23之電晶體Qa設定為接通狀態。藉此，電晶體Qa將刪除電壓VERA傳送至位元線BL。
於讀出動作時及寫入動作時，藉由「L」位準之信號BIAS，電晶體Qa設定為斷開狀態。藉此，刪除電壓VERA於讀出動作時及寫入動作時不施加於位元線BL。於讀出動作時及寫入動作時，感測放大器電路SAU對各位元線BL施加某一電壓。
圖16及圖17表示本實施形態之快閃記憶體中之圖14之刪除電路之變化例。
如圖16所示，亦可每隔3個位元線而將場效電晶體Qa連接於位元線BL。
於圖16之刪除電路23中，場效電晶體Qa連接於位元線BL0、BL4、…、BL4n。
於刪除動作時，未連接有場效電晶體之位元線BL1、BL2、BL3、…、BL4n＋1、BL4n＋2、BL4n＋3設定為浮動狀態。
3個浮動狀態之位元線BL4n＋1、BL4n＋2、BL4n＋3配置於被施加刪除電壓VERA之2個位元線BL4n、BL4n＋4間。
浮動狀態之位元線BL4n＋1、BL4n＋2、BL4n＋3之電位藉由位元線BL之電容性耦合，而上升至刪除電壓VERA左右。
圖17對本實施形態之快閃記憶體中之根據記憶胞陣列內之記憶體柱之佈局的位元線之電位之設定進行說明。
與圖14及圖15之例同樣地，於設定為浮動狀態之位元線(記憶體柱)中，就二維佈局而言，存在2個圖案。
例如，於位元線BL7之圖案中，於3個方向上，記憶體柱間之電容附加於位元線BL7。於相鄰之2個位元線BL6、BL8之中一位元線中，針對位元線BL7附加位元線間之電容。
例如，於位元線BL9之圖案中，於1個方向上，柱間電容附加於位元線BL9。於位元線BL9中，相鄰之2個位元線BL8、BL10之兩者設定為浮動狀態。
於圖16及圖17之例中，於基於位元線BL7之電容性耦合與位元線BL9之電容性耦合之平均值之情形時，例如，位元線BL之電容性耦合之值為0.75 pF左右。
與圖14及圖15之例同樣地，浮動狀態之位元線所產生之電壓降(ΔV)如下所示。  ΔV＝200×10-12 ×(1×10-3 /0.75×10-12 )＝0.267［V］
於圖16及圖17之例之快閃記憶體中，即便產生電壓降ΔV，亦可將足夠之電壓值之電壓作為刪除電壓而施加於浮動狀態之位元線BL。
如上所述，執行本實施形態之快閃記憶體之刪除動作。
(c) 總結  於本實施形態中，NAND型快閃記憶體包含經由電晶體Qa而連接於配線BLBIAS之位元線及未連接於配線BLBIAS之位元線BL。於該本實施形態之快閃記憶體中，藉由位元線之電容性耦合，對未連接於配線BLBIAS之位元線BL施加刪除電壓VERA。
圖18係用以說明本實施形態之快閃記憶體之效果之圖。
如圖18所示，本實施形態之快閃記憶體隨著將刪除電壓傳送至位元線之電晶體(高耐壓電晶體)之數量之削減，配置有電晶體之區域之尺寸減小。
本實施形態之快閃記憶體利用相鄰之位元線間(NAND串間)之電容性耦合(相鄰之柱間之寄生電容及/或相鄰之位元線間之寄生電容)，對未連接於刪除電路之位元線供給用於刪除動作之電壓(刪除電壓)。
如此，本實施形態之快閃記憶體可一面將刪除動作時之施加於位元線之刪除電壓之電位設定為特定之值，一面削減配置有高耐壓電晶體之區域之面積。
例如，根據本實施形態，刪除電路中之配置有複數個高耐壓電晶體之區域之面積縮小為八分之一至八分之七之範圍。
如上所述，於本實施形態之NAND型快閃記憶體中，可削減尺寸相對較大之高耐壓電晶體之數量。其結果為，本實施形態之NAND型快閃記憶體可縮小晶片之尺寸。
或者，於本實施形態中，於維持晶片尺寸之情形時，可提高設置於晶片(半導體基板)上之電路之設計之自由度。
因此，第2實施形態之半導體記憶體可削減半導體記憶體之製造成本。
(3) 變化例  參照圖19及圖20，對本實施形態之半導體記憶體之變化例進行說明。
圖19係表示實施形態之半導體記憶體(例如，NAND型快閃記憶體)之變化例之一例之模式圖。
如圖19所示，刪除電路23包含複數個二極體DD。
於本變化例中，二極體DD連接於第奇數個位元線BL-o。第偶數個位元線BL-e未連接於二極體DD。
刪除電壓VERA自二極體DD施加於第奇數個位元線BL-o。刪除電壓VERA未自刪除電路23供給至第偶數個位元線BL-e。於刪除動作時，第偶數個位元線BL-e設定為浮動狀態。
於圖19之例中，與第2實施形態同樣地，藉由起因於柱間及/或位元線間之電容之電容性耦合，第偶數個位元線BL-e之電位上升至施加於第奇數個位元線BL-o之刪除電壓VERA左右。
如此，本變化例之快閃記憶體1可於刪除動作時利用位元線BL之電容性耦合對未連接於刪除電路23之二極體DD之位元線(未連接於配線BLBIAS之位元線)BL-e施加刪除電壓VERA。
例如，圖19之例中之刪除電路23內之二極體DD之數量為位元線BL之數量之一半。
因此，本變化例之NAND型快閃記憶體可進而縮小電路之面積。
圖20係表示實施形態之半導體記憶體之變化例之一例的模式圖。
如圖20所示，於刪除電路23中，二極體DD亦可連接於第4n個位元線BL0、BL4、…、BL4n，不連接於第4n＋1個、第4n＋2個及第4n＋3個位元線BL1、BL2、BL3、…、BL4n＋1、BL4n＋2、BL4n＋3。
於圖20之例中，於刪除動作時，刪除電壓VERA經由二極體DD而傳送至配線BLBIAS第4n個位元線BL0、BL4、…、BL4n。
與圖16之例同樣地，於刪除動作時，第4n＋1個、第4n＋2個及第4n＋3個位元線BL1、BL2、BL3、…、BL4n＋1、BL4n＋2、BL4n＋3設定為浮動狀態。位元線BL1、BL2、BL3、…、BL4n＋1、BL4n＋2、BL4n＋3之電位藉由位元線BL之電容性耦合而上升至刪除電壓VERA左右。
圖20之例之快閃記憶體可進而縮小電路之面積。
如上所述，本實施形態之半導體記憶體之變化例與第1及第2實施形態同樣地可降低半導體記憶體之製造成本。
(4) 其他  已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中記載之發明及其均等之範圍中。  [相關申請案]
本案享有以日本專利申請案2018-224042號(申請日：2018年11月29日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:快閃記憶體5:記憶體控制器7:記憶體系統9:半導體基板10:輸入輸出電路11:邏輯控制電路12:狀態暫存器13:位址暫存器14:指令暫存器15:定序器16:就緒/忙碌電路17:電壓生成電路18:記憶胞陣列19:列解碼器20:感測放大器21:資料暫存器22:行解碼器23:刪除電路41:導電層42:導電層43:導電層44:導電層45:導電層50:核心層51:半導體層52:積層膜60:n＋:型擴散層60n:n型擴散層60p1:p型擴散層60p2:p型之擴散層60x:p型之擴散層61:n型井區域61n:n型井區域62:p型井區域62p:p型井區域65:傳送電路66:比較電路67:放電電路90:導電層91:導電層92:導電層99:障壁層170:電荷泵170a:電荷泵231:二極體電路235:電壓控制電路500:儲存裝置521:隧道絕緣膜522:電荷儲存層523:阻擋絕緣膜600:主機裝置900:二極體陣列999:虛設圖案AA(AA00、AA10、…、AA150、…、AA15i － 1):半導體區域ADD:位址ALE:位址鎖存賦能信號BL:位元線BL(BL00、BL10、…、BL150、…):位元線BL0、BL1、…、BL(n－1) 位元線BL0、BL1、…、BL4n＋1、BL4n＋2、BL4n＋3:位元線BLBIAS:配線BLC:控制信號BLK(BLK0、BLK1、…、BLK(k－1)):區塊BLS:配線C1:電容性耦合CA:行位址CEn:晶片賦能信號CLE:指令鎖存賦能信號CMD:指令CP:接觸插塞CPS、CP0、CP1、CP2:接觸插塞D1:二極體DAT:資料(寫入資料)DD:二極體GCn:導電層GCp:導電層GCx:閘極圖案IO＜7：0＞:I/O端子IO0～IO7:信號L1:半導體區域之X方向之尺寸MC(MC0～MCn－1):記憶胞MP:記憶體柱MP0、MP1、…、MP15:記憶體柱ND1:節點ND2:節點ND3:節點NP1、NP2:n＋:型擴散層NS:NAND串NT:元件NW:n型井區域OP:開口部PLN:平面PP1、PP2:p＋:型擴散層PT:p型之場效電晶體PW:p型井區域Q1、Q2、Q3、Q4:場效電晶體Qa:電晶體R1、R2:電阻(電阻元件)RA:列位址RBn:就緒/忙碌信號R/Bn:就緒/忙碌信號REn:讀出賦能信號S1:信號SAU:感測放大器電路SGD:選擇閘極線SGD0～SGD3:汲極側選擇閘極線SGS:選擇閘極線SL:源極線SLT:狹縫ST1、ST2:選擇電晶體STS:狀態資訊SU(SU0～SU3):串單元TR1:電晶體TR2:電晶體V1:電壓V2:電壓V3:電壓V4:電壓V5:電壓VCGRV:讀出電壓(判定電壓)VE:電壓VERA:刪除電壓VERAa:電壓VERAb:二極體之輸出電壓VERAc:電壓VERAH:電壓VPASS:非選擇電壓VPGM:程式電壓VREAD:非選擇電壓Vref:參考電壓VSG:電壓VSGD:電壓VSS:接地電壓Vth:閾值電壓VVFY:驗證電壓VWLE:電壓WEn:寫入賦能信號W1:半導體區域之Y方向之尺寸WL0～WL(m－1):字元線WL0～WLn－1:字元線WL-s:選擇字元線WL-u:非選擇字元線
圖1係表示包含第1實施形態之半導體記憶體之系統之圖。  圖2係表示第1實施形態之半導體記憶體之構成例之圖。  圖3係表示第1實施形態之半導體記憶體之記憶胞陣列之一例之電路圖。  圖4係表示第1實施形態之半導體記憶體之構造例之俯視圖。  圖5係表示第1實施形態之半導體記憶體之構造例之剖視圖。  圖6係表示第1實施形態之半導體記憶體之構造例之圖。  圖7係表示第1實施形態之半導體記憶體之構成例之圖。  圖8係表示第1實施形態之半導體記憶體之構成例之圖。  圖9係表示第1實施形態之半導體記憶體之構成例之圖。  圖10係表示第1實施形態之半導體記憶體之動作例之圖。  圖11係表示第1實施形態之半導體記憶體之動作例之圖。  圖12係表示第1實施形態之半導體記憶體之動作例之圖。  圖13係表示第2實施形態之半導體記憶體之構成例之圖。  圖14係用以說明第2實施形態之半導體記憶體之圖。  圖15係表示第2實施形態之半導體記憶體之構成例之圖。  圖16係表示第2實施形態之半導體記憶體之構成例之圖。  圖17係表示第2實施形態之半導體記憶體之構成例之圖。  圖18係用以說明第2實施形態之半導體記憶體之圖。  圖19係表示實施形態之半導體記憶體之變化例之圖。  圖20係表示實施形態之半導體記憶體之變化例之圖。
9:半導體基板
17:電壓生成電路
23:刪除電路
60n:n型擴散層
60p1:p型擴散層
60p2:p型之擴散層
60x:p型之擴散層
61n:n型井區域
62p:p型井區域
65:傳送電路
66:比較電路
67:放電電路
170a:電荷泵
231:二極體電路
235:電壓控制電路
BL:位元線
BLBIAS:配線
D1:二極體
DD:二極體
ND1:節點
ND2:節點
ND3:節點
Q1、Q2、Q3、Q4:場效電晶體
R1、R2:電阻(電阻元件)
S1:信號
VERAa:電壓
VERAb:二極體之輸出電壓
VERAc:電壓
VERAH:電壓
Vref:參考電壓
VSS:接地電壓

Claims (13)

  1. 一種半導體記憶體，其具備：  位元線；  選擇電晶體，其第1端子連接於上述位元線；  記憶胞，其連接於上述選擇電晶體之第2端子；  電路，其連接於上述位元線，且將經由上述第1端子及上述第2端子施加於上述記憶胞之刪除電壓施加於上述位元線；以及  二極體，其連接於上述位元線及上述電路。
  2. 如請求項1之半導體記憶體，其中上述二極體於上述記憶胞之刪除動作時，為順向偏壓方向，於上述記憶胞之寫入動作時及讀出動作時，為逆向偏壓方向。
  3. 如請求項1或2之半導體記憶體，其進而具備：  感測放大器，其連接於上述位元線；以及  第1電晶體，其與連接有上述位元線及上述二極體之節點、以及上述感測放大器連接。
  4. 如請求項1或2之半導體記憶體，其進而具備：  半導體基板，其包含上述二極體；及  記憶胞陣列，其設置於上述半導體基板之上方，且包含上述記憶胞。
  5. 如請求項1或2之半導體記憶體，其中上述二極體包含：  第2導電型之第1半導體區域，其設置於第1導電型之上述半導體基板內；  上述第1導電型之第2半導體區域，其設置於上述第1半導體區域內；及  上述第2導電型之第3半導體區域，其設置於上述第2半導體區域內。
  6. 一種半導體記憶體，其具備：  第1位元線；  第1記憶體串，其連接於上述第1位元線，且包含第1記憶體柱；  第2位元線，其與上述第1位元線相鄰；  第2記憶體串，其連接於上述第2位元線，且包含第2記憶體柱；  源極線，其連接於上述第1記憶體串及上述第2記憶體串；  電路，其將第1刪除電壓施加於上述第1位元線，且將第2刪除電壓施加於上述源極線；及  第1元件，其連接於上述第1位元線及上述電路。
  7. 如請求項6之半導體記憶體，其中上述第2位元線不連接於上述電路。
  8. 如請求項6或7之半導體記憶體，其進而具備：  第3位元線，其與上述第2位元線相鄰；  第3記憶體串，其連接於上述第3位元線，且包含第3記憶體柱；及  第2元件，其連接於上述第3位元線及上述電路。
  9. 如請求項6或7之半導體記憶體，其進而具備：  第3位元線，其與上述第2位元線相鄰；  第3記憶體串，其連接於上述第3位元線，且包含第3記憶體柱；  第4位元線，其與上述第3位元線相鄰；  第4記憶體串，其連接於上述第4位元線，且包含第4記憶體柱；  第5位元線，其與上述第4位元線相鄰；  第5記憶體串，其連接於上述第5位元線，且包含第5記憶體柱；及  第2元件，其將上述第5位元線連接於上述電路；且  上述第2位元線、上述第3位元線及上述第4位元線不連接於上述電路。
  10. 如請求項6或7之半導體記憶體，其中上述第1元件為二極體。
  11. 如請求項6或7之半導體記憶體，其中上述第1元件為電晶體。
  12. 一種半導體記憶體，其具備：  位元線；  選擇電晶體，其第1端子連接於上述位元線；  記憶胞，其連接於上述選擇電晶體之第2端子；  源極線，其電性連接於上述記憶胞；  電路，其將電壓施加於上述記憶胞；以及  第1元件，其連接於上述位元線及上述電路；且  上述電路於上述記憶胞之刪除動作時將第1電壓施加於上述選擇電晶體之閘極端子，將高於上述第1電壓之第2電壓施加於上述源極線，將高於上述第2電壓之第3電壓施加於上述第1元件。
  13. 如請求項12之半導體記憶體，其中上述第1元件係陰極連接於上述電路且陽極連接於上述位元線之二極體。
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