JPWO2020157553A5 - - Google Patents

Claims (3)

1. Ｎ層（Ｎは２以上の自然数）の記憶層と、
   駆動回路層と、
   Ｍ層（Ｍは２以上の自然数）の機能層と、
   複数の第１配線と、
   複数の第２配線と、を有し、
   前記Ｎ層の記憶層は前記駆動回路層上に積層され、
   前記駆動回路層は複数の第１回路を有し、
   ｔ－１個目（ｔは１以上Ｍ以下の自然数）の機能層とｔ個目の機能層と、の間に複数の前記記憶層を有し、
   前記複数の第１配線は、前記Ｎ層の記憶層の積層方向に延在し、かつ、Ｐ行Ｒ列（ＰおよびＲは１以上の自然数）のマトリクス状に設けられ、
   前記複数の第２配線は、前記積層方向に延在し、かつ、Ｐ行Ｑ列（ＰおよびＱは２以上の自然数）のマトリクス状に設けられ、
   前記Ｎ層の記憶層のそれぞれは、
   前記Ｐ行Ｑ列のマトリクス状に設けられた複数のメモリセルと、
   前記Ｑ列の第３配線と、
   前記Ｑ列の第４配線と、
   前記Ｑ列の第５配線と、を有し、
   ｋ層目の前記記憶層において、
   ｉ行２×ｓ－１列目のメモリセルとｉ行２×ｓ列目のメモリセルは、
   ｉ行ｓ列目の第１配線と電気的に接続され、
   前記ｉ行２×ｓ－１列目のメモリセルは、
   前記ｉ行２×ｓ－１列目の第２配線、２×ｓ－１列目の第３配線、２×ｓ－１列目の第４配線、および２×ｓ－１列目の第５配線と電気的に接続され、
   前記第１配線と前記第２配線は、
   前記複数の第１回路のいずれか一と電気的に接続される記憶装置。
2. 請求項１において、
   前記ｉ行２×ｓ－１列目のメモリセルは、第１トランジスタと、第２トランジスタと、容量と、を有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのゲートおよび前記容量の一方の電極と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
   前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの一方は、前記第４配線と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
   前記容量の他方の電極は前記第５配線と電気的に接続されている記憶装置。
3. 請求項１または請求項２において、
   前記機能層は複数の第２回路を有し、
   前記第１配線と前記第２配線は、
   前記複数の第２回路のいずれか一を介して前記第１回路と電気的に接続する記憶装置。