JP2016076285A - 半導体装置及び電子機器 - Google Patents

Abstract

【課題】新規な半導体装置又は高速なデータ消去が可能な半導体装置を提供する。
【解決手段】データを記憶する機能を有する複数の回路２１と、配線ＥＬと、を有し、複数の回路２１はそれぞれ、第１のトランジスタ１０１と、第２のトランジスタ１０２と、容量１０３と、を有する。第１のトランジスタ１０１のソース又はドレインの一方は、第２のトランジスタ１０２のゲート及び容量１０３と電気的に接続され、第１のトランジスタ１０１は、チャネル形成領域に酸化物半導体を有する。配線ＥＬは、第１のトランジスタ１０１のバックゲートとしての機能を有し、配線ＥＬに複数の回路２１を選択するための電位を供給し、複数の回路２１に記憶されたデータの消去を行う。
【選択図】図２

Description

本発明の一態様は、半導体装置又は電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又は、それらの製造方法に関する。

特許文献１には、酸化物半導体膜を用いたトランジスタと、単結晶シリコンを用いたトランジスタを有する半導体装置が記載されている。また酸化物半導体膜を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、新規な半導体装置の提供を課題の一つとする。又は、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。又は、本発明の一態様は、消費電力の低い半導体装置の提供を課題の一つとする。又は、本発明の一態様は、信頼性の高い半導体装置の提供を課題の一つとする。又は、本発明の一態様は、汎用性の高い半導体装置の提供を課題の一つとする。又は、本発明の一態様は、データの高速な消去が可能な記憶装置の提供を課題の一つとする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、データを記憶する機能を有する複数の回路と、配線と、を有し、複数の回路はそれぞれ、第１のトランジスタと、第２のトランジスタと、容量と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び容量と電気的に接続され、第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、配線は、第１のトランジスタのバックゲートとしての機能を有し、配線に複数の回路を選択するための電位を供給し、複数の回路に記憶されたデータの消去を行う機能を有する半導体装置である。

さらに、本発明の一態様にかかる半導体装置では、データの消去は、第１のトランジスタのソース又はドレインの他方がハイレベル又はローレベルである期間に、上記配線に電位を供給することにより行ってもよい。

さらに、本発明の一態様にかかる半導体装置では、インバータと、抵抗素子と、を有し、上記配線は、インバータ及び抵抗素子と電気的に接続されていてもよい。

さらに、本発明の一態様にかかる半導体装置では、上記配線は、第１のトランジスタのゲートとしての機能を有する配線と重なる領域を有していてもよい。

さらに、本発明の一態様にかかる半導体装置では、上記複数の回路は、補助記憶装置のメモリセルであってもよい。

さらに、本発明の一態様にかかる半導体装置では、上記複数の回路は、表示装置の画素回路であってもよい。

また、本発明の一態様に係る電子機器は、上記半導体装置と、表示部、マイクロホン、スピーカー、又は操作キーと、を有する電子機器である。

本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。又は、本発明の一態様により、消費電力の低い半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、汎用性の高い半導体装置を提供することができる。又は、本発明の一態様により、データの高速な消去が可能な記憶装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成の一例を説明する図。 回路の構成の一例を説明する回路図。 回路の構成の一例を説明する回路図。 タイミングチャート。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 回路の構成の一例を説明する回路図。 表示装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタのエネルギーバンド図を説明する図。 半導体装置の構成の一例を説明する図。 電子機器を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。

なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。

＜構成例＞
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成の一例を示す。半導体装置１０は、記憶装置として用いることができる。半導体装置１０は、回路２０、回路３０、回路４０を有する。

回路２０は、複数の回路２１を有する。回路２１は、所定のデータを記憶する機能を有する。ここでは、回路２０が、マトリクス状に設けられたｎ行ｍ列（ｎ、ｍは自然数）の回路２１（回路２１［１，１］乃至［ｎ，ｍ］）を有する構成を示す。なお、回路２１はメモリセルとして用いることができ、回路２０は複数のメモリセルを有するセルアレイとして用いることができる。

回路３０は、複数の配線ＷＷＬ（配線ＷＷＬ［１］乃至［ｎ］）及び複数の配線ＲＷＬ（配線ＲＷＬ［１］乃至［ｎ］）と接続されている。そして、配線ＷＷＬ［ｉ］（ｉは１≦ｉ≦ｎを満たす自然数）は回路２１［ｉ，１］乃至［ｉ，ｍ］と接続されている。また、配線ＲＷＬ［ｉ］は回路２１［ｉ，１］乃至［ｉ，ｍ］と接続されている。

回路３０は、所定の回路２１を選択するための信号を供給する機能を有する駆動回路である。具体的には、回路３０は、所定の配線ＷＷＬに、データの書き込みを行う回路２１を選択するための信号（書き込みワード信号）を供給する機能を有する。また、所定の配線ＲＷＬに、データの読み出しを行う回路２１を選択するための信号（読み出しワード信号）を供給する機能を有する。このように、回路３０は行選択駆動回路としての機能を有する。

回路４０は、複数の配線ＷＢＬ（配線ＷＢＬ［１］乃至［ｍ］）及び複数の配線ＲＢＬ（配線ＲＢＬ［１］乃至［ｍ］）と接続されている。そして、配線ＷＢＬ［ｊ］（ｊは１≦ｉ≦ｍを満たす自然数）は回路２１［１，ｊ］乃至［ｎ，ｊ］と接続されている。また、配線ＲＢＬ［ｊ］は回路２１［１，ｊ］乃至［ｎ，ｊ］と接続されている。

回路４０は、回路２１へのデータの書き込み、及び、回路２１に記憶されたデータの読み出しを制御する機能を有する駆動回路である。具体的には、回路４０は、回路２１に書き込むデータに対応する電位（書き込み電位）を配線ＷＢＬに供給する機能を有する。また、回路４０は、回路２１に記憶されたデータに応じた配線ＲＢＬの電位（読み出し電位）から、回路２１に記憶されたデータを読み出す機能を有する。また、回路４０は、配線ＲＢＬを所定の電位にプリチャージする機能を有する。このように、回路３０は列選択駆動回路としての機能を有する。

また、回路２１はそれぞれ、複数の配線ＳＬ（配線ＳＬ［１］乃至［ｍ］）のいずれかと接続されている。具体的には、回路２１［ｊ，１］乃至［ｊ，ｍ］は、配線ＳＬ［ｊ］と接続されている。そして、図１（Ａ）に示すように、全ての配線ＳＬは端子５１と接続され、端子５１から全ての配線ＳＬに所定の電位が供給される。なお、複数の配線ＳＬは、端子５１と接続された同一の配線により構成してもよいし、複数の配線ＳＬのそれぞれが端子５１と接続された配線と接続された構成としてもよい。

本発明の一態様においては、回路２１［１，１］乃至［ｎ，ｍ］がそれぞれ、複数の配線ＥＬ（配線ＥＬ［１］乃至［ｎ］）のいずれかを介して端子５２と接続されている。ここでは、回路２１［ｉ，１］乃至［ｉ，ｎ］が配線ＥＬ［ｉ］と接続されている構成を示す。そして、配線ＥＬには、回路２１に記憶されたデータを消去するための信号（消去信号）が端子５２から供給される。配線ＥＬに消去信号が供給されると、配線ＥＬと接続された複数の回路２１の全てにおいて、当該複数の回路２１に記憶されたデータの消去が行われる。これにより、回路３０を駆動し、回路２１に順次データを書き込む動作を行うことなく、回路２１［１，１］乃至［ｎ，ｍ］に記憶された全てのデータを短期間に一括で消去することができる。

なお、複数の配線ＥＬは、端子５２と接続された同一の配線により構成してもよいし、複数の配線ＥＬのそれぞれが端子５２と接続された配線と接続された構成としてもよい。

なお、配線ＥＬに消去信号を供給する代わりに、配線ＷＷＬ［１］乃至［ｎ］の全てに、回路２１を選択するための書き込みワード信号を供給してもよい。この場合、例えば、図１（Ｂ）に示すように、回路３０と配線ＷＷＬ［１］乃至［ｎ］との間に、回路３０から配線ＷＷＬ及び配線ＲＷＬに出力される信号を制御する機能を有する回路３１を設ければよい。回路３１に制御信号が入力されると、回路３０の出力に関わらず、配線ＷＷＬ［１］乃至［ｎ］に書き込みワード信号が供給され、全ての回路２１が選択される。これにより、複数の回路２１に記憶されたデータの消去を行うことができる。なお、回路３１は、上記制御信号が入力される入力端子と、回路３０からの信号が入力される入力端子とを有するＯＲ回路などによって構成することができる。このような構成とすることにより、配線ＥＬを省略することができる。

図２（Ａ）に、回路２１の構成例を示す。なお、ここでは一例として、回路２１［１，１］、［１，２］、［２，１］、［２，２］の構成を示すが、他の回路２１も同様の構成とすることができる。

まず、回路２１の回路構成について説明する。回路２１はそれぞれ、トランジスタ１０１、トランジスタ１０２、容量１０３を有する。トランジスタ１０１のゲートは配線ＷＷＬと接続され、ソース又はドレインの一方はトランジスタ１０２のゲートと接続され、ソース又はドレインの他方は配線ＷＢＬと接続されている。トランジスタ１０２のソース又はドレインの一方は配線ＲＢＬと接続され、ソース又はドレインの他方は配線ＳＬと接続されている。容量１０３の一方の電極はトランジスタ１０２のゲートと接続され、他方の電極は配線ＲＷＬと接続されている。ここで、トランジスタ１０１のソース又はドレインの一方、トランジスタ１０２のゲート、及び容量１０３の一方の電極と接続されたノードを、ノードＦＮと表記する。なお、ここではトランジスタ１０１、１０２がｎチャネル型トランジスタである場合を例示しているが、トランジスタ１０１、１０２はそれぞれ、ｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。また、容量１０３は、容量素子であってもよいし、配線ＲＷＬとノードＦＮとの間の寄生容量であってもよい。回路２１の他の構成例については、後述の実施の形態３（図１６等）において説明する。

なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体の一部であるソース領域、或いは上記半導体に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体の一部であるドレイン領域、又は上記半導体に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

次に、回路２１へのデータの書き込み及び保持について説明する。まず、配線ＷＷＬの電位を、トランジスタ１０１が導通状態となる電位とし、トランジスタ１０１を導通状態とする。これにより、配線ＷＢＬの電位（書き込み電位）がノードＦＮに供給され、ノードＦＮには所定の電荷が与えられる（書き込み）。ここでは、ノードＦＮには、ハイレベル又はローレベルの電位が供給されるものとする。その後、配線ＷＷＬの電位を、トランジスタ１０１が非導通状態となる電位とし、トランジスタ１０１を非導通状態とする。これにより、ノードＦＮが浮遊状態となり、ノードＦＮの電位が保持される（保持）。なお、ノードＦＮには３値以上の電位を供給することもできる。すなわち、回路２１には３値以上の多値のデータを記憶することもできる。

ここで、トランジスタ１０１は、非導通状態となることによりノードＦＮに蓄積された電荷を保持する機能を有する。そのため、トランジスタ１０１のオフ電流は小さいことが好ましい。トランジスタ１０１のオフ電流が小さいと、ノードＦＮに保持されている電荷のトランジスタ１０１を介したリークを低減することができる。そのため、回路２１に記憶されたデータを長時間保持することができる。

ここで、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体をチャネル形成領域に有するトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ１０１として用いるのに好適である。このような半導体材料としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体などが挙げられる。チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）は、シリコンなど酸化物半導体以外の材料を用いたトランジスタに比べて、オフ電流が極めて小さい。そのため、トランジスタ１０１にＯＳトランジスタを用いることにより、リフレッシュ動作を行わなくても、回路２１に書き込まれたデータを極めて長期間にわたって保持することができる。従って、回路２１は、主記憶装置のメモリセルの他、補助記憶装置のメモリセルにも用いることができる。なお、図中、「ＯＳ」の記号を付したトランジスタは、ＯＳトランジスタであることを示す。ＯＳトランジスタの詳細については、後述の実施の形態５において説明する。

次に、回路２０からのデータの読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＷＬに所定の電位を与えると、配線ＲＢＬの電位は、ノードＦＮに保持された電位に応じて異なる電位となる。例えば、トランジスタ１０２がｎチャネル型トランジスタである場合、トランジスタ１０２のゲートの電位がハイレベルであるときの見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１０２のゲートの電位がローレベルである場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ１０２を導通状態とするために必要な配線ＲＷＬの電位である。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＮの電位を判別することができる。例えば、ノードＦＮの電位がハイレベルである場合には、配線ＲＷＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０２は導通状態となる。一方、ノードＦＮの電位がローレベルである場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１０２は非導通状態を維持する。このため、配線ＲＢＬの電位を判別することで、ノードＦＮに保持されているデータを読み出すことができる。

以上のような動作により、データの書き込み、保持、及び読み出しを行うことができる。

なお、トランジスタ１０２の材料は特に限定されない。トランジスタ１０１と同様にＯＳトランジスタを用いてもよいし、ＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタを用いることができる。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。チャネル形成領域に単結晶半導体を有するトランジスタは電流供給能力が高いため、このようなトランジスタを用いてトランジスタ１０２を構成することにより、回路２１の読み出し速度を向上させることができる。

また、トランジスタ１０２は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することもできる。例えば、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。特に、結晶性を有する半導体膜を用いることにより、回路２１の読み出し速度を向上させることができる。

また、シリコン等の酸化物半導体以外の材料を用いたトランジスタは、ＯＳトランジスタと比較してｐチャネル型のトランジスタを作製することが容易である。よって、トランジスタ１０１をｐチャネル型とする場合は、酸化物半導体以外の材料を用いたトランジスタとすることが好ましい。これにより、半導体装置１０の作製における歩留まりの向上を図ることができる。

また、トランジスタ１０１もＯＳトランジスタに限定されず、上記のトランジスタ１０２と同様の材料を用いたトランジスタを用いることができる。

ここで、本発明の一態様においては、トランジスタ１０１にバックゲートＢＧが設けられており、バックゲートＢＧは配線ＥＬを介して端子５２と接続されている。具体的には、回路２１［１，１］、［１，２］が有するトランジスタ１０１のバックゲートＢＧは、配線ＥＬ［１］と接続され、回路２１［２，１］、［２，２］が有するトランジスタ１０１のバックゲートＢＧは、配線ＥＬ［２］と接続され、配線ＥＬ［１］、［２］は端子５２と接続されている。そして、端子５２から配線ＥＬにトランジスタ１０１が導通状態となるような電位を供給することにより、全ての回路２１のトランジスタ１０１を導通状態とし、複数の回路２１に記憶されたデータを一括で消去することができる。

例えば、図２（Ａ）において、配線ＷＢＬ［１］、［２］の電位をローレベルとし、端子５２から配線ＥＬ［１］、［２］にハイレベルの電位を供給する。なお、端子５２から供給される電位は、トランジスタ１０１のバックゲートＢＧとソース又はドレインの一方との間の電圧Ｖｂｇｓが、トランジスタ１０１のしきい値電圧Ｖｔｈよりも高くなるような電位とする。これにより、トランジスタ１０１が配線ＷＷＬの電位に関わらず導通状態となり、回路２１［１，１］、［１，２］、［２，１］、［２，２］のノードＦＮには、配線ＷＢＬ［１］、［２］の電位（ローレベル）が一括で書き込まれる。従って、回路２１［１，１］、［１，２］、［２，１］、［２，２］に記憶されたデータを一括で消去することができる。

なお、本明細書等において「データを消去する」とは、複数の回路２１のノードＦＮに同一の電位を供給してデータの上書きを行い、過去に書き込まれたデータに関する情報を削除する動作を指す。例えば、全ての回路２１のノードＦＮをハイレベル又はローレベルとする動作や、同一の行又は同一の列に属する複数の回路２１のノードＦＮをハイレベル又はローレベルとする動作などが含まれる。このような動作によりデータの消去を行うと、過去に記憶されていたデータを再現することは極めて困難になる。従って、高いセキュリティ性を実現することができ、半導体装置の信頼性を向上させることができる。

また、上記の動作においては、回路３０によって配線ＷＷＬ［１］乃至［ｎ］を順次選択し、行毎にデータの消去を行う動作が不要となる。従って、全ての回路２１のデータを消去するために要する時間を大幅に短縮することができ、短期間で全データの消去を行うことができる。また、回路３０を駆動させることなくデータの消去を行うことができるため、回路３０の構成の簡略化、及び回路３０における消費電力の低減が可能となる。

また、上記の動作により、消去動作の高速化及び低消費電力化が可能となる。例えば、フラッシュメモリにおいて消去動作を行う際は、ゲート電極に高電圧を印加し、浮遊ゲートに蓄積された電荷をトンネル絶縁膜を介してソース又はドレインに引き抜く必要がある。そのため、消去動作に要する時間が長く、消費電力も大きい。しかしながら、本発明はトランジスタ１０１を導通状態とするだけでデータの消去を行うことができるため、データの消去を高速且つ低電力で行うことができる。

なお、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ１０１にＯＳトランジスタを用いることにより、データの書き込み速度及び読み出し速度を１０ｎｓ以下、より好ましくは５ｎｓ以下とすることができる。従って、消去動作を高速に行うことができる。なお、トランジスタ１０１に用いるＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。

また、上記の消去動作は、端子５２にハイレベル又はローレベルの電位を供給するだけで行うことができる。そのため、半導体装置１０を記憶装置として他のデバイスに搭載する際、消去動作専用ソフトを別途用意することなく、当該他のデバイスを制御することにより消去動作を行うことが可能となる。従って、半導体装置１０を汎用性の高い記憶装置として用いることができる。

なお、図１（Ｂ）に示すように、回路３１から全ての回路２１を選択するための書き込みワード信号を供給する場合、トランジスタ１０１のゲートは、トランジスタ１０１のバックゲートと接続されていてもよい（図２（Ｂ））。

配線ＥＬには、回路２０の外部から直接電位を供給してもよいが、他の回路（接続回路１１０）を介して供給することもできる。接続回路１１０の構成例を、図３に示す。

図３（Ａ）は、接続回路１１０としてインバータを用いた構成例である。当該インバータは、トランジスタ１１１とトランジスタ１１２によって構成される。トランジスタ１１１のゲート及びトランジスタ１１２のゲートは端子ＩＮと接続されている。トランジスタ１１１のソース又はドレインの一方はトランジスタ１１２のソース又はドレインの一方と接続されている。トランジスタ１１１のソース又はドレインの他方は高電位電源線ＶＤＤと接続されている。トランジスタ１１２のソース又はドレインの他方は低電位電源線ＶＳＳと接続されている。

このように、消去信号を端子ＩＮから接続回路１１０を介して配線ＥＬに供給することにより、端子ＩＮに入力された信号を増幅して、配線ＥＬに供給することができる。なお、接続回路１１０は複数のインバータを直列に接続した構成とすることもできる。

また、図３（Ｂ）に示すように、配線ＥＬと接続された抵抗１１３を設けてもよい。抵抗１１３の一方の端子は配線ＥＬと接続され、他方の端子は低電位電源線ＶＳＳと接続されている。このような構成とすることにより、配線ＥＬに消去信号が供給されていない期間において、配線ＥＬに生じるノイズを低減することができる。なお、抵抗１１３は、抵抗素子であってもよいし、配線ＥＬと低電位電源線ＶＳＳとの間の配線抵抗であってもよい。

トランジスタ１１１、１１２はそれぞれ、トランジスタ１０１又はトランジスタ１０２と同様の材料で形成することができる。ここで、トランジスタ１１２をＯＳトランジスタとする場合、トランジスタ１０１とトランジスタ１１２を同一の工程で作製することができる。また、後述の実施の形態２等で説明するように、トランジスタ１１１とトランジスタ１１２は積層することもできる。

また、抵抗１１３は、配線ＥＬと低電位電源線ＶＳＳとを酸化物半導体を介して接続することによって構成してもよい。この場合、トランジスタ１０１が有する酸化物半導体層と抵抗１１３を同一の工程で作製することができる。

また、接続回路１１０に含まれるトランジスタを、同一の極性のトランジスタとすることもできる。接続回路１１０を、ｎチャネル型トランジスタで構成した例を図３（Ｃ）乃至（Ｅ）に示す。

図３（Ｃ）に示す回路１１０は、トランジスタ１１４、１１５を有する。トランジスタ１１４のゲートは端子ＩＮと接続され、ソースまたはドレインの一方はトランジスタ１１５のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は低電位電源線ＶＳＳと接続されている。トランジスタ１１５のソースまたはドレインの他方は、トランジスタ１１５のゲートおよび高電位電源線ＶＤＤと接続されている。ここで、トランジスタ１１４、１１５はｎチャネル型トランジスタである。

図３（Ｄ）に示す回路１１０は、トランジスタ１１６、１１７、１１８、容量１１９を有する。トランジスタ１１６のゲートは端子ＩＮと接続され、ソースまたはドレインの一方はトランジスタ１１７のソースまたはドレインの一方および容量１１９の一方の電極と接続され、ソースまたはドレインの他方は低電位電源線ＶＳＳと接続されている。トランジスタ１１７のゲートはトランジスタ１１８のソースまたはドレインの一方及び容量１１９の他方の電極と接続され、ソースまたはドレインの他方は、高電位電源線ＶＤＤと接続されている。トランジスタ１１８のソースまたはドレインの他方はトランジスタ１１８のゲートおよび高電位電源線ＶＤＤと接続されている。なお、容量１１９は、容量素子であってもよいし、寄生容量であってもよい。ここで、トランジスタ１１６、１１７、１１８はｎチャネル型トランジスタである。

図３（Ｅ）に示す回路１１０は、トランジスタ１２０、１２１、１２２、１２３、容量１２４を有する。トランジスタ１２０のゲートは端子ＩＮと接続され、ソースまたはドレインの一方はトランジスタ１２１のソースまたはドレインの一方および容量１２４の一方の電極と接続され、ソースまたはドレインの他方は低電位電源線ＶＳＳと接続されている。トランジスタ１２１のゲートはトランジスタ１２２のソースまたはドレインの一方、トランジスタ１２３のソースまたはドレインの一方、及び容量１２４の他方の電極と接続され、ソースまたはドレインの他方は高電位電源線ＶＤＤと接続されている。トランジスタ１２２のソースまたはドレインの他方はトランジスタ１２２のゲートおよび高電位電源線ＶＤＤと接続されている。トランジスタ１２３のゲートは端子ＩＮと接続され、ソースまたはドレインの他方は低電位電源線ＶＳＳと接続されている。なお、容量１２４は、容量素子であってもよいし、寄生容量であってもよい。ここで、トランジスタ１２０、１２１、１２２、１２３はｎチャネル型トランジスタである。

接続回路１１０が有するトランジスタと、回路２１が有するトランジスタ１０１、１０２を、同一の極性のトランジスタで構成することにより、回路２１と接続回路１１０を簡易な工程で同時に作製することができる。この場合、上記のトランジスタはＯＳトランジスタとすることが好ましい。

なお、図３（Ｃ）乃至（Ｅ）において、図３（Ｂ）に示すように抵抗１１３を設けることもできる。

＜動作例＞
次に、図２に示す回路２０の動作例を説明する。

図４に、図２（Ａ）に示す回路２１のタイミングチャートを示す。なお、ここでは、回路２１［１，１］、回路２１［１，２］、回路２１［２，１］、回路２１［２，２］におけるノードＦＮを、それぞれＦＮ［１，１］、ＦＮ［１，２］、ＦＮ［２，１］、ＦＮ［２，２］と表記する。

まず、データの書き込み期間Ｔｗに相当する期間Ｔ１乃至Ｔ６について説明する。ここでは、回路２１［１，１］にハイレベル、回路２１［１，２］にローレベル、回路２１［２，１］にローレベル、回路２１［２，２］にハイレベルのデータを書き込む場合について説明するが、他の回路２１においても、同様の動作によって書き込みを行うことができる。

まず、期間Ｔ１において、配線ＷＢＬ［１］の電位をハイレベル、配線ＷＢＬ［２］の電位をローレベルとする。また、配線ＲＷＬ［１］の電位をハイレベルとする。そして、配線ＷＷＬ［１］の電位をハイレベルとし、トランジスタ１０１を導通状態とする。これにより、配線ＷＢＬ［１］の電位（ハイレベル）がノードＦＮ［１，１］に供給され、配線ＷＢＬ［２］の電位（ローレベル）がノードＦＮ［１，２］に供給される。

次に、期間Ｔ２において、配線ＷＷＬ［１］の電位をローレベルとし、トランジスタ１０１を非導通状態とする。これにより、ノードＦＮ［１，１］、［１，２］の電位が保持される。

次に、期間Ｔ３において、配線ＷＢＬ［１］、［２］の電位をローレベルとする。また、配線ＲＷＬ［１］の電位をローレベルとする。期間Ｔ３においてトランジスタ１０１は非導通状態であるため、ノードＦＮ［１，１］、［１，２］は浮遊状態となっている。そして、配線ＲＷＬ［１］の電位がハイレベルからローレベルとなることにより、ノードＦＮ［１，１］、［１，２］の電位が下降する。これにより、回路２１［１，１］及び回路２１［１，２］のトランジスタ１０２は非導通状態となる。

次に、期間Ｔ４において、配線ＷＢＬ［１］の電位をローレベル、配線ＷＢＬ［２］の電位をハイレベルとする。また、配線ＲＷＬ［２］の電位をハイレベルとする。そして、配線ＷＷＬ［２］の電位をハイレベルとし、トランジスタ１０１を導通状態とする。これにより、配線ＷＢＬ［１］の電位（ローレベル）がノードＦＮ［２，１］に供給され、配線ＷＢＬ［２］の電位（ハイレベル）がノードＦＮ［２，２］に供給される。

次に、期間Ｔ５において、配線ＷＷＬ［２］の電位をローレベルとし、トランジスタ１０１を非導通状態とする。これにより、ノードＦＮ［２，１］、［２，２］の電位が保持される。

次に、期間Ｔ６において、配線ＷＢＬ［１］、［２］の電位をローレベルとする。また、配線ＲＷＬ［２］の電位をローレベルとする。期間Ｔ６においてトランジスタ１０１は非導通状態であるため、ノードＦＮ［２，１］、［２，２］は浮遊状態となっている。そして、配線ＲＷＬ［２］の電位がハイレベルからローレベルとなることにより、ノードＦＮ［２，１］、［２，２］の電位が下降する。これにより、回路２１［２，１］及び回路２１［２，２］のトランジスタ１０２は非導通状態となる。

以上の動作により、回路２１へのデータの書き込みを行うことができる。

なお、トランジスタ１０１にＯＳトランジスタを用いることにより、トランジスタ１０１のオフ電流を極めて小さくすることが可能となるため、ノードＦＮ［１，１］、［１，２］、［２，１］、［２，２］の電位を極めて長期間にわたって保持することができる。

次に、データの読み出し期間Ｔｒに相当する期間Ｔ７乃至Ｔ１０について説明する。

まず、期間Ｔ７において、配線ＲＢＬ［１］、［２］の電位をハイレベルにプリチャージする。

次に、期間Ｔ８において、配線ＲＷＬ［１］の電位をハイレベルとする。このとき、容量１０３における容量結合により、ノードＦＮ［１，１］、［１，２］の電位が上昇する。

ここで、電位が上昇したノードＦＮ［１，１］にゲートが接続されたトランジスタ１０２は導通状態となる。これにより、配線ＲＢＬ［１］と配線ＳＬ［１］が導通状態となり、ハイレベルにプリチャージされた配線ＲＢＬ［１］の電位は下降する。

一方、電位が上昇したノードＦＮ［１，２］にゲートが接続されたトランジスタ１０２は非導通状態を維持する。これにより、配線ＲＢＬ［２］と配線ＳＬ［２］は非導通状態を維持し、ハイレベルにプリチャージされた配線ＲＢＬ［２］の電位はハイレベルに維持される。

このように、ノードＦＮ［１，１］、［１，２］に記憶されたデータに応じて、配線ＲＢＬ［１］、［２］の電位は異なる値をとる。従って、配線ＲＢＬ［１］、［２］の電位を検出することにより、回路２１［１，１］、［１，２］に記憶されたデータの読み出しが可能となる。

次に、期間Ｔ９において、配線ＲＷＬ［１］をローレベルとし、配線ＲＢＬ［１］、［２］の電位をハイレベルにプリチャージする。

次に、期間Ｔ１０において、配線ＲＷＬ［２］の電位をハイレベルとする。このとき、容量１０３の容量結合により、ノードＦＮ［２，１］、［２，２］の電位が上昇する。そして、ノードＦＮ［２，１］にゲートが接続されたトランジスタ１０２は非導通状態を維持し、配線ＲＢＬ［１］の電位はハイレベルに維持される。また、ノードＦＮ［２，２］にゲートが接続されたトランジスタ１０２は導通状態となり、配線ＲＢＬ［２］の電位は下降する。そして、配線ＲＢＬ［１］、［２］の電位を読み出すことにより、回路２１［２，１］、［２，２］に記憶されたデータを読み出す。

なお、トランジスタ１０２がｎチャネル型トランジスタである場合、期間Ｔ８、Ｔ１０において、配線ＳＬ［１］、［２］の電位をローレベルに固定とすることが好ましい。これにより、トランジスタ１０２のゲートとソース間の電圧の変動を防止することができる。トランジスタ１０２をｐチャネル型トランジスタとする場合は、配線ＳＬ［１］、［２］の電位をハイレベルに固定とすることが好ましい。

以上の動作により、回路２１に記憶されたデータの読み出しを行うことができる。

次に、データの消去期間Ｔｅに相当する期間Ｔ１１、Ｔ１２について説明する。

まず、期間Ｔ１１において、配線ＷＢＬ［１］、［２］にローレベルの電位を供給する。

次に、期間Ｔ１２において、端子５２から配線ＥＬ［１］、［２］にハイレベルの電位を供給し、回路２１［１，１］、［１，２］、［２，１］、［２，２］の全てにおいて、トランジスタ１０１を導通状態とする。これにより、配線ＷＢＬから全てのノードＦＮにローレベルの電位が供給され、回路２１［１，１］、［１，２］、［２，１］、［２，２］の全てにおいてローレベルのデータが書き込まれる。従って、全ての回路２１において一括でデータの消去を行うことができる。

以上の動作により、回路２１に記憶されたデータの消去を行うことができる。

なお、図４においては、全ての回路２１にローレベルのデータを書き込むことによりデータの消去を行ったが、データの消去方法はこれに限られない。例えば、期間Ｔ１１、Ｔ１２において、配線ＷＢＬ［１］、［２］にハイレベルの電位を供給してもよい。この場合、全てのノードＦＮにハイレベルの電位が供給され、全ての回路２１にハイレベルのデータが書き込まれることにより、データの消去が行われる。

また、期間Ｔ１１、Ｔ１２において、配線ＷＢＬ［１］、［２］を浮遊状態としてもよい。この場合、期間Ｔ１２において、同一の配線ＷＢＬと接続された全ての回路２１におけるノードＦＮが導通状態となるため、同一の列に属する回路２１の全てのノードＦＮの電位が同一となる。従って、列ごとにデータの消去を行うことができる。配線ＷＢＬ［１］、［２］を浮遊状態とする場合、回路４０から配線ＷＢＬ［１］、［２］に所定の電位を供給する必要がないため、回路４０における消費電力を低減することができる。

なお、期間Ｔｗ及び期間Ｔｒにおいて、配線ＥＬの電位は固定電位とすることが好ましい。これにより、書き込み期間及び読み出し期間において、トランジスタ１０１の閾値電圧Ｖｔｈの変動を抑制することができる。例えば、配線ＥＬの電位を低電源電位（例えば、接地電位）とすることができる。

また、期間Ｔｗ及び期間Ｔｒにおける配線ＥＬの電位は、低電源電位に限定されない。ここで、配線ＥＬの電位を低くすることにより、トランジスタ１０１のしきい値電圧Ｖｔｈを高くできる場合がある。例えば、配線ＥＬの電位を低電源電位よりも低くしてもよい。その結果、トランジスタ１０１のゲート−ソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタ１０１のリーク電流を低減できる場合がある。また、配線ＥＬの電位を高くすることにより、トランジスタ１０１のしきい値電圧Ｖｔｈを低くできる場合がある。例えば、配線ＥＬの電位を低電源電位よりも高くしてもよい。その結果、ゲート−ソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタ１０１を有する回路２１の動作速度を向上できる場合がある。従って、期間Ｔｗにおいて、配線ＥＬの電位を低電源電位よりも高くすることにより、書き込みを容易に行うことができる。また、期間Ｔｒにおいて、配線ＥＬの電位を低電源電位よりも低くすることにより、トランジスタ１０１のオフ電流を低減し、データの保持を正確に行うことができる。

以上のように、本発明の一態様においては、トランジスタ１０１のバックゲートＢＧと接続された配線ＥＬに消去信号を供給することにより、回路２１を行毎に順次選択することなく、複数の回路２１に記憶されたデータを一括で消去することができる。従って、短期間で複数の回路２１のデータの消去を行うことができ、高速な動作が可能な半導体装置を提供することができる。また、本発明の一態様においては、回路３０を動作させることなく回路２１のデータの消去を行うことができるため、駆動回路の消費電力を低減することができる。また、本発明の一態様においては、ＯＳトランジスタを用いることにより、回路２１に記憶されたデータを、リフレッシュ動作を行うことなく長期間保持することができる。従って、回路２１における消費電力を低減することができ、さらに、回路２１を補助記憶装置のメモリセルとして用いることができる。

なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、データを一括で消去する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、データの一部のみを消去してもよい。または例えば、本発明の一態様では、データを一括で消去しなくてもよい。例えば、本発明の一態様として、トランジスタのバックゲートを用いて、データを消去する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、他の手段を用いてデータを消去してもよい。または例えば、本発明の一態様では、トランジスタのバックゲートを用いずに、データを消去してもよい。

また、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。

（実施の形態２）
本実施の形態では、半導体装置１０の具体的な構成例について説明する。

図５に、半導体装置１０のレイアウトの具体例を示す。図５（Ａ）は、図２における回路２１のレイアウトの具体例を示す上面図であり、図５（Ｂ）は、図５（Ａ）のＡ−Ｂ線及びＣ−Ｄ線における断面図を示す図である。また、図５（Ａ）中の丸印はコンタクトホールを表す。

図５（Ａ）、（Ｂ）に示す回路２１は、絶縁層２０１を介して基板２００上に設けられた単結晶半導体（単結晶シリコンなど）によってチャネル領域が形成されるトランジスタ１０２と、トランジスタ１０２を覆う絶縁層２２１上に設けられたＯＳトランジスタ１０１と、容量１０３とを有する。

具体的には、トランジスタ１０２は、絶縁層２０１上の半導体層２１０と、半導体層２１０上の絶縁層２１４と、絶縁層２１４上の導電層２１５、絶縁層２１６ａ、絶縁層２１６ｂと、を有する。また、導電層２１５、絶縁層２１６ａ、絶縁層２１６ｂ上には、絶縁層２２０と、絶縁層２２０上の絶縁層２２１と、絶縁層２２１上の絶縁層２３１が設けられている。

半導体層２１０は、チャネル形成領域２１１、高濃度不純物領域２１２ａ、２１２ｂ、低濃度不純物領域２１３ａ、２１３ｂを有する。導電層２１５は、絶縁層２１４を介してチャネル形成領域２１１と重なる領域を有し、絶縁層２１６ａ、２１６ｂは、絶縁層２１４を介して低濃度不純物領域２１３ａ、２１３ｂと重なる領域を有する。また、高濃度不純物領域２１２ａは、絶縁層２２０、絶縁層２２１、絶縁層２３１に設けられたコンタクトホールを介して、絶縁層２３１上に設けられた導電層２４１ｃと接続されている。また、高濃度不純物領域２１２ｂは、絶縁層２２０、絶縁層２２１、絶縁層２３１に設けられたコンタクトホールを介して、絶縁層２３１上に設けられた導電層２４１ｄと接続されている。なお、導電層２１５はトランジスタ１０２のゲートとしての機能を有し、絶縁層２１４は、トランジスタ１０２のゲート絶縁層としての機能を有する。また、導電層２４１ｃ、２４１ｄはそれぞれ配線ＲＢＬ、配線ＳＬに対応し、トランジスタ１０２のソース又はドレインとしての機能を有する。

半導体層２１０には、実施の形態１に記載の材料を用いることができる。半導体層２１０として単結晶半導体層を用いる場合は、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）（登録商標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などにより形成することができる。また、基板２００を単結晶半導体を有する基板とし、チャネル形成領域が当該基板の一部に形成される構成としてもよい。

トランジスタ１０１は、絶縁層２３１上の酸化物半導体層２４０と、酸化物半導体層２４０上の導電層２４１ａ、２４１ｂと、酸化物半導体層２４０、導電層２４１ａ、２４１ｂ上の絶縁層２４２と、絶縁層２４２上の導電層２４３と、を有する。また、導電層２４３上には、絶縁層２４４と、絶縁層２４４上の絶縁層２４５と、絶縁層２４５上の導電層２４６、導電層２４７が設けられている。導電層２４１ｂは、絶縁層２２０、絶縁層２２１、絶縁層２３１に設けられたコンタクトホールを介して、導電層２１５と接続されている。また、導電層２４３は、コンタクトホールを介して配線ＷＷＬと接続されている。また、導電層２４６は、絶縁層２４４、絶縁層２４５に設けられたコンタクトホールを介して、導電層２４１ａと接続されている。

導電層２４３はトランジスタ１０１のゲートとしての機能を有し、絶縁層２４２は、トランジスタ１０１のゲート絶縁層としての機能を有する。また、導電層２４１ａ、２４１ｂはそれぞれ、トランジスタ１０１のソース又はドレインのとしての機能を有する。また、導電層２４６は、配線ＷＢＬに対応する。なお、導電層２４３は、配線ＷＷＬの一部によって形成されていてもよい。

また、絶縁層２２１上には、絶縁層２３１を介して酸化物半導体層２４０と重なる領域を有する導電層２３０が設けられている。導電層２３０は、トランジスタ１０１のゲート電極としての機能を有し、絶縁層２３１は、トランジスタ１０１のゲート絶縁層としての機能を有する。以下、導電層２４３を第１のゲート電極、絶縁層２４２を第１のゲート絶縁層、導電層２３０を第２のゲート電極又はバックゲート、絶縁層２３１を第２のゲート絶縁層ともいう。すなわち、トランジスタ１０１は、酸化物半導体層２４０の上方向及び下方向にゲート電極が設けられた、所謂デュアルゲート型のトランジスタである。なお、導電層２３０は配線ＥＬに対応し、全ての回路２１が有する導電層２３０は、同一の端子５２（図１参照）と接続されている。

容量１０３は、導電層２４１ｂと、導電層２４１ｂ上の絶縁層２４２、絶縁層２４４と、絶縁層２４４上の導電層２４７と、を有する。導電層２４１ｂは容量１０３の一方の電極としての機能を有し、絶縁層２４２、絶縁層２４４は容量１０３の誘電体としての機能を有し、導電層２４７は容量１０３の他方の電極としての機能を有する。導電層２４７は、コンタクトホールを介して配線ＲＷＬと接続されている。

図５（Ａ）に示すように、配線ＥＬは、配線ＲＷＬ、配線ＷＷＬに沿い、且つ、配線ＷＢＬ、配線ＲＢＬ、配線ＳＬと交差する方向に設けられている。具体的には、配線ＥＬは、配線ＲＷＬ、配線ＷＷＬと平行又は略平行となり、且つ、配線ＷＢＬ、配線ＲＢＬ、配線ＳＬと垂直又は略垂直となるように設けられている。なお、配線ＥＬは、配線ＲＷＬと配線ＷＷＬとの間に設けられていてもよい。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

上記の構成において、トランジスタ１０１が非導通状態となることにより、トランジスタ１０１のソース又はドレインの一方に対応する導電層２４１ｂには、回路２１に書き込まれたデータに対応する電荷が保持される。そして、配線ＥＬに対応する導電層２３０に所定の電位が印加されることにより、全ての回路２１においてトランジスタ１０１を導通状態とし、データの消去を行うことができる。

また、図５（Ｂ）に示すように、本発明の一態様においては、トランジスタ１０１とトランジスタ１０２を積層することができる。従って、回路２１の面積の縮小を図ることができる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、半導体装置１０の構成の変形例について説明する。

＜変形例１＞
図６に、回路２１の構成例を示す。図６に示す回路２１は、図５（Ａ）と配線ＥＬの配置が異なる。

図５（Ｂ）に示すように、導電層２３０（配線ＥＬに対応）は、他の配線とは異なる層に設けられている。従って、配線ＥＬは、他の配線と重なるように配置することができ、これによって回路２１の面積の縮小を図ることができる。

図６（Ａ）は、配線ＥＬが、配線ＲＷＬと重なる領域を有するように配置された構成である。なお、図中の一点鎖線で表す領域は、配線ＥＬが存在する領域である。このような構成とすることにより、回路２１の面積の縮小を図ることができる。なお、図６（Ａ）に示すように、配線ＥＬの幅は、配線ＲＷＬの幅以下とすることが好ましい。これにより、回路２１の面積をさらに縮小することができる。

図６（Ｂ）は、配線ＥＬが、配線ＷＷＬと重なる領域を有するように配置された構成である。このような構成とすることにより、回路２１の面積の縮小を図ることができる。なお、図６（Ｂ）のように、配線ＥＬの幅は、配線ＷＷＬの幅以下とすることが好ましい。これにより、回路２１の面積をさらに縮小することができる。

＜変形例２＞
図７に、回路２１の別の構成例を示す。図１（Ａ）においては、配線ＥＬが配線ＳＬと交差するように設けられているが、図７に示す半導体装置は、配線ＥＬが配線ＳＬに沿うように設けられている。具体的には、図７においては、配線ＥＬが配線ＳＬと平行、又は略平行となるように配置されている。

配線ＥＬを配線ＳＬに沿うように設けることにより、回路２１のＹ方向（紙面上下方向）の長さを縮小することができる。従って、例えば、回路４０の幅が回路３０の幅よりも大きく、回路２０のＹ方向のスペースを十分に確保することが困難な場合においても、複数の回路２１を効率よく配置することができる。一方、回路３０の幅が回路４０の幅よりも大きい場合は、配線ＥＬを配線ＳＬと交差するよう設けることが好ましい（図１（Ａ）参照）。

図８、９に、図７における回路２１の上面図の一例を示す。図８（Ａ）に示すように、配線ＥＬは配線ＳＬと隣接して設けられ、配線ＳＬに沿うように配置されている。また、配線ＥＬの一部は、トランジスタ１０１と重なる領域に延在し、酸化物半導体層２４０と重なる領域を有する。すなわち、配線ＥＬはトランジスタ１０１のバックゲートとしての機能を有する。

なお、配線ＥＬはトランジスタ１０２と配線ＳＬとの間に配置してもよい。また、配線ＥＬはトランジスタ１０１と配線ＷＢＬの間に配置してもよいし、配線ＷＢＬと配線ＲＢＬとの間に配置してもよい。また、トランジスタ１０１と配線ＳＬとの間に配線ＲＢＬ及び配線ＷＢＬを配置してもよい。

図８（Ｂ）は、配線ＥＬが、配線ＳＬと重なる領域を有するように配置された構成である。図９（Ａ）は、配線ＥＬが、配線ＲＢＬと重なる領域を有するように配置された構成である。図９（Ｂ）は、配線ＥＬが、配線ＷＢＬと重なる領域を有するように配置された構成である。このような構成とすることにより、回路２１の面積の縮小を図ることができる。

なお、図８（Ｂ）、図９（Ａ）、（Ｂ）に示すように、配線ＥＬの幅は、配線ＥＬと重なる配線（配線ＳＬ、配線ＲＢＬ、又は配線ＷＢＬ）の幅以下とすることが好ましい。これにより、回路２１の面積をさらに縮小することができる。

また、配線ＷＢＬと配線ＲＢＬを積層し、配線ＥＬを、配線ＷＢＬ及び配線ＲＢＬと重なるように配置することもできる。

＜変形例３＞
図１０乃至１４に、半導体装置１０の他の構成例を示す。図１０乃至１４に示す回路２１は、所定の配線が共有化された構成を有する。

図１０に、回路２１の構成例を示す。図１（Ａ）においては、配線ＥＬが回路２１の行毎に設けられ、半導体装置１０がｎ本の配線ＥＬ（配線ＥＬ［１］乃至［ｎ］）を有する構成を示したが、図１０における半導体装置１０は、１本の配線ＥＬが隣接する回路２１間で共有された構成を有する。

具体的には、同じ列に属する、２ｋ−１行目（ｋは自然数）の回路２１と２ｋ行目の回路２１は、同一の配線ＥＬと接続されている。例えば、回路２１［１，１］と回路２１［２，１］はいずれも配線ＥＬ［１］と接続され、配線ＥＬ［１］を共有している。これにより、配線ＥＬの数をｎ本からｎ／２本に削減することができる。図１０は、配線ＥＬを配線ＳＬと交差するように配置することにより、回路２０のＸ方向（紙面左右方向）の長さを縮小した上で、さらに、配線ＥＬを共有化することにより、回路２０のＹ方向（紙面上下方向）の長さの縮小も実現し得る構成である。

なお、共有化された配線ＥＬを、配線ＲＷＬ又は配線ＷＷＬと重なる領域を有するように配置することにより（図６（Ａ）、（Ｂ）参照）、回路２１の面積をさらに縮小することができる。

なお、図１０においては、同じ列に属する、２ｋ−１行目（ｋは自然数）の回路２１と２ｋ行目の回路２１が配線ＥＬを共有する構成を示したが、図１１に示すように、同じ行に属する、２ｋ−１列目の回路２１と２ｋ列目の回路２１が配線ＥＬを共有する構成としてもよい。例えば、図１１において、回路２１［１，１］と回路２１［１，２］はいずれも配線ＥＬ［１］と接続され、配線ＥＬ［１］を共有している。

また、配線ＥＬは、配線ＳＬに沿うように配置されている。従って、図１１は、回路２０のＹ方向（紙面上下方向）の長さを縮小した上で、さらに、配線ＥＬを共有化することにより、回路２０のＸ方向（紙面左右方向）の長さの縮小も実現し得る構成である。

なお、共有化された配線ＥＬを、配線ＳＬ、配線ＲＢＬ、又は配線ＷＢＬと重なる領域を有するように配置することにより（図８（Ｂ）、図９（Ａ）、（Ｂ）参照）、回路２１の面積をさらに縮小することができる。

図１２における半導体装置１０は、１本の配線ＳＬが隣接する回路２１間で共有された構成を有する。具体的には、同じ行に属する、２ｋ−１列目の回路２１と２ｋ列目の回路２１は、同一の配線ＳＬと接続されている。例えば、回路２１［１，１］と回路２１［１，２］はいずれも配線ＳＬ［１］と接続され、配線ＳＬ［１］を共有している。よって、配線ＳＬの数をｍ本からｍ／２本に削減することができ、回路２０の面積を縮小することができる。

なお、ここでは、配線ＥＬを配線ＳＬと沿うように配置しているが、配線ＥＬを配線ＳＬと交差するように配置してもよい（図１参照）。

また、図１２の構成において、さらに、配線ＥＬを共有化してもよい。図１３に、隣接する回路２１において、配線ＥＬ及び配線ＳＬを共有する構成を示す。

具体的には、同じ行に属する、２ｋ−１列目の回路２１と２ｋ列目の回路２１は、配線ＥＬ及び配線ＳＬを共有している。例えば、回路２１［１，１］と回路２１［２，１］はいずれも、配線ＥＬ［１］及び配線ＳＬ［１］と接続され、配線ＥＬ［１］及び配線ＳＬ［１］を共有している。よって、配線ＥＬ及び配線ＳＬの本数をｍ本からｍ／２本に削減することができる。

図１４に、図１３における回路２１［１，１］と回路２１［１，２］の上面図の一例を示す。配線ＥＬ［１］は、回路２１［１，１］が有する酸化物半導体層２４０と重なる領域、及び、回路２１［１，２］が有する酸化物半導体層２４０と重なる領域を有するように配置されており、共有化されている。また、配線ＳＬ［１］は、回路２１［１，１］が有するトランジスタ１０２、及び、回路２１［１，２］が有するトランジスタ１０２と接続されており、共有化されている。

さらに、配線ＥＬ［１］は、配線ＳＬ［１］と重なる領域を有するように配置されている。このように、共有化された配線ＥＬと配線ＳＬが重なる構成とすることにより、４本の配線の幅を１本分の配線の幅に抑えることができる。従って、回路２０の面積を縮小することができる。なお、図１４に示すように、配線ＥＬの幅は、配線ＳＬの幅以下とすることが好ましい。これにより、回路２１の面積をさらに縮小することができる。

なお、配線ＥＬは、配線ＲＢＬ又は配線ＷＢＬと重なる領域を有するように配置することもできる。

図１５に、半導体装置１０の他の構成例を示す。図１５に示す回路２１は、配線ＥＬとして機能する導電層２３０を、隣接する２つの回路２１の全面に形成することにより、回路２１間で配線ＥＬを共有化した構成を有する。

例えば、配線ＥＬとしての機能を有する導電層２３０を、回路２１［１，１］及び回路２１［１，２］の全面に形成することにより、配線ＥＬを回路２１［１，１］及び回路２１［１，２］で共有する。導電層２３０は、回路２１［１，１］が有する酸化物半導体層２４０と重なる領域、及び、回路２１［１，２］が有する酸化物半導体層２４０と重なる領域を有し、トランジスタ１０１のバックゲートとしての機能を有する。

このように、配線ＥＬとしての機能を有する導電層２３０を回路２１の全面に形成することにより、ノードＦＮ（導電層２４１ｂ）に容量が付加され、容量１０３を縮小又は省略することができる。そのため、回路２１の小面積化が可能となる。また、導電層２３０よりも下方に位置する導電層や不純物領域などからノードＦＮへの電磁ノイズを遮蔽することができる。そのため、安定したデータの保持が可能となる。

なお、各回路２１において、導電層２３０よりも上方に位置する導電層と、下方に位置する導電層や不純物領域との接続部では、導電層２３０を除去する必要がある。図１５においては、トランジスタ１０１のソース又はドレインの一方とトランジスタ１０２のゲートとの接続部２５０ａ、トランジスタ１０２のソース又はドレインの一方と配線ＳＬとの接続部２５０ｂ、トランジスタ１０２のソース又はドレインの他方と配線ＲＢＬとの接続部２５０ｃにおいて、導電層２３０が除去されている。

なお、図１５では、導電層２３０が隣接する回路２１［１，１］と回路２１［１，２］の全面に導電層２３０が形成された構成を示すが、これに限られない。例えば、同一の行又は同一の列に属する回路２１の全面に導電層２３０を形成してもよいし、全ての回路２１の全面に導電層２３０を形成してもよい。

＜変形例４＞
図１６に、図２に示す回路２１の構成の変形例を示す。

図１６（Ａ）に示すように、トランジスタ１０１のソース又はドレインの一方と、トランジスタ１０２のソース又はドレインの一方は、配線ＢＬと接続されていてもよい。すなわち、配線ＷＢＬと配線ＲＢＬを共有化することができる。このような構成とすることにより、配線ＷＢＬと配線ＲＢＬの一方を省略することができ、回路２０の面積を縮小することができる。

また、図２（Ａ）、図１６（Ａ）において、回路２１には、トランジスタ１０１、トランジスタ１０２、容量１０３の他に、スイッチなどの素子が設けられていてもよい。例えば、図１６（Ｂ）に示すように、トランジスタ１０２と配線ＳＬとの間に、スイッチとして機能するトランジスタ３０４が設けられていてもよい。トランジスタ３０４のゲートは配線３０５と接続され、ソース又はドレインの一方はトランジスタ１０２のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は配線ＳＬと接続されている。このような構成とすることにより、回路２１からのデータの読み出しを、トランジスタ３０４の導通状態によって制御することができる。この場合、容量１０３の一方の電極は、所定の電位（固定電位）を伝える機能を有する配線３０１と接続された構成とすることもできる。配線３０１の電位は、例えば低電源電位（接地電位など）とすることができる。なお、配線３０５は、配線ＲＷＬであってもよいし、配線ＲＷＬとは別の配線であってもよい。また、容量１０３の一方の電極は配線ＲＷＬと接続されていてもよい。

また、図１６（Ｂ）において、容量１０３の一方の電極は、配線ＳＬと接続されていてもよい（図１６（Ｃ））。このような構成とすることにより、配線ＲＷＬ及び配線３０１を省略することができ、回路２０の面積を縮小することができる。

また、図１６（Ｄ）に示すように、容量１０３をインバータ３０２、３０３に置き換えてもよい。インバータ３０２の入力端子はノードＦＮと接続され、出力端子はインバータ３０３の入力端子と接続されている。インバータ３０３の出力端子はノードＦＮと接続されている。このような構成とすることにより、他の配線や電極の電位の変動によって、ノードＦＮの電位が変動することを防止できる。なお、図１６（Ｄ）においてはインバータ３０２、３０３を用いた例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子であれば、これをインバータ３０２、３０３の代わりに用いることができる。

また、図１６（Ｂ）乃至（Ｄ）において、トランジスタ３０４は配線ＲＢＬとトランジスタ１０２との間に設けられていてもよい（図１６（Ｅ））。この場合、トランジスタ３０４のゲートは配線３０５と接続され、ソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は配線ＲＢＬと接続されている。このような構成とすることにより、配線ＲＢＬの電位の変動によってノードＦＮの電位が変動することを防止できる。従って、回路２１の誤作動を防止することができる。

なお、図１６（Ａ）乃至（Ｅ）において、トランジスタ１０２、トランジスタ３０４は、ｐチャネル型トランジスタとすることもできる。

図１６（Ａ）乃至（Ｅ）の構成は、自由に組み合わせることができる。また、変形例１乃至４の構成は、自由に組み合わせることができる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態４）
本発明の一態様は、記憶装置の他、表示装置等にも用いることができる。本実施の形態では、実施の形態１乃至３に示す本発明の一態様の表示装置への応用例について説明する。

図１７（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部４０２という）と、画素部４０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部４０４という）と、素子の保護機能を有する回路（以下、保護回路４０６という）と、端子部４０７と、を有する。なお、保護回路４０６は、設けない構成としてもよい。

駆動回路部４０４の一部、または全部は、画素部４０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部４０４の一部、または全部が、画素部４０２と同一基板上に形成されていない場合には、駆動回路部４０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。

画素部４０２は、ｎ行ｍ列に配置された複数の表示素子を駆動するための回路（以下、画素回路４０１という）を有し、駆動回路部４０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ４０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ４０４ｂ）などの駆動回路を有する。

ゲートドライバ４０４ａは、シフトレジスタ等を有する。ゲートドライバ４０４ａは、端子部４０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ４０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ４０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ［１］乃至ＧＬ［ｎ］という）の電位を制御する機能を有する。なお、ゲートドライバ４０４ａを複数設け、複数のゲートドライバ４０４ａにより、走査線ＧＬ［１］乃至ＧＬ［ｎ］を分割して制御してもよい。または、ゲートドライバ４０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ４０４ａは、別の信号を供給することも可能である。

ソースドライバ４０４ｂは、シフトレジスタ等を有する。ソースドライバ４０４ｂは、端子部４０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ４０４ｂは、画像信号を元に画素回路４０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ４０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ４０４ｂは、データ信号が与えられる配線（以下、信号線ＤＬ［１］乃至ＤＬ［ｍ］という）の電位を制御する機能を有する。または、ソースドライバ４０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ４０４ｂは、別の信号を供給することも可能である。

ソースドライバ４０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ４０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ４０４ｂを構成してもよい。

複数の画素回路４０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数の信号線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路４０１のそれぞれは、ゲートドライバ４０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｉ行ｊ列目の画素回路４０１は、走査線ＧＬ［ｉ］を介してゲートドライバ４０４ａからパルス信号が入力され、走査線ＧＬ［ｉ］の電位に応じて信号線ＤＬ［ｊ］を介してソースドライバ４０４ｂからデータ信号が入力される。

図１７（Ａ）に示す保護回路４０６は、例えば、ゲートドライバ４０４ａと画素回路４０１の間の配線である走査線ＧＬに接続される。または、保護回路４０６は、ソースドライバ４０４ｂと画素回路４０１の間の配線である信号線ＤＬに接続される。または、保護回路４０６は、ゲートドライバ４０４ａと端子部４０７との間の配線に接続することができる。または、保護回路４０６は、ソースドライバ４０４ｂと端子部４０７との間の配線に接続することができる。なお、端子部４０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分である。

保護回路４０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。

図１７（Ａ）に示すように、画素部４０２と駆動回路部４０４にそれぞれ保護回路４０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路４０６の構成はこれに限定されず、例えば、ゲートドライバ４０４ａに保護回路４０６を接続した構成、またはソースドライバ４０４ｂに保護回路４０６を接続した構成とすることもできる。あるいは、端子部４０７に保護回路４０６を接続した構成とすることもできる。

また、図１７（Ａ）においては、ゲートドライバ４０４ａとソースドライバ４０４ｂによって駆動回路部４０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ４０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。

また、複数の画素回路４０１はそれぞれ配線ＥＬと接続されており、配線ＥＬには端子５２から所定の電位が供給される。配線ＥＬは、実施の形態１乃至３で示すように、全ての画素回路４０１を選択する信号を伝える機能を有する。

配線ＥＬに所定の電位が供給されることにより、全ての画素回路４０１が選択され、全ての画素回路４０１において一括で書き込みを行うことができる。従って、全ての画素回路４０１において黒又は白を表示させる動作を、ゲートドライバ４０４ａを駆動させることなく短期間で行うことができる。このような全面白表示又は全面黒表示は、例えば、表示装置に異常があった際に、表示部を全白表示又は全黒表示として利用者に異常を知らせる動作や、表示部を全白表示として表示部をライトとして用いる動作や、表示部を全黒表示として表示部を鏡として用いる動作などに適用することができる。従って、表示装置に新たな機能を付加することができる。

図１７（Ａ）に示す複数の画素回路４０１は、例えば、図１７（Ｂ）に示す構成とすることができる。

図１７（Ｂ）に示す画素回路４０１は、液晶素子４７０と、トランジスタ４５０と、容量４６０と、を有する。

また、トランジスタ４５０として、実施の形態５に示すＯＳトランジスタを適用することができる。

液晶素子４７０の一対の電極の一方の電位は、画素回路４０１の仕様に応じて適宜設定される。液晶素子４７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路４０１のそれぞれが有する液晶素子４７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路４０１の液晶素子４７０の一対の電極の一方に異なる電位を与えてもよい。

例えば、液晶素子４７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。

トランジスタ４５０のゲートは走査線ＧＬと接続され、ソース又はドレインの一方は信号線ＤＬと接続され、ソース又はドレインの他方は液晶素子４７０の一対の電極の他方と接続されている。トランジスタ４５０は、導通状態または非導通状態になることにより、データ信号の書き込みを制御する機能を有する。

容量４６０の一方の電極は所定の電位が供給される配線（以下、電位供給線ＶＬという）と接続され、他方の電極は液晶素子４７０の一対の電極の他方と接続されている。なお、電位供給線ＶＬの電位の値は、画素回路４０１の仕様に応じて適宜設定される。容量４６０は、書き込まれたデータを保持する保持容量としての機能を有する。

例えば、図１７（Ｂ）の画素回路４０１を有する表示装置では、例えば、図１７（Ａ）に示すゲートドライバ４０４ａにより各行の画素回路４０１を順次選択し、トランジスタ４５０を導通状態にしてデータ信号のデータを書き込む。

データが書き込まれた画素回路４０１は、トランジスタ４５０が非導通状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。

また、全ての画素回路４０１において、トランジスタ４５０はバックゲートを有し、当該バックゲートは配線ＥＬと接続されている。従って、配線ＥＬに所定の電位（トランジスタ４５０のバックゲートとソース又はドレインの一方との間の電圧Ｖｇｓが、トランジスタ４５０のしきい値電圧Ｖｔｈよりも高くなるような電位）を供給することにより、トランジスタ４５０を走査線ＧＬの電位に関わらず導通状態とすることができる。よって、全ての画素回路４０１の書き込みを一括で行うことができる。

例えば、信号線ＤＬ［１］乃至ＤＬ［ｍ］に、白表示又は黒表示を行うためのデータ信号を供給した上で、配線ＥＬに所定の電位を供給することにより、全白表示又は全黒表示を短期間で行うことができる。これにより、表示装置に新たな機能を付加することができる。

また、図１７（Ａ）に示す複数の画素回路４０１は、例えば、図１７（Ｃ）に示す構成とすることもできる。

図１７（Ｃ）に示す画素回路４０１は、トランジスタ４５２、４５４と、容量４６２と、発光素子４７２と、を有する。トランジスタ４５２及びトランジスタ４５４いずれか一方または双方に、実施の形態５に示すＯＳトランジスタを適用することができる。

トランジスタ４５２のゲートは走査線ＧＬと接続され、ソース又はドレインの一方は信号線ＤＬと接続されている。トランジスタ４５２は、導通状態または非導通状態になることにより、データ信号のデータの書き込みを制御する機能を有する。

容量４６２の一方の電極は所定の電位が与えられる配線（電位供給線ＶＬ＿ａ）と接続され、他方の電極はトランジスタ４５２のソース又はドレインの他方と接続されている。容量４６２は、書き込まれたデータを保持する保持容量としての機能を有する。

トランジスタ４５４のゲートはトランジスタ４５２のソース又はドレインの他方と接続され、ソース又はドレインの一方は電位供給線ＶＬ＿ａと接続されている。

発光素子４７２の一方の電極（アノード又はカソード）は所定の電位が与えられる配線（電位供給線ＶＬ＿ｂ）と接続され、他方の電極はトランジスタ４５４のソース又はドレインの他方と接続されている。

発光素子４７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。

なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。

図１７（Ｃ）の画素回路４０１を有する表示装置では、例えば、図１７（Ａ）に示すゲートドライバ４０４ａにより各行の画素回路４０１を順次選択し、トランジスタ４５２をオン状態にしてデータ信号のデータを書き込む。

データが書き込まれた画素回路４０１は、トランジスタ４５２が非導通状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ４５４のソースとドレインの間に流れる電流量が制御され、発光素子４７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。

また、全ての画素回路４０１において、トランジスタ４５２はバックゲートを有し、当該バックゲートは配線ＥＬと接続されている。従って、図１７（Ｂ）と同様に、配線ＥＬに所定の電位を供給することにより、トランジスタ４５０を走査線ＧＬの電位に関わらず導通状態とすることができる。よって、全ての画素回路４０１の書き込みを一括で行うことができる。従って、表示装置に新たな機能を付加することができる。

以上のように、本発明の一態様は、表示装置にも用いることができる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例について説明する。

＜構成例１＞
図１８にＯＳトランジスタの構成の一例を示す。図１８（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図１８（Ｂ）は、ｙ１−ｙ２線断面図であり、図１８（Ｃ）はｘ１−ｘ２線断面図であり、図１８（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１８（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１８（Ｃ）および図１８（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１８（Ａ）では、一部の構成要素が省略されている。

図１８に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半導体層５２０と呼称する。

絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電極）として機能する。導電層５３１は、上記実施の形態１乃至４における配線ＥＬの一部として、又は、配線ＥＬと接続された導電層として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。バックゲートを有するＯＳトランジスタは、上記実施の形態１乃至４におけるトランジスタ１０１、トランジスタ４５０、トランジスタ４５２等に用いることができる。また、トランジスタ５０１は、導電層５３１を有しない構成とし、これをトランジスタ１０２、トランジスタ３０４等に用いることができる。

図１８（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３１は絶縁層５１３を介して酸化物半導体層の積層部分と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸化物半導体層５２３とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また、図１８の例では、導電層５４１、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、酸化物半導体層５２１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆うように形成されている。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と接している。

酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１８（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界に加え、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有することができる。

本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。

ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。

図１８に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。

チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

＜構成例２＞
図１９に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１９（Ａ）はＯＳトランジスタ５０２の上面図である。図１９（Ｂ）は、ｙ１−ｙ２線断面図であり、図１９（Ｃ）は、ｘ１−ｘ２線断面図であり、図１９（Ｄ）は、ｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１９（Ａ）では、一部の構成要素が省略されている。

図１９に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１および酸化物半導体層５２２の側面に接していない（図１９（Ｄ））。

次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製することができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。

＜構成例３、４＞
図２０に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図２１に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導体層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。

＜構成例５、６＞
図２２に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図２３に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２３と導電層５４１の間に層５５１を有し、酸化物半導体層５２３と導電層５４２の間に層５５２を有する。

層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの一または複数を含んでも構わない。

層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、層５５１、５５２は、酸化物半導体層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。

層５５１、５５２は、導電体５１６ａおよび導電体５１６ｂよりも高抵抗の層とすることが好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

以下、ＯＳトランジスタ５０１乃至５０６の構成要素について説明する。

＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸化物層に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ酸化物層、Ｚｎ−Ｍｇ酸化物層等で形成することができる。また、酸化物半導体層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５２１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。

酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ−Ｍ−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とする。

酸化物半導体層５２２の形成には、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ_１／ｙ_１を１以上６以下とすることで、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させることができる。

酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。ｚ_２／ｙ_２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。

Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

［エネルギーバンド］
次に、酸化物半導体層５２１乃至５２３の積層により構成される酸化物半導体層５２０の機能およびその効果について、図２４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２４（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図１９（Ｂ）の部分拡大図である。図２４（Ｂ）に、図２４（Ａ）で点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３乃至５０６でも同様である。

図２４（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２との界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い電界効果移動度を有することができる。

なお、図２４（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることができる。

ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１と接して形成されている（図１９（Ｃ）参照）。このように、酸化物半導体層５２２を酸化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物半導体層５２２のバンドギャップよりも広いほうが好ましい。

酸化物半導体層５２１および酸化物半導体層５２３には、例えば、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物半導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができる。

酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満たすＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。

酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。

また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸化物半導体層５２３を酸化ガリウム膜で形成することができる。

酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１および酸化物半導体層５２２より薄いことが好ましい。

なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

［オフ電流］
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

［酸化物半導体膜の結晶構造］
以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

〈ＣＡＡＣ−ＯＳ膜〉
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

〈微結晶酸化物半導体膜〉
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

〈非晶質酸化物半導体膜〉
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の膜密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。

＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。

また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

ここで、トランジスタ５０１乃至５０６のように、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。

信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。

固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。

また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。

信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。

信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。

また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。

＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコン等を用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用いることが好ましい。

＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。

＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを用いてタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｚｎ（ＣＨ_３）_２ガスを用いてもよい。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、図５（Ｂ）とは異なる半導体装置の構造例について説明する。具体的には、トランジスタ１０１とトランジスタ１０２が積層された構造の一例を、図２５に示す。

図２５は、実施の形態１における回路２１の構成例を示す断面図である。図２５においては、区間Ａ１−Ａ２にはトランジスタ１０１およびトランジスタ１０２のチャネル長方向の断面構造を示し、区間Ｂ１−Ｂ２には、トランジスタ１０１のチャネル幅方向の断面構造が示されている。

図２５において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。当該領域は、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体で形成することができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

＜トランジスタ１０１＞
図２５に示すトランジスタ１０１は、バックゲートが設けられたＯＳトランジスタである。

トランジスタ１０１は、絶縁層６０３上に形成されている。トランジスタ１０１は、チャネル形成領域を含む酸化物半導体層６３０、導電層６３５、導電層６３６、導電層６３７、導電層６３８、ゲート絶縁層６３９を有する。トランジスタ１０１は絶縁層６０４および絶縁層６０５に覆われている。トランジスタ１０１の酸化物半導体層６３０は、図１９に示すＯＳトランジスタ５０２と同様の３層構造であり、酸化物半導体層６３１乃至６３３を有する。導電層６３５は、トランジスタ１０１のバックゲート電極および配線ＥＬとして機能する領域を有する。導電層６３６は、トランジスタ１０１のゲート電極および配線ＷＷＬとして機能する領域を有する。導電層６３７および導電層６３８は、トランジスタ１０１のソース電極またはドレイン電極として機能する。

トランジスタ１０１の下地絶縁層となる絶縁層６０３は、下層から、酸化物半導体層６３０に水素の拡散を防止する効果を有するような絶縁体で形成することが好ましい。これは、Ｓｉトランジスタでは、水素によりＳｉ層中のシリコンのダングリングボンドを終端して、信頼性を向上させる効果がある。これに対して、上述したように、ＯＳトランジスタでは、水素は酸化物半導体層に対しては、信頼性を低下させる不純物となる。よって、絶縁層６０３により、下層に水素を閉じ込め、かつ下層から上層に水素が拡散することとで、トランジスタ１０１（ＯＳトランジスタ）およびトランジスタ１０２（Ｓｉトランジスタ）双方の信頼性を向上させることができる。絶縁層６０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く好ましい。

導電層６５０は、配線ＷＢＬ及び配線ＲＢＬとして機能する領域を有する。すなわち、配線ＷＢＬと配線ＲＢＬは図１６（Ａ）に示すように共有化されている。導電層６５０は、導電層６５１乃至６５３を介して、トランジスタ１０１の導電層６３７と電気的に接続される。また、導電層６５０は、導電層６５１乃至６５６を介して、トランジスタ１０１の不純物領域６１１と電気的に接続される。

＜トランジスタ１０２＞
ここでは、トランジスタ１０２は、プレーナ型の電界効果トランジスタとしている。トランジスタ１０２は、単結晶シリコン層を有するＳＯＩ型半導体基板から作製されている。以下、チャネル形成領域にシリコンを有するトランジスタを、Ｓｉトランジスタともいう。基板６００は、単結晶シリコン層を支持する基板（例えば、単結晶シリコン基板）である。絶縁層６０１は、単結晶シリコン層と基板６００を絶縁分離するための埋め込み酸化物層（ＢＯＸ層）である。もちろん、トランジスタ１０２等のＳｉトランジスタを、バルク型の単結晶シリコン基板から作製することも可能である。また、トランジスタ１０２の構造は図２５の例に限定されるものではない。例えば、半導体基板の凸部を利用して作成される３Ｄトランジスタ（フィン型、トライゲート型など）とすることが可能である。

トランジスタ１０２は、Ｓｉ層６１０、ゲート絶縁層６１６、導電層６２０を有する。Ｓｉ層６１０には、不純物領域６１１、不純物領域６１２、不純物領域６１３、不純物領域６１４およびチャネル形成領域６１５が形成されている。不純物領域６１１、６１２は、ソース領域またはドレイン領域として機能する。不純物領域６１３、６１４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する。ここでは不純物領域６１１乃至６１４の導電型は、ｐ型である。不純物領域６１２は、配線ＳＬとして機能する領域を有する。導電層６２０は、トランジスタ１０２のゲート電極として機能する領域を有する。導電層６２０の側面には、絶縁層６１８、６１９が形成されている。絶縁層６１８、６１９を形成することで、Ｓｉ層６１０に、不純物領域６１１乃至６１４を自己整合的に形成することができる。トランジスタ１０２は、絶縁層６０２に覆われている。

＜容量１０３＞
導電層６６１および導電層６６２が誘電体を介して重なっている領域が容量１０３として機能する。また、導電層６６１は、配線ＲＷＬとして機能する領域を有する。導電層６６２は、導電体６６３乃至６６６を介して、トランジスタ１０１のゲート電極（導電層６２０）と接続されている。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２６に示す。

図２６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図２６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図２６（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

１０ 半導体装置
２０ 回路
２１ 回路
３０ 回路
３１ 回路
４０ 回路
５１ 端子
５２ 端子
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量
１１０ 接続回路
１１１ トランジスタ
１１２ トランジスタ
１１３ 抵抗
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ 容量
１２０ トランジスタ
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ 容量
２００ 基板
２０１ 絶縁層
２１０ 半導体層
２１１ チャネル形成領域
２１２ａ 高濃度不純物領域
２１２ｂ 高濃度不純物領域
２１３ａ 低濃度不純物領域
２１３ｂ 低濃度不純物領域
２１４ 絶縁層
２１５ 導電層
２１６ａ 絶縁層
２１６ｂ 絶縁層
２２０ 絶縁層
２２１ 絶縁層
２３０ 導電層
２３１ 絶縁層
２４０ 酸化物半導体層
２４１ 導電層
２４２ 絶縁層
２４３ 導電層
２４４ 絶縁層
２４５ 絶縁層
２４６ 導電層
２４７ 導電層
２５０ 接続部
３０１ 配線
３０２ インバータ
３０３ インバータ
３０４ トランジスタ
３０５ 配線
４０１ 画素回路
４０２ 画素部
４０４ 駆動回路部
４０４ａ ゲートドライバ
４０４ｂ ソースドライバ
４０６ 保護回路
４０７ 端子部
４５０ トランジスタ
４５２ トランジスタ
４５４ トランジスタ
４６０ 容量
４６２ 容量
４７０ 液晶素子
４７２ 発光素子
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５１０ 基板
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５１６ａ 導電体
５１６ｂ 導電体
５２０ 酸化物半導体層
５２１ 酸化物半導体層
５２２ 酸化物半導体層
５２３ 酸化物半導体層
５３０ 導電層
５３１ 導電層
５４１ 導電層
５４２ 導電層
５５１ 層
５５２ 層
６００ 基板
６０１ 絶縁層
６０２ 絶縁層
６０３ 絶縁層
６０４ 絶縁層
６０５ 絶縁層
６１０ Ｓｉ層
６１１ 不純物領域
６１２ 不純物領域
６１３ 不純物領域
６１４ 不純物領域
６１５ チャネル形成領域
６１６ ゲート絶縁層
６１８ 絶縁層
６１９ 絶縁層
６２０ 導電層
６３０ 酸化物半導体層
６３１ 酸化物半導体層
６３３ 酸化物半導体層
６３５ 導電層
６３６ 導電層
６３７ 導電層
６３８ 導電層
６３９ ゲート絶縁層
６５０ 導電層
６５１ 導電層
６５３ 導電層
６５６ 導電層
６６１ 導電層
６６２ 導電層
６６３ 導電体
６６６ 導電体
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (7)

1. データを記憶する機能を有する複数の回路と、配線と、を有し、
   前記複数の回路はそれぞれ、第１のトランジスタと、第２のトランジスタと、容量と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート及び前記容量と電気的に接続され、
   前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記配線は、前記第１のトランジスタのバックゲートとしての機能を有し、
   前記配線に、前記第１のトランジスタを導通状態とするための電位を供給し、前記複数の回路に記憶されたデータの消去を行う機能を有する半導体装置。
2. 請求項１において
   前記データの消去は、前記第１のトランジスタのソース又はドレインの他方がハイレベル又はローレベルである期間に、前記配線に前記電位を供給することにより行う半導体装置。
3. 請求項１又は２において、
   インバータと、抵抗素子と、を有し、
   前記配線は、前記インバータ及び前記抵抗素子と電気的に接続されている半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記配線は、前記第１のトランジスタのゲートとしての機能を有する配線と重なる領域を有する半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記複数の回路は、補助記憶装置のメモリセルである半導体装置。
6. 請求項１乃至４のいずれか一項において、
   前記複数の回路は、表示装置の画素回路である半導体装置。
7. 請求項１乃至６に記載の半導体装置と、
   表示部、マイクロホン、スピーカー、又は操作キーと、を有する電子機器。

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