JP2016127117A - 記憶装置及びその駆動方法 - Google Patents

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Abstract

【課題】多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供する。
【解決手段】第1乃至第4のトランジスタと、第1及び第2の容量素子と、第1及び第2の保持ノードと、ビット線と、第1及び第2の電源線を有する記憶装置である。第1の保持ノードは、第2のトランジスタを介して、Mビットのデータが与えられ(Mは1以上の自然数)、第2の保持ノードは、第4のトランジスタを介して、Nビットのデータが与えられる(Nは1以上の自然数)。第1のトランジスタのゲートは、第1の保持ノードに接続され、第1のトランジスタは、ビット線と第1の電源線の導通状態を制御する機能を有する。第3のトランジスタのゲートは、第2の保持ノードに接続され、第3のトランジスタは、ビット線と第2の電源線の導通を制御する機能を有する。第2乃至第4のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。
【選択図】図1

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物(コンポジション・オブ・マター)に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
シリコン(Si)を半導体層に用いたトランジスタと、酸化物半導体(Oxide Semiconductor:OS)を半導体層に用いたトランジスタ(以下、OSトランジスタ)と、を組み合わせてデータの保持を可能にした記憶装置が注目されている(特許文献1、特許文献2参照)。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する記憶装置が求められている。そうした中で、前述した特許文献1及び特許文献2に記載の記憶装置では、多値のデータを記憶し、該データを読み出す構成について開示している。
特開2012−256400号公報 特開2014−199707号公報
例えば、特許文献1及び特許文献2に記載の記憶装置では、1つの保持ノードに、多値データの書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤った値を読み出す可能性がある。
本発明の一態様は、多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる記憶装置の駆動方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第1乃至第4のトランジスタと、第1及び第2の容量素子と、第1及び第2の保持ノードと、ビット線と、第1の電源線と、第2の電源線と、第1及び第2のワード線と、を有する記憶装置である。前記第1の保持ノードは、前記第2のトランジスタを介して、Mビットのデータが与えられる(Mは1以上の自然数)。前記第2の保持ノードは、前記第4のトランジスタを介して、Nビットのデータが与えられる(Nは1以上の自然数)。前記第1のトランジスタのゲートは、前記第1の保持ノードに電気的に接続される。前記第1のトランジスタは、前記ビット線と前記第1の電源線の導通状態を制御する機能を有する。前記第1の容量素子の第1の端子は、前記第1の保持ノードに電気的に接続される。前記第1の容量素子の第2の端子は、前記第1のワード線に電気的に接続される。前記第3のトランジスタのゲートは、前記第2の保持ノードに電気的に接続される。前記第3のトランジスタは、前記ビット線と前記第2の電源線の導通を制御する機能を有する。前記第2の容量素子の第1の端子は、前記第2の保持ノードに電気的に接続される。前記第2の容量素子の第2の端子は、前記第2のワード線に電気的に接続される。前記第2乃至前記第4のトランジスタは、チャネル形成領域に酸化物半導体を有する。
上記態様において、前記第2のトランジスタは、前記第1のトランジスタの上層に設けられる。前記第3及び前記第4のトランジスタは、前記第2のトランジスタの上層に設けられる。前記第3及び前記第4のトランジスタは、同じ階層に設けられる。
上記態様において、前記第2乃至前記第4のトランジスタは、前記第1のトランジスタの上層に設けられ、前記第2乃至前記第4のトランジスタは、同じ階層に設けられる。
上記態様において、前記第2のトランジスタは、前記第1のトランジスタの上層に設けられる。前記第3のトランジスタは、前記第2のトランジスタの上層に設けられる。前記第4のトランジスタは、前記第3のトランジスタの上層に設けられる。
本発明の一態様は、上記態様に記載の記憶装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも1つと、を有する電子機器である。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トランジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子など)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタのソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧差(Vgs)がしきい値電圧(Vth)よりも低い状態、pチャネル型トランジスタでは、VgsがVthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VgsがVthよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ電流が10−21A以下である、とは、トランジスタのオフ電流が10−21A以下となるVgsの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電圧(Vds)に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsの絶対値が0.1V、0.8V、1V、1.2V、1.8V,2.5V,3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性において用いられるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMSを用いた表示素子、DMD、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェアレンス・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク、電子粉流体(登録商標)、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体層などを設けて、LEDを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体層との間に、AlN層を設けてもよい。なお、LEDが有するGaN半導体層は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体層は、スパッタ法で成膜することも可能である。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、1つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
本発明の一態様により、多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる記憶装置の駆動方法を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリセルの動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 記憶装置の構成例を示す回路ブロック図。 行選択ドライバの構成例を示す回路ブロック図。 列選択ドライバの構成例を示す回路ブロック図。 A/Dコンバータの構成例を示す回路ブロック図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 トランジスタの作製方法を示す断面図。 トランジスタの作製方法を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 トランジスタの構成例を示す断面図。 CPUの構成例を示すブロック図。 電子器機器の一例を示す斜視図。 RFタグの使用例を示す斜視図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書中において、高電源電位をHレベル(又は電位VDD)、低電源電位をLレベル(又は電位GND)と呼ぶ場合がある。
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図1乃至図7及び図29を参照して説明する。
〈〈メモリセルの構成例〉〉
図1は、本発明の一態様であるメモリセル10の回路図である。
図1に示すメモリセル10は、トランジスタM1と、トランジスタOS1と、トランジスタOS2と、トランジスタOS3と、容量素子C1と、容量素子C2と、ノードFN1と、ノードFN2と、を有している。また、メモリセル10は、ワード線WLC1と、ワード線WLC2と、ワード線WLOS1と、ワード線WLOS2と、ビット線BLと、電源線SL1と、電源線SL2と、に電気的に接続されている。
トランジスタM1のゲートは、ノードFN1に電気的に接続されている。トランジスタM1は、ノードFN1の電位に従って、ビット線BLと電源線SL1との導通状態を制御する機能を有する。
トランジスタOS1は、ビット線BLとノードFN1との導通状態を制御する機能を有する。
容量素子C1の第1の端子は、ノードFN1に電気的に接続されている。容量素子C1の第2の端子は、ワード線WLC1に電気的に接続されている。
トランジスタOS2のゲートは、ノードFN2に電気的に接続されている。トランジスタOS2は、ノードFN2の電位に従って、ビット線BLと電源線SL2との導通状態を制御する機能を有する。
トランジスタOS3は、ビット線BLとノードFN2との導通状態を制御する機能を有する。
容量素子C2の第1の端子は、ノードFN2に電気的に接続されている。容量素子C2の第2の端子は、ワード線WLC2に電気的に接続されている。
ノードFN1は、2値又は多値のデータを保持する機能を有する。すなわち、ノードFN1は、Mビット(2値、Mは1以上の自然数)を保持する機能を有する。
また、Mビットのデータは、ビット線BLから、トランジスタOS1を介して、ノードFN1に与えられる。例えば、4ビットのデータが与えられた場合、ノードFN1は16値(=2値)のデータを保持する機能を有する。
同様に、ノードFN2は、2値又は多値のデータを保持する機能を有する。すなわち、ノードFN2は、Nビット(2値、Nは1以上の自然数)を保持する機能を有する。
また、Nビットのデータは、ビット線BLから、トランジスタOS3を介して、ノードFN2に与えられる。例えば、4ビットのデータが与えられた場合、ノードFN2は16値(=2値)のデータを保持する機能を有する。
電源線SL1、SL2は、Hレベルまたは、Lレベルの電位が与えられる。
なお、本明細書において、ノードFN1またはノードFN2の電位が、ビット線BLの電位に応じた電位となることを、メモリセルにデータを書き込む、という。また、ビット線BLの電位が、ノードFN1またはノードFN2の電位に応じた電位となることを、メモリセルからのデータを読み出す、という。
ワード線WLOS1、WLOS2には、書き込み信号が与えられる。
書き込み信号とはビット線BLの電位をノードFN1またはFN2に与えるために、トランジスタOS2またはトランジスタOS3を導通状態とする信号である。
ワード線WLC1、WLC2には、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子C1の第2の端子または容量素子C2の第2の端子に与えられる信号である。
以下、特に断りがない限り、トランジスタM1はpチャネル型のトランジスタとして説明を行うものとする。また、トランジスタOS1乃至OS3は、nチャネル型のトランジスタとして、説明を行うものとする。
トランジスタOS1、OS3は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。
なお、トランジスタOS1、OS3は、非導通状態においてソースとドレインとの間を流れる電流(オフ電流)が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を3Vとし、チャネル幅1μmあたりの規格化されたオフ電流が10×10−21A以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
〈〈タイミングチャート〉〉
次いで、メモリセル10の動作の一例を図2及び図3のタイミングチャートを用いて説明する。
図2及び図3に示すタイミングチャートは、メモリセル10のワード線WLOS1、ワード線WLOS2、電源線SL1、電源線SL2、ビット線BL、ノードFN1、ノードFN2、ワード線WLC1、及び、ワード線WLC2の電位変化を示している。図2はメモリセル10にデータを書き込む際のタイミングチャートを表し、図3は図2でメモリセル10に書き込まれたデータを読み出す際のタイミングチャートを表している。
〈書き込み動作〉
図2のタイミングチャートに沿って、メモリセル10の書き込み動作について説明を行う。図2は期間p0乃至p3の4つの期間で構成され、期間p0は初期期間、期間p1はノードFN1にデータを書き込む期間、期間p2はノードFN2にデータを書き込む期間、期間p3は書き込まれたデータを保持する期間をそれぞれ表している。
まず、期間p0において、全ての配線にはLレベルの電位(電位V)が与えられ、初期化されている。
次に、期間p1において、ワード線WLOS1にHレベルの電位(電位V)が与えられ、ビット線BL及び電源線SL2に電位VD1が与えられる。電位VD1は、ノードFN1に書き込まれる多値データを表す。なお、図2及び図3のタイミングチャートでハッチングパターンが施された部分は、ハッチングパターンが与えられた範囲の電位が与えられること、すなわち、多値のデータが与えられることを示している。例えば、ノードFN1に4ビットのデータを書き込む場合は、電位VD1は2=16値の電位をとり得ることができる。
ワード線WLOS1に与えられる電位Vによって、トランジスタOS1はオン状態になり、ノードFN1に、電位VD1が書き込まれる。なお、電位Vは、電位VD1にトランジスタOS1の閾値電圧を加えた電位よりも高い電位であることが好ましい。例えば、電位VD1が3Vをとる場合、トランジスタOS1の閾値電圧を1Vとすると、電位Vは4V(3V+1V)以上であることが好ましい。なぜなら、ビット線BLからノードFN1に3Vの電位を書き込む際に、ワード線WLOS1の電位が4V未満であると、ノードFN1の電位が3Vに到達する前に、トランジスタOS1のゲートとソース間の電位差(VGS)が閾値電圧以下になり、トランジスタOS1がオフ状態になり、ノードFN1に3Vの電位を書き込むことができないためである。
期間p1において、ビット線BLと電源線SL2の間に電流が流れることを防ぐために、電源線SL2に電位VD1を与えることが好ましい。
次に期間p2において、ワード線WLOS1に電位Vを与え、ワード線WLOS2、WLC1に電位Vを与え、ビット線BL2及び電源線SL2に電位VD2を与える。電位VD2はノードFN2に書き込まれる多値データを表す。
期間p2において、トランジスタOS1はオフ状態になり、ノードFN1に書き込まれた電荷は保持される。また、トランジスタOS3はオン状態になり、ノードFN2に、電位VD2が書き込まれる。なお、電位Vは、電位VD2にトランジスタOS2の閾値電圧を加えた電位よりも高い電位であることが好ましい。
期間p2において、ビット線BLと電源線SL2の間に電流が流れることを防ぐために、電源線SL2に電位VD2を与えることが好ましい。また、ビット線BLと電源線SL1の間に電流が流れることを防ぐために、ワード線WLC1に電位Vを与えることが好ましい。ワード線WLC1に電位Vを与えることで、容量結合により、ノードFN1の電位は電位VD1´に増加する。電位VD1´が、電位VD2以上の電位をとれば、トランジスタM1はオフ状態を維持し、ビット線BLと電源線SL1の間に電流が流れることを防ぐことが可能になる。
次に期間p3において、ワード線WLOS2、電源線SL2及びビット線BLに、電位Vを与える。その結果、トランジスタOS3はオフ状態になり、ノードFN2に書き込まれた電荷は保持される。なお、電源線SL2及びビット線BLは、ワード線WLOS2に電位Vを与えた後に、電位Vを与えることが好ましい。こうすることで、ノードFN2の意図しない電荷の流出入を防ぐことが可能になる。
以上の動作により、メモリセル10は、ノードFN1、FN2に多値のデータを書き込むことが可能になる。
〈読み出し動作〉
次に、図3のタイミングチャートに沿って、メモリセル10に書き込まれたデータの読み出し動作について説明を行う。
図3は期間p3乃至p7の4つの期間で構成され、期間p3は、図2の期間p3からのデータを引き続き保持する期間、期間p4はノードFN1のデータを読み出す期間、期間p5はノードFN2のデータを読み出す準備期間、期間p6はノードFN2のデータを読み出す期間、期間p7はデータを保持する期間をそれぞれ表している。
まず、期間p3から期間p4へ移行する直前に、ビット線BL及び電源線SL2に電位VPREを与えてプリチャージを行う。その後、ビット線BL及び電源線SL2を電気的に浮遊状態にする。すなわち、ビット線BL及び電源線SL2は、電荷の充電又は放電により、電位が変動する状態となる。この状態はビット線BLに電位を与えるスイッチ及び電源線SL2に電位を与えるスイッチをオフ状態にすることで実現する。
次に、期間p3において、ワード線WLC1に電位Vを与える。その結果、ノードFN1の電位は、容量結合により、電位VD1に低下し、トランジスタM1はオン状態になる。
トランジスタM1がオン状態になれば、ビット線BLと電源線SL1の間は導通状態になり、電流が流れ、ビット線BLは電荷を放電し、ビット線BLの電位は低下する。放電によりビット線BLの電位が低下すると、トランジスタM1のVGSの絶対値は低下する。トランジスタM1のVGSが、閾値電圧と等しくなった時点で、放電が完了し、ビット線BLの電位は一定の電位VR1に収束する。この電位VR1は、概ね電位VD1から、トランジスタM1の閾値電圧をひいた値として得られる。つまり電位VR1は、ノードFN1の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードFN1に書き込まれた多値のデータを読み出すことが可能になる。
なお、図3では、期間p4において、ノードFN2に書き込まれた電位VD2により、トランジスタOS2がオン状態になり、電源線SL2がビット線BLと同電位になる例が示されている。
次に、期間p5において、ワード線WLC1に電位Vを与え、ノードFN1の電位を電位VD1´に増加させる。これにより、ビット線BLと電源線SL1との間に電位差が生じても、トランジスタM1がオフ状態を維持するため、ビット線BLと電源線SL1との間に電流は流れない。
また、期間p5において、ビット線BL及び電源線SL2に電位Vを与え、ビット線BLを電気的に浮遊状態にする。
次に、期間p6において、ワード線WLC2に電位Vを与え、ノードFN2の電位を電位VD2´に増加させる。また、電源線SL2に電位VPREを与える。その結果、トランジスタOS2はオン状態になり、電源線SL2とビット線BLとの間に電流が流れ、ビット線BLは電荷を充電し、ビット線BLの電位は増加する。充電によりビット線BLの電位が増加すると、トランジスタOS2のVGSは低下する。トランジスタOS2のVGSが、閾値電圧と等しくなった時点で、充電が完了し、ビット線BLの電位は一定の電位VR2に収束する。この電位VR2は、概ね電位VD2´から、トランジスタOS2の閾値電圧をひいた値として得られる。つまり電位VR2は、ノードFN2の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードFN2に書き込まれた多値のデータを読み出すことが可能になる。
期間p7において、ワード線WLC2に電位Vを与え、ノードFN2の電位を電位VD2に下げる。その後、ビット線BL及び電源線SL2に電位Vを与え、メモリセル10の状態を、期間p3の初期状態に戻す。
以上の動作により、メモリセル10は、ノードFN1、FN2に書き込まれた多値のデータを読み出すことが可能になる。
なお、図3では、電気的に浮遊状態にしたビット線を充放電させ、トランジスタM1またはトランジスタOS2のVGSを閾値電圧に等しくさせることで、データの読み出しを行ったが、本実施の形態はこれに限定されない。例えば、ワード線WLC1又はワード線WLC2に段階的に電位を与え、トランジスタM1又はトランジスタOS2に流れる電流値を検出することで、データの読み出しを行っても良い。
また、ノードFN1へのデータの書き込みは、電源線SL1から、トランジスタM1、ビット線BL(電気的に浮遊状態)及びトランジスタOS1を経由して、ノードFN1に電荷を与え、トランジスタOS1をオフ状態にすることで行っても良い。また、データの読み出しは、ビット線BLにLレベルの電位を与え、電源線SL1にHレベルの電位を与えた後、電源線SL1を電気的に浮遊状態にし、トランジスタM1がオフ状態になるときの、電源線SL1の電位を読み出すことで行っても良い。上記の方法で読み出されたデータは、トランジスタM1の閾値電圧に影響されない。すなわち、トランジスタM1の閾値電圧のばらつきの影響を受けずに、データの書き込みと読み出しを行うことが可能になる。
また、ビット線BLで読み出されたデータは、外部に設けた補正回路でデータを補正し、ビット線BLを介して、補正したデータをノードFN1FN2に書き込んでも良い。
メモリセル10は、2つの保持ノードを有するため、1つの保持ノードを有するメモリセルと比較して、よりビット数の大きなデータを記憶することが可能になる。例えば、ノードFN1に4ビットのデータが書き込まれ、ノードFN2に4ビットのデータが書き込まれた場合は、メモリセル10は、合計で8ビット(2=256値)のデータを保持することが可能になる。すなわち、ノードFN1にMビットのデータが書き込まれ、ノードFN2にNビットのデータが書き込まれた場合は、メモリセル10は合計で、M+Nビット(2M+N値)のデータを保持することが可能になる。
また、1つの保持ノードに多値データを書き込んだ場合、それぞれのデータに対応する電位と電位の差が小さくなり、誤ったデータを読み出す可能性があるが、メモリセル10は、2つの保持ノードを有するため、それぞれのデータの電位差を大きくとることが可能になり、データの信頼性を高めることが可能になる。
〈〈メモリセルのその他の構成例〉〉
図1のメモリセル10は、ビット線BLをデータ書き込み用とデータ読み出し用に分割しても良い。その場合の回路図を図4(A)、(B)に示す。
図4(A)に示すメモリセル10aは、ビット線BL0及びビット線BL1を有している。ビット線BL0は、トランジスタM1を介して、電源線SL1に電気的に接続されている。また、ビット線BL1は、トランジスタOS1を介して、ノードFN1に電気的に接続されている。また、ビット線BL1は、トランジスタOS3を介して、ノードFN2に電気的に接続されている。
図4(A)に示すメモリセル10aは、ビット線BL0、ビット線BL1及びビット線BL2を有している。ビット線BL0は、トランジスタM1を介して、電源線SL1に電気的に接続されている。また、ビット線BL1は、トランジスタOS1を介して、ノードFN1に電気的に接続されている。また、ビット線BL2は、トランジスタOS3を介して、ノードFN2に電気的に接続されている。
図1のメモリセル10は、さらに多くの保持ノードを設けても良い。その場合の回路図を図5に示す。図5に示すメモリセル10cは、ノードFN1乃至FN(n)で表されるn個の保持ノードを有する(nは3以上の自然数)。また、それに合わせて、メモリセル10cは、電源線SL1乃至SL(n)、ワード線WLC1乃至WLC(n)、及び、ワード線WLOS1乃至WLOS(n)を有する。
図1のメモリセル10は、トランジスタM1をnチャネル型トランジスタとしても良い。その場合の回路図を図6に示す。図6に示すメモリセル10dは、トランジスタM1をnチャネル型トランジスタとした場合の回路図を示している。
図1のメモリセル10は、トランジスタOS1乃至OS3に第2のゲートを設けても良い。その場合の回路図を図7(A)、(B)に示す。
図7(A)に示すメモリセル10eは、トランジスタOS1乃至OS3に第2のゲートを設けて、共通の電位VBGを与えた場合の回路図を示している。トランジスタOS1乃至OS3は第2のゲートを設けることで、トランジスタの閾値を制御することが可能になる。
また、メモリセル10eは、図7(B)に示すメモリセル10fのように、トランジスタOS1、OS3の第2のゲートに電位VBG1を与え、トランジスタOS2の第2のゲートに電位VBG2を与えても良い。
図29に示すメモリセル10gは、トランジスタOS1乃至OS3の第1のゲートと第2のゲートを電気的に接続した場合の回路図である。このようにすることで、トランジスタOS1乃至OS3のオン電流を増大させることが可能になる。
なお、トランジスタOS1乃至OS3が有する第2のゲートは、第1のゲートと、半導体膜を間に介して、重なるように設けることが好ましい。
図1のメモリセル10は、トランジスタM1とビット線BLの間に、トランジスタM2を設けてもよい。また、トランジスタOS2とビット線BLの間にトランジスタOS4を設けても良い。その場合の回路図を図30(A)に示す。
図30(A)に示すメモリセル10hにおいて、トランジスタM2のゲートはワード線WLC1に電気的に接続される。また、トランジスタOS4のゲートはワード線WLC2に電気的に接続される。また、トランジスタM2は、トランジスタM1と同じ導電型のトランジスタであることが好ましい(図30(A)はpチャネル型トランジスタとして例示している)。また、トランジスタOS4はnチャネル型トランジスタが好ましい。また、トランジスタOS4は、半導体層に酸化物半導体を有するトランジスタが好ましい。
メモリセル10hは、さらにワード線を追加して、トランジスタM2、OS4のゲートに接続しても良い。その場合の回路図を図30(B)に示す。図30(B)に示すメモリセル10iにおいて、トランジスタM2のゲートはワード線WL1に電気的に接続される。また、トランジスタOS4のゲートはワード線WL2に電気的に接続される。
(実施の形態2)
本実施の形態では、実施の形態1で示したメモリセルを有する記憶装置の一例について図8乃至図11を用いて説明する。
〈記憶装置の構成例〉
図8は、実施の形態1で説明したメモリセル10を有する、記憶装置の構成例を示すブロック図である。
図8に示す記憶装置500は、図1で説明したメモリセル10が複数設けられたメモリセルアレイ501、行選択ドライバ502、列選択ドライバ503、およびA/Dコンバータ504を有する。なお記憶装置500は、m行(mは2以上の自然数)n列(nは2以上の自然数)のマトリクス状に設けられたメモリセル10を有する。また、図8では、(m−1)行目のメモリセル10に接続されたワード線として、ワード線WLOS1[m−1]、ワード線WLC1[m−1]、ワード線WLOS2[m−1]、ワード線WLC2[m−1]を示し、m行目のメモリセル10に接続されたワード線として、ワード線WLOS1[m]、ワード線WLC1[m]、ワード線WLOS2[m]、ワード線WLC2[m]を示し、(n−1)列目のメモリセル10に接続されたビット線BL[n−1]、n列目のメモリセル10に接続されたビット線BL[n]を示し、(n−1)列目のメモリセル10に接続された電源線SL2[n−1]、n列目のメモリセル10に接続された電源線SL2[n]を示し、(n−1)列目のメモリセル10およびn列目のメモリセル10に接続された電源線SL1を示している。
図8に示すメモリセルアレイ501は、図1で説明したメモリセル10が、マトリクス状に設けられている。なおメモリセル10が有する各構成の説明は、図1と同様であり、図1での説明を援用するものとして説明を省略する。
なお図8に示すメモリセルアレイ501では、隣り合うメモリセルで、電源線SL1を共有化した構成としている。この構成を採用することにより、電源線SL1が占めていた分の面積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ502は、メモリセル10の各行におけるトランジスタOS1、OS3を選択的に導通状態とする機能、およびメモリセル10の各行におけるノードFN1、FN2の電位を選択的に変化させる機能、を備えた回路である。行選択ドライバ502を備えることで、記憶装置500は、メモリセル10へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ503は、メモリセル10の各列におけるノードFN1、FN2に選択的にデータを書き込む機能、ビット線BL及び電源線SL2の電位を初期化する機能、ビット線BL及び電源線SL2を電気的に浮遊状態とする機能、を備えた回路である。具体的には、ビット線BL及び電源線SL2に、多値のデータに対応する電位及び電位Vを、スイッチを介して与える回路である。列選択ドライバ503を備えることで、記憶装置500は、メモリセル10へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
A/Dコンバータ504は、アナログ値であるビット線BLの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のA/Dコンバータを有する回路である。A/Dコンバータ504を備えることで、記憶装置500は、メモリセル10より読み出されたデータに対応するビット線BLの電位を外部に出力することができる。
なおA/Dコンバータ504は、フラッシュ型のA/Dコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のA/Dコンバータを用いてもよい。
〈行選択ドライバの構成例〉
図9は、図8で説明した行選択ドライバ502の構成例を示すブロック図である。
図9に示す行選択ドライバ502は、デコーダ517、および読み出し書き込み制御回路518を有する。読み出し書き込み制御回路518はワード線WLOS1、WLC1、WLOS2、WLC2に接続され、各行毎に設けられる。
デコーダ517は、ワード線が設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Addressが入力され、該アドレス信号Addressに従っていずれかの行の読み出し書き込み制御回路518を選択する回路である。デコーダ517を備えることで、行選択ドライバ502は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
読み出し書き込み制御回路518は、デコーダ517で選択されたワード線を有する行の、書き込みワード信号を出力する機能および読み出しワード信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路518は、書き込み制御信号Write_CONTおよび読み出し制御信号Read_CONTが入力され、該信号に従って書き込み信号又は読み出し信号を選択的に出力する回路である。読み出し書き込み制御回路518を備えることで、行選択ドライバ502は、デコーダ517で選択された行での、書き込み信号又は読み出し信号を選択して出力することができる。
〈列選択ドライバの構成例〉
図10は、図8で説明した列選択ドライバ503の構成例を示すブロック図である。
図10に示す列選択ドライバ503は、デコーダ521と、ラッチ回路522aと、ラッチ回路522bと、D/Aコンバータ523aと、D/Aコンバータ523bと、スイッチ回路524aと、スイッチ回路524bと、トランジスタ526aと、トランジスタ526bと、を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のスイッチ回路524aおよびトランジスタ526aは、ビット線BLに接続される。また各列のスイッチ回路524bおよびトランジスタ526bは、電源線SL2に接続される。
デコーダ521は、列を選択し、入力されるデータを振り分けて出力する機能を有する。具体的には、アドレス信号AddressおよびデータDataがデコーダ521に入力され、該アドレス信号Addressに従っていずれかの列のラッチ回路522a、522bにデータDataを出力する回路である。デコーダ521を備えることで、列選択ドライバ503は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ521に入力されるデータDataは、kビットのデジタルデータである。kビットのデジタルデータは、ビット毎に’1’又は’0’の2値のデータで表される信号である。具体的には、2ビットのデジタルデータであれば、’00’、’01’、’10’、’11’で表されるデータである。
ラッチ回路522a、522bは、入力されるデータDataを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号W_LATが入力され、該ラッチ信号W_LATに従って記憶したデータDataをD/Aコンバータ523a、523bに出力するフリップフロップ回路である。ラッチ回路522a、522bを備えることで、列選択ドライバ503は、任意のタイミングでデータの書き込みを行うことができる。
D/Aコンバータ523a、523bは、入力されるデジタル値のデータDataを、アナログ値のデータVdataに変換する機能を備えた回路である。具体的にD/Aコンバータ523a、523bは、データDataのビット数が4ビットであれば、複数の電位V0乃至V15の16段階の電位のいずれかに変換してスイッチ回路524a、524bに出力する回路である。D/Aコンバータ523a、523bを備えることで、列選択ドライバ503は、メモリセル10に書き込むデータを、多値のデータに対応する電位とすることができる。
なおD/Aコンバータ523a、523bから出力されるVdataは、異なる電圧値で表されるデータである。2ビットのデータでいえば、0.5V、1.0V、1.5V、2.0Vの4値のデータとなり、いずれかの電圧値で表されるデータということができる。
スイッチ回路524aは、入力されるデータVdataをビット線BLに与える機能、およびビット線BLを電気的に浮遊状態とする機能を備えた回路である。スイッチ回路524aは、具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Write_SWによる制御により、データVdataをビット線BLに与え、その後アナログスイッチをオフ状態にすることで電気的に浮遊状態とする回路である。同様に、スイッチ回路524bは、入力されるデータVdataを電源線SL2に与える機能、および電源線SL2を電気的に浮遊状態とする機能を備えた回路である。スイッチ回路524a、524bを備えることで、列選択ドライバ503は、データVdataをビット線BL及び電源線SL2に与えた後、ビット線BL及び電源線SL2を電気的に浮遊状態に保持することができる。
トランジスタ526aは、初期化するための電位Vをビット線BLに与える機能、およびビット線BLを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Init_ENによる制御で電位Vをビット線BLに与え、その後、ビット線BLを電気的に浮遊状態とするスイッチである。同様に、トランジスタ526bは、初期化するための電位Vをビット線BLに与える機能、およびビット線BLを電気的に浮遊状態とする機能を備えた回路である。トランジスタ526a、526bを備えることで、列選択ドライバ503は、電位Vをビット線BL及び電源線SL2に与えた後、ビット線BL及び電源線SL2を電気的に浮遊状態に保持することができる。
〈A/Dコンバータの構成例〉
図11は、図8で説明したA/Dコンバータ504の構成例を示すブロック図である。
図11に示すA/Dコンバータ504は、コンパレータ531、エンコーダ532、ラッチ回路533、およびバッファ534を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のバッファ534は、データDoutを出力する。
コンパレータ531は、ビット線BLの電位と、参照電圧Vref0乃至Vref6との電位の高低を比較し、ビット線BLの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ531を備え、それぞれのコンパレータ531にビット線BLの電位と、異なる参照電圧Vref0乃至Vref6とが与えられ、ビット線BLの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ531を備えることで、A/Dコンバータ504は、ビット線BLの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
なお、一例として図11で示す参照電圧Vref0乃至Vref6は、多値のデータが3ビット、すなわち8値のデータである場合に与えられる電位である。コンパレータ531及び参照電圧の数は、多値データのビット数に応じて増減させてもよい。
エンコーダ532は、コンパレータ531から出力されるビット線BLの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ531より出力されるHレベル又はLレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ532を備えることで、A/Dコンバータ504は、メモリセル110から読み出されたデータをデジタル値のデータとすることができる。
ラッチ回路533は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号LATが入力され、該ラッチ信号LATに従って記憶したデータをバッファ534に出力するフリップフロップ回路である。ラッチ回路533を備えることで、A/Dコンバータ504は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路533は、省略することができる。
バッファ534は、ラッチ回路533より出力されたデータを増幅して出力信号Doutとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ534を備えることで、A/Dコンバータ504は、デジタル信号に対するノイズを低減することができる。なおバッファ534は、省略することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、実施の形態1で示したトランジスタOS1乃至OS3に適用可能な、OSトランジスタの構成例について説明を行う。
〈トランジスタの構成例1〉
図12(A)乃至図12(D)は、トランジスタ600の上面図および断面図である。図12(A)は上面図であり、図12(A)に示す一点鎖線Y1−Y2方向の断面が図12(B)に相当し、図12(A)に示す一点鎖線X1−X2方向の断面が図12(C)に相当し、図12(A)に示す一点鎖線X3−X4方向の断面が図12(D)に相当する。なお、図12(A)乃至図12(D)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Y1−Y2方向をチャネル長方向、一点鎖線X1−X2方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ600は、基板640と、基板640上の絶縁膜651と、絶縁膜651上に形成された導電膜674と、絶縁膜651及び導電膜674上に形成された絶縁膜656と、絶縁膜656上に形成された絶縁膜652と、絶縁膜652上に、第1の半導体661、第2の半導体662の順で形成された積層と、半導体662の上面と接する導電膜671および導電膜672と、半導体663、半導体662、導電膜671および導電膜672と接する第3の半導体663と、半導体663上の絶縁膜653および導電膜673と、導電膜673および絶縁膜653上の絶縁膜654と、絶縁膜654上の絶縁膜655を有する。なお、第1の半導体661、第2の半導体662および第3の半導体663をまとめて、半導体660と呼称する。
導電膜671は、トランジスタ600のソース電極としての機能を有する。導電膜672は、トランジスタ600のドレイン電極としての機能を有する。
導電膜673は、トランジスタ600の第1のゲート電極としての機能を有する。
絶縁膜653は、トランジスタ600の第1のゲート絶縁膜としての機能を有する。
導電膜674は、トランジスタ600の第2のゲート電極としての機能を有する。
絶縁膜656及び絶縁膜652は、トランジスタ600の第2のゲート絶縁膜としての機能を有する。
導電膜673と導電膜674は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜674は、場合によっては省略することもできる。
図12(C)に示すように、半導体662の側面は、導電膜673に囲まれている。上記構成をとることで、導電膜673の電界によって、半導体662を電気的に取り囲むことができる(導電膜(ゲート電極)の電界によって、半導体を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。)。そのため、半導体662の全体(バルク)にチャネルが形成される場合がある。s−channel構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を高くすることができる。また、s−channel構造は、高周波でも動作可能なトランジスタを提供することができる。
s−channel構造は、高いオン電流が得られるため、LSI(Large Scale Integration)など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。
s−channel構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
絶縁膜651は、基板640と導電膜674を電気的に分離させる機能を有する。
絶縁膜652は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜652から脱離した酸素は酸化物半導体である半導体660に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、TDS(Thermal Desorption Spectroscopy)分析にて、膜の表面温度が100℃以上700℃以下、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
絶縁膜656は、絶縁膜652に含まれる酸素が、導電膜674に含まれる金属と結びつき、絶縁膜652に含まれる酸素が減少することを防ぐ機能を有する。
絶縁膜654は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜654を設けることで、半導体660からの酸素の外部への拡散と、外部から半導体660への水素、水等の入り込みを防ぐことができる。
次に、半導体661、半導体662、半導体663などに適用可能な半導体について説明する。
トランジスタ600は、非導通状態においてソースとドレインとの間を流れる電流(オフ電流)が低いことが好適である。オフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
半導体662は、例えば、インジウム(In)を含む酸化物半導体である。半導体662は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体662は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体662は、亜鉛(Zn)を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体662は、インジウムを含む酸化物半導体に限定されない。半導体662は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体662は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体662のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。
半導体662は、後述するCAAC−OS膜であることが好ましい。
例えば、半導体661および半導体663は、半導体662を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体662を構成する酸素以外の元素一種以上、または二種以上から半導体661および半導体663が構成されるため、半導体661と半導体662との界面、および半導体662と半導体663との界面において、界面準位が形成されにくい。
なお、半導体661がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。半導体661をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2が好ましい。
また、半導体662がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より高く、Mが66atomic%未満とする。半導体662をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1が好ましい。特に、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=4:2:4.1を用いる場合、成膜される半導体662の原子数比は、In:Ga:Zn=4:2:3近傍となる場合がある。
また、半導体663がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高くする。なお、半導体663は、半導体661と同種の酸化物を用いても構わない。ただし、半導体661または/および半導体663がインジウムを含まなくても構わない場合がある。例えば、半導体661または/および半導体663が酸化ガリウムであっても構わない。
次に、半導体661、半導体662、および半導体663の積層により構成される半導体660の機能およびその効果について、図13(B)に示すエネルギーバンド構造図を用いて説明する。図13(A)は、図12(B)に示すトランジスタ600のチャネル部分を拡大した図で、図13(B)は、図13(A)にA1−A2の鎖線で示した部位のエネルギーバンド構造を示している。また、図13(B)は、トランジスタ600のチャネル形成領域のエネルギーバンド構造を示している。
図13(B)中、EcI1、EcS1、EcS2、EcS3、EcI2は、それぞれ、絶縁膜652、半導体661、半導体662、半導体663、絶縁膜653の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定できる。
絶縁膜652と絶縁膜653は絶縁体であるため、EcI2とEcI1は、EcS1、EcS2、およびEcS3よりも真空準位に近い(電子親和力が小さい)。
半導体662は、半導体661および半導体663よりも電子親和力の大きい酸化物を用いる。例えば、半導体662として、半導体661および半導体663よりも電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体663がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。
このとき、ゲート電圧を印加すると、半導体661、半導体662、半導体663のうち、電子親和力の大きい半導体662にチャネルが形成される。
ここで、半導体661と半導体662との間には、半導体661と半導体662との混合領域を有する場合がある。また、半導体662と半導体663との間には、半導体662と半導体663との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体661、半導体662および半導体663の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。
このとき、電子は、半導体661中および半導体663中ではなく、半導体662中を主として移動する。上述したように、半導体661および半導体662の界面における界面準位密度、半導体662と半導体663との界面における界面準位密度を低くすることによって、半導体662中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体662の上面または下面(被形成面、ここでは半導体661)の、1μm×1μmの範囲における二乗平均平方根(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。RMS粗さ、RaおよびP−Vは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムSPA−500などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体662が酸素欠損(Vとも表記。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVHと表記する場合がある。VHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体662中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体662のある深さにおいて、または、半導体662のある領域において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定される水素濃度は、1×1016atoms/cm以上、2×1020atoms/cm以下、好ましくは1×1016atoms/cm以上、5×1019atoms/cm以下、より好ましくは1×1016atoms/cm以上、1×1019atoms/cm以下、さらに好ましくは1×1016atoms/cm以上、5×1018atoms/cm以下とする。
半導体662の酸素欠損を低減するために、例えば、絶縁膜652に含まれる過剰酸素を、半導体661を介して半導体662まで移動させる方法などがある。この場合、半導体661は、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。
なお、トランジスタがs−channel構造を有する場合、半導体662の全体にチャネルが形成される。したがって、半導体662が厚いほどチャネル領域は大きくなる。即ち、半導体662が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、半導体663の厚さは小さいほど好ましい。半導体663は、例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下の領域を有していればよい。一方、半導体663は、チャネルの形成される半導体662へ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、半導体663は、ある程度の厚さを有することが好ましい。半導体663は、例えば、0.3nm以上、好ましくは1nm以上、さらに好ましくは2nm以上の厚さの領域を有していればよい。また、半導体663は、絶縁膜652などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体661は厚く、半導体663は薄いことが好ましい。半導体661は、例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm以上、より好ましくは60nm以上の厚さの領域を有していればよい。半導体661の厚さを、厚くすることで、隣接する絶縁体と半導体661との界面からチャネルの形成される半導体662までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体661は、例えば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有していればよい。
例えば、半導体662と半導体661との間に、例えば、SIMS分析において、1×1016atoms/cm以上、1×1019atoms/cm未満、好ましくは1×1016atoms/cm以上、5×1018atoms/cm未満、さらに好ましくは1×1016atoms/cm以上、2×1018atoms/cm未満のシリコン濃度となる領域を有する。また、半導体662と半導体663との間に、SIMSにおいて、1×1016atoms/cm以上、1×1019atoms/cm未満、好ましくは1×1016atoms/cm以上、5×1018atoms/cm未満、さらに好ましくは1×1016atoms/cm以上、2×1018atoms/cm未満のシリコン濃度となる領域を有する。
また、半導体662の水素濃度を低減するために、半導体661および半導体663の水素濃度を低減すると好ましい。半導体661および半導体663は、SIMSにおいて、1×1016atoms/cm以上、2×1020atoms/cm以下、好ましくは1×1016atoms/cm以上、5×1019atoms/cm以下、より好ましくは1×1016atoms/cm以上、1×1019atoms/cm以下、さらに好ましくは1×1016atoms/cm以上、5×1018atoms/cm以下の水素濃度となる領域を有する。また、半導体662の窒素濃度を低減するために、半導体661および半導体663の窒素濃度を低減すると好ましい。半導体661および半導体663は、SIMSにおいて、1×1016atoms/cm以上、5×1019atoms/cm未満、好ましくは1×1016atoms/cm以上、5×1018atoms/cm以下、より好ましくは1×1016atoms/cm以上、1×1018atoms/cm以下、さらに好ましくは1×1016atoms/cm以上、5×1017atoms/cm以下の窒素濃度となる領域を有する。
上述の3層構造は一例である。例えば、半導体661または半導体663のない2層構造としても構わない。または、半導体661の上もしくは下、または半導体663上もしくは下に、半導体661、半導体662および半導体663として例示した半導体のいずれか一を有する4層構造としても構わない。または、半導体661の上、半導体661の下、半導体663の上、半導体663の下のいずれか二箇所以上に、半導体661、半導体662および半導体663として例示した半導体のいずれか一を有するn層構造(nは5以上の整数)としても構わない。
〈トランジスタの作製方法〉
以下では、図12で示したトランジスタ600の作製方法について、図14及び図15で説明を行う。なお、図14及び図15の左側には、トランジスタのチャネル長方向の断面図(図12(A)における、一点鎖線Y1−Y2方向の断面図)を示し、図14及び図15の右側には、トランジスタのチャネル幅方向の断面図(図12(A)における、一点鎖線X1−X2方向の断面図)を示している。
まず、基板640上に、絶縁膜651aを成膜し、導電膜674を形成した後、絶縁膜651bを成膜する(図14(A))。
基板640としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板640として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板640に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板640として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板640が伸縮性を有してもよい。また、基板640は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板640の厚さは、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下とする。基板640を薄くすると、半導体装置を軽量化することができる。また、基板640を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板640上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板640としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板640は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板640としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン(PTFE)などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板640として好適である。
絶縁膜651a及び絶縁膜651bに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、絶縁膜651a及び絶縁膜651bとして、TEOS(Tetra−Ethyl−Ortho−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
絶縁膜651a及び絶縁膜651bは、スパッタリング法、CVD(Chemical Vapor Deposition)法(熱CVD法、MOCVD(Metal Organic CVD)法、PECVD(Plasma Enhanced CVD)法等を含む)、MBE(Molecular Beam Epitaxy)法、ALD(Atomic Layer Deposition)法、またはPLD(Pulsed Laser Deposition)法等で成膜してもよい。特に、当該絶縁膜をCVD法、好ましくはプラズマCVD法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
また、基板640に半導体基板を用いた場合、熱酸化膜で絶縁膜651aを形成してもよい。
導電膜674は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電膜674の形成は、例えばスパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することができる。
次に、絶縁膜651bの表面をCMP(Chemical Mechanical Polishing)法で平坦化する(図14(B)参照)。
また、絶縁膜651bとして平坦化膜を用いてもよい。その場合は、必ずしもCMP法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧CVD法や、塗布法などを用いることができる。常圧CVD法を用いて形成できる膜としては例えば、BPSG(Boron Phosphorus Silicate Glass)等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、HSQ(水素シルセスキオキサン)等が挙げられる。
なお、以降では、絶縁膜651a及び絶縁膜651bをまとめて絶縁膜651と記載することにする。
次に、絶縁膜656、絶縁膜652、半導体661i、662iを成膜する(図14(C)参照)。
絶縁膜656及び絶縁膜652は、スパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法、またはPLD法等で成膜してもよい。
絶縁膜656は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜656としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
絶縁膜652は、半導体660に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜652として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜652に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜652の成膜を行えばよい。または、成膜後の絶縁膜652に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜652に酸素(少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜652を成膜した後、その上面の平坦性を高めるためにCMP法等を用いた平坦化処理を行ってもよい。
半導体661i、662iは、大気に触れさせることなく連続して成膜することが好ましい。半導体661i、662iは、スパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法またはPLD法、ALD法などを用いて成膜すればよい。
半導体661i、662iに用いることができる材料は、図12及び図13の半導体661及び半導体662の記載を参照すればよい。
なお、半導体661i、662iとして、In−Ga−Zn酸化物層をMOCVD法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
ここで、半導体661iを形成した後に、半導体661iに酸素を導入してもよい。例えば、成膜後の半導体661iに酸素(少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体661i、662iを成膜後、加熱処理を行うことが好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体661、662を形成した後に行ってもよい。加熱処理により、絶縁膜652や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
その後、ハードマスク678を用いて半導体661i、662iを加工し、島状の半導体661、662を形成する(図14(D)参照)。なお、半導体661i、662iのエッチングの際に、絶縁膜652の一部がエッチングされ薄膜化することがある。したがって、当該エッチングにより絶縁膜652が消失しないよう、予め厚く形成しておくことが好ましい。
ハードマスク678として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
また、ハードマスク678には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
ハードマスク678の形成は、例えばスパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することができる。
次に、レジストマスクを形成し、エッチングにより、ハードマスク678を、導電膜671、672に加工する(図15(A)参照)。ここで、ハードマスク678のエッチングの際に、半導体662や絶縁膜652の上部の一部がエッチングされ、導電膜671、672と重ならない部分が薄膜化することがある。したがって、半導体662の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
次に、半導体663及び絶縁膜653を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する(図15(B)参照)。
次に導電膜673を成膜し、レジストマスクを形成し、エッチングにより該導電膜673を加工し、その後レジストマスクを除去してゲート電極を形成する(図15(C)参照)。
半導体663、絶縁膜653及び導電膜673は、スパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法またはPLD法、ALD法などを用いて成膜すればよい。特に、CVD法、好ましくはプラズマCVD法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
半導体663及び絶縁膜653は、導電膜673形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜673をマスクとして絶縁膜653及び半導体663をエッチングしてもよい。
また半導体663を形成した後に、半導体663に酸素を導入してもよい。例えば、成膜後の半導体663に酸素(少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体663に用いることができる材料は、図12及び図13の半導体663の記載を参照すればよい。
絶縁膜653には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜653は上記材料の積層であってもよい。なお、絶縁膜653に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。
また、絶縁膜653の積層構造の一例について説明する。絶縁膜653は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を10nm以下または5nm以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
次に、絶縁膜654を形成する。絶縁膜654は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜654は、例えばスパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することができる。特に、当該絶縁膜をCVD法、好ましくはプラズマCVD法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
絶縁膜654は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜654としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜654に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体660に拡散させることもできる。
絶縁膜654の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜652等から半導体660に対して酸素を供給し、半導体660中の酸素欠損を低減することができる。またこのとき、絶縁膜652から脱離した酸素は、絶縁膜656及び絶縁膜654によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体660に供給しうる酸素の量を増大させることができ、半導体660中の酸素欠損を効果的に低減することができる。
続いて、絶縁膜655を形成する。絶縁膜655は、例えばスパッタリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することができる。特に、CVD法、好ましくはプラズマCVD法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。また絶縁膜655として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜655を形成した後にその上面に対して平坦化処理を行うことが好ましい。
絶縁膜655には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜655には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜655は上記材料の積層であってもよい。
〈トランジスタの構成例2〉
図12で示したトランジスタ600は、導電膜674を省略してもよい。
一例を図16に示す。図16(A)乃至図16(D)は、トランジスタ600aの上面図および断面図である。図16(A)は上面図であり、図16(A)に示す一点鎖線Y1−Y2方向の断面が図16(B)に相当し、図16(A)に示す一点鎖線X1−X2方向の断面が図16(C)に相当し、図16(A)に示す一点鎖線X3−X4方向の断面が図16(D)に相当する。なお、図16(A)乃至図16(D)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Y1−Y2方向をチャネル長方向、一点鎖線X1−X2方向をチャネル幅方向と呼称する場合がある。
〈トランジスタの構成例3〉
図12で示したトランジスタ600は、導電膜673と導電膜674を接続しても良い。一例を図17に示す。
図17(A)乃至図17(D)は、トランジスタ600bの上面図および断面図である。図17(A)は上面図であり、図17(A)に示す一点鎖線Y1−Y2方向の断面が図17(B)に相当し、図17(A)に示す一点鎖線X1−X2方向の断面が図17(C)に相当し、図17(A)に示す一点鎖線X3−X4方向の断面が図17(D)に相当する。なお、図17(A)乃至図17(D)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Y1−Y2方向をチャネル長方向、一点鎖線X1−X2方向をチャネル幅方向と呼称する場合がある。
トランジスタ600bは、絶縁膜653、半導体663、絶縁膜652及び絶縁膜656に開口部675を有し、開口部675を介して、導電膜673と導電膜674とが、互いに接続されている。
〈トランジスタの構成例4〉
図12で示したトランジスタ600は、導電膜673をエッチングで形成する際に、半導体663及び絶縁膜653を、同時にエッチングしてもよい。一例を図18に示す。
図18に示すトランジスタ600cは、図12(B)において、導電膜673の下のみに、半導体663及び絶縁膜653が存在する場合である。
〈トランジスタの構成例5〉
図12で示したトランジスタ600は、導電膜671及び導電膜672が、半導体661の側面及び半導体662の側面と接していてもよい。一例を図19に示す。
図19に示すトランジスタ600dは、図12(B)において、導電膜671及び導電膜672が、半導体661の側面及び半導体662の側面と接している場合である。
〈トランジスタの構成例6〉
図12で示したトランジスタ600は、導電膜671が、導電膜671a及び導電膜671bの積層構造としてもよい。また、導電膜672が、導電膜672a及び導電膜672bの積層構造としてもよい。一例として、図20に示す。
図20に示すトランジスタ600eは、図12(B)において、導電膜671が、導電膜671a及び導電膜671bの積層構造とし、導電膜672が、導電膜672a及び導電膜672bの積層構造とした場合である。
導電膜671bおよび導電膜672bとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜671bおよび導電膜672bとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
導電膜671bおよび導電膜672bは、可視光線を透過する性質を有しても構わない。または、導電膜671bおよび導電膜672bは、可視光線、紫外線、赤外線もしくはX線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、導電膜671bおよび導電膜672bは、半導体662などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
導電膜671aおよび導電膜672aとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、導電膜671bおよび導電膜672bは、導電膜671aおよび導電膜672aよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜671bおよび導電膜672bは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜671bおよび導電膜672bの抵抗率を、0.1Ωcm以上100Ωcm以下、0.5Ωcm以上50Ωcm以下、または1Ωcm以上10Ωcm以下とすればよい。導電膜671bおよび導電膜672bの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜671bおよび導電膜672bのいずれか一方のみ(例えば、ドレイン側)を配置するほうが好ましい場合がある。
〈トランジスタの構成例7〉
図21(A)及び図21(B)は、トランジスタ680の上面図および断面図である。図21(A)は上面図であり、図21(A)に示す一点鎖線A−B方向の断面が図21(B)に相当する。なお、図21(A)及び図21(B)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線A−B方向をチャネル長方向と呼称する場合がある。
図21(B)に示すトランジスタ680は、第1のゲートとして機能する導電膜689と、第2のゲートとして機能する導電膜688と、半導体682と、ソース及びドレインとして機能する導電膜683及び導電膜684と、絶縁膜681と、絶縁膜685と、絶縁膜686と、絶縁膜687と、を有する。
導電膜689は、絶縁表面上に設けられる。導電膜689と、半導体682とは、絶縁膜681を間に挟んで、互いに重なる。また、導電膜688と、半導体682とは、絶縁膜685、絶縁膜686及び絶縁膜687を間に挟んで、互いに重なる。また、導電膜683及び導電膜684は、半導体682に、接続されている。
導電膜689及び導電膜688の詳細は、図12に示す導電膜673及び導電膜674の記載を参照すればよい。
導電膜689と導電膜688は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ680は、第2のゲート電極として機能する導電膜688を設けることで、しきい値を安定化させることが可能になる。なお、導電膜688は、場合によっては省略してもよい。
半導体682の詳細は、図12に示す半導体662の記載を参照すればよい。また、半導体682は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜683及び導電膜684の詳細は、図12に示す導電膜671及び導電膜672の記載を参照すればよい。
絶縁膜681の詳細は、図12に示す絶縁膜653の記載を参照すればよい。
なお、図21(B)では、半導体682、導電膜683及び導電膜684上に、順に積層された絶縁膜685乃至絶縁膜687が設けられている場合を例示しているが、半導体682、導電膜683及び導電膜684上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体682に酸化物半導体を用いた場合、絶縁膜686は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体682に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜686を半導体682上に直接設けると、絶縁膜686の形成時に半導体682にダメージが与えられる場合、図21(B)に示すように、絶縁膜685を半導体682と絶縁膜686の間に設けると良い。絶縁膜685は、その形成時に半導体682に与えるダメージが絶縁膜686の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体682に与えられるダメージを小さく抑えつつ、半導体682上に絶縁膜686を直接形成することができるのであれば、絶縁膜685は必ずしも設けなくとも良い。
例えば、絶縁膜686及び絶縁膜685として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜687は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜687は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜687が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体682に侵入するのを防ぐことができる。半導体682に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体(ドナー)となるため、上記ブロッキング効果を有する絶縁膜687を用いることで、トランジスタ680の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体682に酸化物半導体を用いる場合、絶縁膜687が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ680の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
〈チップのデバイス構造例1〉
図22に示す断面図は、図7(A)に示すメモリセル10eが1つのチップに形成された例を示している。なお、図22乃至図24に示す断面図は、メモリセル10eに限らず、実施の形態1に示した他のメモリセルにも適用可能である。
図22に示すメモリセル10eは、下から順に、層701、層702、層703、層704、層705、層706、層707、層708、層709、層710を有している。
層701は、基板720と、基板720に形成されたトランジスタM1と、素子分離層721と、プラグ731などの複数のプラグと、を有する。
層702は、電源線SL1などの複数の配線を有する。
層703は、トランジスタOS1と、容量素子C1と、絶縁膜722と、絶縁膜723と、絶縁膜724と、プラグ732及びプラグ751などの複数のプラグを有する。
層704は、ワード線WLOS1、ワード線WLC1などの複数の配線を有する。
層705は、プラグ733を有する。
層706は、ビット線BLを有する。
層707は、トランジスタOS2、OS3と、絶縁膜725と、絶縁膜726と、絶縁膜727と、プラグ734及びプラグ752などの複数のプラグを有する。
層708は、電源線SL2などの複数の配線を有する。
層709は、容量素子C2と、プラグ735を有する。
層710は、ワード線WLOS2と、ワード線WLC2と、容量素子C2と、プラグ735を有する。
基板720としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、SOI基板などを用いることができる。
また、基板720として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。金属基板の一例としては、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
図22では、一例として、基板720に単結晶シリコンウェハを用いた例を示している。
トランジスタM1は、ウェル771に設けられたチャネル形成領域772と、低濃度不純物領域773及び高濃度不純物領域774(これらを合わせて単に不純物領域とも呼ぶ)と、該不純物領域に接して設けられた導電性領域775と、チャネル形成領域772上に設けられたゲート絶縁膜776と、ゲート絶縁膜776上に設けられたゲート電極777と、を有する。ゲート電極777の側面には、側壁絶縁膜778、779が設けられている。なお、導電性領域775には、金属シリサイド等を用いてもよい。
トランジスタOS1乃至OS3は、先に述べたトランジスタ600、トランジスタ600a乃至600e、及び、トランジスタ680を適用することが可能である。図22は、図18のトランジスタ600cを適用した場合の断面図である。トランジスタOS1乃至OS3は、それぞれ第2のゲートを有している。
容量素子C1は、トランジスタOS1と同じ製造工程で作製することが可能である。より具体的には、トランジスタOS1のソース電極及びドレイン電極(図18の導電膜671及び導電膜672)と同じ製造工程で、容量素子C1の第1の電極を作製し、トランジスタOS1のゲート絶縁膜(図18の絶縁膜653及び半導体663)と同じ製造工程で容量素子C1のキャパシタ絶縁膜を作製し、トランジスタOS1のゲート電極(図18の導電膜673)と同じ製造工程で、容量素子C1の第2の電極を作製すればよい。
容量素子C2は、第1の電極741と、キャパシタ絶縁膜743と、第2の電極742を有する。
絶縁膜722乃至727は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも1層含むことが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタM1の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等がある。
なお、配線及びプラグには、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
また、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
図22のメモリセル10eは、トランジスタM1の上にトランジスタOS1が設けられ、トランジスタOS1の上に、トランジスタOS2、OS3が設けられている。
トランジスタOS1乃至OS3を、図22に示す積層構造にすることで、メモリセル10eは、チップ上の占有面積を小さくし、メモリセルを集積化することが可能になる。
〈チップのデバイス構造例2〉
図23に示す断面図は、図22に示す断面図の別の構成例を示している。
図23は、トランジスタM1の上にトランジスタOS1乃至OS3が設けられ、トランジスタOS1乃至OS3の上に、容量素子C1、C2が設けられている。
トランジスタOS1乃至OS3は、同じ階層に、同じ製造工程で作製されている。容量素子C1、C2は、同じ階層に、同じ製造工程で作製されている。
その他の詳細は、図22における説明を参酌する。
メモリセル10eは、図23に示す構成にすることで、製造工程を容易にすることが可能になる。
〈チップのデバイス構造例3〉
図24に示す断面図は、図22及び図23に示す断面図の別の構成例を示している。
図24は、トランジスタM1の上にトランジスタOS1及び容量素子C1が設けられ、トランジスタOS1及び容量素子C1の上にトランジスタOS2が設けられ、トランジスタOS2の上にトランジスタOS3及び容量素子C2が設けられている。
トランジスタOS1及び容量素子C1は、同じ階層に、同じ製造工程で作製されている。また、トランジスタOS3及び容量素子C2は、同じ階層に、同じ製造工程で作製されている。
その他の構成要素の詳細は、図22における説明を参酌する。
メモリセル10eは、図24に示す構成にすることで、チップ上の占有面積を小さくし、メモリセルを集積化することが可能になる。
なお、図22乃至図24に示すトランジスタM1には、FIN型トランジスタを用いてもよい。FIN型トランジスタの一例を図25(A)、(B)に示す。図25(B)は、図25(A)に示す一点鎖線E−Fで切断した図25(A)の断面を示す。
図25に示すトランジスタはチャネル形成領域772が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜776及びゲート電極777が設けられている。また素子分離層721が設けられている。その他の符号は、図22における記載を参照すればよい。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、図25では半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体層を形成してもよい。
(実施の形態4)
本実施の形態では、実施の形態1又は2に示したメモリセルを用いることが可能なCPUについて説明する。
図26は、CPUの一例の構成を示すブロック図である。
図26に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198(Bus I/F)、書き換え可能なROM1199、およびROMインターフェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図26に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図26に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供給する。
図26に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルとして、実施の形態1又は2に示したメモリセルを用いることができる。
図26に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。
(実施の形態5)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図27に示す。
図27(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部904、マイクロフォン905、スピーカ906、操作キー907、スタイラス908等を有する。なお、図27(A)に示した携帯型ゲーム機は、2つの表示部903と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図27(B)は、携帯電話機であり、筐体911、表示部916、操作ボタン914、外部接続ポート913、スピーカ917、マイク912などを備えている。図27(B)に示す携帯電話機は、指などで表示部916に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部916に触れることにより行うことができる。また、操作ボタン914の操作により、電源のON、OFF動作や、表示部916に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図27(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キーボード923、ポインティングデバイス924等を有する。
図27(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉933等を有する。
図27(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、操作キー944、レンズ945、接続部946等を有する。操作キー944およびレンズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられている。そして、第1筐体941と第2筐体942とは、接続部946により接続されており、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能である。表示部943における映像を、接続部946における第1筐体941と第2筐体942との間の角度に従って切り替える構成としても良い。
図27(F)は普通自動車であり、車体951、車輪952、ダッシュボード953、ライト954等を有する。
(実施の形態6)
本実施の形態では、本発明の一態様の半導体装置を備えることができるRFタグの使用例について図28を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図28(A)参照)、記録媒体(DVDやビデオテープ等、図28(B)参照)、包装用容器類(包装紙やボトル等、図28(C)参照)、乗り物類(自転車等、図28(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図28(E)、図28(F)参照)等に設けて使用することができる。
本発明の一態様に係るRFタグ4000は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFタグ4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るRFタグ4000を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るRFタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るRFタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるRFタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
(実施の形態7)
本実施の形態では、実施の形態3で示したOSトランジスタに適用可能な酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、InGaZnOの結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)膜と呼ぶ。
a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnOの結晶は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnOの結晶のa−b面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、a−like OS膜の密度は78.6%以上92.3%未満となる。また、例えば、単結晶の密度に対し、nc−OS膜の密度およびCAAC−OS膜の密度は92.3%以上100%未満となる。なお、単結晶の密度に対し密度が78%未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmとなる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、a−like OS膜の密度は5.0g/cm以上5.9g/cm未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の密度およびCAAC−OS膜の密度は5.9g/cm以上6.3g/cm未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
BL ビット線
BL0 ビット線
BL1 ビット線
BL2 ビット線
C1 容量素子
C2 容量素子
CLK1 基準クロック信号
CLK2 内部クロック信号
FN ノード
FN1 ノード
FN2 ノード
M1 トランジスタ
M2 トランジスタ
OS1 トランジスタ
OS2 トランジスタ
OS3 トランジスタ
OS4 トランジスタ
p0 期間
p1 期間
p2 期間
p3 期間
p4 期間
p5 期間
p6 期間
p7 期間
SL 電源線
SL1 電源線
SL2 電源線
WL1 ワード線
WL2 ワード線
WLC ワード線
WLC1 ワード線
WLC2 ワード線
WLOS ワード線
WLOS1 ワード線
WLOS2 ワード線
10 メモリセル
10a メモリセル
10c メモリセル
10d メモリセル
10e メモリセル
10f メモリセル
10g メモリセル
10h メモリセル
10i メモリセル
110 メモリセル
500 記憶装置
501 メモリセルアレイ
502 行選択ドライバ
503 列選択ドライバ
504 A/Dコンバータ
517 デコーダ
518 制御回路
521 デコーダ
522a ラッチ回路
522b ラッチ回路
523a D/Aコンバータ
523b D/Aコンバータ
524a スイッチ回路
524b スイッチ回路
526a トランジスタ
526b トランジスタ
531 コンパレータ
532 エンコーダ
533 ラッチ回路
534 バッファ
600 トランジスタ
600a トランジスタ
600b トランジスタ
600c トランジスタ
600d トランジスタ
600e トランジスタ
640 基板
651 絶縁膜
651a 絶縁膜
651b 絶縁膜
652 絶縁膜
653 絶縁膜
654 絶縁膜
655 絶縁膜
656 絶縁膜
660 半導体
661 半導体
661i 半導体
662 半導体
662i 半導体
663 半導体
671 導電膜
671a 導電膜
671b 導電膜
672 導電膜
672a 導電膜
672b 導電膜
673 導電膜
674 導電膜
675 開口部
678 ハードマスク
680 トランジスタ
681 絶縁膜
682 半導体
683 導電膜
684 導電膜
685 絶縁膜
686 絶縁膜
687 絶縁膜
688 導電膜
689 導電膜
701 層
702 層
703 層
704 層
705 層
706 層
707 層
708 層
709 層
710 層
720 基板
721 素子分離層
722 絶縁膜
723 絶縁膜
724 絶縁膜
725 絶縁膜
726 絶縁膜
727 絶縁膜
731 プラグ
732 プラグ
733 プラグ
734 プラグ
735 プラグ
741 電極
742 電極
743 キャパシタ絶縁膜
751 プラグ
752 プラグ
771 ウェル
772 チャネル形成領域
773 低濃度不純物領域
774 高濃度不純物領域
775 導電性領域
776 ゲート絶縁膜
777 ゲート電極
778 側壁絶縁膜
779 側壁絶縁膜
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカ
907 操作キー
908 スタイラス
911 筐体
912 マイク
913 外部接続ポート
914 操作ボタン
916 表示部
917 スピーカ
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
4000 RFタグ

Claims (5)

  1. 第1乃至第4のトランジスタと、
    第1及び第2の容量素子と、
    第1及び第2の保持ノードと、
    ビット線と、
    第1の電源線と、
    第2の電源線と、
    第1及び第2のワード線と、を有し、
    前記第1の保持ノードは、前記第2のトランジスタを介して、Mビットのデータが与えられ(Mは1以上の自然数)、
    前記第2の保持ノードは、前記第4のトランジスタを介して、Nビットのデータが与えられ(Nは1以上の自然数)、
    前記第1のトランジスタのゲートは、前記第1の保持ノードに電気的に接続され、
    前記第1のトランジスタは、前記ビット線と前記第1の電源線の導通状態を制御する機能を有し、
    前記第1の容量素子の第1の端子は、前記第1の保持ノードに電気的に接続され、
    前記第1の容量素子の第2の端子は、前記第1のワード線に電気的に接続され、
    前記第3のトランジスタのゲートは、前記第2の保持ノードに電気的に接続され、
    前記第3のトランジスタは、前記ビット線と前記第2の電源線の導通を制御する機能を有し、
    前記第2の容量素子の第1の端子は、前記第2の保持ノードに電気的に接続され、
    前記第2の容量素子の第2の端子は、前記第2のワード線に電気的に接続され、
    前記第2乃至前記第4のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  2. 請求項1において、前記第2のトランジスタは、前記第1のトランジスタの上層に設けられ、前記第3及び前記第4のトランジスタは、前記第2のトランジスタの上層に設けられ、前記第3及び前記第4のトランジスタは、同じ階層に設けられることを特徴とする記憶装置。
  3. 請求項1において、前記第2乃至前記第4のトランジスタは、前記第1のトランジスタの上層に設けられ、前記第2乃至前記第4のトランジスタは、同じ階層に設けられることを特徴とする記憶装置。
  4. 請求項1において、前記第2のトランジスタは、前記第1のトランジスタの上層に設けられ、前記第3のトランジスタは、前記第2のトランジスタの上層に設けられ、前記第4のトランジスタは、前記第3のトランジスタの上層に設けられることを特徴とする記憶装置。
  5. 請求項1乃至4の何れか一項に記載の記憶装置と、
    マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも1つと、を有する電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018206456A (ja) * 2017-06-07 2018-12-27 株式会社半導体エネルギー研究所 記憶装置
CN113767466A (zh) * 2019-04-25 2021-12-07 株式会社索思未来 半导体装置
WO2022238805A1 (ja) * 2021-05-13 2022-11-17 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び半導体装置の作製方法

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