JP2020098932A - 記憶装置 - Google Patents

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Abstract

【課題】レイアウト面積を小さく抑えることができる記憶装置を提供する。【解決手段】記憶装置１０において、第１の配線ＢＬａ及び第２の配線ＢＬｂと電気的に接続し、第１の層に位置するセンスアンプ１１と、第１の層上の第２の層に位置する第１の回路１２ａ及び第２の回路１２ｂと、を有する。第１の回路は、第３の配線ＷＬａの電位に従って導通状態が制御される第１のスイッチ１３と、第１のスイッチを介して第１の配線に電気的に接続されている第１の容量素子１４と、を有する。第２の回路は、第４の配線ＷＬｂの電位に従って導通状態が制御される第２のスイッチ１３と、第２のスイッチを介して第２の配線に電気的に接続されている第２の容量素子１４と、を有する。第１の配線は、第２の層において、第３の配線及び第４の配線のうち第３の配線とのみ交差し、第２の配線は、第２の層において、第３の配線及び第４の配線のうち第４の配線とのみ交差する。【選択図】図１

Description

本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として
挙げることができる。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、容量素子
への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
るトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作の頻度を低減できるので好ましい。下記の特許文献１には、酸化
物半導体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記憶内
容を保持することができる半導体装置について、記載されている。
特開２０１１−１５１３８３号公報
ＤＲＡＭは、他の記憶装置に比べて大容量化に有利ではあるが、チップサイズの増大を抑
えつつ、ＬＳＩの集積度をより高めるためには、他の記憶装置と同様に単位面積あたりの
記憶容量を高める必要がある。
上述したような技術的背景のもと、本発明の一態様は、レイアウト面積を小さく抑え、単
位面積あたりの記憶容量を高めることができる記憶装置の提供を、課題の一つとする。或
いは、本発明の一態様は、小型化を実現することができる半導体装置の提供を、課題の一
つとする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる記憶装置は、第１の配線及び第２の配線と電気的に接続され、な
おかつ第１の層に位置するセンスアンプと、上記第１の層上の第２の層に位置する第１の
回路及び第２の回路と、を有し、上記第１の回路は、第３の配線の電位に従って導通状態
が制御される第１のスイッチと、上記第１のスイッチを介して上記第１の配線に電気的に
接続されている第１の容量素子と、を有し、上記第２の回路は、第４の配線の電位に従っ
て導通状態が制御される第２のスイッチと、上記第２のスイッチを介して上記第２の配線
に電気的に接続されている第２の容量素子と、を有し、上記第１の配線は、上記第２の層
において、上記第３の配線及び上記第４の配線のうち上記第３の配線とのみ交差し、上記
第２の配線は、上記第２の層において、上記第３の配線及び上記第４の配線のうち上記第
４の配線とのみ交差する。
さらに、本発明の一態様にかかる記憶装置は、上記第１のスイッチまたは上記第２のスイ
ッチがトランジスタを有し、上記トランジスタは、酸化物半導体膜を有し、酸化物半導体
膜はチャネル形成領域を有していても良い。
さらに、本発明の一態様にかかる記憶装置は、上記酸化物半導体膜は、Ｉｎ、Ｇａ、及び
Ｚｎを含んでいても良い。
また、本発明の一態様にかかる半導体装置は、上記記憶装置と、論理回路とを有していて
も良い。
本発明の一態様により、レイアウト面積を小さく抑え、単位面積あたりの記憶容量を高め
ることができる記憶装置を、実現することができる。或いは、本発明の一態様は、小型化
を実現することができる半導体装置を、実現することができる。
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、こ
れらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
記憶装置の構成を示す図。 記憶装置の構成を示す図。 記憶装置の構成を示す図。 記憶装置の構成を示す図。 記憶装置の構成を示す図。 メモリセル、センスアンプ、プリチャージ回路、スイッチ回路、及びメインアンプの接続構成を示す図。 タイミングチャート。 アレイのレイアウトを示す図。 記憶装置の構成を示す図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 電子機器の図。 テスト回路の構成を示す図。 トランジスタの特性を示す図。 テスト回路の波形を示す図。 セルアレイの特性を示す図。 テスト回路の構成を示す図。 セルアレイの特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様に係る半導体装置は、マイクロプロセッサ、画像処理回路、半導体
表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏ
ｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路など
の、記憶装置を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半
導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、
その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素
子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉ
ｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、Ｆ
ＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路に有
しているその他の半導体表示装置が、その範疇に含まれる。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
〈記憶装置の構成例〉
図１に、本発明の一態様にかかる記憶装置の構成を、一例として示す。図１に示す記憶装
置１０は、センスアンプ１１と、センスアンプ１１に電気的に接続されたメモリセル１２
ａ及びメモリセル１２ｂとを有する。そして、本発明の一態様では、センスアンプ１１が
第１の層に位置し、メモリセル１２ａ及びメモリセル１２ｂが、第１の層上の第２の層に
位置する。
センスアンプ１１が第１の層に位置し、メモリセル１２ａ及びメモリセル１２ｂが第２の
層に位置し、メモリセル１２ａまたはメモリセル１２ｂの少なくとも一部分がセンスアン
プ１１と重なる場合、一の層にセンスアンプ１１と、メモリセル１２ａ及びメモリセル１
２ｂとを設ける場合に比べて、記憶装置１０のレイアウト面積を小さく抑え、単位面積あ
たりの記憶容量を高めることができる。
また、センスアンプ１１は、基準となる電位と、メモリセル１２ａまたはメモリセル１２
ｂから出力される、データを含む信号の電位との間の電位差を増幅し、増幅された電位差
を保持する機能を有する。具体的に、メモリセル１２ａから出力される、データを含む信
号の電位は、配線ＢＬａを介してセンスアンプ１１に供給される。また、メモリセル１２
ｂから出力される、データを含む信号の電位は、配線ＢＬｂを介してセンスアンプ１１に
供給される。
メモリセル１２ａ及びメモリセル１２ｂは、スイッチとしての機能を有するトランジスタ
１３と、容量素子１４とを、それぞれ有する。具体的に、メモリセル１２ａでは、トラン
ジスタ１３の導通状態が、トランジスタ１３のゲートに電気的に接続されている配線ＷＬ
ａの電位に従って制御される。そして、トランジスタ１３を介して、容量素子１４が配線
ＢＬａに電気的に接続されている。また、メモリセル１２ｂでは、トランジスタ１３の導
通状態が、トランジスタ１３のゲートに電気的に接続されている配線ＷＬｂの電位に従っ
て制御される。そして、トランジスタ１３を介して、容量素子１４が配線ＢＬｂに電気的
に接続されている。
なお、図１では、一の配線ＢＬａに一のメモリセル１２ａが電気的に接続され、一の配線
ＢＬｂに一のメモリセル１２ｂが電気的に接続されている場合を例示している。ただし、
本発明の一態様にかかる記憶装置１０では、一の配線ＢＬａに複数のメモリセル１２ａが
電気的に接続され、一の配線ＢＬｂに複数のメモリセル１２ｂが電気的に接続されていて
も良い。
また、本発明の一態様では、記憶装置１０が有するメモリセル１２ａ及びメモリセル１２
ｂのレイアウトの方式として、折り返し型、開放型などを適用することができる。折り返
し型をレイアウトの方式として適用する場合、配線ＢＬａまたは配線ＢＬｂから出力され
る、データを含む信号の電位に、配線ＷＬａまたは配線ＷＬｂの電位の変化が影響を及ぼ
すのを防ぐことができる。また、開放型をレイアウトの方式として適用する場合、折り返
し型に比べてメモリセル１２ａ及びメモリセル１２ｂを高い密度でレイアウトすることが
できるので、メモリセル１２ａ及びメモリセル１２ｂを含むセルアレイ全体を縮小化する
ことができる。
具体的に、図１では、メモリセル１２ａ及びメモリセル１２ｂのレイアウトの方式として
開放型を適用した場合の、記憶装置１０の構成を例示している。具体的に、図１に示す記
憶装置１０では、配線ＢＬａが、配線ＷＬａ及び配線ＷＬｂのうち配線ＷＬａとのみ、第
２の層において交差している。また、配線ＢＬｂが、配線ＷＬａ及び配線ＷＬｂのうち配
線ＷＬｂとのみ、第２の層において交差している。
本発明の一態様では、メモリセル１２ａ及びメモリセル１２ｂのレイアウトの方式として
開放型を適用することで、複数のメモリセル１２ａ及び複数のメモリセル１２ｂが設けら
れる領域を、折り返し型を適用する場合に比べて小さく抑えることができる。よって、第
１の層に位置するセンスアンプ１１が複数存在した場合に、複数のセンスアンプ１１どう
しを第１の層において密に配置したとしても、複数のセンスアンプ１１にそれぞれ対応す
る複数のメモリセル１２ａ及びメモリセル１２ｂを、互いの領域を侵すことなく第２の層
において配置させることができる。よって、本発明の一態様では、開放型を適用すること
で、さらに記憶装置１０のレイアウト面積を小さく抑え、単位面積あたりの記憶容量を高
めることができる。
また、メモリセル１２ａ及びメモリセル１２ｂと、センスアンプ１１とを積層することで
、メモリセル１２ａ及びメモリセル１２ｂとセンスアンプ１１との電気的な接続を行う配
線ＢＬａ、配線ＢＬｂなどの各種配線の長さを抑えることができる。よって、上記配線の
配線抵抗を小さく抑えることができるので、記憶装置１０の消費電力の低減、高速駆動を
実現することができる。
なお、メモリセル１２ａ及びメモリセル１２ｂは、一のセンスアンプ１１と重ね合わせて
も良いし、異なる複数のセンスアンプ１１と重ね合わせても良い。
図２に、一のセンスアンプ１１と、当該一のセンスアンプに電気的に接続されたメモリセ
ル１２ａ及びメモリセル１２ｂとが重なり合う場合の、開放型の記憶装置１０の構成例を
示す。また、図３に、図２に示す記憶装置１０の上面図を示す。
図２及び図３に示す記憶装置１０では、第１の層に位置する一のセンスアンプ１１と、当
該一のセンスアンプ１１に電気的に接続されている複数のメモリセル１２ａ及び複数のメ
モリセル１２ｂとの組が、４つ設けられている場合を例示している。そして、図２及び図
３では、４つのセンスアンプ１１を、センスアンプ１１−１乃至センスアンプ１１−４と
して図示している。ただし、本発明の一態様に係る記憶装置１０では、上記組が単数であ
っても良いし、４以外の複数であっても良い。
また、図２及び図３では、複数のメモリセル１２ａが設けられている一の領域１５ａと、
複数のメモリセル１２ｂが設けられている一の領域１５ｂとが、当該複数のメモリセル１
２ａ及び当該複数のメモリセル１２ｂに電気的に接続されている一のセンスアンプ１１と
、重なっている。
なお、図２及び図３では、センスアンプ１１−１乃至センスアンプ１１−４が、配線ＢＬ
ａ１乃至配線ＢＬａ４のそれぞれと、配線ＢＬｂ１乃至配線ＢＬｂ４のそれぞれとに、電
気的に接続されている。そして、一の領域１５ａに設けられている複数のメモリセル１２
ａは、配線ＢＬａ１乃至配線ＢＬａ４で示す配線ＢＬａの一つに電気的に接続されている
。また、一の領域１５ｂに設けられている複数のメモリセル１２ｂは、配線ＢＬｂ１乃至
配線ＢＬｂ４で示す配線ＢＬｂの一つに電気的に接続されている。
また、センスアンプ１１−１乃至センスアンプ１１−４にそれぞれ電気的に接続されたメ
モリセル１２ａを含む４つの領域１５ａでは、複数の配線ＷＬａを共有している。具体的
に、一の配線ＷＬａは、配線ＢＬａ１乃至配線ＢＬａ４にそれぞれ電気的に接続された４
つのメモリセル１２ａと、電気的に接続されている。また、センスアンプ１１−１乃至セ
ンスアンプ１１−４にそれぞれ電気的に接続されたメモリセル１２ｂを含む４つの領域１
５ｂでは、複数の配線ＷＬｂを共有している。具体的に、一の配線ＷＬｂは、配線ＢＬｂ
１乃至配線ＢＬｂ４にそれぞれ電気的に接続された４つのメモリセル１２ｂと、電気的に
接続されている。
そして、図２及び図３に示す記憶装置１０は開放型であるため、任意の一の配線ＢＬａが
、配線ＷＬａ及び配線ＷＬｂのうち配線ＷＬａとのみ、第２の層において交差している。
また、任意の一の配線ＢＬｂが、配線ＷＬａ及び配線ＷＬｂのうち配線ＷＬｂとのみ、第
２の層において交差している。
図２及び図３に示す記憶装置１０では、上記構成により、記憶装置１０のレイアウト面積
を小さく抑え、単位面積あたりの記憶容量を高めることができる。
次いで、図４に、二つのセンスアンプ１１と、当該二つのセンスアンプ１１にそれぞれ電
気的に接続されたメモリセル１２ａ及びメモリセル１２ｂとが重なり合う場合の、開放型
の記憶装置１０の構成例を示す。また、図５に、図４に示す記憶装置１０の上面図を示す
。
図４及び図５に示す記憶装置１０では、第１の層に位置する一のセンスアンプ１１と、当
該一のセンスアンプ１１に電気的に接続されている複数のメモリセル１２ａ及び複数のメ
モリセル１２ｂとの組が、４つ設けられている場合を例示している。そして、図４及び図
５では、４つのセンスアンプ１１を、センスアンプ１１−１乃至センスアンプ１１−４と
して図示している。ただし、本発明の一態様に係る記憶装置１０では、上記組が４以外の
複数であっても良い。
そして、図４及び図５では、センスアンプ１１−１に電気的に接続されているメモリセル
１２ａと、センスアンプ１１−２に電気的に接続されているメモリセル１２ａとが、セン
スアンプ１１−１と重なっている。センスアンプ１１−１に電気的に接続されているメモ
リセル１２ｂと、センスアンプ１１−２に電気的に接続されているメモリセル１２ｂとが
、センスアンプ１１−２と、重なっている。また、センスアンプ１１−３に電気的に接続
されているメモリセル１２ａと、センスアンプ１１−４に電気的に接続されているメモリ
セル１２ａとが、センスアンプ１１−３と重なっている。センスアンプ１１−３に電気的
に接続されているメモリセル１２ｂと、センスアンプ１１−４に電気的に接続されている
メモリセル１２ｂとが、センスアンプ１１−４と、重なっている。
なお、図４及び図５では、センスアンプ１１−１乃至センスアンプ１１−４が、配線ＢＬ
ａ１乃至配線ＢＬａ４のそれぞれと、配線ＢＬｂ１乃至配線ＢＬｂ４のそれぞれとに、電
気的に接続されている。そして、一の領域１５ａに設けられている複数のメモリセル１２
ａは、配線ＢＬａ１乃至配線ＢＬａ４で示す配線ＢＬａの一つに電気的に接続されている
。また、一の領域１５ｂに設けられている複数のメモリセル１２ｂは、配線ＢＬｂ１乃至
配線ＢＬｂ４で示す配線ＢＬｂの一つに電気的に接続されている。
また、図４及び図５に示す記憶装置１０では、センスアンプ１１−１乃至センスアンプ１
１−４にそれぞれ電気的に接続されたメモリセル１２ａを含む４つの領域１５ａが、複数
の配線ＷＬａを共有している。また、センスアンプ１１−１乃至センスアンプ１１−４に
それぞれ電気的に接続されたメモリセル１２ｂを含む４つの領域１５ｂが、複数の配線Ｗ
Ｌｂを共有している。
具体的に、センスアンプ１１−１乃至センスアンプ１１−４にそれぞれ電気的に接続され
たメモリセル１２ａを含む４つの領域１５ａにおいて、一の配線ＷＬａは、配線ＢＬａ１
乃至配線ＢＬａ４にそれぞれ電気的に接続された４つのメモリセル１２ａと、電気的に接
続されている。また、センスアンプ１１−１乃至センスアンプ１１−４にそれぞれ電気的
に接続されたメモリセル１２ｂを含む４つの領域１５ｂにおいて、一の配線ＷＬｂは、配
線ＢＬｂ１乃至配線ＢＬｂ４にそれぞれ電気的に接続された４つのメモリセル１２ｂと、
電気的に接続されている。
そして、図４及び図５に示す記憶装置１０は開放型であるため、任意の一の配線ＢＬａが
、配線ＷＬａ及び配線ＷＬｂのうち配線ＷＬａとのみ、第２の層において交差している。
また、配線ＢＬｂが、配線ＷＬａ及び配線ＷＬｂのうち配線ＷＬｂとのみ、第２の層にお
いて交差している。
図４及び図５に示す記憶装置１０では、上記構成により、記憶装置１０のレイアウト面積
を小さく抑え、単位面積あたりの記憶容量を高めることができる。
〈記憶装置の具体的な構成例〉
次いで、本発明の一態様に係る記憶装置１０の、具体的な構成の一例について説明する。
図６に、メモリセル１２ａ及びメモリセル１２ｂと、メモリセル１２ａ及びメモリセル１
２ｂに電気的に接続されたセンスアンプ１１、プリチャージ回路２０、スイッチ回路２１
、及びメインアンプ２３の接続構成を例示する。
プリチャージ回路２０は、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能を有する。
スイッチ回路２１は、配線ＢＬａ及び配線ＢＬｂと、メインアンプ２３との間の導通状態
を制御する機能を有する。本発明の一態様では、センスアンプ１１に加えて、プリチャー
ジ回路２０またはスイッチ回路２１を、メモリセル１２ａ及びメモリセル１２ｂと重なる
ように、第１の層に配置させることができる。以下、センスアンプ１１、プリチャージ回
路２０、及びスイッチ回路２１を、まとめて駆動回路２２と呼ぶ。
メモリセル１２ａは、配線ＢＬａを介して駆動回路２２に電気的に接続されている。また
、メモリセル１２ｂは、配線ＢＬｂを介して駆動回路２２に電気的に接続されている。
なお、図６では、一の配線ＢＬａを介して一のメモリセル１２ａが駆動回路２２に電気的
に接続されている場合を例示しているが、一の配線ＢＬａを介して複数のメモリセル１２
ａが駆動回路２２に電気的に接続されていても良い。また、図６では、一の配線ＢＬｂを
介して一のメモリセル１２ｂが駆動回路２２に電気的に接続されている場合を例示してい
るが、一の配線ＢＬｂを介して複数のメモリセル１２ｂが駆動回路２２に電気的に接続さ
れていても良い。ただし、配線ＢＬａに接続された全てのメモリセル１２ａは、互いに異
なる配線ＷＬａに電気的に接続され、配線ＢＬｂに接続された全てのメモリセル１２ｂは
、互いに異なる配線ＷＬｂに電気的に接続されているものとする。
また、図６では、センスアンプ１１がラッチ型である場合を例示している。具体的に、図
６に示すセンスアンプ１１は、ｐチャネル型のトランジスタ３０及びトランジスタ３１と
、ｎチャネル型のトランジスタ３２及びトランジスタ３３とを有している。トランジスタ
３０は、ソース及びドレインの一方が配線ＳＰに電気的に接続され、ソース及びドレイン
の他方がトランジスタ３１及びトランジスタ３３のゲートと、配線ＢＬａとに電気的に接
続されている。トランジスタ３２は、ソース及びドレインの一方がトランジスタ３１及び
トランジスタ３３のゲートと、配線ＢＬａとに電気的に接続され、ソース及びドレインの
他方が配線ＳＮに電気的に接続されている。トランジスタ３１は、ソース及びドレインの
一方が配線ＳＰに電気的に接続され、他方がトランジスタ３０及びトランジスタ３２のゲ
ートと、配線ＢＬｂとに電気的に接続されている。トランジスタ３３は、ソース及びドレ
インの一方がトランジスタ３０及びトランジスタ３２のゲートと、配線ＢＬｂとに電気的
に接続され、他方が配線ＳＮに電気的に接続されている。
また、プリチャージ回路２０は、ｎチャネル型のトランジスタ３４乃至トランジスタ３６
を有している。トランジスタ３４乃至トランジスタ３６は、ｐチャネル型であっても良い
。トランジスタ３４のソース及びドレインは、一方が配線ＢＬａに電気的に接続され、他
方が配線Ｐｒｅに電気的に接続されている。トランジスタ３５のソース及びドレインは、
一方が配線ＢＬｂに電気的に接続され、他方が配線Ｐｒｅに接続されている。トランジス
タ３６のソース及びドレインは、一方が配線ＢＬａに電気的に接続され、他方が配線ＢＬ
ｂに電気的に接続されている。そして、トランジスタ３４乃至トランジスタ３６のゲート
は、配線ＰＬに電気的に接続されている。
スイッチ回路２１は、ｎチャネル型のトランジスタ３７及びトランジスタ３８を有してい
る。トランジスタ３７及びトランジスタ３８は、ｐチャネル型であっても良い。トランジ
スタ３７のソース及びドレインは、一方が配線ＢＬａに電気的に接続され、他方が配線Ｉ
Ｏａに電気的に接続されている。トランジスタ３８のソース及びドレインは、一方が配線
ＢＬｂに電気的に接続され、他方が配線ＩＯｂに電気的に接続されている。そして、トラ
ンジスタ３７及びトランジスタ３８のゲートは、配線ＣＳＬに電気的に接続されている。
配線ＩＯａ及び配線ＩＯｂは、メインアンプ２３に電気的に接続されている。
次いで、データの読み出し時における、図６に示したメモリセル１２ａ及びメモリセル１
２ｂと、駆動回路２２と、メインアンプ２３の動作の一例について、図７に示したタイミ
ングチャートを用いて説明する。
まず、期間Ｔ１では、プリチャージ回路２０が有するトランジスタ３４乃至トランジスタ
３６をオンにして、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。具体的に、図７では
、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路２０においてトラン
ジスタ３４乃至トランジスタ３６をオンにする。上記構成により、配線ＢＬａ及び配線Ｂ
Ｌｂに、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。
なお、期間Ｔ１では、配線ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられており、
スイッチ回路２１においてトランジスタ３７及びトランジスタ３８はオフの状態にある。
また、配線ＷＬａにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル１２ａ
においてトランジスタ１３はオフの状態にある。同様に、図７には図示していないが、配
線ＷＬｂにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル１２ｂにおいて
トランジスタ１３はオフの状態にある。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅ
が与えられており、センスアンプ１１はオフの状態にある。
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路２０において
トランジスタ３４乃至トランジスタ３６をオフにする。そして、期間Ｔ２では、配線ＷＬ
ａを選択する。具体的に、図７では、配線ＷＬａにハイレベルの電位ＶＨ＿ＷＬを与える
ことで、配線ＷＬａを選択し、メモリセル１２ａにおいてトランジスタ１３をオンにする
。上記構成により、配線ＢＬａと容量素子１４とが、トランジスタ１３を介して導通状態
となる。そして、配線ＢＬａと容量素子１４とが導通状態になると、容量素子１４に保持
されている電荷量に従って、配線ＢＬａの電位が変動する。
図７に示すタイミングチャートでは、容量素子１４に蓄積されている電荷量が多い場合を
例示している。具体的に、容量素子１４に蓄積されている電荷量が多い場合、容量素子１
４から配線ＢＬａへ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの
電位が上昇する。逆に、容量素子１４に蓄積されている電荷量が少ない場合は、配線ＢＬ
ａから容量素子１４へ電荷が流入することで、配線ＢＬａの電位はΔＶ２だけ下降する。
なお、期間Ｔ２では、配線ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられたままで
あり、スイッチ回路２１においてトランジスタ３７及びトランジスタ３８はオフの状態を
維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、セ
ンスアンプ１１はオフの状態を維持する。
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにロー
レベルの電位ＶＬ＿ＳＮを与えることで、センスアンプ１１をオンにする。センスアンプ
１１は、配線ＢＬａ及び配線ＢＬｂの電位差（図７の場合はΔＶ１）を増幅させる機能を
有する。よって、図７に示すタイミングチャートの場合、センスアンプ１１がオンになる
ことで、配線ＢＬａの電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに
近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿Ｓ
Ｎに近づいていく。
なお、期間Ｔ３の開始当初、配線ＢＬａの電位が電位Ｖｐｒｅ−ΔＶ２である場合は、セ
ンスアンプ１１がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ−ΔＶ２から、
配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅか
ら、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり
、プリチャージ回路２０においてトランジスタ３４乃至トランジスタ３６はオフの状態を
維持する。また、配線ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり
、スイッチ回路２１においてトランジスタ３７及びトランジスタ３８はオフの状態を維持
する。配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル
１２ａにおいてトランジスタ１３はオンの状態を維持する。よって、メモリセル１２ａで
は、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子１４に蓄積される。
次いで、期間Ｔ４では、配線ＣＳＬに与える電位を制御することで、スイッチ回路２１を
オンにする。具体的に、図７では、配線ＣＳＬにハイレベルの電位ＶＨ＿ＣＳＬを与え、
スイッチ回路２１においてトランジスタ３７及びトランジスタ３８をオンにする。上記構
成により、配線ＢＬａの電位と、配線ＢＬｂの電位とが、配線ＩＯａ及び配線ＩＯｂを介
してメインアンプ２３に与えられる。メインアンプ２３では、配線ＩＯｂの電位に対して
配線ＩＯａの電位が高いか低いかにより、出力される電位Ｖｏｕｔのレベルが異なる。よ
って、電位Ｖｏｕｔを有する信号には、メモリセル１２ａから読み出されたデータが反映
されることになる。
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり
、プリチャージ回路２０においてトランジスタ３４乃至トランジスタ３６はオフの状態を
維持する。また、配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、
メモリセル１２ａにおいてトランジスタ１３はオンの状態を維持する。配線ＳＰにはハイ
レベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位ＶＬ＿
ＳＮが与えられたままであり、センスアンプ１１はオンの状態を維持する。よって、メモ
リセル１２ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子１４に蓄積さ
れたままである。
期間Ｔ４が終了すると、配線ＣＳＬに与える電位を制御することで、スイッチ回路２１を
オフにする。具体的に、図７では、配線ＣＳＬにローレベルの電位ＶＬ＿ＣＳＬを与え、
スイッチ回路２１においてトランジスタ３７及びトランジスタ３８をオフにする。
また、期間Ｔ４が終了すると、配線ＷＬａの選択は終了する。具体的に、図７では、配線
ＷＬａにローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬａを非選択の状態にし、
メモリセル１２ａにおいてトランジスタ１３をオフにする。上記動作により、配線ＢＬａ
の電位ＶＨ＿ＳＰに応じた電荷が、容量素子１４において保持されるため、データの読み
出しが行われた後も、上記データがメモリセル１２ａにおいて保持されることとなる。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル１２ａからのデータの読
み出しが行われる。そして、メモリセル１２ｂからのデータの読み出しも、同様に行うこ
とができる。
なお、新たなデータをメモリセル１２ａまたはメモリセル１２ｂに書き込む場合、データ
の読み出しを行う場合と同様に、まず、プリチャージ回路２０が有するトランジスタ３４
乃至トランジスタ３６を一時的にオンにして、配線ＢＬａ及び配線ＢＬｂの電位を初期化
しておく。次いで、データの書き込みを行いたいメモリセル１２ａに電気的に接続された
配線ＷＬａ、またはメモリセル１２ｂに電気的に接続された配線ＷＬｂを選択し、メモリ
セル１２ａまたはメモリセル１２ｂにおいてトランジスタ１３をオンにする。上記動作に
より、配線ＢＬａまたは配線ＢＬｂと、容量素子１４とが、トランジスタ１３を介して導
通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにロー
レベルの電位ＶＬ＿ＳＮを与えることで、センスアンプ１１をオンにする。次いで、配線
ＣＳＬに与える電位を制御することで、スイッチ回路２１をオンにする。具体的には、配
線ＣＳＬにハイレベルの電位ＶＨ＿ＣＳＬを与え、スイッチ回路２１においてトランジス
タ３７及びトランジスタ３８をオンにする。上記構成により、配線ＢＬａと配線ＩＯａと
が導通状態となり、配線ＢＬｂと配線ＩＯｂとが導通状態となる。そして、配線ＩＯａ及
び配線ＩＯｂのそれぞれに、書き込みたいデータに対応した電位をそれぞれ与えることで
、スイッチ回路２１を介して配線ＢＬａ及び配線ＢＬｂに、上記データに対応した電位が
与えられる。上記動作により、配線ＢＬａまたは配線ＢＬｂの電位に従い容量素子１４に
電荷が蓄積され、メモリセル１２ａまたはメモリセル１２ｂにデータが書き込まれる。
なお、配線ＢＬａに配線ＩＯａの電位が与えられ、配線ＢＬｂに配線ＩＯｂの電位が与え
られた後は、スイッチ回路２１においてトランジスタ３７及びトランジスタ３８をオフに
しても、センスアンプ１１がオンの状態にあるならば、配線ＢＬａの電位と配線ＢＬｂの
電位の高低の関係は、センスアンプ１１により保持される。よって、スイッチ回路２１に
おいてトランジスタ３７及びトランジスタ３８をオンからオフに変更するタイミングは、
配線ＷＬａを選択する前であっても、後であっても、どちらでも良い。
次いで、メモリセル１２ａ及びメモリセル１２ｂを含むセルアレイ４１と、駆動回路２２
と、配線ＷＬａ及び配線ＷＬｂの電位を制御する機能を有するローデコーダ４２とを複数
有する、アレイ４０のレイアウトの一例を、図８に示す。アレイ４０は、本発明の一態様
にかかる記憶装置の一形態に相当する。
図８に示すアレイ４０では、第１の層に位置する複数の駆動回路２２と、第２の層に位置
するセルアレイ４１とが重なっている。セルアレイ４１に含まれるメモリセル１２ａ及び
メモリセル１２ｂの数と、セルアレイ４１と重なる駆動回路２２の数は、設計者が任意に
定めることができる。
ローデコーダ４２は第１の層または第２の層に位置している。そして、ローデコーダ４２
は、隣接するセルアレイ４１に含まれるメモリセル１２ａ及びメモリセル１２ｂに電気的
に接続されている、配線ＷＬａ及び配線ＷＬｂの電位を制御する機能を有する。
次いで、図８に示すアレイ４０と、アレイ４０の動作を制御する駆動回路４３とを含む、
記憶装置４４の構成を、一例として図９に示す。記憶装置４４は、本発明の一態様にかか
る記憶装置の一形態に相当する。
具体的に、図９に示す記憶装置４４では、駆動回路４３が、バッファ４５と、メインアン
プ２３と、カラムデコーダ４６と、書き込み回路４７と、ローデコーダ４８とを有する。
バッファ４５は、駆動回路４３またはアレイ４０の駆動に用いる各種信号、及び、アレイ
４０に書き込まれるデータの、記憶装置４４への入力を制御する機能を有する。また、バ
ッファ４５は、アレイ４０から読み出されたデータの、記憶装置４４からの出力を制御す
る機能を有する。
ローデコーダ４８は、図８に示すアレイ４０に含まれる複数のローデコーダ４２を、指定
されたアドレスに従って選択する機能を有する。そして、選択されたローデコーダ４２に
よって、図６に示す配線ＷＬａまたは配線ＷＬｂの選択が行われる。
カラムデコーダ４６は、スイッチ回路２１の動作を制御することで、データの書き込み時
、または読み出し時の、列方向におけるメモリセル１２ａ及びメモリセル１２ｂの選択を
、指定されたアドレスに従って行う機能を有する。具体的に、カラムデコーダ４６は、図
６に示す記憶装置１０において、配線ＣＳＬの電位を制御する機能を有する。
スイッチ回路２１は、配線ＢＬａ及び配線ＢＬｂとメインアンプ２３の間の導通状態の制
御と、配線ＢＬａ及び配線ＢＬｂと書き込み回路４７の間の導通状態の制御とを行う機能
を有する。書き込み回路４７は、指定されたアドレスのメモリセル１２ａまたはメモリセ
ル１２ｂに、スイッチ回路２１を介してデータを書き込む機能を有する。具体的に、書き
込み回路４７は、図６に示す記憶装置１０において、データに従って配線ＩＯａ及び配線
ＩＯｂへの電位の供給を行う機能を有する。
メインアンプ２３は、センスアンプ１１により増幅された配線ＢＬａ及び配線ＢＬｂの電
位を用いて、データを読み出す機能を有する。
なお、記憶装置４４は、指定されたメモリセル１２ａまたはメモリセル１２ｂのアドレス
を、一時的に記憶することができるアドレスバッファを、有していても良い。
〈記憶装置の断面構造の例１〉
図１０に、本発明の一態様にかかる記憶装置の断面構造を、一例として示す。なお、図１
０では、図６に示す記憶装置１０が有するトランジスタ１３と、容量素子１４と、トラン
ジスタ３０の断面図を、例示している。そして、図１０では、第１の層に、単結晶のシリ
コン基板にチャネル形成領域を有するトランジスタ３０が位置し、第１の層上の第２の層
に、容量素子１４と、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３とが
位置する場合の、記憶装置の断面構造を例示している。
トランジスタ３０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマ
ニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリ
コンの薄膜を用いてトランジスタ３０を形成する場合、当該薄膜には、プラズマＣＶＤ法
などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコ
ンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウ
ェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができ
る。
トランジスタ３０が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板等を用いることができる。図１０では、単結晶シリコ
ン基板を半導体基板６０１として用いる場合を例示している。
また、トランジスタ３０は、素子分離法により電気的に分離されている。素子分離法とし
て、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）等を用いることができる。図１０では、トレンチ分離法を用いてトランジスタ３０を
電気的に分離する場合を例示している。具体的に、図１０では、半導体基板６０１にエッ
チング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め
込むことで形成される素子分離領域６１０により、トランジスタ３０を素子分離させる場
合を例示している。
トランジスタ３０上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形
成されている。そして、上記開口部には、トランジスタ３０のソース及びドレインにそれ
ぞれ電気的に接続されている導電膜６２５及び導電膜６２６が、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続され
ており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続され
ている。
導電膜６３４及び導電膜６３５上には、絶縁膜６１２が形成されている。絶縁膜６１２に
は開口部が形成されており、上記開口部に、導電膜６３４に電気的に接続された導電膜６
３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６
５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が
形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成
されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電
気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１０で
は、絶縁膜６６１上にトランジスタ１３及び容量素子１４が形成されている。
トランジスタ１３は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体
膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、
半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁
膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっ
ているゲート電極７３１と、を有する。なお、導電膜７２１および導電膜７２２は、それ
ぞれ絶縁膜６６１に設けられた開口部において、導電膜６４４および導電膜６５３に電気
的に接続されている。
そして、トランジスタ１３では、半導体膜７０１において、導電膜７２１に重なる領域と
、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ
１３では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に
重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２
１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン、ｐ型の導電型を半導
体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物
を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７
１０及び領域７１１の抵抗率を下げることができる。
また、容量素子１４は、絶縁膜６６１上の導電膜７２２と、導電膜７２２と重なるゲート
絶縁膜６６２と、ゲート絶縁膜６６２を間に挟んで導電膜７２２と重畳する導電膜６５５
とを有する。導電膜６５５は、ゲート絶縁膜６６２上に導電膜を形成し、当該導電膜を所
望の形状に加工することで、ゲート電極７３１と共に形成することができる。
そして、トランジスタ１３及び容量素子１４上に、絶縁膜６６３が設けられている。
図１０に示す記憶装置では、トランジスタ１３のソース電極またはドレイン電極として機
能する導電膜７２２と、トランジスタ３０のソース電極またはドレイン電極として機能す
る導電膜６２５とを、電気的に接続する導電膜６３４、導電膜６３７、導電膜６５１、導
電膜６５２、及び導電膜６５３が、配線ＢＬａに相当する。また、上記導電膜に加えて、
導電膜７２２の一部、或いは導電膜６２５の一部も、配線ＢＬａに含めることも可能であ
る。
なお、図１０において、トランジスタ１３は、ゲート電極７３１を半導体膜７０１の片側
において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲ
ート電極を有していても良い。
トランジスタ１３が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有してい
る場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えら
れ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この
場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電
極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える
電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１０では、トランジスタ１３が、一のゲート電極７３１に対応した一のチャネル
形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジス
タ１３は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル
形成領域を複数有する、マルチゲート構造であっても良い。
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について
説明する。
図１１に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例
として示す。図１１（Ａ）には、トランジスタ９０の上面図を示す。なお、図１１（Ａ）
では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図１１（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１１（
Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１１（Ｃ）に示す。
図１１に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において
、順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９
２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９
３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導
体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位
置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸
化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基
板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に
半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１２に示す。図１２（Ａ）に
は、トランジスタ９０の上面図を示す。なお、図１２（Ａ）では、トランジスタ９０のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図１２（Ａ）に示し
た上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（Ｂ）に示し、一点鎖線Ａ３−
Ａ４における断面図を図１２（Ｃ）に示す。
図１２に示すように、トランジスタ９０は、絶縁膜９１上において、順に積層された酸化
物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続さ
れ、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、
ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電
膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５
上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有す
る。
なお、図１１及び図１２では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２
ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトラン
ジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半
導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９
５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔して
いる酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも
１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変
動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属
元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体
膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半
導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以
上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であること
が好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとし
てＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例と
しては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半
導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は
、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を
１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡ
Ｃ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは
、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与す
ることができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法によ
り形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半
導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基
板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成
膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む
多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴ
ンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温
度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができ
るが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯ
ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても
良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ
−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−
Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化
物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ
−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されるこ
とで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ
型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、
トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９
２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が
少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリン
グボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９
２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニ
ウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング
法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
なお、図１１及び図１２に示すトランジスタ９０は、チャネル領域が形成される酸化物半
導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換える
と、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜
９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、ｎ型化しやすい。しかし、図１１及び図１２に示すトランジスタ９
０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電
膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導
電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。
このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃ
ｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を
導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜
９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑え
ることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような
電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重な
ることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸
化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキ
ャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果
、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。
以下では、酸化物半導体膜の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定
のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２であ
る。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適
宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用
いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターン
が観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該Ｃ
ＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高める
ことができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
〈記憶装置の断面構造の例２〉
図１３に、本発明の一態様にかかる記憶装置の断面構造を、一例として示す。なお、図１
３では、図６に示す記憶装置１０が有するトランジスタ１３と、容量素子１４とトランジ
スタ３０の断面図を、例示している。具体的に、破線Ａ１−Ａ２で示す領域では、トラン
ジスタ１３、容量素子１４、およびトランジスタ３０の、チャネル長方向における構造を
示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１３およびトランジスタ３０
の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、１つのト
ランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずし
も一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及び
ドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意
味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方
向を意味する。
また、図１３では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３が、単
結晶のシリコン基板にチャネル形成領域を有するトランジスタ３０の上に形成されている
場合を例示している。
トランジスタ３０が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板
、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板
を基板４００として用いる場合を例示している。
また、トランジスタ３０は、素子分離法により電気的に分離されている。素子分離法とし
て、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）
等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ３０を電気
的に分離する場合を例示している。具体的に、図１３では、エッチング等により基板４０
０に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物
をエッチング等により部分的に除去することで形成される素子分離領域４０１により、ト
ランジスタ３０を素子分離させる場合を例示している。
なお、トランジスタ３０は、隣接するトランジスタと同じ極性を有している場合、必ずし
も、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レイ
アウト面積を小さくすることができる。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ３０の不純物
領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれた
チャネル形成領域４０４とが設けられている。さらに、トランジスタ３０は、チャネル形
成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４
と重なるゲート電極４０６とを有する。
トランジスタ３０では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート
電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部
と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ３０の基板
上における占有面積を小さく抑えつつ、トランジスタ３０におけるキャリアの移動量を増
加させることができる。その結果、トランジスタ３０は、オン電流が大きくなると共に、
電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅
方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとする
と、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流
れる範囲はより広くなるため、トランジスタ３０のオン電流をより大きくすることができ
、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ３０の場合、アスペクト比は０．５以上
であることが望ましく、１以上であることがより望ましい。
トランジスタ３０上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形
成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞ
れ電気的に接続されている導電膜４１２及び導電膜４１３が、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続され
ており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続され
ている。
導電膜４１６及び導電膜４１７上には、絶縁膜４２０が設けられている。そして、絶縁膜
４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設
けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学
的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニ
ウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸
化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を
用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ
１３及び容量素子１４が設けられている。
トランジスタ１３は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体
膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４
３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶
縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、
絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口
部において導電膜４１７に接続されている。
なお、図１３に示すように、トランジスタ１３は、半導体膜４３０が、絶縁膜４２２上に
おいて順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合
を例示している。そして、酸化物半導体膜４３０ａ及び酸化物半導体膜４３０ｂ上に導電
膜４３２及び導電膜４３３が設けられ、酸化物半導体膜４３０ｂ、導電膜４３２及び導電
膜４３３と、ゲート絶縁膜４３１の間に酸化物半導体膜４３０ｃが設けられている。ただ
し、本発明の一態様では、トランジスタ１３が有する半導体膜４３０が、単膜の金属酸化
物膜で構成されていても良い。
容量素子１４は、導電膜４３３と、導電膜４３３と重なる酸化物半導体膜４３０ｃ及びゲ
ート絶縁膜４３１と、酸化物半導体膜４３０ｃ及びゲート絶縁膜４３１を間に挟んで導電
膜４３３と重畳する導電膜４４０とを有する。導電膜４４０は、ゲート絶縁膜４３１上に
導電膜を形成し、当該導電膜を所望の形状に加工することで、ゲート電極４３４と共に形
成することができる。
図１３に示す記憶装置では、トランジスタ１３のソース電極またはドレイン電極として機
能する導電膜４３３と、トランジスタ３０のソース電極またはドレイン電極として機能す
る導電膜４１３とを電気的に接続する導電膜４１７が、配線ＢＬａに相当する。また、上
記導電膜に加えて、導電膜４１３の一部、或いは導電膜４３３の一部も、配線ＢＬａに含
めることも可能である。
なお、図１３において、トランジスタ１３は、ゲート電極４３４を半導体膜４３０の片側
において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重
なるゲート電極を、さらに有していても良い。
トランジスタ１３が、一対のゲート電極を有している場合、一方のゲート電極には導通状
態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他か
ら与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位
が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えら
れていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ
の閾値電圧を制御することができる。
また、図１３では、トランジスタ１３が、一のゲート電極４３４に対応した一のチャネル
形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジス
タ１３は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル
形成領域を複数有する、マルチゲート構造であっても良い。
〈電子機器の例〉
本発明の一態様に係る記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備え
た画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等
の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが
できる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として
、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１４
（Ａ）乃至（Ｆ）に示す。
図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる記憶装置は、携帯型ゲーム機の各種
集積回路に用いることができる。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの
表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数
は、これに限定されない。
図１４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる記憶装置は、携帯情報端末の各種集積回路に用いることができる。第１
表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５
６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５
６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続
部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０
５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成
としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、
位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置
入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる
。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示
装置の画素部に設けることでも、付加することができる。
図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる記憶装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができ
る。
図１４（Ｄ）は手鏡であり、第１筐体５３０１、第２筐体５３０２、鏡５３０３、接続部
５３０４等を有する。第１筐体５３０１と第２筐体５３０２とは、接続部５３０４により
接続されており、第１筐体５３０１と第２筐体５３０２の間の角度は、接続部５３０４に
より変更が可能である。そして、第１筐体５３０１及び第２筐体５３０２には、照明装置
が用いられる。上記照明装置は、面状の発光素子を有しており、当該発光素子は、接続部
５３０４における第１筐体５３０１と第２筐体５３０２の間の角度に従って、発光の状態
と非発光の状態とが切り替えられる構成を有していても良い。本発明の一態様にかかる記
憶装置は、照明装置の動作を制御するための各種集積回路に用いることができる。
図１４（Ｅ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様にかかる記憶装置は、表示部５７０２に用いられる表示装置の動作を制
御するための各種集積回路に用いることができる。
図１４（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイク
５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン
５９０５が設けられている。本発明の一態様にかかる記憶装置は、表示部５９０２に用い
られる表示装置の動作を制御するための各種集積回路に用いることができる。
〈実施例〉
本実施例では、本発明の一態様に係るセルアレイについて行った各種評価について説明す
る。
まず、評価に用いたテスト回路の構成を図１５（Ａ）に示す。テスト回路１００は、スイ
ッチ回路１０１と、セルアレイ１０２と、ソースフォロワ回路１０３と、を用いて構成し
た。また、図１９に、試作したテスト回路の上面図を示す。
セルアレイ１０２は、８行８列の６４個のメモリセルによって構成した。図１５（Ｂ）に
、メモリセルの構成を示す。メモリセル１１０は、トランジスタ１１１と容量素子１１２
を用いて構成した。すなわち、メモリセル１１０は、１つのトランジスタと１つの容量素
子によって構成されており、図１におけるメモリセル１２ａまたはメモリセル１２ｂと同
様の構成を有する。
トランジスタ１１１には、酸化物半導体膜にチャネル形成領域を有するトランジスタ（以
下、ＯＳトランジスタともいう）を用いた。ここでは特に、酸化物半導体膜として、ＩＧ
ＺＯを用いて形成したＣＡＡＣ−ＯＳ膜を用いた。また、信号線ＢＬの容量値を８．７ｆ
Ｆ、容量素子１１２の容量値は３．９ｆＦとした。この容量値３．９ｆＦは、従来のＤＲ
ＡＭに用いられる容量の１／６程度である。
また、データの読み出しには、ＯＳトランジスタで作成したソースフォロワ回路１０３を
用い、メモリセル１１０の信号線の電位をモニタできるようにした。
図１６に、ＩＧＺＯを有するＣＡＡＣ−ＯＳ膜を用いたトランジスタ１１１のＶｇ−Ｉｄ
特性を示す。なお、トランジスタ１１１のチャネル幅Ｗは４０ｎｍ、チャネル長Ｌは６０
ｎｍとした。また、Ｖｄ（ドレイン電圧）を１．８Ｖとして測定を行った。
図１６より、トランジスタ１１１のオフ電流は、測定下限値（１×１０−１３Ａ）以下と
なっており、極めて小さいことが分かる。このようなトランジスタ１１１を用いてメモリ
セル１１０を構成することにより、極めて長期間にわたってデータを保持することができ
る。そのため、リフレッシュ動作の頻度を大幅に減らすことができ、消費電力を削減する
ことができる。
また、トランジスタ１１１のオフ電流が小さいため、容量素子１１２の容量値を小さくす
ることができる。そのため、メモリセル１１０の書き込み速度、読み出し速度を向上させ
ることができ、メモリセル１１０の高速な動作が可能となる。
実際に作製したセルアレイ１０２は、開放型のセルアレイとし、信号線ＢＬ１本当たりの
メモリセル数を８とした。なお、セルアレイ１０２は、図１乃至５に示すようにセンスア
ンプ上に配置すると、チップの面積を増やすことなく、チップ当たりのセンスアンプの数
を増やすことができるため、信号線ＢＬ１本当たりのメモリセル数を少なくすることがで
き、信号線ＢＬのもつ容量を低減することができる。
次に、テスト回路１００による評価の結果について説明する。図１７に、信号線ＣＳＥＬ
、信号線ＷＬ、信号線ＢＬ＿ＩＮ、信号線ＯＵＴ（図１５（Ｃ）参照）の波形を示す。図
１７（Ａ）は、データ”１”の書き込み時の波形であり、図１７（Ｂ）は、データ”１”
の読み出し時の波形である。ここでは、書き込み時において信号線ＷＬの電位がハイレベ
ルである期間を書き込み時間とし、読み出し時において信号線ＷＬの電位がハイレベルで
ある期間を読み出し時間とする。図１７（Ｂ）において、プリチャージ後の信号線ＢＬの
電位と、メモリセル１１０に保持された電荷が放出された後（読み出し時間の後）の信号
線ＢＬの電位の差を、ΔＶとして表す。
なお、信号線ＷＬに供給するハイレベルの電位は３．０Ｖとし、ローレベルの電位は−１
．０Ｖとした。また、信号線ＢＬ＿ＩＮに供給するハイレベルの電位は１．８Ｖとし、ロ
ーレベルの電位は０．０Ｖとした。また、信号線ＢＬに供給するプリチャージ電位は、０
．８Ｖとした。
測定したΔＶとソースフォロワ回路１０３のソースフォロワ特性から、信号線ＢＬにおけ
る読み出し信号（信号電圧Ｖｓｉｇ）を算出した。
次に、セルアレイ１０２の動作速度の評価結果を示す。図１８（Ａ）に、セルアレイ１０
２における書き込み時間と、信号電圧Ｖｓｉｇの関係を示す。なお、信号電圧Ｖｓｉｇを
、ソースフォロワ回路１０３を介して出力した値がΔＶに相当する。ここでは、書き込み
を行った後、書き込み時間と同じ時間で読み出しを行った場合の結果を示す。
書き込み時間および読み出し時間が１０ｎｓ以上のとき、Ｖｓｉｇの値は飽和しており、
Ｖｓｉｇの絶対値は２００ｍＶ以上となっている。すなわち、書き込みが確実に行われて
いる。また、書き込み時間と読み出し時間が共に５ｎｓであっても、Ｖｓｉｇの絶対値は
１００ｍＶ以上となっている。よって、セルアレイ１０２は、書き込みおよび読み出しに
要する時間が短く、高速な動作が可能であることが分かる。
また、図２０に、１６個のメモリセルにおいて測定した信号電圧Ｖｓｉｇの平均値を示す
。図２０より、書き込み時間および読み出し時間が１０ｎｓ以上のとき、Ｖｓｉｇの絶対
値は１５０ｍＶ以上で飽和していることがわかる。また、書き込み時間および読み出し時
間が５ｎｓであっても、Ｖｓｉｇの絶対値は１５０ｍＶ以上であることがわかる。
また、図１８（Ｂ）に、セルアレイ１０２の保持特性を示す。ここでは、データ”１”の
保持時間とＶｓｉｇの関係を示す。なお、書き込み時間および読み出し時間は５ｎｓとし
、保持時の信号線ＢＬの電位は０．０Ｖ、信号線ＷＬの電位は−１．０Ｖとした。
図１８（Ｂ）において、データの保持時間が１時間を経過しても、Ｖｓｉｇが１６０ｍＶ
以上に維持されており、Ｖｓｉｇの値の変化が小さいことが確認できる。よって、セルア
レイ１０２は、極めて長期間にわたるデータの保持が可能であることが分かる。これによ
り、セルアレイ１０２のリフレッシュ動作の回数を大幅に低減することができる。
ここで、仮にセルアレイ１０２のリフレッシュ動作の間隔を１時間とすると、従来のＤＲ
ＡＭのリフレッシュ動作の間隔（６４ｍｓ程度）のおよそ５６２５０倍となる。そのため
、セルアレイ１０２は、リフレッシュ動作における消費電力を従来のＤＲＡＭのおよそ１
／５６２５０以下に削減できることを示している。
以上のように、ＣＡＡＣ−ＯＳを用いたＯＳトランジスタをメモリセルに用いることによ
り、データの保持期間が極めて長く、リフレッシュ動作における消費電力が低減された半
導体装置を実現することができる。また、保持容量の容量値が小さく、高速な動作が可能
な半導体装置を実現することができる。
１０ 記憶装置
１１ センスアンプ
１１−１ センスアンプ
１１−２ センスアンプ
１１−３ センスアンプ
１１−４ センスアンプ
１２ａ メモリセル
１２ｂ メモリセル
１３ トランジスタ
１４ 容量素子
１５ａ 領域
１５ｂ 領域
２０ プリチャージ回路
２１ スイッチ回路
２２ 駆動回路
２３ メインアンプ
３０ トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
４０ アレイ
４１ セルアレイ
４２ ローデコーダ
４３ 駆動回路
４４ 記憶装置
４５ バッファ
４６ カラムデコーダ
４７ 回路
４８ ローデコーダ
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ テスト回路
１０１ スイッチ回路
１０２ セルアレイ
１０３ ソースフォロワ回路
１１０ メモリセル
１１１ トランジスタ
１１２ 容量素子
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１６ 導電膜
４１７ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４４０ 導電膜
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６３４ 導電膜
６３５ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６５５ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５３０１ 筐体
５３０２ 筐体
５３０３ 鏡
５３０４ 接続部
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (2)

  1. 一のセンスアンプと、第１のメモリセルと、第２のメモリセルと、を有し、
    前記一のセンスアンプは、第１の配線及び第２の配線と電気的に接続され、
    前記一のセンスアンプは、第１の層に位置し、
    前記第１のメモリセルと、前記第２のメモリセルとは、同層に位置し、
    前記第１のメモリセルと、前記第２のメモリセルとは、前記第１の層上の第２の層に位置し、
    前記第１のメモリセルは、第３の配線の電位に従って前記第１の配線を介したデータの書き込み及び読み出しが制御され、
    前記第２のメモリセルは、第４の配線の電位に従って前記第２の配線を介したデータの書き込み及び読み出しが制御され
    前記第１の配線は、前記第２の層において、前記第３の配線及び前記第４の配線のうち前記第３の配線とのみ交差し、
    前記第２の配線は、前記第２の層において、前記第３の配線及び前記第４の配線のうち前記第４の配線とのみ交差し、
    前記一のセンスアンプは、前記第１のメモリセル及び前記第２のメモリセルと重なる記憶装置。
  2. 請求項１において、
    前記第１のメモリセルまたは前記第２のメモリセルは、トランジスタを有し、
    前記トランジスタは、チャネル形成領域に酸化物半導体を含む記憶装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6525421B2 (ja) * 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
TWI695375B (zh) * 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
CN106796918A (zh) 2014-10-10 2017-05-31 株式会社半导体能源研究所 半导体装置、电路板及电子设备
WO2016181256A1 (ja) * 2015-05-12 2016-11-17 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
US9627034B2 (en) 2015-05-15 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Electronic device
JP6802656B2 (ja) 2015-07-30 2020-12-16 株式会社半導体エネルギー研究所 メモリセルの作製方法及び半導体装置の作製方法
US9899087B1 (en) * 2015-11-06 2018-02-20 Green Mountain Semiconductor Inc. Content addressable dynamic random-access memory with parallel search functionality
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
US10008502B2 (en) * 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI734781B (zh) 2016-05-20 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置
US10210915B2 (en) 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
US10032777B1 (en) 2017-06-05 2018-07-24 United Microelectronics Corp. Array of dynamic random access memory cells
US11164621B2 (en) 2017-08-24 2021-11-02 Semiconductor Energy Laboratory Co., Ltd. Sense amplifier, semiconductor device, operation method thereof, and electronic device
JP7328146B2 (ja) 2017-09-06 2023-08-16 株式会社半導体エネルギー研究所 記憶装置及び電子機器
JP7112410B2 (ja) 2017-09-06 2022-08-03 株式会社半導体エネルギー研究所 半導体装置
KR102602338B1 (ko) * 2017-11-30 2023-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
TWI732090B (zh) 2018-01-16 2021-07-01 聯華電子股份有限公司 記憶體元件以及其操作方法
WO2019162802A1 (ja) * 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 記憶装置およびその動作方法
US10636470B2 (en) 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
JP7457006B2 (ja) 2019-04-26 2024-03-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の動作方法
KR20230017555A (ko) * 2021-07-28 2023-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
US20060215472A1 (en) * 2005-03-23 2006-09-28 Jae-Man Yoon Memory device having shared open bit line sense amplifier architecture
JP2012178554A (ja) * 2011-02-02 2012-09-13 Semiconductor Energy Lab Co Ltd 半導体メモリ装置
JP2014030012A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR940008180B1 (ko) 1990-12-27 1994-09-07 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 액정 전기 광학 장치 및 그 구동 방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3496431B2 (ja) 1997-02-03 2004-02-09 カシオ計算機株式会社 表示装置及びその駆動方法
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
JP3308880B2 (ja) 1997-11-07 2002-07-29 キヤノン株式会社 液晶表示装置と投写型液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
CN1198172C (zh) 1999-12-03 2005-04-20 三菱电机株式会社 液晶显示装置
JP3835967B2 (ja) 2000-03-03 2006-10-18 アルパイン株式会社 Ｌｃｄ表示装置
US7321353B2 (en) 2000-04-28 2008-01-22 Sharp Kabushiki Kaisha Display device method of driving same and electronic device mounting same
JP2002026312A (ja) 2000-07-06 2002-01-25 National Institute Of Advanced Industrial & Technology 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6664634B2 (en) * 2001-03-15 2003-12-16 Micron Technology, Inc. Metal wiring pattern for memory devices
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4218249B2 (ja) 2002-03-07 2009-02-04 株式会社日立製作所 表示装置
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4103425B2 (ja) 2002-03-28 2008-06-18 セイコーエプソン株式会社 電気光学装置、電子機器及び投射型表示装置
JP2003308693A (ja) * 2002-04-11 2003-10-31 Mitsubishi Electric Corp 半導体記憶装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
KR100612415B1 (ko) * 2004-04-09 2006-08-16 삼성전자주식회사 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2006013536A (ja) * 2005-08-05 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007081335A (ja) * 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007272203A (ja) 2006-03-06 2007-10-18 Nec Corp 表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100745885B1 (ko) * 2006-07-28 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
FR2905027B1 (fr) 2006-08-21 2013-12-20 Lg Philips Lcd Co Ltd Dispositif d'affichage a cristaux liquides et son procede de pilotage
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5073680B2 (ja) * 2007-01-11 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009003437A (ja) 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8102346B2 (en) 2007-09-20 2012-01-24 Sony Corporation Electro-optical device and electronic apparatus including the same
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5759091B2 (ja) * 2009-01-30 2015-08-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及び半導体記憶装置の製造方法
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101781336B1 (ko) * 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101775180B1 (ko) * 2010-02-12 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102130257B1 (ko) * 2010-11-05 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5770068B2 (ja) 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI520273B (zh) * 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8772849B2 (en) 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8743590B2 (en) 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
JP6014362B2 (ja) 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6139187B2 (ja) 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
TWI799011B (zh) * 2012-09-14 2023-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102257058B1 (ko) 2013-06-21 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI695375B (zh) * 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
US20060215472A1 (en) * 2005-03-23 2006-09-28 Jae-Man Yoon Memory device having shared open bit line sense amplifier architecture
JP2012178554A (ja) * 2011-02-02 2012-09-13 Semiconductor Energy Lab Co Ltd 半導体メモリ装置
JP2014030012A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
TW201541454A (zh) 2015-11-01
KR20160145069A (ko) 2016-12-19
TWI695375B (zh) 2020-06-01
US20150294710A1 (en) 2015-10-15
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