TW202141490A - 記憶體裝置及半導體裝置 - Google Patents

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Abstract

提供一種能夠減小佈局面積的記憶體裝置。記憶體裝置包括與第一佈線及第二佈線電連接且位於第一層的感測放大器以及位於所述第一層上的第二層的第一電路及第二電路，其中，所述第一電路包括根據第三佈線的電位而被開啟及關閉的第一開關以及藉由所述第一開關與所述第一佈線電連接的第一電容器，所述第二電路包括根據第四佈線的電位而被開啟及關閉的第二開關以及藉由所述第二開關與所述第二佈線電連接的第二電容器，所述第一佈線在所述第二層與所述第三佈線交叉且不與所述第四佈線交叉，並且，所述第二佈線在所述第二層與所述第四佈線交叉且不與所述第三佈線交叉。

Description

記憶體裝置及半導體裝置
本發明的一個方式係關於一種記憶體裝置以及使用該記憶體裝置的半導體裝置。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，更明確而言，作為本說明書所公開的本發明的一個方式的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、這些裝置的驅動方法和這些裝置的製造方法。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)藉由對電容器供應電荷來儲存資料。因此，控制對電容器的電荷供應的電晶體的關態電流 (off-state current)越小，能夠確保的保持資料的期間越長，而可以降低更新工作的頻率，所以是較佳的。如下專利文獻1中記載有藉由使用包括氧化物半導體膜的關態電流極小的電晶體而能夠長期保持儲存內容的半導體裝置。
〔專利文獻1〕日本專利申請公開第2011-151383號公報
雖然DRAM在增大記憶容量這一點上比其他記憶體裝置有優勢，但是為了抑制晶片尺寸的增大並進一步提高LSI的集成度，需要與其他記憶體裝置同樣提高每單位面積的記憶容量。
鑒於上述技術背景，本發明的一個方式的目的之一是提供一種能夠將佈局面積抑制得小且能夠提高每單位面積的記憶容量的記憶體裝置。另外，本發明的一個方式的目的之一是提供一種能夠實現小型化的半導體裝置。
另外，本發明的一個方式的目的之一是提供一種新穎的半導體裝置等。注意，這些目的的記載不妨礙其他目的的存在。本發明的一個方式並不需要達到上述所有目的。可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
根據本發明的一個方式的記憶體裝置包括與第一佈線及第二佈線電連接且位於第一層的感測放大器以 及位於所述第一層上的第二層的第一電路及第二電路，其中，所述第一電路包括根據第三佈線的電位而被開啟及關閉的第一開關以及藉由所述第一開關與所述第一佈線電連接的第一電容器，所述第二電路包括根據第四佈線的電位而被開啟及關閉的第二開關以及藉由所述第二開關與所述第二佈線電連接的第二電容器，所述第一佈線在所述第二層只與所述第三佈線及所述第四佈線中的所述第三佈線交叉，並且，所述第二佈線在所述第二層只與所述第三佈線及所述第四佈線中的所述第四佈線交叉。
再者，根據本發明的一個方式的記憶體裝置的所述第一開關或所述第二開關包括電晶體，所述電晶體可以包括氧化物半導體膜，並在氧化物半導體膜中包括電晶體的通道形成區域。
再者，根據本發明的一個方式的記憶體裝置的所述氧化物半導體膜也可以包含In、Ga及Zn。
另外，根據本發明的一個方式的半導體裝置也可以包括所述記憶體裝置及邏輯電路。
根據本發明的一個方式，可以實現能夠將佈局面積抑制得小且能夠提高每單位面積的記憶容量的記憶體裝置。另外，根據本發明的一個方式，可以實現小型化的半導體裝置。
根據本發明的一個方式，可以提供一種新穎的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不一定必須要具有所 有上述效果。可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的效果。
10:記憶體裝置
11:感測放大器
11-1:感測放大器
11-2:感測放大器
11-3:感測放大器
11-4:感測放大器
12a:記憶單元
12b:記憶單元
13:電晶體
14:電容器
15a:區域
15b:區域
20:預充電電路
21:開關電路
22:驅動電路
23:主放大器
30:電晶體
31:電晶體
32:電晶體
33:電晶體
34:電晶體
35:電晶體
36:電晶體
37:電晶體
38:電晶體
40:陣列
41:單元陣列
42:列解碼器
43:驅動電路
44:記憶體裝置
45:緩衝器
46:行解碼器
47:電路
48:列解碼器
90:電晶體
91:絕緣膜
92a:氧化物半導體膜
92b:氧化物半導體膜
92c:氧化物半導體膜
93:導電膜
94:導電膜
95:絕緣膜
96:導電膜
97:基板
100:測試電路
101:開關電路
102:單元陣列
103:源極隨耦器電路
110:記憶單元
111:電晶體
112:電容器
400:基板
401:元件分離區域
402:雜質區域
403:雜質區域
404:通道形成區域
405:絕緣膜
406:閘極電極
411:絕緣膜
412:導電膜
413:導電膜
416:導電膜
417:導電膜
420:絕緣膜
421:絕緣膜
422:絕緣膜
430:半導體膜
430a:氧化物半導體膜
430b:氧化物半導體膜
430c:氧化物半導體膜
431:閘極絕緣膜
432:導電膜
433:導電膜
434:閘極電極
440:導電膜
601:半導體基板
610:元件分離區域
611:絕緣膜
612:絕緣膜
613:絕緣膜
625:導電膜
626:導電膜
634:導電膜
635:導電膜
637:導電膜
644:導電膜
651:導電膜
652:導電膜
653:導電膜
655:導電膜
661:絕緣膜
662:閘極絕緣膜
663:絕緣膜
701:半導體膜
710:區域
711:區域
721:導電膜
722:導電膜
731:閘極電極
5001:外殼
5002:外殼
5003:顯示部
5004:顯示部
5005:麥克風
5006:揚聲器
5007:操作鍵
5008:觸控筆
5301:外殼
5302:外殼
5303:鏡子
5304:連接部
5401:外殼
5402:顯示部
5403:鍵盤
5404:指向裝置
5601:外殼
5602:外殼
5603:顯示部
5604:顯示部
5605:連接部
5606:操作鍵
5701:外殼
5702:顯示部
5901:外殼
5902:顯示部
5903:照相機
5904:揚聲器
5905:按鈕
5906:外部連接部
5907:麥克風
在圖式中：
圖1是示出記憶體裝置的結構的圖；
圖2是示出記憶體裝置的結構的圖；
圖3是示出記憶體裝置的結構的圖；
圖4是示出記憶體裝置的結構的圖；
圖5是示出記憶體裝置的結構的圖；
圖6是示出記憶單元、感測放大器、預充電電路、開關電路及主放大器的連接結構的圖；
圖7是時序圖；
圖8是示出陣列的佈局的圖；
圖9是示出記憶體裝置的結構的圖；
圖10是示出半導體裝置的剖面結構的圖；
圖11A至圖11C是示出電晶體的結構的圖；
圖12A至圖12C是示出電晶體的結構的圖；
圖13是示出半導體裝置的剖面結構的圖；
圖14A至圖14F是電子裝置的圖；
圖15A至圖15C是示出測試電路的結構的圖；
圖16是示出電晶體的特性的圖；
圖17A和圖17B是示出測試電路的波形的圖；
圖18A和圖18B是示出單元陣列的特性的圖；
圖19是示出測試電路的結構的圖；
圖20是示出單元陣列的特性的圖。
下面，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，根據本發明的一個方式的半導體裝置在其範疇內包括使用記憶體裝置的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位信號處理器)、微控制器、二次電池等電池的控制電路或保護電路等。另外，本發明的一個方式的半導體裝置在其範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。半導體顯示裝置在其範疇內包括液晶顯示裝置、各像素中具有以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)、FED(Field Emission Display：場致發射顯示器)等以及驅動電路中包含記憶體裝置的其他的半導體顯示裝置。
另外，電晶體的源極是指用作活性層的半導體膜的一部分的源極區域或與上述半導體膜連接的源極電極。與此同樣，電晶體的汲極是指上述半導體膜的一部分的汲極區域或與上述半導體膜連接的汲極電極。另外，閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被供應低電位的端子稱為汲極，而將被供應高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假設源極和汲極是固定的來描述電晶體的連接關係，但是實際上源極和汲極的名稱根據上述電位關係而互換。
此外，即使是在電路圖上獨立的構成要素彼此連接，實際上也有有一個導電膜兼具有多個構成要素的功能的情況，例如佈線的一部分被用作電極的情況等。本說明書中的連接在其範疇內包括這種一個導電膜兼具有多個構成要素的功能的情況。
〈記憶體裝置的結構實例〉
圖1示出本發明的一個方式的記憶體裝置的結構的一個例子。圖1所示的記憶體裝置10包括感測放大器11、電連接於感測放大器11的記憶單元12a及記憶單元12b (記憶單元或稱電路)。並且，在本發明的一個方式中，感測放大器11位於第一層，記憶單元12a及記憶單元12b位於第一層上的第二層。
感測放大器11位於第一層，記憶單元12a及記憶單元12b位於第二層，當記憶單元12a及記憶單元12b的至少一部分與感測放大器11重疊時，與在一個層上設置感測放大器11、記憶單元12a及記憶單元12b的情況相比，能夠減小記憶體裝置10的佈局面積，並能夠提高每單位面積的記憶容量。
另外，感測放大器11具有放大電位差並保持該被放大的電位差的功能，該電位差是參考電位與從記憶單元12a或記憶單元12b輸出的包括資料的信號的電位之間的電位差。明確而言，從記憶單元12a輸出的包括資料的信號的電位經由佈線BLa被供應到感測放大器11。另外，從記憶單元12b輸出的包括資料的信號的電位經由佈線BLb被供應到感測放大器11。
記憶單元12a及記憶單元12b各包括用作開關的電晶體13及電容器14。明確而言，在記憶單元12a中，電晶體13根據電連接於電晶體13的閘極的佈線WLa的電位開啟和關閉。並且，電容器14與佈線BLa藉由電晶體13電連接。另外，在記憶單元12b中，電晶體13根據電連接於電晶體13的閘極的佈線WLb的電位開啟和關閉。並且，電容器14與佈線BLb藉由電晶體13電連接。
注意，在圖1中，示出一記憶單元12a電連接於一佈線BLa且一記憶單元12b電連接於一佈線BLb的情況。但是，在本發明的一個方式的記憶體裝置10中，也可以是多個記憶單元12a電連接於一佈線BLa且多個記憶單元12b電連接於一佈線BLb的情況。
另外，在本發明的一個方式中，作為記憶體裝置10中的記憶單元12a及記憶單元12b的佈局方式可以採用折疊式、開放式等。當採用折疊式的佈局方式時，可以防止佈線WLa或佈線WLb的電位的變化對從佈線BLa或佈線BLb輸出的包括資料的信號的電位造成影響。另外，當採用開放式的佈局方式時，與採用折疊式的情況相比能夠將記憶單元12a及記憶單元12b以高密度佈置，所以能夠使包括記憶單元12a及記憶單元12b的單元陣列整體縮小。
明確而言，在圖1中，示出作為記憶單元12a及記憶單元12b的佈局方式採用開放式的記憶體裝置10的結構的例子。明確而言，在圖1所示的記憶體裝置10中，在第二層中佈線BLa與佈線WLa交叉且不與佈線WLb交叉，並且，在第二層中佈線BLb與佈線WLb交叉且不與佈線WLa交叉。
在本發明的一個方式中，藉由作為記憶單元12a及記憶單元12b的佈局的方式採用開放式，與採用折疊式的情況相比能夠將設置有多個記憶單元12a及多個記憶單元12b的區域的面積抑制得小。因此，當存在多個位 於第一層的感測放大器11時，即使將多個感測放大器11互相緊密地配置在第一層，也可以將分別對應於多個感測放大器11的多個記憶單元12a及記憶單元12b以不侵入彼此的區域的方式配置在第二層。因此，在本發明的一個方式中，藉由採用開放式，可以進一步將記憶體裝置10的佈局面積抑制得小，而提高每單位面積的記憶容量。
另外，藉由層疊記憶單元12a及記憶單元12b與感測放大器11，可以縮短使記憶單元12a及記憶單元12b與感測放大器11電連接的佈線BLa、佈線BLb等各種佈線的長度。因此，因為能夠將上述佈線的佈線電阻抑制得小，所以可以實現記憶體裝置10的功耗的降低及高速驅動。
注意，記憶單元12a及記憶單元12b既可以與一感測放大器11重疊，又可以與不同的多個感測放大器11重疊。
圖2示出一感測放大器11與電連接於該一感測放大器的記憶單元12a及記憶單元12b重疊的情況的開放式記憶體裝置10的結構實例。另外，圖3示出圖2所示的記憶體裝置10的俯視圖。
圖2及圖3所示的記憶體裝置10包括位於第一層的一感測放大器11與電連接於該一感測放大器11的多個記憶單元12a及多個記憶單元12b的四個組。並且，在圖2及圖3中，以感測放大器11-1至感測放大器11-4表示四個感測放大器11。注意，在本發明的一個方式的 記憶體裝置10中，上述組也可以為1、2、3或5以上。
另外，在圖2及圖3中，設置有多個記憶單元12a的一區域15a及設置有多個記憶單元12b的一區域15b與電連接於該多個記憶單元12a及該多個記憶單元12b的一感測放大器11重疊。
在圖2及圖3中，感測放大器11-1至感測放大器11-4分別與佈線BLa1至佈線BLa4及佈線BLb1至佈線BLb4電連接。並且，設置在一區域15a的多個記憶單元12a與以佈線BLa1至佈線BLa4表示的佈線BLa之一電連接。另外，設置在一區域15b的多個記憶單元12b與以佈線BLb1至佈線BLb4表示的佈線BLb之一電連接。
另外，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12a的四個區域15a中，共用多個佈線WLa。明確而言，一佈線WLa與分別電連接於佈線BLa1至佈線BLa4的四個記憶單元12a電連接。另外，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12b的四個區域15b中，共用多個佈線WLb。明確而言，一佈線WLb與分別電連接於佈線BLb1至佈線BLb4的四個記憶單元12b電連接。
於圖2及圖3所示的開放式的記憶體裝置10中，在第二層中各佈線BLa與佈線WLa交叉且不與佈線WLb交叉。相似地，在第二層中各佈線BLb與佈線WLb交叉且不與佈線WLa交叉。
在圖2及圖3所示的記憶體裝置10中，藉由採用上述結構，能夠將記憶體裝置10的佈局面積抑制得小，並提高每單位面積的記憶容量。
接著，圖4示出兩個感測放大器11與分別電連接於該兩個感測放大器11的記憶單元12a及記憶單元12b重疊時的開放式記憶體裝置10的結構實例。另外，圖5示出圖4所示的記憶體裝置10的俯視圖。
圖4及圖5所示的記憶體裝置10包括位於第一層的一感測放大器11與電連接於該一感測放大器11的多個記憶單元12a及多個記憶單元12b的四個組。並且，在圖4及圖5中，以感測放大器11-1至感測放大器11-4表示四個感測放大器11。注意，在本發明的一個方式的記憶體裝置10中，上述組也可以為2、3或5以上。
並且，在圖4及圖5中，電連接於感測放大器11-1的記憶單元12a及電連接於感測放大器11-2的記憶單元12a與感測放大器11-1重疊。電連接於感測放大器11-1的記憶單元12b及電連接於感測放大器11-2的記憶單元12b與感測放大器11-2重疊。另外，電連接於感測放大器11-3的記憶單元12a及電連接於感測放大器11-4的記憶單元12a與感測放大器11-3重疊。電連接於感測放大器11-3的記憶單元12b及電連接於感測放大器11-4的記憶單元12b與感測放大器11-4重疊。
在圖4及圖5中，感測放大器11-1至感測放大器11-4分別與佈線BLa1至佈線BLa4及佈線BLb1至 佈線BLb4電連接。並且，設置在一區域15a的多個記憶單元12a與以佈線BLa1至佈線BLa4表示的佈線BLa之一電連接。另外，設置在一區域15b的多個記憶單元12b與以佈線BLb1至佈線BLb4表示的佈線BLb之一電連接。
另外，在圖4及圖5所示的記憶體裝置10中，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12a的四個區域15a中，共用多個佈線WLa。另外，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12b的四個區域15b中，共用多個佈線WLb。
明確而言，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12a的四個區域15a中，一佈線WLa與分別電連接於佈線BLa1至佈線BLa4的四個記憶單元12a電連接。另外，在包括分別與感測放大器11-1至感測放大器11-4電連接的記憶單元12b的四個區域15b中，一佈線WLb與分別電連接於佈線BLb1至佈線BLb4的四個記憶單元12b電連接。
並且，因為圖4及圖5所示的開放式的記憶體裝置10中，在第二層中任意一佈線BLa與佈線WLa交叉且不與佈線WLb交叉。相似地，在第二層中一佈線BLb與佈線WLb交叉且不與佈線WLa交叉。
在圖4及圖5所示的記憶體裝置10中，藉由採用上述結構，能夠將記憶體裝置10的佈局面積抑制得 小，並提高每單位面積的記憶容量。
〈記憶體裝置的具體結構實例〉
接著，對本發明的一個方式的記憶體裝置10的具體結構的一個例子進行說明。
圖6示出記憶單元12a及記憶單元12b、電連接於記憶單元12a及記憶單元12b的感測放大器11、預充電電路20、開關電路21及主放大器23的連接結構。
預充電電路20具有使佈線BLa及佈線BLb的電位初始化的功能。開關電路21具有控制佈線BLa及佈線BLb與主放大器23之間的開啟狀態的功能。在本發明的一個方式中，可以將感測放大器11及預充電電路20或開關電路21以與記憶單元12a及記憶單元12b重疊的方式配置在第一層。以下，將感測放大器11、預充電電路20及開關電路21總稱為驅動電路22。
記憶單元12a藉由佈線BLa與驅動電路22電連接。另外，記憶單元12b藉由佈線BLb與驅動電路22電連接。
注意，雖然在圖6中示出一記憶單元12a藉由一佈線BLa與驅動電路22電連接的情況，但是也可以是多個記憶單元12a藉由一佈線BLa與驅動電路22電連接。另外，雖然在圖6中示出一記憶單元12b藉由一佈線BLb與驅動電路22電連接的情況，但也可以是多個記憶單元12b藉由一佈線BLb與驅動電路22電連接。注意， 與佈線BLa連接的所有記憶單元12a與不同的佈線WLa電連接，與佈線BLb連接的所有記憶單元12b與不同的佈線WLb電連接。
另外，在圖6中，例示出感測放大器11為鎖存型的情況。明確而言，圖6所示的感測放大器11包括p通道型的電晶體30及電晶體31、n通道型的電晶體32及電晶體33。電晶體30的源極及汲極中的一個與佈線SP電連接，源極及汲極的另一個與電晶體31及電晶體33的閘極、佈線BLa電連接。電晶體32的源極及汲極中的一個與電晶體31及電晶體33的閘極、佈線BLa電連接，源極及汲極中的另一個與佈線SN電連接。電晶體31的源極及汲極中的一個與佈線SP電連接，另一個與電晶體30及電晶體32的閘極、佈線BLb電連接。電晶體33的源極及汲極中的一個與電晶體30及電晶體32的閘極、佈線BLb電連接，另一個與佈線SN電連接。
另外，預充電電路20包括n通道型的電晶體34至電晶體36。電晶體34至電晶體36也可以是p通道型。電晶體34的源極及汲極中的一個與佈線BLa電連接，另一個與佈線Pre電連接。電晶體35的源極及汲極中的一個與佈線BLb電連接，另一個與佈線Pre連接。電晶體36的源極及汲極中的一個與佈線BLa電連接，另一個與佈線BLb電連接。並且，電晶體34至電晶體36的閘極與佈線PL電連接。
開關電路21包括n通道型的電晶體37及電 晶體38。電晶體37及電晶體38也可以是p通道型。電晶體37的源極及汲極中的一個與佈線BLa電連接，另一個與佈線IOa電連接。電晶體38的源極及汲極中的一個與佈線BLb電連接，另一個與佈線IOb電連接。並且，電晶體37及電晶體38的閘極與佈線CSL電連接。
佈線IOa及佈線IOb與主放大器23電連接。
接著，使用圖7所示的時序圖說明在讀出資料時的圖6所示的記憶單元12a及記憶單元12b、驅動電路22以及主放大器23的工作的一個例子。
首先，在期間T1中，將預充電電路20中的電晶體34至電晶體36開啟，使佈線BLa及佈線BLb的電位初始化。明確而言，在圖7中，對佈線PL供應高位準電位VH_PL，將預充電電路20中的電晶體34至電晶體36開啟。藉由採用上述結構，佈線BLa及佈線BLb被供應佈線Pre的電位Vpre。
在期間T1中，佈線CSL被供應低位準電位VL_CSL，在開關電路21中電晶體37及電晶體38處於關閉狀態。另外，佈線WLa被供應低位準電位VL_WL，在記憶單元12a中電晶體13處於關閉狀態。同樣地，雖然在圖7中未圖示，但是佈線WLb被供應低位準電位VL_WL，在記憶單元12b中電晶體13處於關閉狀態。另外，佈線SP及佈線SN被供應電位Vpre，感測放大器11處於關閉狀態。
接著，對佈線PL供應低位準電位VL_PL，將 預充電電路20中的電晶體34至電晶體36關閉。並且，在期間T2中，選擇佈線WLa。明確而言，在圖7中，藉由對佈線WLa供應高位準電位VH_WL，選擇佈線WLa，在記憶單元12a中開啟電晶體13。藉由採用上述結構，佈線BLa與電容器14藉由電晶體13互相連接。並且，因為佈線BLa與電容器14互相連接，佈線BLa的電位根據保持在電容器14中的電荷量變動。
在圖7所示的時序圖中，例示出積蓄在電容器14中的電荷量多的情況。明確而言，當積蓄在電容器14中的電荷量多時，藉由從電容器14對佈線BLa釋放電荷，佈線BLa的電位從電位Vpre上升對應於△V1的部分。與此相反，當積蓄在電容器14的電荷量少時，藉由使電荷從佈線BLa流入電容器14，佈線BLa的電位從電位Vpre下降對應於△V2的部分。
在期間T2中，佈線CSL持續被供應低位準電位VL_CSL，在開關電路21中電晶體37及電晶體38維持關閉狀態。另外，佈線SP及佈線SN持續被供應電位Vpre，感測放大器11維持關閉狀態。
接著，在期間T3中，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，將感測放大器11開啟。感測放大器11具有放大佈線BLa與佈線BLb之間的電位差(圖7中為△V1)的功能。因此，在圖7所示的時序圖中，藉由將感測放大器11開啟，佈線BLa的電位從電位Vpre+△V1向佈線SP的電位 VH_SP接近。另外，佈線BLb的電位從電位Vpre向佈線SN的電位VL_SN接近。
在期間T3開始時，當佈線BLa的電位為電位Vpre-△V2時，藉由將感測放大器11開啟，佈線BLa的電位從電位Vpre-△V2向佈線SN的電位VL_SN接近。另外，佈線BLb的電位從電位Vpre向佈線SP的電位VH_SP接近。
另外，在期間T3中，佈線PL持續被供應低位準電位VL_PL，在預充電電路20中電晶體34至電晶體36維持關閉狀態。另外，佈線CSL持續被供應低位準電位VL_CSL，在開關電路21中電晶體37及電晶體38維持關閉狀態。佈線WLa持續被供應高位準電位VH_WL，在記憶單元12a中電晶體13維持開啟狀態。因此，在記憶單元12a中，對應於佈線BLa的電位VH_SP的電荷積蓄在電容器14中。
接著，在期間T4中，藉由控制供應到佈線CSL的電位，將開關電路21開啟。明確而言，在圖7中，對佈線CSL供應高位準電位VH_CSL，將開關電路21中的電晶體37及電晶體38開啟。藉由採用上述結構，佈線BLa的電位及佈線BLb的電位藉由佈線IOa及佈線IOb被供應到主放大器23。在主放大器23中，輸出的電位Vout的位準根據佈線IOa的電位比佈線IOb的電位高或低而不同。因此，具有電位Vout的信號反映有從記憶單元12a讀出的資料。
在期間T4中，佈線PL持續被供應低位準電位VL_PL，在預充電電路20中電晶體34至電晶體36維持關閉狀態。另外，佈線WLa持續被供應高位準電位VH_WL，在記憶單元12a中電晶體13維持開啟狀態。佈線SP持續被供應高位準電位VH_SP，佈線SN持續被供應低位準電位VL_SN，感測放大器11維持開啟狀態。因此，在記憶單元12a中，對應於佈線BLa的電位VH_SP的電荷持續積蓄在電容器14中。
當期間T4結束時，藉由控制供應到佈線CSL的電位，將開關電路21關閉。明確而言，在圖7中，對佈線CSL供應低位準電位VL_CSL，將開關電路21中的電晶體37及電晶體38關閉。
另外，在期間T4結束時，佈線WLa不被選擇。明確而言，在圖7中，藉由對佈線WLa供應低位準電位VL_WL，使佈線WLa處於非選擇的狀態，在記憶單元12a中將電晶體13關閉。藉由進行上述工作，對應於佈線BLa的電位VH_SP的電荷保持在電容器14中，因此即使在進行資料的讀出後，上述資料也在記憶單元12a中被保持。
藉由進行上述期間T1至期間T4中的工作，進行從記憶單元12a讀出資料的工作。並且，也可以同樣地進行從記憶單元12b讀出資料的工作。
在將新的資料寫入記憶單元12a或記憶單元12b時，與進行資料的讀出的情況同樣，首先暫時將預充 電電路20中的電晶體34至電晶體36開啟，並使佈線BLa及佈線BLb的電位初始化。接著，選擇欲將資料寫入的與記憶單元12a電連接的佈線WLa或與記憶單元12b電連接的佈線WLb，將記憶單元12a或記憶單元12b中的電晶體13開啟。藉由進行上述工作，佈線BLa或佈線BLb與電容器14藉由電晶體13成為開啟狀態。接著，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，將感測放大器11開啟。接著，藉由控制供應到佈線CSL的電位，將開關電路21開啟。明確而言，對佈線CSL供應高位準電位VH_CSL，將開關電路21中的電晶體37及電晶體38開啟。藉由採用上述結構，佈線BLa及佈線IOa成為開啟狀態，佈線BLb及佈線IOb成為開啟狀態。並且，藉由分別對佈線IOa及佈線IOb供應對應於欲寫入的資料的電位，藉由開關電路21對佈線BLa及佈線BLb供應對應於上述資料的電位。藉由進行上述工作，電荷根據佈線BLa或佈線BLb的電位積蓄在電容器14，對記憶單元12a或記憶單元12b寫入資料。
在對佈線BLa供應佈線IOa的電位並對佈線BLb供應佈線IOb的電位之後，即使將開關電路21中的電晶體37及電晶體38關閉，只要感測放大器11處於開啟狀態，佈線BLa的電位與佈線BLb的電位的高低關係也由感測放大器11保持。因此，在開關電路21中，將電晶體37及電晶體38從開啟變為關閉的時機既可以是選擇 佈線WLa之前，又可以是選擇佈線WLa之後。
接著，圖8示出包括多個包含記憶單元12a及記憶單元12b的單元陣列41、驅動電路22、具有控制佈線WLa及佈線WLb的電位的功能的列解碼器42的陣列40的佈局的一個例子。陣列40相當於本發明的一個方式的記憶體裝置的一個方式。
在圖8所示的陣列40中，位於第一層的多個驅動電路22與位於第二層的單元陣列41重疊。設計者可以適當地決定單元陣列41中的記憶單元12a及記憶單元12b的個數及與單元陣列41重疊的驅動電路22的個數。
列解碼器42位於第一層或第二層。並且，列解碼器42具有控制與相鄰的單元陣列41中的記憶單元12a及記憶單元12b電連接的佈線WLa及佈線WLb的電位的功能。
接著，圖9作為一個例子示出包括圖8所示的陣列40及控制陣列40的工作的驅動電路43的記憶體裝置44的結構。記憶體裝置44相當於本發明的一個方式的記憶體裝置的一個方式。
明確而言，在圖9所示的記憶體裝置44中，驅動電路43包括緩衝器45、主放大器23、行解碼器46、寫入電路47及列解碼器48。
緩衝器45具有控制對記憶體裝置44輸入用於驅動電路43或陣列40的驅動的各種信號及寫入陣列40的資料的功能。另外，緩衝器45具有控制從記憶體裝 置44輸出從陣列40讀出的資料的功能。
列解碼器48根據指定的位址選擇圖8所示的陣列40中的多個列解碼器42的功能。並且，根據所選擇的列解碼器42進行圖6所示的佈線WLa或佈線WLb的選擇。
行解碼器46具有如下功能：藉由控制開關電路21的工作，在將資料寫入時或讀出時根據指定的位址選擇行方向上的記憶單元12a及記憶單元12b。明確而言，行解碼器46具有在圖6所示的記憶體裝置10中控制佈線CSL的電位的功能。
開關電路21具有控制佈線BLa及佈線BLb與主放大器23之間的開啟狀態以及佈線BLa及佈線BLb與寫入電路47之間的開啟狀態的功能。寫入電路47具有對指定的位址的記憶單元12a或記憶單元12b藉由開關電路21將資料寫入的功能。明確而言，寫入電路47具有在圖6所示的記憶體裝置10中根據資料對佈線IOa及佈線IOb供應電位的功能。
主放大器23具有使用藉由感測放大器11放大的佈線BLa及佈線BLb的電位讀出資料的功能。
記憶體裝置44也可以包括能夠暫時儲存指定的記憶單元12a或記憶單元12b的位址的位址緩衝器。
〈記憶體裝置的剖面結構的例子1〉
圖10示出本發明的一個方式的記憶體裝置的剖面結 構的一個例子。注意，圖10例示出圖6所示的記憶體裝置10所包括的電晶體13、電容器14及電晶體30的剖面圖。並且，在圖10中，例示出通道形成區域形成在單晶的矽基板中的電晶體30位於第一層且電容器14以及通道形成區域形成在氧化物半導體膜中的電晶體13位於第一層上的第二層的情況的記憶體裝置的剖面結構。
電晶體30可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中包括通道形成區域。當使用矽薄膜形成電晶體30時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等。
形成有電晶體30的半導體基板601例如可以使用矽基板、鍺基板、矽鍺基板等。在圖10中示出將單晶矽基板用於半導體基板601時的例子。
另外，利用元件隔離法使電晶體30電隔離。作為元件隔離法，可以採用矽的局部氧化法(LOCOS法：Local Oxidation of Silicon)、淺溝槽隔離法(STI法：Shallow Trench Isolation)等。在圖10中示出利用淺溝槽隔離法使電晶體30電隔離時的例子。明確而言，圖10例示出如下情況：在半導體基板601上利用蝕刻等形成溝槽之後，藉由將包含氧化矽等的絕緣物埋入在該溝槽中而形成的元件隔離區域610，使電晶體30元件隔離的情況。
在電晶體30上設置有絕緣膜611。在絕緣膜611中形成有開口部。並且，在上述開口部中形成有分別與電晶體30的源極及汲極電連接的導電膜625及導電膜626。
導電膜625與形成於絕緣膜611上的導電膜634電連接，導電膜626與形成於絕緣膜611上的導電膜635電連接。
在導電膜634及導電膜635上形成有絕緣膜612。在絕緣膜612中形成有開口部，在上述開口部中形成有與導電膜634電連接的導電膜637。並且，導電膜637與形成於絕緣膜612上的導電膜651電連接。
在導電膜651上形成有絕緣膜613。在絕緣膜613中形成有開口部，在上述開口部中形成有與導電膜651電連接的導電膜652。並且，導電膜652與形成於絕緣膜613上的導電膜653電連接。此外，在絕緣膜613上形成有導電膜644。
在導電膜653及導電膜644上形成有絕緣膜661。並且，在圖10中，在絕緣膜661上形成有電晶體13及電容器14。
電晶體13包括：絕緣膜661上的包含氧化物半導體的半導體膜701；半導體膜701上的用作源極或汲極的導電膜721及導電膜722；半導體膜701、導電膜721及導電膜722上的閘極絕緣膜662；以及位於閘極絕緣膜662上且在導電膜721與導電膜722之間與半導體膜 701重疊的閘極電極731。導電膜721及導電膜722在設置於絕緣膜661中的開口部分別與導電膜644及導電膜653電連接。
在電晶體13中，在半導體膜701中存在有重疊於導電膜721的區域與重疊於閘極電極731的區域之間的區域710。此外，在電晶體13中，在半導體膜701中存在有重疊於導電膜722的區域與重疊於閘極電極731的區域之間的區域711。藉由將導電膜721、導電膜722及閘極電極731用作遮罩而對區域710及區域711添加氬、對半導體膜701賦予p型導電型的雜質或對半導體膜701賦予n型導電型的雜質，在半導體膜701中，與重疊於閘極電極731的區域相比，可以降低區域710及區域711的電阻率。
另外，電容器14包括絕緣膜661上的導電膜721、與導電膜721重疊的閘極絕緣膜662、隔著閘極絕緣膜662與導電膜721重疊的導電膜655。藉由在閘極絕緣膜662上形成導電膜並將該導電膜加工成所需的形狀，可以在形成閘極電極731的同時形成導電膜655。
並且，在電晶體13及電容器14上設置有絕緣膜663。
在圖10所示的記憶體裝置中，將用作電晶體13的源極電極或汲極電極的導電膜722與用作電晶體30的源極電極或汲極電極的導電膜625電連接的導電膜634、導電膜637、導電膜651、導電膜652及導電膜653 相當於佈線BLa。另外，除了上述導電膜，佈線BLa還可以包括導電膜722的一部分或導電膜625的一部分。
另外，在圖10中，電晶體13在半導體膜701的至少一側具有閘極電極731即可，但是也可以具有夾著半導體膜701的一對閘極電極。
當電晶體13具有夾有半導體膜701的一對閘極電極時，可以對一個閘極電極供應用來控制開啟或關閉狀態的信號，並對另一個閘極電極供應來自其他佈線的電位。在該情況下，可以對一對閘極電極供應相同位準的電位，也可以只對另一個閘極電極供應接地電位等固定電位。可以藉由控制對另一個閘極電極供應的電位位準來控制電晶體的臨界電壓。
另外，圖10例示出電晶體13具有單閘極結構的情況，即包括對應於一閘極電極731的一通道形成區域的結構。但是，電晶體13也可以具有多閘極結構，即藉由具有彼此電連接的多個閘極電極而在一個活性層中包括多個通道形成區域的結構。
〈電晶體〉
接著，說明在氧化物半導體膜中包括通道形成區域的電晶體90的結構實例。
圖11A至圖11C示出在氧化物半導體膜中包括通道形成區域的電晶體90的結構的一個例子。圖11A示出電晶體90的俯視圖。注意，在圖11A中，為了明確 地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖11B示出沿著圖11A所示的俯視圖的點劃線A1-A2的剖面圖，圖11C示出沿著點劃線A3-A4的剖面圖。
如圖11A至圖11C所示，電晶體90包括：在形成於基板97上的絕緣膜91上依次層疊的氧化物半導體膜92a及氧化物半導體膜92b；電連接於氧化物半導體膜92b且分別用作源極電極或汲極電極的導電膜93及導電膜94；氧化物半導體膜92b、導電膜93及導電膜94上的氧化物半導體膜92c；被用作閘極絕緣膜且位於氧化物半導體膜92c上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。另外，基板97既可以是玻璃基板或半導體基板等，又可以是在玻璃基板或半導體基板上形成有半導體元件的元件基板。
此外，圖12A至圖12C示出電晶體90的具體結構的另外一個例子。圖12A示出電晶體90的俯視圖。注意，在圖12A中，為了明確地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖12B示出沿著圖12A所示的俯視圖的點劃線A1-A2的剖面圖，圖12C示出沿著點劃線A3-A4的剖面圖。
如圖12A至圖12C所示，電晶體90包括：在絕緣膜91上依次層疊的氧化物半導體膜92a至氧化物半導體膜92c；電連接於氧化物半導體膜92c且被用作源極電極或汲極電極的導電膜93及導電膜94；被用作閘極絕 緣膜且位於氧化物半導體膜92c、導電膜93及導電膜94上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。
另外，在圖11A至圖12C中，示出使用層疊的氧化物半導體膜92a至氧化物半導體膜92c的電晶體90的結構。電晶體90所包括的氧化物半導體膜不限於由層疊的多個氧化物半導體膜構成，還可以由單膜的氧化物半導體膜構成。
當電晶體90包括氧化物半導體膜92a至氧化物半導體膜92c被依次層疊的半導體膜時，氧化物半導體膜92a及氧化物半導體膜92c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜92b的金屬元素的至少一個，並且其傳導帶底的能量比氧化物半導體膜92b離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜92b至少包含銦時，載子移動率變高，所以是較佳的。
在電晶體90具有上述結構的半導體膜的情況下，藉由對閘極電極施加電壓，就可以在對半導體膜施加電場時使通道區域形成在半導體膜中的傳導帶底的能量小的氧化物半導體膜92b中。也就是說，藉由在氧化物半導體膜92b與絕緣膜95之間設置有氧化物半導體膜92c，可以在與絕緣膜95分開的氧化物半導體膜92b中形成通 道區域。
另外，由於氧化物半導體膜92c在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92c的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體90的場效移動率變高。
另外，當在氧化物半導體膜92b與氧化物半導體膜92a的介面處形成介面能階時，由於在介面附近的區域中也會形成通道區域，因此電晶體90的臨界電壓變動。但是，由於氧化物半導體膜92a在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92a的介面處不容易形成介面能階。因此，藉由上述結構可以減少電晶體90的臨界電壓等的電特性的偏差。
另外，較佳的是，以不使因氧化物半導體膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式將多個氧化物半導體膜層疊。這是因為，當被層疊的氧化物半導體膜的膜間存在雜質時，氧化物半導體膜間的傳導帶底的能量失去連續性，於是在介面附近，載子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主要成分至少包含相同一種金屬的多個氧化物半導體膜單純地層疊相比，更容易形成連續接合(這裡尤其是指傳導帶底的能量具有在各膜之間連續地變化的U字型井結構的狀態)。
為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了儘可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10-7Pa至1×10-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以儘可能地防止水分等混入氧化物半導體膜。明確而言，當氧化物半導體膜92b為In-M-Zn氧化物膜(M為Ga、Y、Zr、La、Ce或Nd)，並且用於形成氧化物半導體膜92b的靶材中的金屬元素的原子數比為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為氧化物半導體膜92b容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。
明確而言，當氧化物半導體膜92a及氧化物半導體膜92c為In-M-Zn氧化物膜(M為Ga、Y、Zr、La、Ce或Nd)時，在用來形成氧化物半導體膜92a及氧化 物半導體膜92c的靶材中的金屬元素的原子數比為In：M：Zn=x2：y2：z2的情況下，較佳的是，x2/y2<x1/y1，z2/y2是1/3以上且6以下、更佳的是1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，容易形成用作氧化物半導體膜92a及氧化物半導體膜92c的CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3；6、In：M：Zn=1：3：8等。
氧化物半導體膜92a及氧化物半導體膜92c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，氧化物半導體膜92b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，氧化物半導體膜92a至氧化物半導體膜92c既可以是非晶又可以是結晶。但是，由於當形成有通道區域的氧化物半導體膜92b是結晶時可以賦予電晶體90穩定的電特性，因此氧化物半導體膜92b較佳是結晶。
注意，通道形成區域是指在電晶體90的半導體膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區域是指在通道形成區域中電流主要流動的區域。
例如，作為氧化物半導體膜92a及氧化物半導體膜92c，在使用由濺射法形成的In-Ga-Zn類氧化物膜 的情況下，在氧化物半導體膜92a及氧化物半導體膜92c的成膜時，可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為200℃，DC電力為0.5kW，即可。
另外，當作為氧化物半導體膜92b使用CAAC-OS膜時，在氧化物半導體膜92b的成膜時較佳為使用In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的多晶靶材。作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為300℃，DC電力為0.5kW。
雖然氧化物半導體膜92a至氧化物半導體膜92c可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中包括通道形成區域的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區域的電晶體容易具 有臨界電壓為正的電特性(也稱為常關閉(normally-off)特性)。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中包括通道形成區域的電晶體的關態電流小。例如，通道寬度為1×106μm且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容器與電晶體連接且由該電晶體控制流入電容器或從電容器流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區域，且根據電容器的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區域的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流要小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體的電晶體的電特性的偏差的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此 外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn氧化物、In-Sn-Zn氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，還可以應對基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧 化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，使用In-Sn-Zn氧化物比較容易得到高移動率。但是，在使用In-Ga-Zn氧化物時，也可以藉由降低塊體內缺陷密度而提高移動率。
另外，在電晶體90中，根據用於源極電極及汲極電極的導電性材料，有時源極電極及汲極電極中的金屬會抽出氧化物半導體膜中的氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而成為n型。因為成為n型的區域被用作源極區域或汲極區域，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型的區域，可以增大電晶體90的移動率及通態電流(on-state current)，從而可以實現使用電晶體90的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電 極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成n型的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。
當將包括多個層疊的氧化物半導體膜的半導體膜用於電晶體90時，為了提高電晶體90的移動率及通態電流以實現半導體裝置的更高速的工作，n型的區域較佳為到達用作通道區域的氧化物半導體膜92b。
絕緣膜91較佳為具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能。此外，較佳為絕緣膜91中的缺陷少，典型的是，藉由ESR測量所得到的在起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×1018spins/cm3以下。
由於絕緣膜91具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能，因此絕緣膜91較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜91可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。
注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
另外，圖11A至圖12C所示的電晶體90具有如下結構：在形成有通道區域的氧化物半導體膜92b的端部中不與導電膜93及導電膜94重疊的端部(換言之，位於不同於導電膜93及導電膜94所在的區域的端部)與導電膜96重疊。在用來形成氧化物半導體膜92b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，所以容易成為n型。然而，在圖11A至圖12C所示的電晶體90中，由於不與導電膜93及導電膜94重疊的氧化物半導體膜92b的端部與導電膜96重疊，因此藉由控制導電膜96的電位可以控制施加於該端部的電場。因此，可以由供應到導電膜96的電位控制藉由氧化物半導體膜92b的端部流動在導電膜93與導電膜94之間的電流。將這種電晶體90的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。
明確而言，若採用S-Channel結構，當將使電晶體90關閉的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的關態電流較小。因此，在電晶體90中，即使為了得到大通態電流而縮短通道長度，其結果是，氧化物半導體膜92b的端部的導電膜93與導電膜94之間的長度變短，也可以降低電晶體90的關態電流。因此，在電晶體90中，藉由縮短通道長度，在處於導通狀態時可以得到較大的通態電流，在處於 關閉狀態時降低關態電流。
明確而言，若採用S-Channel結構，當將使電晶體90開啟的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的電流較大。該電流有助於電晶體90的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜92b的端部與導電膜96重疊，氧化物半導體膜92b中的載子不僅在近於絕緣膜95的氧化物半導體膜92b的介面附近流動，還在氧化物半導體膜92b中的較廣的範圍內流動，所以電晶體90中的載子的移動量增加。其結果是，電晶體90的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
下面說明氧化物半導體膜的結構。
在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此也包括-5°以上且5°以下的角度的狀態。此外，“大致平行”是指在-30°以上且30°以下的角度的範圍中配置兩條直線的狀態。另外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此也包括85°以上且95°以下的角度的狀態。此外，“大致垂直”是指在60°以上且120°以下的角度的範圍中配置兩條直線的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜被分為非單晶氧化物半導體膜和單晶氧化物半導體膜。或者，氧化物半導體例如被分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體可以舉出CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體和非晶氧化物半導體等。另外，作為結晶氧化物半導體可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體和微晶氧化物半導體等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個呈c軸配向的結晶部的氧化物半導體膜之一。
藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以確認到多個結晶部。另一方面，在高解析度TEM影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的剖面的高解析度TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著其上形成 CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凹凸的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力 更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開啟(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
在使用CAAC-OS膜的電晶體中，起因於可見 光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc- OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半 導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。有時TEM觀察中的微量的電子照射引起a-like OS膜的晶化，由此發生結晶部的生長。另一方面，若是優質的nc-OS膜，則幾乎沒有TEM觀察中的微量的電子照射所引起的晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸可以使用高解析度TEM影像測量。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，由結晶結構分析求出其值為0.29nm。因此，重點觀察高解析度TEM影像中的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的部分中，每一個晶格條紋對應於InGaZnO4結晶的a-b面。
另外，有時氧化物半導體膜的密度因結構而不同。例如，當已知某個氧化物半導體的組成時，藉由對該氧化物半導體膜的密度與具有與該氧化物半導體膜相同組成的單晶氧化物半導體膜的密度進行比較，可以估計該 氧化物半導體膜的結構。例如，a-like OS膜密度為單晶氧化物半導體膜的密度的78.6%以上且低於92.3%。另外，例如nc-OS膜密度及CAAC-OS膜密度為單晶氧化物半導體膜的密度的92.3%以上且低於100%。注意，形成其密度低於單晶氧化物半導體膜的78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行說明。例如，在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且低於5.9/cm3。另外，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，nc-OS膜的密度以及CAAC-OS膜的密度為5.9g/cm3以上且低於6.3/cm3。
此外，有時不存在具有相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合具有不同組成的單晶氧化物半導體膜，能夠算出相當於具有所需組成的單晶氧化物半導體膜的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算所希望的組成的單晶氧化物半導體的密度即可。注意，密度較佳為藉由組合儘可能少的種類的單晶氧化物半導體膜來算出。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn氧化物靶材。另外，X、Y及Z為任意正數。 在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、2：1：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。尤其是，由於使用In、Ga、Zn的莫耳數比為2：1：3的靶材形成的CAAC-OS膜可以增高在一定範圍內觀察到CAAC-OS的繞射圖案的區域的比例(也稱為CAAC化率)，所以可以提高在該CAAC-OS膜中包括通道形成區域的電晶體的頻率特性。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na切斷構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而 形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
〈記憶體裝置的剖面結構的例子2〉
圖13示出本發明的一個方式的記憶體裝置的剖面結構的一個例子。在圖13中，例示出圖6所示的記憶體裝置10所包括的電晶體13、電容器14及電晶體30的剖面圖。明確而言，沿著虛線A1-A2的區域示出電晶體13、電容器14及電晶體30的通道長度方向上的結構，沿著虛線A3-A4的區域示出電晶體13及電晶體30的通道寬度方向上的結構。在本發明的一個方式中，一個電晶體的通道長度方向與另一個電晶體的通道長度方向不一定必須一致。
注意，電晶體的通道長度方向是指在源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間載子移動的方向，通道寬度方向是指在與基板平行的面內垂直於通道長度方向的方向。
另外，在圖13中示出在氧化物半導體膜中包括通道形成區域的電晶體13形成在其通道形成區域包括 在單晶矽基板中的電晶體30上的例子。
形成有電晶體30的基板400例如可以使用矽基板、鍺基板、矽鍺基板等。在圖13中示出將單晶矽基板用於基板400的例子。
另外，利用元件隔離法使電晶體30電隔離。作為元件隔離法，可以採用淺溝隔離法(STI法：Shallow Trench Isolation)等。在圖13中示出利用淺溝隔離法使電晶體30電隔離的例子。明確而言，在圖13中，藉由蝕刻等在基板400中形成溝槽，將含有氧化矽等的絕緣物填埋於該溝槽中，然後利用蝕刻等部分去除該絕緣物來形成元件隔離區域401，使用該元件隔離區域401使電晶體30元件隔離。
注意，當電晶體30具有與相鄰的電晶體相同的極性時，並不一定必須在相鄰的電晶體之間進行元件隔離。在該情況下，可以減小佈局面積。
在位於溝槽以外的區域的基板400的凸部中設置有電晶體30的雜質區域402、雜質區域403以及夾在雜質區域402與雜質區域403之間的通道形成區域404。電晶體30還包括覆蓋通道形成區域404的絕緣膜405以及隔著絕緣膜405與通道形成區域404重疊的閘極電極406。
在電晶體30中，藉由使通道形成區域404中的凸部的側部及上部隔著絕緣膜405與閘極電極406重疊，可以使載子流過包括通道形成區域404的側部及上部 的較廣的範圍。由此，縮小電晶體30在基板上所占的面積，並可以增加電晶體30中的載子的移動量。其結果是，可以在增加電晶體30的通態電流的同時提高場效移動率。當將通道形成區域404中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區域404中的凸部的膜厚度設定為T時，當膜厚度T與通道寬度W的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加電晶體30的通態電流並提高場效移動率。
當作為電晶體30使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。
在電晶體30上設置有絕緣膜411。在絕緣膜411中形成有開口部。並且，上述開口部中形成有與雜質區域402電連接的導電膜412以及與雜質區域403電連接的導電膜413。
導電膜412與形成於絕緣膜411上的導電膜416電連接，導電膜413與形成於絕緣膜411上的導電膜417電連接。
在導電膜416及導電膜417上設置有絕緣膜420。在絕緣膜420上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421。絕緣膜421的密度越高且越緻密或者懸空鍵越少且化學性質上越穩定，越具有更高的阻擋效果。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。作為 具有防止氫、水的擴散的阻擋效果的絕緣膜421，例如還可以採用氮化矽、氮氧化矽等。
在絕緣膜421上設置有絕緣膜422，在絕緣膜422上設置有電晶體13及電容器14。
電晶體13在絕緣膜422上包括：含有氧化物半導體的半導體膜430；與半導體膜430電連接的用作源極電極或汲極電極的導電膜432及導電膜433；覆蓋半導體膜430的閘極絕緣膜431；以及隔著閘極絕緣膜431與半導體膜430重疊的閘極電極434。另外，在絕緣膜420至絕緣膜422中設置有開口部，導電膜433在上述開口部中與導電膜417連接。
圖13示出電晶體13的半導體膜430包括依次層疊於絕緣膜422上的氧化物半導體膜430a至氧化物半導體膜430c的情況。並且，在氧化物半導體膜430a及氧化物半導體膜430b上設置有導電膜432及導電膜433，在氧化物半導體膜430b、導電膜432及導電膜433與閘極絕緣膜431之間設置有氧化物半導體膜430c。但是，在本發明的一個方式中，電晶體13所包括的半導體膜430也可以由單膜的金屬氧化物膜構成。
電容器14包括：導電膜432；與導電膜432重疊的氧化物半導體膜430c及閘極絕緣膜431；以及隔著氧化物半導體膜430c及閘極絕緣膜431與導電膜432重疊的導電膜440。藉由在閘極絕緣膜431上形成導電膜，並將該導電膜加工成所需的形狀，可以在形成閘極電 極434的同時形成導電膜440。
在圖13所示的記憶體裝置中，將用作電晶體13的源極電極或汲極電極的導電膜433與用作電晶體30的源極電極或汲極電極的導電膜413電連接的導電膜417相當於佈線BLa。另外，除了上述導電膜，佈線BLa還可以包括導電膜413的一部分或導電膜433的一部分。
在圖13中，雖然電晶體13只要至少在半導體膜430的一側具有閘極電極434即可，但是還可以具有隔著絕緣膜422與半導體膜430重疊的另一個閘極電極。
當電晶體13具有一對閘極電極時，可以對一個閘極電極供應用來控制通態或關態的信號，並對另一個閘極電極供應來自其他佈線的電位。在該情況下，可以對一對閘極電極供應相同位準的電位，也可以只對另一個閘極電極供應接地電位等固定電位。可以藉由控制對另一個閘極電極供應的電位位準來控制電晶體的臨界電壓。
另外，在圖13中，電晶體13具有單閘極結構，即包括對應於一閘極電極434的一通道形成區域的結構。但是，電晶體13也可以具有多閘極結構，即藉由具有彼此電連接的多個閘極電極而在一個活性層中包括多個通道形成區域的結構。
〈電子裝置的例子〉
根據本發明的一個方式的記憶體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的 是，能夠再現儲存介質如DVD(Digital Versatile Disc：數位影音光碟)等並具有可以顯示其影像的顯示器的裝置)。另外，作為可以使用根據本發明的一個方式的記憶體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。在圖14A至圖14F中示出這些電子裝置的具體例子。
圖14A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個方式的記憶體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖14A所示的可攜式遊戲機包括兩個顯示部即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖14B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。可以將根據本發明的一個方式的記憶體裝置用於可攜式資訊終端的各種積體電路。第一顯示部5603設置在第 一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，藉由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605處的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。可以藉由在顯示裝置中設置觸控面板而附加位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加位置輸入裝置的功能。
圖14C示出筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個方式的記憶體裝置用於筆記本式個人電腦的各種積體電路。
圖14D示出手鏡，該手鏡包括第一外殼5301、第二外殼5302、鏡子5303、連接部5304等。第一外殼5301與第二外殼5302由連接部5304連接，可以藉由連接部5304改變第一外殼5301與第二外殼5302之間的角度。並且，將照明設備用於第一外殼5301及第二外殼5302。上述照明設備包括面狀的發光元件，該發光元件也可以根據連接部5304的第一外殼5301與第二外殼5302之間的角度切換發光狀態與非發光狀態。可以將根據本發明的一個方式的記憶體裝置用於用來控制照明設備 的工作的各種積體電路。
圖14E示出顯示裝置，該顯示裝置包括具有曲面的外殼5701、顯示部5702等。可以將根據本發明的一個方式的記憶體裝置用於用來控制顯示部5702的顯示裝置的工作的各種積體電路。
圖14F示出行動電話，在具有曲面的外殼5901中設置有顯示部5902、麥克風5907、揚聲器5904、照相機5903、外部連接部5906、操作用按鈕5905。可以將根據本發明的一個方式的記憶體裝置用於用來控制顯示部5902的顯示裝置的工作的各種積體電路。
〈實施例〉
在本實施例中，說明對本發明的一個方式的單元陣列進行的各種評價。
首先，圖15A示出用於評價的測試電路的結構。測試電路100由開關電路101、單元陣列102、源極隨耦器電路103構成。另外，圖19示出試製的測試電路的俯視圖。
單元陣列102由8行8列的64個記憶單元構成。圖15B示出記憶單元的結構。記憶單元110由電晶體111及電容器112構成。也就是說，記憶單元110由一個電晶體及一個電容器構成，具有與圖1中的記憶單元12a或記憶單元12b同樣的結構。
作為電晶體111使用氧化物半導體膜中包括 通道形成區域的電晶體(以下也稱為OS電晶體)。在此，作為氧化物半導體膜使用由IGZO形成的CAAC-OS膜。另外，將信號線BL的電容值設定為8.7fF，將電容器112的電容值設定為3.9fF。該電容值3.9fF是習知的DRAM所使用的電容的1/6左右。
另外，資料的讀出使用由OS電晶體製造的源極隨耦器電路103，而實現記憶單元110的信號線的電位的監視。
圖16示出使用包括IGZO的CAAC-OS膜的電晶體111的Vg-Id特性。將電晶體111的通道寬度W設定為40nm，將其通道長度L設定為60nm。另外，將Vd(汲極電壓)設定為1.8V來進行測定。
從圖16可知，電晶體111的關態電流極小，為測定下限值(1×10-13A)以下。藉由使用這種電晶體111構成記憶單元110，可以在極長的期間內保持資料。因此，能夠大幅減少更新工作的頻率，而可以降低功耗。
另外，由於電晶體111的關態電流較小，所以可以降低電容器112的電容值。因此，能夠提高記憶單元110的寫入速度、讀出速度，而使記憶單元110可以高速工作。
實際製造的單元陣列102為開放式單元陣列，並將每個信號線BL的記憶單元的個數設定為8個。如圖1至圖5所示，在將單元陣列102配置在感測放大器上時，可以以不增加晶片的面積的方式增加每個晶片中的 感測放大器的個數，所以可以減少每個信號線BL的記憶單元的個數，而可以降低信號線BL的電容。
接著，說明測試電路100的評價結果。圖17A和圖17B示出信號線CSEL、信號線WL、信號線BL_IN、信號線OUT(參照圖15C)的波形。圖17A是將資料“1”寫入時的波形，圖17B是將資料“1”讀出時的波形。在此，寫入時的信號線WL的電位為高位準的期間對應於寫入時間，讀出時的信號線WL的電位為高位準的期間對應於讀出時間。在圖17B中，以△V表示預充電後的信號線BL的電位與保持在記憶單元110中的電荷被釋放後(讀出時間後)的信號線BL之間的電位的差。
將對信號線WL供應的高位準電位設定為3.0V，將對信號線WL供應的低位準電位設定為-1.0V。另外，將對信號線BL_IN供應的高位準電位設定為1.8V，將對信號線BL_IN供應的低位準電位設定為0.0V。另外，將對信號線BL供應的預充電電位設定為0.8V。
從測定的△V及源極隨耦器電路103的源極隨耦器特性計算出信號線BL的讀出信號(信號電壓Vsig)。
接著，示出單元陣列102的工作速度的評價結果。圖18A示出單元陣列102的寫入時間與信號電壓Vsig的關係。注意，△V相當於將信號電壓Vsig藉由源極隨耦器電路103輸出的值。在此，示出在進行寫入之後 以與寫入時間相同的時間進行讀出的情況的結果。
當寫入時間及讀出時間為10ns以上時，Vsig的值飽和，Vsig的絕對值為200mV以上。也就是說，確實有在進行寫入。另外，即使寫入時間與讀出時間都是5ns，Vsig的絕對值也是100mV以上。因此，可知單元陣列102的寫入及讀出所需的時間較短，而能夠高速工作。
另外，圖20示出對16個記憶單元進行測定的信號電壓Vsig的平均值。從圖20可知，當寫入時間及讀出時間為10ns以上時，Vsig的絕對值在150mV以上時飽和。另外，即使寫入時間及讀出時間為5ns，Vsig的絕對值也是150mV以上。
另外，圖18B示出單元陣列102的保持特性。在此，示出資料“1”的保持時間與Vsig的關係。注意，將寫入時間及讀出時間設定為5ns，將保持時的信號線BL的電位設定為0.0V，將信號線WL的電位設定為-1.0V。
在圖18B中，可以確認到即使資料的保持時間經過1時間，Vsig也維持在160mV以上，並且Vsig的值的變化小。因此，可知單元陣列102能夠在極長的期間內保持資料。由此，可以大幅減少單元陣列102的更新工作的次數。
在此，在假設單元陣列102的更新工作的間隔為1小時的情況下，該間隔是習知的DRAM的更新工作的間隔(64ms左右)的大約56250倍。因此，這表示 單元陣列102可以將更新工作的功耗降低到習知的DRAM的大約1/56250以下。
如上所述，藉由將使用CAAC-OS的OS電晶體用於記憶單元，可以實現資料保持期間極長且更新工作的功耗被降低的半導體裝置。另外，可以實現儲存電容器的電容值小且能夠高速工作的半導體裝置。
10:記憶體裝置
11:感測放大器
12a:記憶單元
12b:記憶單元
13:電晶體
14:電容器
BLa、BLb:佈線
WLa、WLb:佈線

Claims (2)

  1. 一種記憶體裝置，具有：一感測放大器、第一記憶單元及第二記憶單元；
    該一感測放大器與第一佈線及第二佈線電連接；
    該一感測放大器位於第一層；
    該第一記憶單元與該第二記憶單元位於同層；
    該第一記憶單元與該第二記憶單元位於該第一層上的第二層；
    該第一記憶單元根據第三佈線的電位控制通過該第一佈線的資料的寫入及讀出；
    該第二記憶單元根據第四佈線的電位控制通過該第二佈線的資料的寫入及讀出；
    該一感測放大器與該第一記憶單元及該第二記憶單元重疊；
    該第一記憶單元或該第二記憶單元具有電晶體及電容器；
    該電晶體具有：第一氧化物半導體層、該第一氧化物半導體層上的第二氧化物半導體層、該第二氧化物半導體層上用作源極電極或汲極電極的導電層、該導電層上的第三氧化物半導體層、該第三氧化物半導體層上的閘極絕緣層以及該閘極絕緣層上的閘極電極；
    該電容器，具有以與該第三氧化物半導體層相同材料形成並接觸該導電層上的第四氧化物半導體層。
  2. 如請求項1之記憶體裝置，其中，
    該第一佈線在該第二層中，在該第三佈線及該第四佈線之中僅與該第三佈線交叉；
    該第二佈線在該第二層中，在該第三佈線及該第四佈線之中僅與該第四佈線交叉。
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