JP2001358315A - Mramメモリ - Google Patents
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- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- Semiconductor Memories (AREA)
Abstract
るMRAMメモリを提供することである。 【解決手段】 半導体基板(4)上に少なくとも一つの
メモリセル層を配備しメモリセルアレイ(2)内の磁気
抵抗メモリ要素(6a、6b)と接触させた磁気抵抗メ
モリ要素(6a、6b)を備えるメモリセルアレイ
(2)と;るためのワードライン(7)とビットライン
(8、9)と;ワードおよびビットライン(7、8、
9)を介してをメモリセルアレイ(2)内の磁気抵抗メ
モリ要素(6a、6b)を駆動するためのドライブ論理
装置(5a、5b、5c)とを有し、このドライブ論理
装置(5a、5b、5c)が半導体基板(4)内部およ
びその上方のメモリセルアレイ(2)の下方に一体形成
されているMRAMメモリである。
Description
し、そのMRAMメモリのメモリセルアレイ内の磁気抵
抗性メモリ要素を駆動する駆動論理構成が、半導体基板
内およびその上のメモリセルアレイの下方に一体形成さ
れている。
メモリ要素の抵抗が強磁性の磁化方向によって決まる。
メモリ要素の抵抗は、強磁性層の平行磁化の場合には小
さく、一方メモリ要素の抵抗は強磁性層の不平行磁化の
場合には大きくなる。
GMRメモリ要素とTMRメモリ要素とARMメモリ要
素およびCMRメモリ要素間で区別がなされる。
性層と両層間に配備された非磁性導電体層を有し、GM
Rメモリ要素は、GMRメモリ要素が二つの強磁性層内
の磁化が平行かまたは不平行に向けられていることに依
存している場合、「GMR効果」(GMR:巨大磁気抵
抗)を呈する。
磁気抵抗)が、少なくとも二つの層とこれら両層間に配
備された絶縁非磁化層を有している。この場合、絶縁層
は、トンネリング電流が二つの強磁性層間に流れるよう
に作られる。強磁性層は、この二つの強磁性層間に配置
された絶縁非磁化層を通るスピン分極トンネル電流によ
ってもたらされた磁気抵抗作用を呈する。TMRメモリ
要素の電気抵抗は、二つの強磁性層の磁化が平行または
不平行に向けられているかに依存している。
電体の抵抗は磁化方向と平行および直交によって異な
る。
抗作用)の場合において、高い保磁力が、高い磁界が磁
化状態間にわたる変化のために必要とすることを意味す
る。
095)に基づくMRAMメモリのメモリセルアレイを
示し、多数の金属線/リード線、ワードラインおよびビ
ットラインとも呼ばれる線を備え、x方向とy方向に上
下に配置され、磁気抵抗メモリ要素が互いに二つの相互
的に交差するワイヤ/リード線間に接続され、さらにこ
れに導電的に連結されている。ワードラインWLまたは
ビットラインBLに供給された信号が、このワードライ
ンWLまたはビットラインBLに流れる電流の結果とし
て磁界を生ぜしめ、この磁界が十分な強度を示し、その
下に配備されたメモリ要素に影響を与える。ワードライ
ンWLとビットラインBL間のクロスオーバポイントに
配置されたメモリ要素にデータまたは情報アイテムを書
き込むために、信号がビットラインBLとワードライン
WL両方に供給される。電流信号が各々磁界を発生し、
重なり合ってメモリ要素を逆に磁化させることになる。
相互的に交差するワードラインWLとビットライン(B
L)が互いに最小外形寸法Fによると最小寸法と距離を
生成し、メモリセル層当りの各メモリ要素につき4F2
の面積条件となる。従って、MRAMメモリは非常に高
いパッキング密度を生成することができる。
RAMメモリは、個々のメモリ要素が選択トランジスタ
を必要としないが、むしろワードラインおよびビットラ
インに直接接続されるという事実によって区別される。
図1に示されたメモリセルアレイはただ一つのメモリセ
ル層を有している。MRAMメモリにおいて、複数のこ
の種のメモリセル層は一つの層の上に別の層が配備ない
し積層される。従来のMRAMメモリのメモリ要素の寸
法は、0.05μmから20μmの範囲である。メモリ
要素のサイズが小さいために、選択トランジスタを必要
とせず、また高い可能性のあるパッキング密度のため
に、さらに多層構造の可能性のために、MRAMメモリ
において、多数のメモリ要素が極めて小さいスペース内
に一体化することができる。メモリセルアレイ内に収容
された磁気抵抗性メモリ要素は、ドライブ論理構成を介
して駆動される。
造を示す。磁気抵抗メモリ要素からなるメモリセルアレ
イは、接触形成ファンアウトを介して、メモリセルアレ
イの回りに配備されたドライブ論理構成に接続される。
図2に示した従来のMRAMメモリにおいて、ドライブ
論理構成は半導体チップの周辺に配置され、半導体基板
上に載置されている。このドライブ論理構成は、ワード
ラインとリードラインに接続されている。図3から認め
られるように、周辺に配置されたドライブ論理構成は半
導体基板上に大きいエリアを占有する。磁気抵抗要素か
ら構成されたメモリセルアレイは比較的小さいスペース
を取るが、図2に示した従来のMRAMメモリは、全体
として周辺に配置されたドライブ論理装置のために半導
体基板上の比較的大きいエリアを必要とする。
は最小のエリア必要条件を有するMRAMメモリを提供
することである。
するMRAMメモリによる本発明に基づいて達成され
る。
に少なくとも一つのメモリセル層を配備した磁気抵抗メ
モリ要素からなり、またメモリセルアレイ内で磁気抵抗
メモリ要素と接触するワードラインとビットラインを有
し、さらに、ワードラインとビットラインを介してメモ
リセルアレイ内の磁気抵抗メモリ要素を駆動するための
ドライブ論理構成を有し、このドライブ論理構成が半導
体基板内のメモリセルアレイの下方に一体形成されてい
るメモリセルアレイを有するMRAMメモリを提供す
る。
ラインが互いに実質的に直交して配備されているのが好
ましい。
抵抗メモリ要素とこの磁気抵抗メモリ要素との接触を形
成するワードラインとビットラインが、複数の誘電体層
内に埋設されている。
ラインは、導電体層を通過しているメッキされたスルー
ホールを介して、半導体基板に一体形成されたドライブ
論理構成に接続されているのが好ましい。
スルーホールの直径は最小の外形寸法Fにほぼ対応して
いる。
るのが好ましい。
れの場合のメモリ要素も二つの強磁性層とこれら両者間
に配備された非磁性層を有している。
状態を有しているのが好ましい。
素の二つの強磁性層は、各々元素Fe、Ni、Co、C
r、Mn、Gd、Dyの少なくとも一つを含んでいる。
等しいか、これ未満であるのが好ましい。
ましい実施形態において、非磁性層は材料Al2O3、N
iO、HfO2、TiO2、NbOおよびSiO2の少な
くとも一つを含んでいる。
nmと4nm間の範囲であるのが好ましい。
リ要素は、強磁性層の一つの近傍にあって、近接する強
磁性層内の磁化方向を決定する反強磁性層を有してい
る。
n、Ni、Pt、Ir、TbまたはOの少なくとも一つ
を含んでいるのが好ましい。
リ要素の寸法は0.05μmと20μm間の範囲であ
る。
ているのが好ましく、これを介してそれぞれのビットラ
イン上の電位が基準電位に調整され、またその出力信号
が検出される。
算増幅器を含んでいるのが好ましい。
び下方にビットラインとワードラインを伴った単一層メ
モリセルアレイの厚みは、400nmと1000nmの
間である。関連する書込ラインおよび読取ラインを伴っ
た多層メモリセルアレイは、これに対応して厚みが増
す。
ましい実施形態において、各ワードラインはいずれの場
合も上下に積層された二つのメモリセル内の二つの磁気
抵抗メモリ要素に接続されている。
にする特別な利点がある。
施形態を、本発明の重要な特徴を明確にするために添付
図面を参照して次に説明する。
間的構造を示す。MRAMメモリ1はメモリセルアレイ
2、接触形成ファンアウト3および、その内部と上方に
ドライブ論理構成5が一体形成された半導体基板4とを
含む。メモリセルアレイ2は、半導体基板4の上方で複
数のメモリセル層内に配備された磁気抵抗メモリ要素を
含む。格子形状に配備されたワードラインとビットライ
ンを介するメモリセルアレイ2に含まれたメモリ要素と
の接触が形成され、接触形成ファンアウト3のドライブ
論理構成5と電気的接触させるために扇形に広がってい
る。
体構造をなすドライブ論理構成がメモリセルアレイ2と
接触形成ファンアウト3の下方に配備されるが、図2に
示した従来の空間的構成のような接触形成ファンアウト
3の周辺を取り巻いていない。従って、図3に示したよ
うな本発明によるMRAMメモリ1は、半導体基板4上
のずっと小さいエリアでよい。図2に示した従来のMR
AMメモリと比較して、エリア(面積)の節約は図3に
示した本発明によるMRAMメモリの場合において50
%までである。
1断面図を示す。
セルアレイ2は磁気抵抗メモリ要素6a、6bを伴う二
つのメモリセル層を有している。さらなる実施形態(図
示せず)において、多数のメモリセル層を一層づつ積層
することができる。
メモリ要素6a、6bが、共通のワードライン7と接触
をなしている。第1メモリセル層に配備されたメモリ要
素6aが、ビットライン8に接続され、第2メモリセル
層に配備されたメモリ要素6bが、ビットライン9に接
続されている。ワードライン7と二つのビットライン
8、9が互いに本質的に直交して走行している。メモリ
セルアレイ2内の多数のワードライン7が互いに本質的
に平行して走行している。第1および第2メモリセル層
内の多数のビットライン8、9もメモリセルアレイ2を
通って互いに本質的に平行に走行している。磁気抵抗メ
モリ要素6a、6bと、ワードおよびビットライン7、
8、9は、これらの磁気抵抗メモリ要素6a、6bと接
触をなすために、複数の誘電体層10a、10b、10
c、10d、10e内に埋設されている。これらの誘電
体層は窒化珪素または酸化珪素から構成されるのが好ま
しい。また、ビットライン8、9およびワードライン7
は導電性の物質、好ましくは金属で構成される。
のビットライン8は、メッキされたスルーホールないし
ヴァイア(ホール)11を介してドライブトランジスタ
13のn+−ドープされたドレインに接続されている。
このドライブトランジスタ13は信号をビットライン8
に供給する働きをする。n+−ドープされたドレイン領
域に付加して、ドライブトランジスタ13はn-−ドー
プされたソース領域14を有しており、ドライブ論理構
成5のパーツ5aに電気的に接続されている。ドライブ
トランジスタ13は、さらにゲート端子15を有してお
り、ゲート酸化物16によってp−ドープされた半導体
基板4から絶縁されている。
リセル層のビットライン9が、メッキされたスルーホー
ル17を介して、誘電体層10bに埋設された金属化層
18に接続され、またそのパーツのためにメッキされた
スルーホール19を介して、ドライブトランジスタのn
+−ドープされたソース領域20に接続されている。n+
−ドープされたソース領域20に付加して、ドライブト
ランジスタ21はn-−ドープされたドレイン端子領域
22を有している。このドレイン端子領域22はドライ
ブ論理構成5のパーツ5bに接続されている。ドライブ
トランジスタ21はさらにゲート端子23を有してお
り、ゲート酸化物24によってp−ドープされた半導体
基板4から絶縁されている。ドライブトランジスタ21
はメモリセルアレイ2内の第2メモリセル層のビットラ
イン9に信号を供給することができる。
はまた、p−ドープされた半導体基板4内に埋設された
N−チャネルMOSFETである。別の実施形態におい
て、n-−ドープされた半導体基板4内に埋設された選
択トランジスタとしてP−チャネルMOSFETを使用
することも可能である。CMOS論理構成が使用される
場合、N−チャネルとP−チャネルMOSFET両方が
使用される。さらなる別の実施形態において、選択トラ
ンジスタ13、21はバイポーラトランジスタによって
形成することもできる。
9は、例えばタングステンまたは銅のような導電性材料
からなる。これらは象眼処理で生成するのが好ましい。
この場合、メッキされたスルーホール11、17、19
の直径は、最小形状サイズFと正確に同じ寸法であるの
が好ましく、最小のリトグラフ外形(特徴)サイズはほ
ぼ100nmである。磁気抵抗メモリ要素6a、6bの
横方向寸法は、Fのサイズ領域と同様であるのが好まし
いが、その厚みは20nmと40nmの間である。2層
メモリセルアレイの総厚みは、600nmと1500n
mの間の範囲であるのが好ましい。メモリセル層をさら
に有するメモリセルアレイは、これに対応して厚くな
る。シリコン基板またはGaS 基板は半導体基板4と
して使用できる。図4からわかるように、ドライブ論理
構成5は半導体基板4内に一体形成され、またメモリ要
素6a、6bを駆動するために二つの制御トランジスタ
13、22を介してビットライン8、9に接続されてい
る。図4で破線で示したドライブ論理構成5の回路パー
ツ5a、5bは、メモリセルアレイ2の下方に配備され
ている。この場合において、ドライブ論理構成5はCM
OS論理構成として構成されるのが好ましい。
断面を示す(図5に示した断面は図4に示した断面に対
して垂直に走行している)。
成されているワードライン7は、誘電体層10bに埋設
された金属化層25を介して、また誘電体層10aを通
るメッキされたスルーホール26を介して、さらなるド
ライブトランジスタ28のn +−ドープされたソース端
子領域27に接続されている。ドライブトランジスタ2
8はn+−ドープされたドレイン端子領域29を有して
おり、ドライブ論理構成5の回路パーツ5cに電気的に
接続されている。ドライブトランジスタ28は、ゲート
酸化物31によってp−ドープされた半導体基板4から
絶縁されたゲート端子30を有している。ドライブトラ
ンジスタ28とワードライン7を介して、ドライブ論理
構成5がメモリセル層内に配備された磁気抵抗メモリ要
素6a、6bを制御する。この場合において、ワードラ
イン7が第1メモリセル層内のメモリ要素6aと第2メ
モリセル層内のメモリ要素6bを駆動するために同時に
作用する。
と、両者間に配備された非磁性層を有している。この場
合において、メモリ要素6a、6bは二つの磁化状態間
を切り替えることができる。メモリ要素6a、6b内に
設けられた強磁性層は、元素Fe、Ni、Co、Cr、
Mn、Gd、Dyの少なくとも一つを含んでいる。この
場合において、強磁性層の厚みは、20nm以下であ
る。メモリ要素6a、6b内に収容された非磁性層は、
Al2O3、NiO、HfO2、TiO2、NbO、SiO
2から構成され、また厚みは1nmと4nmの間の範囲
であるのが好ましい。さらに、強磁性層の一つと平行に
ある反強磁性層を含むメモリ要素6a、6bは、これら
と接触し、この強磁性層内で磁化方向に固定される。こ
の場合において、メモリ要素6a、6bの反磁性層は元
素Fe、Mn、Pt、Ni、Ir、TbまたはOの少な
くとも一つを包含している。
き込むために、ドライブ論理構成5によって、電流IWL
を関連するワードライン7に供給し、また電流IBLを関
連するビットライン8、9に供給する。これらの電流は
ワードライン7の回りに磁界HSLを、また関連するビ
ットライン8、9の回りに磁界HBLを誘起する。ビッ
トライン8、9とワードライン7間のクロスオーバー領
域において、合成された磁界は二つの強磁性層の一つの
磁化に影響を与えるのに十分な大きさである。他方の強
磁性層の磁化は第2強磁性層に近接する非強磁性層によ
って固定されている。
を読み取るために、使用できる全ての方法は、周辺ドラ
イブ論理構成を伴う従来のMRAMメモリが可能であ
る。
場合において、多数のメモリセル層が半導体基板4上に
1層づつ積層される。各メモリセル層は、ワードライン
とビットラインによって駆動される多数の磁気抵抗メモ
リ要素6a、6bを含んでおり、ワードおよびビットラ
インは互いに直交して走行している。この場合におい
て、メモリ要素6a、6bは磁気抵抗メモリ要素のため
に0.5μmと20μm間の範囲の非常に小さい寸法を
有しているが、これに反してDRAMメモリセルはそれ
自体の一体化選択トランジスタを必要としない。メモリ
要素の小さいサイトが、本発明によるMRAMメモリ1
のメモリセルアレイ2内の極めて高いパッキング密度を
可能にしている。本発明によるMRAMメモリ1の場合
において、ドライブ論理構成5は周辺ではなく、むしろ
メモリセルアレイ2の下方にに配備されている。この場
合において、ドライブ論理構成5はドライブトランジス
タとメッキされたスルーホールによってワードおよびビ
ットライン7、8、9に接続されるとともに、MRAM
メモリ1の半導体基板4に一体形成されている。これが
MRAMメモリのサイズをさらに縮小する結果になって
いる。従って、本発明によるMRAMメモリ1は、半導
体基板4上の最小エリアを占有することに関して非常に
高い記憶(貯蔵)容量を有する。
を節約することは、製造コストが大きく縮小できること
を意味している。さらに、信号経路が短縮され、結果と
して本発明によるMRAMメモリの作動がより早くな
る。図4、5に示した、ドライブトランジスタ13、2
1、28を介するドライブ論理構成5間とワードおよび
ビットライン7、8、9との電気的接続は、メモリセル
アレイ2のエッジおよびその下方で配備する必要はな
く、むしろさらなる実施形態において、メモリセルアレ
イ2内に、または中央部下方に配置される。これはメモ
リセルアレイ2内のメモリ要素6a、6bへの信号伝搬
時間をさらに短縮することを可能にする。従って、従来
のMRAMメモリと比較すると、本発明によるMRAM
メモリ1は特に短縮信号伝搬時間によって特徴付けるこ
とができ、これによってメモリアクセス時間が短くな
る。
す図。
図。
し、図4に示す第1断面に対して垂直方向の走行を示す
図。
Claims (18)
- 【請求項1】 MRAMであって、 (a)半導体基板(4)上に少なくとも一つのメモリセ
ル層を配備した磁気抵抗メモリ要素(6a、6b)を備
えるメモリセルアレイ(2)と; (b)メモリセルアレイ(2)内で磁気抵抗メモリ要素
(6a、6b)と接触させるためのワードライン(7)
とビットライン(8、9)と; (c)ワードおよびビットライン(7、8、9)を介し
てをメモリセルアレイ(2)内の磁気抵抗メモリ要素
(6a、6b)を駆動するためのドライブ論理構成(5
a、5b、5c)とを有し、このドライブ論理構成(5
a、5b、5c)が半導体基板(4)内およびその上の
メモリセルアレイ(2)の下方に一体形成されているM
RAMメモリ。 - 【請求項2】 ワードライン(7)とビットライン
(8、9)が、互いに実質的に直交して配備されている
ことを特徴とする請求項1に記載のMRAMメモリ。 - 【請求項3】 磁気抵抗メモリ要素(6a、6b)とこ
の磁気抵抗メモリ要素(6a、6b)との接触を形成す
るワードおよびビットライン(7、8、9)が、複数の
誘電体層(10a、10、10c、10e)に埋設され
ていることを特徴とする先行請求項の一つに記載のMR
AMメモリ。 - 【請求項4】 ワードおよびビットライン(7、8、
9)が、導電体層(10a、10c)を通過しているメ
ッキされたスルーホール(11、17、19、26)を
介して、半導体基板(4)に一体形成されたドライブ論
理構成(5a、5b、5c)に接続されていることを特
徴とする先行請求項の一つに記載のMRAMメモリ。 - 【請求項5】 メッキされたスルーホール(11、1
7、19、26)の直径は最小の外形寸法Fにほぼ対応
していることを特徴とする先行請求項の一つに記載のM
RAMメモリ。 - 【請求項6】 ドライブ論理構成(5a、5b、5c)
は、CMOS論理構成であることを特徴とする先行請求
項の一つに記載のMRAMメモリ。 - 【請求項7】 メモリ要素(6a、6b)は、二つの強
磁性層とこれら両者間に配備された非磁性層を有してい
ることを特徴とする先行請求項の一つに記載のMRAM
メモリ。 - 【請求項8】 メモリ要素(6a、6b)は、各々二つ
の磁化状態を有していることを特徴とする先行請求項の
一つに記載のMRAMメモリ。 - 【請求項9】 メモリ要素の二つの強磁性層は、各々元
素Fe、Ni、Co、Cr、Mn、Gd、Dyの少なく
とも一つを含んでいることを特徴とする先行請求項の一
つに記載のMRAMメモリ。 - 【請求項10】 二つの強磁性層は20nmに等しい
か、これ未満の厚みを有していることを特徴とする先行
請求項の一つに記載のMRAMメモリ。 - 【請求項11】 非磁性層は材料Al2O3、NiO、H
fO2、TiO2、NbOおよびSiO2の少なくとも一
つを含んでいることを特徴とする先行請求項の一つに記
載のMRAMメモリ。 - 【請求項12】 メモリ要素(6a、6b)の非磁性層
は、1nmと4nm間の範囲の厚みを有していることを
特徴とする先行請求項の一つに記載のMRAMメモリ。 - 【請求項13】 メモリ要素(6a、6b)が、強磁性
層の一つの近傍に反強磁性層を有していることを特徴と
する先行請求項の一つに記載のMRAMメモリ。 - 【請求項14】 反強磁性層が、Fe、Mn、Pt、N
i、Ir、TbまたはOの少なくとも一つを含んでいる
ことを特徴とする先行請求項の一つに記載のMRAMメ
モリ。 - 【請求項15】 メモリ要素が、0.05μmと20μ
m間の範囲の寸法を有していることを特徴とする先行請
求項の一つに記載のMRAMメモリ。 - 【請求項16】 ビットライン(8、9)が、各センス
アンプに接続されていることを特徴とする先行請求項の
一つに記載のMRAMメモリ。 - 【請求項17】 上下に積層されたメモリセルの総厚み
が、400nmと1000nmの間であることを特徴と
する先行請求項の一つに記載のMRAMメモリ。 - 【請求項18】 ワードライン(7)が、各々上下に積
層された二つのメモリセル層内のメモリ要素(6a、6
b)に接続されていることを特徴とする先行請求項の一
つに記載のMRAMメモリ。
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