JP2001358315A - Ｍｒａｍメモリ - Google Patents
ＭｒａｍメモリInfo
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は最小のエリア必要条件を有す
るＭＲＡＭメモリを提供することである。 【解決手段】 半導体基板（４）上に少なくとも一つの
メモリセル層を配備しメモリセルアレイ（２）内の磁気
抵抗メモリ要素（６ａ、６ｂ）と接触させた磁気抵抗メ
モリ要素（６ａ、６ｂ）を備えるメモリセルアレイ
（２）と；るためのワードライン（７）とビットライン
（８、９）と；ワードおよびビットライン（７、８、
９）を介してをメモリセルアレイ（２）内の磁気抵抗メ
モリ要素（６ａ、６ｂ）を駆動するためのドライブ論理
装置（５ａ、５ｂ、５ｃ）とを有し、このドライブ論理
装置（５ａ、５ｂ、５ｃ）が半導体基板（４）内部およ
びその上方のメモリセルアレイ（２）の下方に一体形成
されているＭＲＡＭメモリである。
るＭＲＡＭメモリを提供することである。 【解決手段】 半導体基板（４）上に少なくとも一つの
メモリセル層を配備しメモリセルアレイ（２）内の磁気
抵抗メモリ要素（６ａ、６ｂ）と接触させた磁気抵抗メ
モリ要素（６ａ、６ｂ）を備えるメモリセルアレイ
（２）と；るためのワードライン（７）とビットライン
（８、９）と；ワードおよびビットライン（７、８、
９）を介してをメモリセルアレイ（２）内の磁気抵抗メ
モリ要素（６ａ、６ｂ）を駆動するためのドライブ論理
装置（５ａ、５ｂ、５ｃ）とを有し、このドライブ論理
装置（５ａ、５ｂ、５ｃ）が半導体基板（４）内部およ
びその上方のメモリセルアレイ（２）の下方に一体形成
されているＭＲＡＭメモリである。
Description
【０００１】
【発明の属する技術分野】本発明はＭＲＡＭメモリに関
し、そのＭＲＡＭメモリのメモリセルアレイ内の磁気抵
抗性メモリ要素を駆動する駆動論理構成が、半導体基板
内およびその上のメモリセルアレイの下方に一体形成さ
れている。
し、そのＭＲＡＭメモリのメモリセルアレイ内の磁気抵
抗性メモリ要素を駆動する駆動論理構成が、半導体基板
内およびその上のメモリセルアレイの下方に一体形成さ
れている。
【０００２】
【従来の技術】ＭＲＡＭメモリ要素が強磁性層を有し、
メモリ要素の抵抗が強磁性の磁化方向によって決まる。
メモリ要素の抵抗は、強磁性層の平行磁化の場合には小
さく、一方メモリ要素の抵抗は強磁性層の不平行磁化の
場合には大きくなる。
メモリ要素の抵抗が強磁性の磁化方向によって決まる。
メモリ要素の抵抗は、強磁性層の平行磁化の場合には小
さく、一方メモリ要素の抵抗は強磁性層の不平行磁化の
場合には大きくなる。
【０００３】ＭＲＡＭ要素の層構造の構成に依存して、
ＧＭＲメモリ要素とＴＭＲメモリ要素とＡＲＭメモリ要
素およびＣＭＲメモリ要素間で区別がなされる。
ＧＭＲメモリ要素とＴＭＲメモリ要素とＡＲＭメモリ要
素およびＣＭＲメモリ要素間で区別がなされる。
【０００４】ＧＭＲメモリ要素は少なくとも二つの強磁
性層と両層間に配備された非磁性導電体層を有し、ＧＭ
Ｒメモリ要素は、ＧＭＲメモリ要素が二つの強磁性層内
の磁化が平行かまたは不平行に向けられていることに依
存している場合、「ＧＭＲ効果」（ＧＭＲ：巨大磁気抵
抗）を呈する。
性層と両層間に配備された非磁性導電体層を有し、ＧＭ
Ｒメモリ要素は、ＧＭＲメモリ要素が二つの強磁性層内
の磁化が平行かまたは不平行に向けられていることに依
存している場合、「ＧＭＲ効果」（ＧＭＲ：巨大磁気抵
抗）を呈する。
【０００５】ＴＭＲメモリ要素（ＴＭＲ：トンネリング
磁気抵抗）が、少なくとも二つの層とこれら両層間に配
備された絶縁非磁化層を有している。この場合、絶縁層
は、トンネリング電流が二つの強磁性層間に流れるよう
に作られる。強磁性層は、この二つの強磁性層間に配置
された絶縁非磁化層を通るスピン分極トンネル電流によ
ってもたらされた磁気抵抗作用を呈する。ＴＭＲメモリ
要素の電気抵抗は、二つの強磁性層の磁化が平行または
不平行に向けられているかに依存している。
磁気抵抗）が、少なくとも二つの層とこれら両層間に配
備された絶縁非磁化層を有している。この場合、絶縁層
は、トンネリング電流が二つの強磁性層間に流れるよう
に作られる。強磁性層は、この二つの強磁性層間に配置
された絶縁非磁化層を通るスピン分極トンネル電流によ
ってもたらされた磁気抵抗作用を呈する。ＴＭＲメモリ
要素の電気抵抗は、二つの強磁性層の磁化が平行または
不平行に向けられているかに依存している。
【０００６】ＡＭＲメモリ要素の場合において、磁化導
電体の抵抗は磁化方向と平行および直交によって異な
る。
電体の抵抗は磁化方向と平行および直交によって異な
る。
【０００７】ＣＭＲメモリ要素（ＣＭＲ＝巨大な磁気抵
抗作用）の場合において、高い保磁力が、高い磁界が磁
化状態間にわたる変化のために必要とすることを意味す
る。
抗作用）の場合において、高い保磁力が、高い磁界が磁
化状態間にわたる変化のために必要とすることを意味す
る。
【０００８】図１は従来技術（例えば、ＤＥ１９７４４
０９５）に基づくＭＲＡＭメモリのメモリセルアレイを
示し、多数の金属線／リード線、ワードラインおよびビ
ットラインとも呼ばれる線を備え、ｘ方向とｙ方向に上
下に配置され、磁気抵抗メモリ要素が互いに二つの相互
的に交差するワイヤ／リード線間に接続され、さらにこ
れに導電的に連結されている。ワードラインＷＬまたは
ビットラインＢＬに供給された信号が、このワードライ
ンＷＬまたはビットラインＢＬに流れる電流の結果とし
て磁界を生ぜしめ、この磁界が十分な強度を示し、その
下に配備されたメモリ要素に影響を与える。ワードライ
ンＷＬとビットラインＢＬ間のクロスオーバポイントに
配置されたメモリ要素にデータまたは情報アイテムを書
き込むために、信号がビットラインＢＬとワードライン
ＷＬ両方に供給される。電流信号が各々磁界を発生し、
重なり合ってメモリ要素を逆に磁化させることになる。
相互的に交差するワードラインＷＬとビットライン（Ｂ
Ｌ）が互いに最小外形寸法Ｆによると最小寸法と距離を
生成し、メモリセル層当りの各メモリ要素につき４Ｆ2
の面積条件となる。従って、ＭＲＡＭメモリは非常に高
いパッキング密度を生成することができる。
０９５）に基づくＭＲＡＭメモリのメモリセルアレイを
示し、多数の金属線／リード線、ワードラインおよびビ
ットラインとも呼ばれる線を備え、ｘ方向とｙ方向に上
下に配置され、磁気抵抗メモリ要素が互いに二つの相互
的に交差するワイヤ／リード線間に接続され、さらにこ
れに導電的に連結されている。ワードラインＷＬまたは
ビットラインＢＬに供給された信号が、このワードライ
ンＷＬまたはビットラインＢＬに流れる電流の結果とし
て磁界を生ぜしめ、この磁界が十分な強度を示し、その
下に配備されたメモリ要素に影響を与える。ワードライ
ンＷＬとビットラインＢＬ間のクロスオーバポイントに
配置されたメモリ要素にデータまたは情報アイテムを書
き込むために、信号がビットラインＢＬとワードライン
ＷＬ両方に供給される。電流信号が各々磁界を発生し、
重なり合ってメモリ要素を逆に磁化させることになる。
相互的に交差するワードラインＷＬとビットライン（Ｂ
Ｌ）が互いに最小外形寸法Ｆによると最小寸法と距離を
生成し、メモリセル層当りの各メモリ要素につき４Ｆ2
の面積条件となる。従って、ＭＲＡＭメモリは非常に高
いパッキング密度を生成することができる。
【０００９】ＤＲＡＭメモリと比較すると、これらのＭ
ＲＡＭメモリは、個々のメモリ要素が選択トランジスタ
を必要としないが、むしろワードラインおよびビットラ
インに直接接続されるという事実によって区別される。
図１に示されたメモリセルアレイはただ一つのメモリセ
ル層を有している。ＭＲＡＭメモリにおいて、複数のこ
の種のメモリセル層は一つの層の上に別の層が配備ない
し積層される。従来のＭＲＡＭメモリのメモリ要素の寸
法は、０．０５μｍから２０μｍの範囲である。メモリ
要素のサイズが小さいために、選択トランジスタを必要
とせず、また高い可能性のあるパッキング密度のため
に、さらに多層構造の可能性のために、ＭＲＡＭメモリ
において、多数のメモリ要素が極めて小さいスペース内
に一体化することができる。メモリセルアレイ内に収容
された磁気抵抗性メモリ要素は、ドライブ論理構成を介
して駆動される。
ＲＡＭメモリは、個々のメモリ要素が選択トランジスタ
を必要としないが、むしろワードラインおよびビットラ
インに直接接続されるという事実によって区別される。
図１に示されたメモリセルアレイはただ一つのメモリセ
ル層を有している。ＭＲＡＭメモリにおいて、複数のこ
の種のメモリセル層は一つの層の上に別の層が配備ない
し積層される。従来のＭＲＡＭメモリのメモリ要素の寸
法は、０．０５μｍから２０μｍの範囲である。メモリ
要素のサイズが小さいために、選択トランジスタを必要
とせず、また高い可能性のあるパッキング密度のため
に、さらに多層構造の可能性のために、ＭＲＡＭメモリ
において、多数のメモリ要素が極めて小さいスペース内
に一体化することができる。メモリセルアレイ内に収容
された磁気抵抗性メモリ要素は、ドライブ論理構成を介
して駆動される。
【００１０】図２は従来技術によるＭＲＡＭメモリの構
造を示す。磁気抵抗メモリ要素からなるメモリセルアレ
イは、接触形成ファンアウトを介して、メモリセルアレ
イの回りに配備されたドライブ論理構成に接続される。
図２に示した従来のＭＲＡＭメモリにおいて、ドライブ
論理構成は半導体チップの周辺に配置され、半導体基板
上に載置されている。このドライブ論理構成は、ワード
ラインとリードラインに接続されている。図３から認め
られるように、周辺に配置されたドライブ論理構成は半
導体基板上に大きいエリアを占有する。磁気抵抗要素か
ら構成されたメモリセルアレイは比較的小さいスペース
を取るが、図２に示した従来のＭＲＡＭメモリは、全体
として周辺に配置されたドライブ論理装置のために半導
体基板上の比較的大きいエリアを必要とする。
造を示す。磁気抵抗メモリ要素からなるメモリセルアレ
イは、接触形成ファンアウトを介して、メモリセルアレ
イの回りに配備されたドライブ論理構成に接続される。
図２に示した従来のＭＲＡＭメモリにおいて、ドライブ
論理構成は半導体チップの周辺に配置され、半導体基板
上に載置されている。このドライブ論理構成は、ワード
ラインとリードラインに接続されている。図３から認め
られるように、周辺に配置されたドライブ論理構成は半
導体基板上に大きいエリアを占有する。磁気抵抗要素か
ら構成されたメモリセルアレイは比較的小さいスペース
を取るが、図２に示した従来のＭＲＡＭメモリは、全体
として周辺に配置されたドライブ論理装置のために半導
体基板上の比較的大きいエリアを必要とする。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は最小のエリア必要条件を有するＭＲＡＭメモリを提供
することである。
は最小のエリア必要条件を有するＭＲＡＭメモリを提供
することである。
【００１２】この目的は、請求項１に開示した特徴を有
するＭＲＡＭメモリによる本発明に基づいて達成され
る。
するＭＲＡＭメモリによる本発明に基づいて達成され
る。
【００１３】
【課題を解決するための手段】本発明は、半導体基板上
に少なくとも一つのメモリセル層を配備した磁気抵抗メ
モリ要素からなり、またメモリセルアレイ内で磁気抵抗
メモリ要素と接触するワードラインとビットラインを有
し、さらに、ワードラインとビットラインを介してメモ
リセルアレイ内の磁気抵抗メモリ要素を駆動するための
ドライブ論理構成を有し、このドライブ論理構成が半導
体基板内のメモリセルアレイの下方に一体形成されてい
るメモリセルアレイを有するＭＲＡＭメモリを提供す
る。
に少なくとも一つのメモリセル層を配備した磁気抵抗メ
モリ要素からなり、またメモリセルアレイ内で磁気抵抗
メモリ要素と接触するワードラインとビットラインを有
し、さらに、ワードラインとビットラインを介してメモ
リセルアレイ内の磁気抵抗メモリ要素を駆動するための
ドライブ論理構成を有し、このドライブ論理構成が半導
体基板内のメモリセルアレイの下方に一体形成されてい
るメモリセルアレイを有するＭＲＡＭメモリを提供す
る。
【００１４】この場合において、ワードラインとビット
ラインが互いに実質的に直交して配備されているのが好
ましい。
ラインが互いに実質的に直交して配備されているのが好
ましい。
【００１５】
【発明の実施の形態】好ましい実施形態において、磁気
抵抗メモリ要素とこの磁気抵抗メモリ要素との接触を形
成するワードラインとビットラインが、複数の誘電体層
内に埋設されている。
抵抗メモリ要素とこの磁気抵抗メモリ要素との接触を形
成するワードラインとビットラインが、複数の誘電体層
内に埋設されている。
【００１６】この場合において、ワードラインとビット
ラインは、導電体層を通過しているメッキされたスルー
ホールを介して、半導体基板に一体形成されたドライブ
論理構成に接続されているのが好ましい。
ラインは、導電体層を通過しているメッキされたスルー
ホールを介して、半導体基板に一体形成されたドライブ
論理構成に接続されているのが好ましい。
【００１７】好ましい実施形態において、メッキされた
スルーホールの直径は最小の外形寸法Ｆにほぼ対応して
いる。
スルーホールの直径は最小の外形寸法Ｆにほぼ対応して
いる。
【００１８】ドライブ論理構成はＣＭＯＳ論理構成であ
るのが好ましい。
るのが好ましい。
【００１９】さらなる好ましい実施形態において、いず
れの場合のメモリ要素も二つの強磁性層とこれら両者間
に配備された非磁性層を有している。
れの場合のメモリ要素も二つの強磁性層とこれら両者間
に配備された非磁性層を有している。
【００２０】ＭＲＡＭメモリのメモリ要素は二つの磁化
状態を有しているのが好ましい。
状態を有しているのが好ましい。
【００２１】特に好ましい実施形態において、メモリ要
素の二つの強磁性層は、各々元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃ
ｒ、Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。
素の二つの強磁性層は、各々元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃ
ｒ、Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。
【００２２】メモリ要素の強磁性層の厚みは２０ｎｍに
等しいか、これ未満であるのが好ましい。
等しいか、これ未満であるのが好ましい。
【００２３】本発明によるＭＲＡＭメモリのさらなる好
ましい実施形態において、非磁性層は材料Ａｌ2Ｏ3、Ｎ
ｉＯ、ＨｆＯ2、ＴｉＯ2、ＮｂＯおよびＳｉＯ2の少な
くとも一つを含んでいる。
ましい実施形態において、非磁性層は材料Ａｌ2Ｏ3、Ｎ
ｉＯ、ＨｆＯ2、ＴｉＯ2、ＮｂＯおよびＳｉＯ2の少な
くとも一つを含んでいる。
【００２４】この場合において、非磁性層の厚みは、１
ｎｍと４ｎｍ間の範囲であるのが好ましい。
ｎｍと４ｎｍ間の範囲であるのが好ましい。
【００２５】さらなる好ましい実施形態において、メモ
リ要素は、強磁性層の一つの近傍にあって、近接する強
磁性層内の磁化方向を決定する反強磁性層を有してい
る。
リ要素は、強磁性層の一つの近傍にあって、近接する強
磁性層内の磁化方向を決定する反強磁性層を有してい
る。
【００２６】この場合において、反強磁性層はＦｅ、Ｍ
ｎ、Ｎｉ、Ｐｔ、Ｉｒ、ＴｂまたはＯの少なくとも一つ
を含んでいるのが好ましい。
ｎ、Ｎｉ、Ｐｔ、Ｉｒ、ＴｂまたはＯの少なくとも一つ
を含んでいるのが好ましい。
【００２７】さらなる好ましい実施形態において、メモ
リ要素の寸法は０．０５μｍと２０μｍ間の範囲であ
る。
リ要素の寸法は０．０５μｍと２０μｍ間の範囲であ
る。
【００２８】ビットラインは、センスアンプに接続され
ているのが好ましく、これを介してそれぞれのビットラ
イン上の電位が基準電位に調整され、またその出力信号
が検出される。
ているのが好ましく、これを介してそれぞれのビットラ
イン上の電位が基準電位に調整され、またその出力信号
が検出される。
【００２９】この場合において、センスアンプは帰還演
算増幅器を含んでいるのが好ましい。
算増幅器を含んでいるのが好ましい。
【００３０】特に好ましい実施形態において、上方およ
び下方にビットラインとワードラインを伴った単一層メ
モリセルアレイの厚みは、４００ｎｍと１０００ｎｍの
間である。関連する書込ラインおよび読取ラインを伴っ
た多層メモリセルアレイは、これに対応して厚みが増
す。
び下方にビットラインとワードラインを伴った単一層メ
モリセルアレイの厚みは、４００ｎｍと１０００ｎｍの
間である。関連する書込ラインおよび読取ラインを伴っ
た多層メモリセルアレイは、これに対応して厚みが増
す。
【００３１】本発明によるＭＲＡＭメモリのさらなる好
ましい実施形態において、各ワードラインはいずれの場
合も上下に積層された二つのメモリセル内の二つの磁気
抵抗メモリ要素に接続されている。
ましい実施形態において、各ワードラインはいずれの場
合も上下に積層された二つのメモリセル内の二つの磁気
抵抗メモリ要素に接続されている。
【００３２】これは必要とするワードラインの数を半分
にする特別な利点がある。
にする特別な利点がある。
【００３３】本発明によるＭＲＡＭメモリの好ましい実
施形態を、本発明の重要な特徴を明確にするために添付
図面を参照して次に説明する。
施形態を、本発明の重要な特徴を明確にするために添付
図面を参照して次に説明する。
【００３４】図３は本発明によるＭＲＡＭメモリ１の空
間的構造を示す。ＭＲＡＭメモリ１はメモリセルアレイ
２、接触形成ファンアウト３および、その内部と上方に
ドライブ論理構成５が一体形成された半導体基板４とを
含む。メモリセルアレイ２は、半導体基板４の上方で複
数のメモリセル層内に配備された磁気抵抗メモリ要素を
含む。格子形状に配備されたワードラインとビットライ
ンを介するメモリセルアレイ２に含まれたメモリ要素と
の接触が形成され、接触形成ファンアウト３のドライブ
論理構成５と電気的接触させるために扇形に広がってい
る。
間的構造を示す。ＭＲＡＭメモリ１はメモリセルアレイ
２、接触形成ファンアウト３および、その内部と上方に
ドライブ論理構成５が一体形成された半導体基板４とを
含む。メモリセルアレイ２は、半導体基板４の上方で複
数のメモリセル層内に配備された磁気抵抗メモリ要素を
含む。格子形状に配備されたワードラインとビットライ
ンを介するメモリセルアレイ２に含まれたメモリ要素と
の接触が形成され、接触形成ファンアウト３のドライブ
論理構成５と電気的接触させるために扇形に広がってい
る。
【００３５】図３からわかるように、半導体基板４と一
体構造をなすドライブ論理構成がメモリセルアレイ２と
接触形成ファンアウト３の下方に配備されるが、図２に
示した従来の空間的構成のような接触形成ファンアウト
３の周辺を取り巻いていない。従って、図３に示したよ
うな本発明によるＭＲＡＭメモリ１は、半導体基板４上
のずっと小さいエリアでよい。図２に示した従来のＭＲ
ＡＭメモリと比較して、エリア（面積）の節約は図３に
示した本発明によるＭＲＡＭメモリの場合において５０
％までである。
体構造をなすドライブ論理構成がメモリセルアレイ２と
接触形成ファンアウト３の下方に配備されるが、図２に
示した従来の空間的構成のような接触形成ファンアウト
３の周辺を取り巻いていない。従って、図３に示したよ
うな本発明によるＭＲＡＭメモリ１は、半導体基板４上
のずっと小さいエリアでよい。図２に示した従来のＭＲ
ＡＭメモリと比較して、エリア（面積）の節約は図３に
示した本発明によるＭＲＡＭメモリの場合において５０
％までである。
【００３６】図４は本発明によるＭＲＡＭメモリ１の第
１断面図を示す。
１断面図を示す。
【００３７】図４に示したメモリ構成において、メモリ
セルアレイ２は磁気抵抗メモリ要素６ａ、６ｂを伴う二
つのメモリセル層を有している。さらなる実施形態（図
示せず）において、多数のメモリセル層を一層づつ積層
することができる。
セルアレイ２は磁気抵抗メモリ要素６ａ、６ｂを伴う二
つのメモリセル層を有している。さらなる実施形態（図
示せず）において、多数のメモリセル層を一層づつ積層
することができる。
【００３８】第１および第２メモリセル層内の磁気抵抗
メモリ要素６ａ、６ｂが、共通のワードライン７と接触
をなしている。第１メモリセル層に配備されたメモリ要
素６ａが、ビットライン８に接続され、第２メモリセル
層に配備されたメモリ要素６ｂが、ビットライン９に接
続されている。ワードライン７と二つのビットライン
８、９が互いに本質的に直交して走行している。メモリ
セルアレイ２内の多数のワードライン７が互いに本質的
に平行して走行している。第１および第２メモリセル層
内の多数のビットライン８、９もメモリセルアレイ２を
通って互いに本質的に平行に走行している。磁気抵抗メ
モリ要素６ａ、６ｂと、ワードおよびビットライン７、
８、９は、これらの磁気抵抗メモリ要素６ａ、６ｂと接
触をなすために、複数の誘電体層１０ａ、１０ｂ、１０
ｃ、１０ｄ、１０ｅ内に埋設されている。これらの誘電
体層は窒化珪素または酸化珪素から構成されるのが好ま
しい。また、ビットライン８、９およびワードライン７
は導電性の物質、好ましくは金属で構成される。
メモリ要素６ａ、６ｂが、共通のワードライン７と接触
をなしている。第１メモリセル層に配備されたメモリ要
素６ａが、ビットライン８に接続され、第２メモリセル
層に配備されたメモリ要素６ｂが、ビットライン９に接
続されている。ワードライン７と二つのビットライン
８、９が互いに本質的に直交して走行している。メモリ
セルアレイ２内の多数のワードライン７が互いに本質的
に平行して走行している。第１および第２メモリセル層
内の多数のビットライン８、９もメモリセルアレイ２を
通って互いに本質的に平行に走行している。磁気抵抗メ
モリ要素６ａ、６ｂと、ワードおよびビットライン７、
８、９は、これらの磁気抵抗メモリ要素６ａ、６ｂと接
触をなすために、複数の誘電体層１０ａ、１０ｂ、１０
ｃ、１０ｄ、１０ｅ内に埋設されている。これらの誘電
体層は窒化珪素または酸化珪素から構成されるのが好ま
しい。また、ビットライン８、９およびワードライン７
は導電性の物質、好ましくは金属で構成される。
【００３９】図４からわかるように、第１メモリセル層
のビットライン８は、メッキされたスルーホールないし
ヴァイア（ホール）１１を介してドライブトランジスタ
１３のｎ+−ドープされたドレインに接続されている。
このドライブトランジスタ１３は信号をビットライン８
に供給する働きをする。ｎ+−ドープされたドレイン領
域に付加して、ドライブトランジスタ１３はｎ-−ドー
プされたソース領域１４を有しており、ドライブ論理構
成５のパーツ５ａに電気的に接続されている。ドライブ
トランジスタ１３は、さらにゲート端子１５を有してお
り、ゲート酸化物１６によってｐ−ドープされた半導体
基板４から絶縁されている。
のビットライン８は、メッキされたスルーホールないし
ヴァイア（ホール）１１を介してドライブトランジスタ
１３のｎ+−ドープされたドレインに接続されている。
このドライブトランジスタ１３は信号をビットライン８
に供給する働きをする。ｎ+−ドープされたドレイン領
域に付加して、ドライブトランジスタ１３はｎ-−ドー
プされたソース領域１４を有しており、ドライブ論理構
成５のパーツ５ａに電気的に接続されている。ドライブ
トランジスタ１３は、さらにゲート端子１５を有してお
り、ゲート酸化物１６によってｐ−ドープされた半導体
基板４から絶縁されている。
【００４０】メモリ要素６ｂと接触するための第２メモ
リセル層のビットライン９が、メッキされたスルーホー
ル１７を介して、誘電体層１０ｂに埋設された金属化層
１８に接続され、またそのパーツのためにメッキされた
スルーホール１９を介して、ドライブトランジスタのｎ
+−ドープされたソース領域２０に接続されている。ｎ+
−ドープされたソース領域２０に付加して、ドライブト
ランジスタ２１はｎ-−ドープされたドレイン端子領域
２２を有している。このドレイン端子領域２２はドライ
ブ論理構成５のパーツ５ｂに接続されている。ドライブ
トランジスタ２１はさらにゲート端子２３を有してお
り、ゲート酸化物２４によってｐ−ドープされた半導体
基板４から絶縁されている。ドライブトランジスタ２１
はメモリセルアレイ２内の第２メモリセル層のビットラ
イン９に信号を供給することができる。
リセル層のビットライン９が、メッキされたスルーホー
ル１７を介して、誘電体層１０ｂに埋設された金属化層
１８に接続され、またそのパーツのためにメッキされた
スルーホール１９を介して、ドライブトランジスタのｎ
+−ドープされたソース領域２０に接続されている。ｎ+
−ドープされたソース領域２０に付加して、ドライブト
ランジスタ２１はｎ-−ドープされたドレイン端子領域
２２を有している。このドレイン端子領域２２はドライ
ブ論理構成５のパーツ５ｂに接続されている。ドライブ
トランジスタ２１はさらにゲート端子２３を有してお
り、ゲート酸化物２４によってｐ−ドープされた半導体
基板４から絶縁されている。ドライブトランジスタ２１
はメモリセルアレイ２内の第２メモリセル層のビットラ
イン９に信号を供給することができる。
【００４１】図４に示した選択トランジスタ１３、２１
はまた、ｐ−ドープされた半導体基板４内に埋設された
Ｎ−チャネルＭＯＳＦＥＴである。別の実施形態におい
て、ｎ-−ドープされた半導体基板４内に埋設された選
択トランジスタとしてＰ−チャネルＭＯＳＦＥＴを使用
することも可能である。ＣＭＯＳ論理構成が使用される
場合、Ｎ−チャネルとＰ−チャネルＭＯＳＦＥＴ両方が
使用される。さらなる別の実施形態において、選択トラ
ンジスタ１３、２１はバイポーラトランジスタによって
形成することもできる。
はまた、ｐ−ドープされた半導体基板４内に埋設された
Ｎ−チャネルＭＯＳＦＥＴである。別の実施形態におい
て、ｎ-−ドープされた半導体基板４内に埋設された選
択トランジスタとしてＰ−チャネルＭＯＳＦＥＴを使用
することも可能である。ＣＭＯＳ論理構成が使用される
場合、Ｎ−チャネルとＰ−チャネルＭＯＳＦＥＴ両方が
使用される。さらなる別の実施形態において、選択トラ
ンジスタ１３、２１はバイポーラトランジスタによって
形成することもできる。
【００４２】メッキされたスルーホール１１、１７、１
９は、例えばタングステンまたは銅のような導電性材料
からなる。これらは象眼処理で生成するのが好ましい。
この場合、メッキされたスルーホール１１、１７、１９
の直径は、最小形状サイズＦと正確に同じ寸法であるの
が好ましく、最小のリトグラフ外形（特徴）サイズはほ
ぼ１００ｎｍである。磁気抵抗メモリ要素６ａ、６ｂの
横方向寸法は、Ｆのサイズ領域と同様であるのが好まし
いが、その厚みは２０ｎｍと４０ｎｍの間である。２層
メモリセルアレイの総厚みは、６００ｎｍと１５００ｎ
ｍの間の範囲であるのが好ましい。メモリセル層をさら
に有するメモリセルアレイは、これに対応して厚くな
る。シリコン基板またはＧａＳ 基板は半導体基板４と
して使用できる。図４からわかるように、ドライブ論理
構成５は半導体基板４内に一体形成され、またメモリ要
素６ａ、６ｂを駆動するために二つの制御トランジスタ
１３、２２を介してビットライン８、９に接続されてい
る。図４で破線で示したドライブ論理構成５の回路パー
ツ５ａ、５ｂは、メモリセルアレイ２の下方に配備され
ている。この場合において、ドライブ論理構成５はＣＭ
ＯＳ論理構成として構成されるのが好ましい。
９は、例えばタングステンまたは銅のような導電性材料
からなる。これらは象眼処理で生成するのが好ましい。
この場合、メッキされたスルーホール１１、１７、１９
の直径は、最小形状サイズＦと正確に同じ寸法であるの
が好ましく、最小のリトグラフ外形（特徴）サイズはほ
ぼ１００ｎｍである。磁気抵抗メモリ要素６ａ、６ｂの
横方向寸法は、Ｆのサイズ領域と同様であるのが好まし
いが、その厚みは２０ｎｍと４０ｎｍの間である。２層
メモリセルアレイの総厚みは、６００ｎｍと１５００ｎ
ｍの間の範囲であるのが好ましい。メモリセル層をさら
に有するメモリセルアレイは、これに対応して厚くな
る。シリコン基板またはＧａＳ 基板は半導体基板４と
して使用できる。図４からわかるように、ドライブ論理
構成５は半導体基板４内に一体形成され、またメモリ要
素６ａ、６ｂを駆動するために二つの制御トランジスタ
１３、２２を介してビットライン８、９に接続されてい
る。図４で破線で示したドライブ論理構成５の回路パー
ツ５ａ、５ｂは、メモリセルアレイ２の下方に配備され
ている。この場合において、ドライブ論理構成５はＣＭ
ＯＳ論理構成として構成されるのが好ましい。
【００４３】図５は本発明によるＭＲＡＭ３のさらなる
断面を示す（図５に示した断面は図４に示した断面に対
して垂直に走行している）。
断面を示す（図５に示した断面は図４に示した断面に対
して垂直に走行している）。
【００４４】メモリ要素６ａ、６ｂと接触するように形
成されているワードライン７は、誘電体層１０ｂに埋設
された金属化層２５を介して、また誘電体層１０ａを通
るメッキされたスルーホール２６を介して、さらなるド
ライブトランジスタ２８のｎ +−ドープされたソース端
子領域２７に接続されている。ドライブトランジスタ２
８はｎ+−ドープされたドレイン端子領域２９を有して
おり、ドライブ論理構成５の回路パーツ５ｃに電気的に
接続されている。ドライブトランジスタ２８は、ゲート
酸化物３１によってｐ−ドープされた半導体基板４から
絶縁されたゲート端子３０を有している。ドライブトラ
ンジスタ２８とワードライン７を介して、ドライブ論理
構成５がメモリセル層内に配備された磁気抵抗メモリ要
素６ａ、６ｂを制御する。この場合において、ワードラ
イン７が第１メモリセル層内のメモリ要素６ａと第２メ
モリセル層内のメモリ要素６ｂを駆動するために同時に
作用する。
成されているワードライン７は、誘電体層１０ｂに埋設
された金属化層２５を介して、また誘電体層１０ａを通
るメッキされたスルーホール２６を介して、さらなるド
ライブトランジスタ２８のｎ +−ドープされたソース端
子領域２７に接続されている。ドライブトランジスタ２
８はｎ+−ドープされたドレイン端子領域２９を有して
おり、ドライブ論理構成５の回路パーツ５ｃに電気的に
接続されている。ドライブトランジスタ２８は、ゲート
酸化物３１によってｐ−ドープされた半導体基板４から
絶縁されたゲート端子３０を有している。ドライブトラ
ンジスタ２８とワードライン７を介して、ドライブ論理
構成５がメモリセル層内に配備された磁気抵抗メモリ要
素６ａ、６ｂを制御する。この場合において、ワードラ
イン７が第１メモリセル層内のメモリ要素６ａと第２メ
モリセル層内のメモリ要素６ｂを駆動するために同時に
作用する。
【００４５】メモリ要素６ａ、６ｂは二つの強磁性層
と、両者間に配備された非磁性層を有している。この場
合において、メモリ要素６ａ、６ｂは二つの磁化状態間
を切り替えることができる。メモリ要素６ａ、６ｂ内に
設けられた強磁性層は、元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、
Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。この
場合において、強磁性層の厚みは、２０ｎｍ以下であ
る。メモリ要素６ａ、６ｂ内に収容された非磁性層は、
Ａｌ2Ｏ3、ＮｉＯ、ＨｆＯ2、ＴｉＯ2、ＮｂＯ、ＳｉＯ
2から構成され、また厚みは１ｎｍと４ｎｍの間の範囲
であるのが好ましい。さらに、強磁性層の一つと平行に
ある反強磁性層を含むメモリ要素６ａ、６ｂは、これら
と接触し、この強磁性層内で磁化方向に固定される。こ
の場合において、メモリ要素６ａ、６ｂの反磁性層は元
素Ｆｅ、Ｍｎ、Ｐｔ、Ｎｉ、Ｉｒ、ＴｂまたはＯの少な
くとも一つを包含している。
と、両者間に配備された非磁性層を有している。この場
合において、メモリ要素６ａ、６ｂは二つの磁化状態間
を切り替えることができる。メモリ要素６ａ、６ｂ内に
設けられた強磁性層は、元素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、
Ｍｎ、Ｇｄ、Ｄｙの少なくとも一つを含んでいる。この
場合において、強磁性層の厚みは、２０ｎｍ以下であ
る。メモリ要素６ａ、６ｂ内に収容された非磁性層は、
Ａｌ2Ｏ3、ＮｉＯ、ＨｆＯ2、ＴｉＯ2、ＮｂＯ、ＳｉＯ
2から構成され、また厚みは１ｎｍと４ｎｍの間の範囲
であるのが好ましい。さらに、強磁性層の一つと平行に
ある反強磁性層を含むメモリ要素６ａ、６ｂは、これら
と接触し、この強磁性層内で磁化方向に固定される。こ
の場合において、メモリ要素６ａ、６ｂの反磁性層は元
素Ｆｅ、Ｍｎ、Ｐｔ、Ｎｉ、Ｉｒ、ＴｂまたはＯの少な
くとも一つを包含している。
【００４６】情報アイテムをメモリ要素６ａ、６ｂに書
き込むために、ドライブ論理構成５によって、電流ＩWL
を関連するワードライン７に供給し、また電流ＩBLを関
連するビットライン８、９に供給する。これらの電流は
ワードライン７の回りに磁界ＨＳＬを、また関連するビ
ットライン８、９の回りに磁界ＨＢＬを誘起する。ビッ
トライン８、９とワードライン７間のクロスオーバー領
域において、合成された磁界は二つの強磁性層の一つの
磁化に影響を与えるのに十分な大きさである。他方の強
磁性層の磁化は第２強磁性層に近接する非強磁性層によ
って固定されている。
き込むために、ドライブ論理構成５によって、電流ＩWL
を関連するワードライン７に供給し、また電流ＩBLを関
連するビットライン８、９に供給する。これらの電流は
ワードライン７の回りに磁界ＨＳＬを、また関連するビ
ットライン８、９の回りに磁界ＨＢＬを誘起する。ビッ
トライン８、９とワードライン７間のクロスオーバー領
域において、合成された磁界は二つの強磁性層の一つの
磁化に影響を与えるのに十分な大きさである。他方の強
磁性層の磁化は第２強磁性層に近接する非強磁性層によ
って固定されている。
【００４７】メモリ要素６ａ、６ｂからの情報アイテム
を読み取るために、使用できる全ての方法は、周辺ドラ
イブ論理構成を伴う従来のＭＲＡＭメモリが可能であ
る。
を読み取るために、使用できる全ての方法は、周辺ドラ
イブ論理構成を伴う従来のＭＲＡＭメモリが可能であ
る。
【００４８】本発明による磁気抵抗ＭＲＡＭメモリ１の
場合において、多数のメモリセル層が半導体基板４上に
１層づつ積層される。各メモリセル層は、ワードライン
とビットラインによって駆動される多数の磁気抵抗メモ
リ要素６ａ、６ｂを含んでおり、ワードおよびビットラ
インは互いに直交して走行している。この場合におい
て、メモリ要素６ａ、６ｂは磁気抵抗メモリ要素のため
に０．５μｍと２０μｍ間の範囲の非常に小さい寸法を
有しているが、これに反してＤＲＡＭメモリセルはそれ
自体の一体化選択トランジスタを必要としない。メモリ
要素の小さいサイトが、本発明によるＭＲＡＭメモリ１
のメモリセルアレイ２内の極めて高いパッキング密度を
可能にしている。本発明によるＭＲＡＭメモリ１の場合
において、ドライブ論理構成５は周辺ではなく、むしろ
メモリセルアレイ２の下方にに配備されている。この場
合において、ドライブ論理構成５はドライブトランジス
タとメッキされたスルーホールによってワードおよびビ
ットライン７、８、９に接続されるとともに、ＭＲＡＭ
メモリ１の半導体基板４に一体形成されている。これが
ＭＲＡＭメモリのサイズをさらに縮小する結果になって
いる。従って、本発明によるＭＲＡＭメモリ１は、半導
体基板４上の最小エリアを占有することに関して非常に
高い記憶（貯蔵）容量を有する。
場合において、多数のメモリセル層が半導体基板４上に
１層づつ積層される。各メモリセル層は、ワードライン
とビットラインによって駆動される多数の磁気抵抗メモ
リ要素６ａ、６ｂを含んでおり、ワードおよびビットラ
インは互いに直交して走行している。この場合におい
て、メモリ要素６ａ、６ｂは磁気抵抗メモリ要素のため
に０．５μｍと２０μｍ間の範囲の非常に小さい寸法を
有しているが、これに反してＤＲＡＭメモリセルはそれ
自体の一体化選択トランジスタを必要としない。メモリ
要素の小さいサイトが、本発明によるＭＲＡＭメモリ１
のメモリセルアレイ２内の極めて高いパッキング密度を
可能にしている。本発明によるＭＲＡＭメモリ１の場合
において、ドライブ論理構成５は周辺ではなく、むしろ
メモリセルアレイ２の下方にに配備されている。この場
合において、ドライブ論理構成５はドライブトランジス
タとメッキされたスルーホールによってワードおよびビ
ットライン７、８、９に接続されるとともに、ＭＲＡＭ
メモリ１の半導体基板４に一体形成されている。これが
ＭＲＡＭメモリのサイズをさらに縮小する結果になって
いる。従って、本発明によるＭＲＡＭメモリ１は、半導
体基板４上の最小エリアを占有することに関して非常に
高い記憶（貯蔵）容量を有する。
【００４９】
【発明の効果】本発明によるＭＲＡＭメモリ１のエリア
を節約することは、製造コストが大きく縮小できること
を意味している。さらに、信号経路が短縮され、結果と
して本発明によるＭＲＡＭメモリの作動がより早くな
る。図４、５に示した、ドライブトランジスタ１３、２
１、２８を介するドライブ論理構成５間とワードおよび
ビットライン７、８、９との電気的接続は、メモリセル
アレイ２のエッジおよびその下方で配備する必要はな
く、むしろさらなる実施形態において、メモリセルアレ
イ２内に、または中央部下方に配置される。これはメモ
リセルアレイ２内のメモリ要素６ａ、６ｂへの信号伝搬
時間をさらに短縮することを可能にする。従って、従来
のＭＲＡＭメモリと比較すると、本発明によるＭＲＡＭ
メモリ１は特に短縮信号伝搬時間によって特徴付けるこ
とができ、これによってメモリアクセス時間が短くな
る。
を節約することは、製造コストが大きく縮小できること
を意味している。さらに、信号経路が短縮され、結果と
して本発明によるＭＲＡＭメモリの作動がより早くな
る。図４、５に示した、ドライブトランジスタ１３、２
１、２８を介するドライブ論理構成５間とワードおよび
ビットライン７、８、９との電気的接続は、メモリセル
アレイ２のエッジおよびその下方で配備する必要はな
く、むしろさらなる実施形態において、メモリセルアレ
イ２内に、または中央部下方に配置される。これはメモ
リセルアレイ２内のメモリ要素６ａ、６ｂへの信号伝搬
時間をさらに短縮することを可能にする。従って、従来
のＭＲＡＭメモリと比較すると、本発明によるＭＲＡＭ
メモリ１は特に短縮信号伝搬時間によって特徴付けるこ
とができ、これによってメモリアクセス時間が短くな
る。
【図１】従来技術によるメモリセルアレイを示す図。
【図２】従来のＭＲＡＭメモリの構成の概略を示す図。
【図３】本発明によるＭＲＡＭメモリの構成の概略を示
す図。
す図。
【図４】本発明によるＭＲＡＭメモリの第１断面を示す
図。
図。
【図５】本発明によるＭＲＡＭメモリの第２断面を示
し、図４に示す第１断面に対して垂直方向の走行を示す
図。
し、図４に示す第１断面に対して垂直方向の走行を示す
図。
１ ＭＲＡＭメモリ ２ メモリセルアレイ ３ 接触形成ファンアウト ４ 半導体基板 ５ ドライブ論理構成 ６ａ メモリ要素 ６ｂ メモリ要素 ７ ワードライン ８ ビットライン ９ ビットライン １０ａ 誘電体層 １０ｂ 誘電体層 １０ｃ 誘電体層 １０ｄ 誘電体層 １０ｅ 誘電体層 １１ メッキされたスルーホール １２ ドレイン端子領域 １３ ドライブトランジスタ １４ ソース端子領域 １５ ゲート端子 １６ ゲート酸化物 １７ メッキされたスルーホール １８ 金属化層 １９ メッキされたスルーホール ２０ ソース端子領域 ２１ ドライブトランジスタ ２２ ドレイン端子領域 ２３ ゲート端子 ２４ ゲート酸化物 ２５ 金属化層 ２６ メッキされたスルーホール ２７ ソース端子領域 ２８ ドライブトランジスタ ２９ ドレイン端子領域 ３０ ゲート端子 ３１ ゲート酸化物
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７ (72)発明者 ジークフリード シュワルツ ドイツ国 85579 ノイビベルグ、ヨゼフ −キライン−シュトラッセ 11 ビー Ｆターム(参考） 5F083 FZ10 GA01 GA10 JA56 JA60 LA12 LA16 MA06 MA16 MA20 ZA12
Claims (18)
- 【請求項１】 ＭＲＡＭであって、 （ａ）半導体基板（４）上に少なくとも一つのメモリセ
ル層を配備した磁気抵抗メモリ要素（６ａ、６ｂ）を備
えるメモリセルアレイ（２）と； （ｂ）メモリセルアレイ（２）内で磁気抵抗メモリ要素
（６ａ、６ｂ）と接触させるためのワードライン（７）
とビットライン（８、９）と； （ｃ）ワードおよびビットライン（７、８、９）を介し
てをメモリセルアレイ（２）内の磁気抵抗メモリ要素
（６ａ、６ｂ）を駆動するためのドライブ論理構成（５
ａ、５ｂ、５ｃ）とを有し、このドライブ論理構成（５
ａ、５ｂ、５ｃ）が半導体基板（４）内およびその上の
メモリセルアレイ（２）の下方に一体形成されているＭ
ＲＡＭメモリ。 - 【請求項２】 ワードライン（７）とビットライン
（８、９）が、互いに実質的に直交して配備されている
ことを特徴とする請求項１に記載のＭＲＡＭメモリ。 - 【請求項３】 磁気抵抗メモリ要素（６ａ、６ｂ）とこ
の磁気抵抗メモリ要素（６ａ、６ｂ）との接触を形成す
るワードおよびビットライン（７、８、９）が、複数の
誘電体層（１０ａ、１０、１０ｃ、１０ｅ）に埋設され
ていることを特徴とする先行請求項の一つに記載のＭＲ
ＡＭメモリ。 - 【請求項４】 ワードおよびビットライン（７、８、
９）が、導電体層（１０ａ、１０ｃ）を通過しているメ
ッキされたスルーホール（１１、１７、１９、２６）を
介して、半導体基板（４）に一体形成されたドライブ論
理構成（５ａ、５ｂ、５ｃ）に接続されていることを特
徴とする先行請求項の一つに記載のＭＲＡＭメモリ。 - 【請求項５】 メッキされたスルーホール（１１、１
７、１９、２６）の直径は最小の外形寸法Ｆにほぼ対応
していることを特徴とする先行請求項の一つに記載のＭ
ＲＡＭメモリ。 - 【請求項６】 ドライブ論理構成（５ａ、５ｂ、５ｃ）
は、ＣＭＯＳ論理構成であることを特徴とする先行請求
項の一つに記載のＭＲＡＭメモリ。 - 【請求項７】 メモリ要素（６ａ、６ｂ）は、二つの強
磁性層とこれら両者間に配備された非磁性層を有してい
ることを特徴とする先行請求項の一つに記載のＭＲＡＭ
メモリ。 - 【請求項８】 メモリ要素（６ａ、６ｂ）は、各々二つ
の磁化状態を有していることを特徴とする先行請求項の
一つに記載のＭＲＡＭメモリ。 - 【請求項９】 メモリ要素の二つの強磁性層は、各々元
素Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙの少なく
とも一つを含んでいることを特徴とする先行請求項の一
つに記載のＭＲＡＭメモリ。 - 【請求項１０】 二つの強磁性層は２０ｎｍに等しい
か、これ未満の厚みを有していることを特徴とする先行
請求項の一つに記載のＭＲＡＭメモリ。 - 【請求項１１】 非磁性層は材料Ａｌ2Ｏ3、ＮｉＯ、Ｈ
ｆＯ2、ＴｉＯ2、ＮｂＯおよびＳｉＯ2の少なくとも一
つを含んでいることを特徴とする先行請求項の一つに記
載のＭＲＡＭメモリ。 - 【請求項１２】 メモリ要素（６ａ、６ｂ）の非磁性層
は、１ｎｍと４ｎｍ間の範囲の厚みを有していることを
特徴とする先行請求項の一つに記載のＭＲＡＭメモリ。 - 【請求項１３】 メモリ要素（６ａ、６ｂ）が、強磁性
層の一つの近傍に反強磁性層を有していることを特徴と
する先行請求項の一つに記載のＭＲＡＭメモリ。 - 【請求項１４】 反強磁性層が、Ｆｅ、Ｍｎ、Ｐｔ、Ｎ
ｉ、Ｉｒ、ＴｂまたはＯの少なくとも一つを含んでいる
ことを特徴とする先行請求項の一つに記載のＭＲＡＭメ
モリ。 - 【請求項１５】 メモリ要素が、０．０５μｍと２０μ
ｍ間の範囲の寸法を有していることを特徴とする先行請
求項の一つに記載のＭＲＡＭメモリ。 - 【請求項１６】 ビットライン（８、９）が、各センス
アンプに接続されていることを特徴とする先行請求項の
一つに記載のＭＲＡＭメモリ。 - 【請求項１７】 上下に積層されたメモリセルの総厚み
が、４００ｎｍと１０００ｎｍの間であることを特徴と
する先行請求項の一つに記載のＭＲＡＭメモリ。 - 【請求項１８】 ワードライン（７）が、各々上下に積
層された二つのメモリセル層内のメモリ要素（６ａ、６
ｂ）に接続されていることを特徴とする先行請求項の一
つに記載のＭＲＡＭメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10020128A DE10020128A1 (de) | 2000-04-14 | 2000-04-14 | MRAM-Speicher |
| DE10020128.8 | 2000-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358315A true JP2001358315A (ja) | 2001-12-26 |
| JP4758558B2 JP4758558B2 (ja) | 2011-08-31 |
Family
ID=7639814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116879A Expired - Fee Related JP4758558B2 (ja) | 2000-04-14 | 2001-04-16 | Ｍｒａｍメモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6462980B2 (ja) |
| EP (1) | EP1148511B1 (ja) |
| JP (1) | JP4758558B2 (ja) |
| KR (1) | KR100606166B1 (ja) |
| CN (1) | CN100341073C (ja) |
| DE (2) | DE10020128A1 (ja) |
| TW (1) | TW544679B (ja) |
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|---|---|---|---|---|
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| DE10050365A1 (de) * | 2000-10-11 | 2002-05-16 | Infineon Technologies Ag | MRAM-Anordnung |
| JP2002270790A (ja) | 2000-12-27 | 2002-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP2002246567A (ja) * | 2001-02-14 | 2002-08-30 | Toshiba Corp | 磁気ランダムアクセスメモリ |
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| JP2002299575A (ja) | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
| KR100403313B1 (ko) * | 2001-05-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 바이폴라 접합 트랜지스터를 이용한 마그네틱 램 및 그형성방법 |
| JP3869682B2 (ja) * | 2001-06-12 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6869855B1 (en) | 2001-09-02 | 2005-03-22 | Borealis Technical Limited | Method for making electrode pairs |
| KR100486708B1 (ko) * | 2001-11-24 | 2005-05-03 | 삼성전자주식회사 | 자기 랜덤 액세스 메모리 및 그 작동 방법 |
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