JP2012234591A - Nonvolatile semiconductor storage device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage device capable of reducing power consumption.SOLUTION: The nonvolatile memory cell that is electrically rewritable includes: power supply circuits 15a, 15b and 15c provided with a pump circuit for driving the nonvolatile memory cell; a ground pad 14d to which a ground voltage is supplied; a first power supply pad 14a to which a first power supply is supplied; a second power supply pad 14e to which a second power supply with a voltage higher than that of the first power supply is supplied; a step-down circuit which is connected to the second power supply pad, step-downs the second power supply, and outputs a voltage lower than that of the second power supply; and a pump circuit which generates a voltage higher than that of the second power supply on the basis of the first power supply.

Description

本発明の実施形態は、例えばＮＡＮＤフラッシュメモリ等の電気的に書き換え可能な不揮発性半導体記憶装置に関する。   Embodiments described herein relate generally to an electrically rewritable nonvolatile semiconductor memory device such as a NAND flash memory.

ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置は、書き込み、読み出し、消去等を実行するため、様々な電圧を必要とする。この不揮発性半導体記憶装置のチップは、電源パッドとしてのＶＣＣパッド、入出力用のＩＯパッド、多ビット出力製品の出力段専用の電源パッドとしてのＶＣＣＱパッド、接地電圧のＶＳＳパッドのみを有している。このため、書き込み、読み出し、消去等に必要な様々な電圧は、チップ内部に設けられた昇圧回路により、３Ｖ程度のＶＣＣ電源からそれぞれ昇圧されている。したがって、必要な電圧を生成するために、電源電圧を昇圧する必要があり、消費電力が増大している。   A nonvolatile semiconductor memory device such as a NAND flash memory requires various voltages in order to execute writing, reading, erasing, and the like. The chip of this nonvolatile semiconductor memory device has only a VCC pad as a power supply pad, an IO pad for input / output, a VCCQ pad as a power supply pad dedicated to the output stage of a multi-bit output product, and a VSS pad for ground voltage Yes. For this reason, various voltages necessary for writing, reading, erasing and the like are boosted from a VCC power supply of about 3 V by a booster circuit provided in the chip. Therefore, in order to generate a necessary voltage, it is necessary to boost the power supply voltage, and power consumption is increased.

特開２００５−１９０５３３号公報JP 2005-190533 A

本実施形態は、消費電力を削減することが可能な不揮発性半導体記憶装置を提供しようとするものである。   The present embodiment is intended to provide a nonvolatile semiconductor memory device capable of reducing power consumption.

本実施形態の不揮発性半導体記憶装置によれば、電気的に書き換え可能な不揮発性メモリセルと、前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、接地電圧が供給される接地パッドと、第１の電源が供給される第１の電源パッドと、前記第１の電源の電圧より高い第２の電源が供給される第２の電源パッドと、前記第２の電源パッドに接続され、前記第２の電源を降圧し、前記第２の電源より低い電圧を出力する降圧回路と、前記第１の電源に基づき、前記第２の電源の電圧より高い電圧をするポンプ回路とを具備することを特徴とする。   According to the nonvolatile semiconductor memory device of this embodiment, an electrically rewritable nonvolatile memory cell, a power supply circuit including a pump circuit for driving the nonvolatile memory cell, and a ground pad to which a ground voltage is supplied A first power supply pad supplied with a first power supply, a second power supply pad supplied with a second power supply higher than the voltage of the first power supply, and the second power supply pad; A step-down circuit for stepping down the second power supply and outputting a voltage lower than the second power supply; and a pump circuit for generating a voltage higher than the voltage of the second power supply based on the first power supply. It is characterized by that.

第１の実施形態に係る不揮発性半導体記憶装置チップの一例を概略的に示す平面図。FIG. 2 is a plan view schematically showing an example of a nonvolatile semiconductor memory device chip according to the first embodiment. 図１に示すＶＰＰパッドと電圧制御回路の一例を示す構成図。The block diagram which shows an example of the VPP pad and voltage control circuit which are shown in FIG. 第１の実施形態に係る電圧制御回路の一例を示す構成図。1 is a configuration diagram illustrating an example of a voltage control circuit according to a first embodiment. FIG. 第２の実施形態に係る電圧制御回路の一例を示す構成図。The block diagram which shows an example of the voltage control circuit which concerns on 2nd Embodiment. 第２の実施形態の動作を説明するために示すタイミング図。The timing diagram shown in order to demonstrate operation | movement of 2nd Embodiment. 第３の実施形態に係る電圧制御回路の一例を示す構成図。The block diagram which shows an example of the voltage control circuit which concerns on 3rd Embodiment. 第３の実施形態の動作を説明するために示すタイミング図。The timing diagram shown in order to demonstrate operation | movement of 3rd Embodiment.

例えばサーバー等は、商用電圧１００〜２００Ｖが用いられている。このサーバーに不揮発性半導体記憶装置を適用する場合、１００〜２００Ｖの商用電圧から直流電圧３．３Ｖに降圧して、不揮発性半導体記憶装置チップのＶＣＣパッドに供給されている。不揮発性半導体記憶装置は、チップ内の昇圧回路により必要な電圧を生成している。   For example, a commercial voltage of 100 to 200 V is used for a server or the like. When the nonvolatile semiconductor memory device is applied to this server, the commercial voltage of 100 to 200 V is stepped down to a DC voltage of 3.3 V and supplied to the VCC pad of the nonvolatile semiconductor memory device chip. In the nonvolatile semiconductor memory device, a necessary voltage is generated by a booster circuit in the chip.

ところで、サーバー等の電源システムは商用電圧から１２Ｖ、５Ｖ、３．３Ｖ等の直流電圧を出力するシステムが統一規格として採用されている。一方、ＮＡＮＤフラッシュメモリに代表される不揮発性半導体記憶装置は、３．３Ｖの外部電源から内部の昇圧回路で３０Ｖ程度の電圧が生成されている。   By the way, as a power supply system such as a server, a system that outputs a DC voltage of 12 V, 5 V, 3.3 V, etc. from a commercial voltage is adopted as a unified standard. On the other hand, in a nonvolatile semiconductor memory device represented by a NAND flash memory, a voltage of about 30 V is generated from an external power supply of 3.3 V by an internal booster circuit.

そこで、本実施形態は、チップに、３．３Ｖ用のＶＣＣパッドに加えて、１２Ｖ用のＶＰＰパッドを追加し、ＶＰＰパッドから電源が供給される場合、昇圧回路の代わりに降圧回路を使用することにより、チップの消費電力の削減を図っている。   Therefore, in this embodiment, in addition to the 3.3V VCC pad, a 12V VPP pad is added to the chip, and when power is supplied from the VPP pad, a step-down circuit is used instead of the step-up circuit. As a result, the power consumption of the chip is reduced.

以下、実施の形態について、図面を参照して説明する。   Hereinafter, embodiments will be described with reference to the drawings.

（第１の実施形態）
図１は、本実施形態に係る不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリのチップを概略的に示している。 (First embodiment)
FIG. 1 schematically shows a chip of a nonvolatile semiconductor memory device, for example, a NAND flash memory, according to this embodiment.

チップ１１において、コア回路部１２には、図示せぬメモリセルアレイＭＣＡ、センスアンプＳ／Ａ、ロウデコーダＲＤＣ、カラムデコーダＣＤＣ等が配置されている。メモリセルアレイＭＣＡには、ＮＡＮＤストリングを構成する複数のメモリセルが配置されている。これらメモリセルは、ロウデコーダＲＤＣ、カラムデコーダＣＤＣにより選択され、センスアンプＳ／Ａを介してメモリセルへのデータの書き込み、メモリセルからのデータの読み出しが実行される。   In the chip 11, a memory cell array MCA, a sense amplifier S / A, a row decoder RDC, a column decoder CDC, and the like (not shown) are arranged in the core circuit unit 12. In the memory cell array MCA, a plurality of memory cells constituting a NAND string are arranged. These memory cells are selected by the row decoder RDC and the column decoder CDC, and data is written to and read from the memory cells via the sense amplifier S / A.

また、コア回路部１２に隣接した周辺回路部１３には、複数のパッド１４が配置されている。これらパッド１４は、例えば３．３Ｖの電源パッドとしてのＶＣＣパッド１４ａ、入出力用のＩＯパッド１４ｂ、多ビット出力製品の出力段専用の電源パッドとしての例えば３．３ＶのＶＣＣＱパッド１４ｃ、接地電圧のＶＳＳパッド１４ｄを含むとともに、例えば１２Ｖの電源パッドとしてのＶＰＰパッド１４ｅが設けられている。ＶＰＰパッド１４ｅに対応して例えば複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…が配置されている。   A plurality of pads 14 are arranged on the peripheral circuit unit 13 adjacent to the core circuit unit 12. These pads 14 include, for example, a VCC pad 14a as a 3.3V power supply pad, an input / output IO pad 14b, a 3.3V VCCQ pad 14c as a dedicated power pad for the output stage of a multi-bit output product, a ground voltage, and the like. And a VPP pad 14e as a 12V power supply pad, for example. For example, a plurality of voltage control circuits 15a, 15b, 15c... Are arranged corresponding to the VPP pad 14e.

図２は、図１に示すＶＰＰパッド１４ｅと複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…を示している。   2 shows the VPP pad 14e and a plurality of voltage control circuits 15a, 15b, 15c,... Shown in FIG.

ＶＰＰパッド１４ｅには、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）２１の電流通路の一端が接続されるともに、ローカルポンプ回路２２が接続されている。このローカルポンプ回路２２は、ＶＰＰパッド１４ｅに供給される電圧１２ＶよりＮＭＯＳトランジスタ２１の閾値電圧Ｖｔｈ分高い電圧を生成する。このローカルポンプ回路２２の出力電圧ＶＰＰ＋Ｖｔｈは、ＮＭＯＳトランジスタ２１のゲート電極に供給される。このため、ＮＭＯＳトランジスタ２１の電流通路の他端から電圧ＶＰＰに等しい内部電圧ＶＰＰ＿ＩＮＴが出力される。ＮＭＯＳトランジスタ２１は、ＶＰＰパッド１４ｅと電圧制御回路１５ａ、１５ｂ、１５ｃ…とを接続するためのスイッチとして機能する。   One end of a current path of an N channel MOS transistor (hereinafter referred to as NMOS transistor) 21 is connected to the VPP pad 14e, and a local pump circuit 22 is connected. The local pump circuit 22 generates a voltage that is higher than the voltage 12V supplied to the VPP pad 14e by the threshold voltage Vth of the NMOS transistor 21. The output voltage VPP + Vth of the local pump circuit 22 is supplied to the gate electrode of the NMOS transistor 21. For this reason, the internal voltage VPP_INT equal to the voltage VPP is output from the other end of the current path of the NMOS transistor 21. The NMOS transistor 21 functions as a switch for connecting the VPP pad 14e and the voltage control circuits 15a, 15b, 15c.

また、ＶＰＰパッド１４ｅには、検出回路２３が接続されている。この検出回路２３は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されているかどうかを検出する。すなわち、検出回路２４は、ＶＰＰパッド１４ｅと接地間に直列接続された抵抗Ｒ１、Ｒ２と、演算増幅器ＯＰ１により構成されている。演算増幅器ＯＰ１の一方入力端は抵抗Ｒ１、Ｒ２の接続ノードＮ１に接続され、他端入力端には、基準電圧ＶＲＥＦが供給されている。この演算増幅器ＯＰ１は、接続ノードＮ１の電圧が基準電圧ＶＲＥＦより低い場合、例えばハイレベルの信号ＤＴを出力する。この信号ＤＴは、電圧制御回路１５ａ、１５ｂ、１５ｃ…、及びリセット回路２４に供給される。   A detection circuit 23 is connected to the VPP pad 14e. The detection circuit 23 detects whether or not the power VPP is supplied to the VPP pad 14e. That is, the detection circuit 24 includes resistors R1 and R2 connected in series between the VPP pad 14e and the ground, and an operational amplifier OP1. One input terminal of the operational amplifier OP1 is connected to the connection node N1 of the resistors R1 and R2, and the reference voltage VREF is supplied to the other input terminal. The operational amplifier OP1 outputs, for example, a high level signal DT when the voltage at the connection node N1 is lower than the reference voltage VREF. This signal DT is supplied to the voltage control circuits 15a, 15b, 15c... And the reset circuit 24.

さらに、ＮＭＯＳトランジスタ２１の電流通路の他端には、リセット回路２４が接続されている。このリセット回路２４は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、ＮＭＯＳトランジスタ２１の電流通路の他端をＶＣＣ又はＶＳＳにリセットする。すなわち、リセット回路２４は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、ＮＭＯＳトランジスタ２１の電流通路の他端がフローティング状態となることを防止している。   Further, a reset circuit 24 is connected to the other end of the current path of the NMOS transistor 21. The reset circuit 24 resets the other end of the current path of the NMOS transistor 21 to VCC or VSS when the power supply VPP is not supplied to the VPP pad 14e. That is, the reset circuit 24 prevents the other end of the current path of the NMOS transistor 21 from being in a floating state when the power supply VPP is not supplied to the VPP pad 14e.

また、ＮＭＯＳトランジスタ２１の電流通路の他端には、複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…が接続されている。これら電圧制御回路１５ａ、１５ｂ、１５ｃ…は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電源ＶＰＰを降圧して出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…をそれぞれ出力し、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、電源ＶＣＣを昇圧して出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…をそれぞれ出力する。このため、電圧制御回路１５ａ、１５ｂ、１５ｃ…は、後述するように、それぞれ降圧回路３１とチャージポンプ回路３２を有している。   Further, a plurality of voltage control circuits 15a, 15b, 15c... Are connected to the other end of the current path of the NMOS transistor 21. When the power supply VPP is supplied to the VPP pad 14e, the voltage control circuits 15a, 15b, 15c,... Step down the power supply VPP and output output voltages VOUT1, VOUT2, VOUT3,. Is not supplied, the power supply VCC is boosted to output output voltages VOUT1, VOUT2, VOUT3,. For this reason, the voltage control circuits 15a, 15b, 15c... Each have a step-down circuit 31 and a charge pump circuit 32, as will be described later.

図３は、電圧制御回路１５ａ、１５ｂ、１５ｃ…の構成を示している。電圧制御回路１５ａ、１５ｂ、１５ｃ…は、同一構成であるため、以下、電圧制御回路１５ａの構成についてのみ説明する。   FIG. 3 shows the configuration of the voltage control circuits 15a, 15b, 15c. Since the voltage control circuits 15a, 15b, 15c... Have the same configuration, only the configuration of the voltage control circuit 15a will be described below.

図３において、内部電圧ＶＰＰ＿ＩＮＴは、スイッチとしてのＮＭＯＳトランジスタ３３の電流通路の一端及びローカルポンプ回路３４の入力端に供給される。ローカルポンプ回路３４は、内部電圧ＶＰＰ＿ＩＮＴからＮＭＯＳトランジスタ３３の閾値電圧分高い電圧ＶＰＰ＿ＩＮＴ＋Ｖｔｈを発生する。このローカルポンプ回路３４の出力電圧は、ＮＭＯＳトランジスタ３３のゲート電極に供給される。このため、ＮＭＯＳトランジスタ３３の電流通路の他端から内部電圧ＶＰＰ＿ＩＮＴが出力される。この内部電圧ＶＰＰ＿ＩＮＴは降圧回路３１に供給される。尚、ローカルポンプ回路３４に代えて、レベルシフト回路を用いることも可能である。   In FIG. 3, the internal voltage VPP_INT is supplied to one end of the current path of the NMOS transistor 33 as a switch and the input end of the local pump circuit 34. The local pump circuit 34 generates a voltage VPP_INT + Vth that is higher than the internal voltage VPP_INT by the threshold voltage of the NMOS transistor 33. The output voltage of the local pump circuit 34 is supplied to the gate electrode of the NMOS transistor 33. Therefore, the internal voltage VPP_INT is output from the other end of the current path of the NMOS transistor 33. The internal voltage VPP_INT is supplied to the step-down circuit 31. It should be noted that a level shift circuit may be used in place of the local pump circuit 34.

降圧回路３１は、演算増幅回路ＯＰ２、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）３５、抵抗Ｒ３、Ｒ４により構成されている。ＰＭＯＳトランジスタと抵抗Ｒ３、Ｒ４は、ＮＭＯＳトランジスタ３３の電流通路の他端と接地間に直列接続されている。演算増幅回路ＯＰ２の一方入力端には基準電圧ＶＲＥＦが供給され、他方入力端は、抵抗Ｒ３、Ｒ４の接続ノードＭＯＮＡに接続されている。演算増幅回路ＯＰ２の出力端は、ＰＭＯＳトランジスタ３５のゲート電極に接続されている。   The step-down circuit 31 includes an operational amplifier circuit OP2, a P-channel MOS transistor (hereinafter referred to as a PMOS transistor) 35, and resistors R3 and R4. The PMOS transistor and the resistors R3 and R4 are connected in series between the other end of the current path of the NMOS transistor 33 and the ground. The reference voltage VREF is supplied to one input terminal of the operational amplifier circuit OP2, and the other input terminal is connected to the connection node MONA of the resistors R3 and R4. The output terminal of the operational amplifier circuit OP2 is connected to the gate electrode of the PMOS transistor 35.

ＰＭＯＳトランジスタ３５と抵抗Ｒ３の接続ノードは出力ノードであり、この出力ノードから出力電圧ＶＯＵＴ１が出力される。   A connection node between the PMOS transistor 35 and the resistor R3 is an output node, and an output voltage VOUT1 is output from the output node.

ＰＭＯＳトランジスタ３５の電流通路の一端及び他端間にダイオード接続されたＮＭＯＳトランジスタ３６が接続されている。このＮＭＯＳトランジスタは、降圧回路３１の電源を生成している。   A diode-connected NMOS transistor 36 is connected between one end and the other end of the current path of the PMOS transistor 35. This NMOS transistor generates a power source for the step-down circuit 31.

さらに、出力ノードには、チャージポンプ回路３２と、リセット回路３７が接続されている。リセット回路３７は、図２に示すリセット回路２４と同様である。また、チャージポンプ回路３２は、例えば複数のキャパシタとダイオード接続された複数のトランジスタにより構成され、クロック信号ＣＬＫに基づき、電源ＶＣＣを昇圧する。このチャージポンプ回路３２の動作は、検出回路２３の出力信号ＤＴに基づき制御される。尚、上記クロック信号ＣＬＫは、電圧制御回路１５ａ、１５ｂ、１５ｃ…において共通である。   Further, a charge pump circuit 32 and a reset circuit 37 are connected to the output node. The reset circuit 37 is the same as the reset circuit 24 shown in FIG. In addition, the charge pump circuit 32 includes, for example, a plurality of transistors that are diode-connected to a plurality of capacitors, and boosts the power supply VCC based on the clock signal CLK. The operation of the charge pump circuit 32 is controlled based on the output signal DT of the detection circuit 23. The clock signal CLK is common to the voltage control circuits 15a, 15b, 15c.

上記構成において、不揮発性半導体記憶装置が、例えばサーバー等の１２Ｖの電圧を供給することが可能な装置に適用された場合、ＶＰＰパッド１４ｅに電源ＶＰＰが供給される。この場合、検出回路２３の出力信号ＤＴに基づき、チャージポンプ回路３２は、停止状態とされる。このため、電圧制御回路１５ａは、降圧回路３１により、電圧ＶＰＰを降圧し、出力ノードから出力電圧ＶＯＵＴ１を出力する。   In the above configuration, when the nonvolatile semiconductor memory device is applied to a device that can supply a voltage of 12 V, such as a server, the power VPP is supplied to the VPP pad 14e. In this case, the charge pump circuit 32 is stopped based on the output signal DT of the detection circuit 23. For this reason, the voltage control circuit 15a steps down the voltage VPP by the step-down circuit 31 and outputs the output voltage VOUT1 from the output node.

出力電圧ＶＯＵＴ１は、抵抗Ｒ３の抵抗値に従って調整可能とされている。このため、例えば３Ｖ〜１０Ｖの可変電圧、又は７Ｖや８Ｖの固定の電圧が出力電圧ＶＯＵＴ１として出力される。３Ｖ〜１０Ｖの電圧は、例えばデータの書き込み時、非選択ワード線に供給され、７Ｖや８Ｖの電圧は、各回路のスイッチを駆動するための電圧として使用される。   The output voltage VOUT1 can be adjusted according to the resistance value of the resistor R3. For this reason, for example, a variable voltage of 3V to 10V, or a fixed voltage of 7V or 8V is output as the output voltage VOUT1. A voltage of 3V to 10V is supplied to an unselected word line, for example, at the time of data writing, and a voltage of 7V or 8V is used as a voltage for driving a switch of each circuit.

一方、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、検出回路２３の出力信号ＤＴに基づき、チャージポンプ回路３２が駆動可能な状態とされる。このため、チャージポンプ回路３２は、電源ＶＣＣに基づき、クロック信号ＣＬＫに従って出力電圧ＶＯＵＴ１を生成する。   On the other hand, when the power VPP is not supplied to the VPP pad 14e, the charge pump circuit 32 can be driven based on the output signal DT of the detection circuit 23. Therefore, the charge pump circuit 32 generates the output voltage VOUT1 according to the clock signal CLK based on the power supply VCC.

上記第１の実施形態によれば、不揮発性半導体記憶装置のチップ１１に、電源電圧ＶＣＣが供給されるＶＣＣパッド１４ａに加えて、電源ＶＣＣより高い例えば１２Ｖの電源ＶＰＰを供給可能なＶＰＰパッド１４ｅを設け、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電圧制御回路１５ａのチャージポンプ回路３２を使用せず、降圧回路３１により所要の出力電圧ＶＯＵＴ１を生成している。このため、チャージポンプ回路３２により、電源ＶＣＣから所要の出力電圧ＶＯＵＴ１を生成する場合に比べて、電力の変換効率を向上でき、消費電力を低減することができる。   According to the first embodiment, in addition to the VCC pad 14a to which the power supply voltage VCC is supplied, the VPP pad 14e that can supply, for example, a power supply VPP of 12V higher than the power supply VCC to the chip 11 of the nonvolatile semiconductor memory device. When the power supply VPP is supplied to the VPP pad 14e, the required output voltage VOUT1 is generated by the step-down circuit 31 without using the charge pump circuit 32 of the voltage control circuit 15a. Therefore, compared with the case where the charge pump circuit 32 generates the required output voltage VOUT1 from the power supply VCC, the power conversion efficiency can be improved and the power consumption can be reduced.

すなわち、チャージポンプ回路３２を使用する場合、商用電源１００Ｖ〜２００Ｖから電源ＶＣＣ（３．３Ｖ）を生成し、この電源ＶＣＣを昇圧することとなるため、商用電源１００Ｖ〜２００Ｖから電源ＶＰＰ（１２Ｖ）を生成し、この電源ＶＰＰを降圧する場合に比べて、電力の変換効率が低下し、消費電力が増加することとなる。しかし、電源ＶＰＰが供給されている場合、チャージポンプ回路３２が停止されるため、消費電力を低減できる。   That is, when the charge pump circuit 32 is used, the power supply VCC (3.3V) is generated from the commercial power supply 100V to 200V, and the power supply VCC is boosted. Therefore, the power supply VPP (12V) is supplied from the commercial power supply 100V to 200V. As compared with the case where the power source VPP is stepped down, the power conversion efficiency is lowered and the power consumption is increased. However, when the power supply VPP is supplied, the charge pump circuit 32 is stopped, so that power consumption can be reduced.

（第２の実施形態）
図４は、第２の実施形態を示すものであり、図４において、図３と同一部分には同一符号を付し、異なる部分についてのみ説明する。 (Second Embodiment)
FIG. 4 shows the second embodiment. In FIG. 4, the same parts as those in FIG.

上記第１の実施形態において、降圧回路３１に接続された例えばワード線の負荷が大きく変動する場合を考える。演算増幅器ＯＰ２を使用した降圧回路３１は、出力段を構成するＰＭＯＳトランジスタ３５の電流供給能力が、ゲート幅Ｗで規定される。このため、ワード線の負荷が小さい場合、ＰＭＯＳトランジスタ３５のゲート幅Ｗは小さくても問題ない。しかし、例えばＮＡＮＤフラッシュメモリの読み出し動作のように、同一ブロックのワード線の殆どが負荷として接続されるような場合、ＰＭＯＳトランジスタ３５のゲート幅Ｗが小さいとワード線を充電するための能力が低下する。このため、ＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくする必要がある。   In the first embodiment, consider a case where the load of, for example, a word line connected to the step-down circuit 31 varies greatly. In the step-down circuit 31 using the operational amplifier OP2, the current supply capability of the PMOS transistor 35 constituting the output stage is defined by the gate width W. Therefore, when the load on the word line is small, there is no problem even if the gate width W of the PMOS transistor 35 is small. However, when most of the word lines of the same block are connected as a load, for example, in a read operation of a NAND flash memory, if the gate width W of the PMOS transistor 35 is small, the ability to charge the word line decreases. To do. For this reason, it is necessary to increase the gate width W of the PMOS transistor 35.

しかし、ＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくした場合、ワード線の負荷が小さい時、演算増幅器ＯＰ２が発振し易くなるという問題がある。   However, when the gate width W of the PMOS transistor 35 is increased, the operational amplifier OP2 is liable to oscillate when the load on the word line is small.

そこで、図４に示すように、第２の実施形態は、降圧回路３１の出力ノードに、内部電圧ＶＰＰ＿ＩＮＴを供給する供給回路４１を設けている。   Therefore, as shown in FIG. 4, in the second embodiment, a supply circuit 41 that supplies an internal voltage VPP_INT is provided at the output node of the step-down circuit 31.

供給回路４１は、例えば演算増幅器ＯＰ３と、スイッチとしてのＮＭＯＳトランジスタ４２、ローカルポンプ回路４３により構成されている。   The supply circuit 41 includes, for example, an operational amplifier OP3, an NMOS transistor 42 as a switch, and a local pump circuit 43.

演算増幅器ＯＰ３の一方入力端には、基準電圧ＶＲＥＦが供給され、他方入力端は、降圧回路３１を構成する抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢに接続されている。ここで、降圧回路３１を構成する演算増幅器ＯＰ２の他方入力端は、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡに接続されている。   A reference voltage VREF is supplied to one input terminal of the operational amplifier OP3, and the other input terminal is connected to a connection node MONB of the resistor R3 and the resistor R4a constituting the step-down circuit 31. Here, the other input terminal of the operational amplifier OP2 constituting the step-down circuit 31 is connected to a connection node MONA of the resistors R4a and R4b.

演算増幅器ＯＰ３の出力端は、ローカルポンプ回路４３に接続されている。ローカルポンプ回路４３の入力端とＮＭＯＳトランジスタ４２の電流通路の一端には内部電圧ＶＰＰ＿ＩＮＴが供給されている。ローカルポンプ回路４３は、内部電圧ＶＰＰ＿ＩＮＴからＮＭＯＳトランジスタ４２の閾値電圧Ｖｔｈ分だけ高い電圧ＶＰＰ＿ＩＮＴ＋Ｖｔｈを生成する。このローカルポンプ回路４３の出力電圧は、ＮＭＯＳトランジスタ４２のゲート電極に供給される。このため、ＮＭＯＳトランジスタ４２の電流通路の他端からＶＰＰ＿ＩＮＴと同等の電圧が出力可能とされている。ＮＭＯＳトランジスタ４２の電流通路の他端は、降圧回路３１の出力ノードに接続されている。尚、ローカルポンプ回路４３に代えて、レベルシフト回路を用いることも可能である。   The output terminal of the operational amplifier OP3 is connected to the local pump circuit 43. An internal voltage VPP_INT is supplied to the input end of the local pump circuit 43 and one end of the current path of the NMOS transistor 42. The local pump circuit 43 generates a voltage VPP_INT + Vth that is higher than the internal voltage VPP_INT by the threshold voltage Vth of the NMOS transistor 42. The output voltage of the local pump circuit 43 is supplied to the gate electrode of the NMOS transistor 42. Therefore, a voltage equivalent to VPP_INT can be output from the other end of the current path of the NMOS transistor 42. The other end of the current path of the NMOS transistor 42 is connected to the output node of the step-down circuit 31. It should be noted that a level shift circuit can be used in place of the local pump circuit 43.

上記構成において、図５を参照して、第２の実施形態の動作について説明する。   In the above configuration, the operation of the second embodiment will be described with reference to FIG.

降圧回路３１は、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡの電位を検出し、ＰＭＯＳトランジスタ３５を制御する。この状態において、降圧回路３１の出力ノードに接続されたワード線の負荷が増加し、降圧回路３１の出力電圧ＶＯＵＴ１が低下した場合、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡの電位、及び抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢの電位が低下する。   The step-down circuit 31 detects the potential of the connection node MONA between the resistors R4a and R4b and controls the PMOS transistor 35. In this state, when the load of the word line connected to the output node of the step-down circuit 31 increases and the output voltage VOUT1 of the step-down circuit 31 decreases, the potential of the connection node MONA of the resistors R4a and R4b and the resistor R3 The potential of the connection node MONB of the resistor R4a decreases.

演算増幅器ＯＰ３は、降圧回路３１の接続ノードＭＯＮＢの電圧と基準電位ＶＲＥＦとを比較し、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより低下した場合、例えばハイレベルの信号ＥＮＢを出力する。ローカルポンプ回路４３は、この信号ＥＮＢに応じて起動される。このため、ローカルポンプ回路４３の出力電圧によりＮＭＯＳトランジスタ４２がオンとされ、ＮＭＯＳトランジスタ４２を介して、降圧回路３１の出力ノードに内部電圧ＶＰＰ＿ＩＮＴが供給される。   The operational amplifier OP3 compares the voltage of the connection node MONB of the step-down circuit 31 with the reference potential VREF, and outputs a high level signal ENB, for example, when the voltage of the connection node MONB falls below the reference voltage VREF. The local pump circuit 43 is activated in response to this signal ENB. Therefore, the NMOS transistor 42 is turned on by the output voltage of the local pump circuit 43, and the internal voltage VPP_INT is supplied to the output node of the step-down circuit 31 via the NMOS transistor 42.

すなわち、図５にＶＡで示すように、ローカルポンプ回路４３の動作に伴い降圧回路３１の出力電圧ＶＯＵＴ１を、供給回路４１を用いないＶＢに比べて高速に昇圧することができる。したがって、ワード線の負荷が増加した場合において、供給回路４１から降圧回路３１の出力ノードに内部電圧ＶＰＰ＿ＩＮＴを供給することにより、出力電圧ＶＯＵＴ１を高速且つ安定に保持することができる。   That is, as indicated by VA in FIG. 5, the output voltage VOUT1 of the step-down circuit 31 can be boosted at a higher speed than the VB that does not use the supply circuit 41 as the local pump circuit 43 operates. Therefore, when the load on the word line increases, the output voltage VOUT1 can be held at high speed and stably by supplying the internal voltage VPP_INT from the supply circuit 41 to the output node of the step-down circuit 31.

上記第２の実施形態によれば、降圧回路３１の出力ノードに供給回路４１を設け、降圧回路３１の電流供給能力が低下した場合、供給回路４１から出力ノードに電圧を供給している。このため、負荷の変動に対して降圧回路３１の出力電圧ＶＯＵＴ１を高速且つ安定に保持することができる。   According to the second embodiment, the supply circuit 41 is provided at the output node of the step-down circuit 31, and when the current supply capability of the step-down circuit 31 is reduced, the voltage is supplied from the supply circuit 41 to the output node. For this reason, the output voltage VOUT1 of the step-down circuit 31 can be held at high speed and stably with respect to the fluctuation of the load.

また、負荷が安定した場合、供給回路４１は停止され、降圧回路３１により、負荷の電圧が保持される。このため、電力消費を抑制することが可能である。   When the load is stabilized, the supply circuit 41 is stopped and the voltage of the load is held by the step-down circuit 31. For this reason, it is possible to suppress power consumption.

しかも、降圧回路３１の出力ノードに供給回路４１を設けることにより、降圧回路３１の出力段を構成するＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくする必要がない。このため、演算増幅器ＯＰ２の発振を防止することが可能である。   In addition, by providing the supply circuit 41 at the output node of the step-down circuit 31, it is not necessary to increase the gate width W of the PMOS transistor 35 constituting the output stage of the step-down circuit 31. For this reason, it is possible to prevent oscillation of the operational amplifier OP2.

（第３の実施形態）
図６は、第３の実施形態を示している。図６において、図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。 (Third embodiment)
FIG. 6 shows a third embodiment. In FIG. 6, the same parts as those in FIG.

ＮＡＮＤフラッシュメモリの書き込み動作や読み出し動作において、選択ワード線と非選択ワード線に供給される電圧のレベルは相違されている。このように、各ワード線に異なる電圧を供給する場合において、各ワード線に供給される電圧の立ち上がり波形が揃っているほうが、ＮＡＮＤストリング内のセルのチャネルが局所的にブーストしにくくなるため、信頼性を向上する上で望ましい。   In the write operation and read operation of the NAND flash memory, the levels of the voltages supplied to the selected word line and the non-selected word line are different. Thus, when supplying different voltages to each word line, it is more difficult to locally boost the channel of the cells in the NAND string when the rising waveforms of the voltages supplied to each word line are aligned. It is desirable to improve reliability.

第２の実施形態は、負荷が増加した場合、供給回路４１により出力電圧ＶＯＵＴ１をアシストすることにより、ワード線を高速に充電することを可能とした。しかし、図２に示すように、複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…を用いて、様々な負荷変動に対して、出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がり波形を揃えることは困難である。   In the second embodiment, when the load increases, the supply voltage 41 assists the output voltage VOUT1 so that the word line can be charged at high speed. However, as shown in FIG. 2, it is difficult to align the rising waveforms of the output voltages VOUT1, VOUT2, VOUT3,... With respect to various load fluctuations using a plurality of voltage control circuits 15a, 15b, 15c,. .

すなわち、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電圧制御回路１５ａ、１５ｂ、１５ｃ…は、起動時、降圧回路３１により出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…を出力する。しかし、各降圧回路３１により出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がり波形を揃えることは困難である。複数の降圧回路の出力電圧波形を揃える場合、複雑な制御回路が必要となり、チップサイズが増加する恐れを有している。   That is, when the power supply VPP is supplied to the VPP pad 14e, the voltage control circuits 15a, 15b, 15c... Output the output voltages VOUT1, VOUT2, VOUT3. However, it is difficult to make the rising waveforms of the output voltages VOUT1, VOUT2, VOUT3,. When aligning the output voltage waveforms of a plurality of step-down circuits, a complicated control circuit is required, which may increase the chip size.

これに対して、チャージポンプ回路３２は、クロック信号ＣＬＫにより駆動され、クロック信号ＣＬＫの周波数を負荷に応じて変化させることにより、電圧の供給能力を変化させることができる。   On the other hand, the charge pump circuit 32 is driven by the clock signal CLK, and can change the voltage supply capability by changing the frequency of the clock signal CLK according to the load.

そこで、第３の実施形態は、負荷としてのワード線を充電開始時、降圧回路３１を停止させてチャージポンプ回路３２を動作させ、ワード線の電圧が定常的となった時、チャージポンプ回路３２を停止させて、降圧回路３１を動作させることにより、簡単な構成の回路によって、複数の電圧の立ち上がり波形を揃えることを可能とする。   Therefore, in the third embodiment, when the charging of the word line as a load is started, the step-down circuit 31 is stopped and the charge pump circuit 32 is operated, and when the voltage of the word line becomes steady, the charge pump circuit 32 Is stopped and the step-down circuit 31 is operated, so that the rising waveforms of a plurality of voltages can be made uniform by a circuit having a simple configuration.

図６に示すように、第３の実施形態は、降圧回路３１とチャージポンプ回路３２との間に、タイミング制御回路６１を設けている。   As shown in FIG. 6, in the third embodiment, a timing control circuit 61 is provided between the step-down circuit 31 and the charge pump circuit 32.

タイミング制御回路６１は、例えば演算増幅器ＯＰ４、オア回路６２、６３、遅延回路６４、６５、インバータ回路６６により構成されている。   The timing control circuit 61 includes, for example, an operational amplifier OP4, OR circuits 62 and 63, delay circuits 64 and 65, and an inverter circuit 66.

演算増幅器ＯＰ４の一方入力端には、基準電圧ＶＲＥＦが供給され、他方入力端は、降圧回路３１を構成する抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢに接続されている。演算増幅器ＯＰ４の出力端は、オア回路６２の一方入力端に接続されるとともに、遅延回路６４を介してオア回路６２の他方入力端に接続されている。このオア回路６２の出力端は、チャージポンプ回路３２に接続されている。   The reference voltage VREF is supplied to one input terminal of the operational amplifier OP4, and the other input terminal is connected to a connection node MONB of the resistor R3 and the resistor R4a constituting the step-down circuit 31. The output terminal of the operational amplifier OP4 is connected to one input terminal of the OR circuit 62 and is connected to the other input terminal of the OR circuit 62 via the delay circuit 64. The output terminal of the OR circuit 62 is connected to the charge pump circuit 32.

また、演算増幅器ＯＰ４の出力端は、インバータ回路６６を介して、オア回路６３の一方入力端に接続されるとともに、遅延回路６５を介してオア回路６３の他方入力端に接続されている。このオア回路６３の出力端は、降圧回路３１を構成する演算増幅器ＯＰ２の電源端に接続されている。   The output terminal of the operational amplifier OP4 is connected to one input terminal of the OR circuit 63 via the inverter circuit 66 and is connected to the other input terminal of the OR circuit 63 via the delay circuit 65. The output terminal of the OR circuit 63 is connected to the power supply terminal of the operational amplifier OP2 constituting the step-down circuit 31.

上記オア回路６２、６３、遅延回路６４、６５は、演算増幅器ＯＰ４から出力される信号ＥＮＢ、又は／ＥＮＢの立下りを所定時間遅延する立下り遅延回路Ｄ１、Ｄ２をそれぞれ構成している。   The OR circuits 62 and 63 and the delay circuits 64 and 65 constitute falling delay circuits D1 and D2 that delay the falling edge of the signal ENB or / ENB output from the operational amplifier OP4 for a predetermined time, respectively.

上記構成において、図７を参照して、第３の実施形態動作について説明する。   In the above configuration, the operation of the third embodiment will be described with reference to FIG.

先ず、時刻ｔ１において、電圧制御回路１５ａの出力ノードに負荷としてのワード線が接続されたとき、降圧回路３１を停止させ、チャージポンプ回路３２を起動させてワード線を受電し、演算増幅器ＯＰ４により、ワード線の電圧が所要の電圧（ターゲット電圧）に近接したとき、チャージポンプ回路３２を停止させて、降圧回路３１を起動し、降圧回路３１から安定した電圧をワード線に供給する。   First, when a word line as a load is connected to the output node of the voltage control circuit 15a at time t1, the step-down circuit 31 is stopped, the charge pump circuit 32 is activated to receive the word line, and the operational amplifier OP4 When the voltage of the word line is close to the required voltage (target voltage), the charge pump circuit 32 is stopped, the step-down circuit 31 is started, and a stable voltage is supplied from the step-down circuit 31 to the word line.

すなわち、図７に示す時刻ｔ１において、例えば書き込み動作又は読み出し動作が起動された場合、降圧回路３１の出力ノードの電圧は基準電圧ＶＲＥＦより低い状態となっている。このため、タイミング制御回路６１を構成する演算増幅器ＯＰ４の出力信号ＥＮＢは、ハイレベルとなっており、この信号ＥＮＢは、立下り遅延回路Ｄ１を介してチャージポンプ回路３２に供給される。   That is, at the time t1 shown in FIG. 7, for example, when a write operation or a read operation is activated, the voltage at the output node of the step-down circuit 31 is lower than the reference voltage VREF. Therefore, the output signal ENB of the operational amplifier OP4 constituting the timing control circuit 61 is at a high level, and this signal ENB is supplied to the charge pump circuit 32 via the falling delay circuit D1.

チャージポンプ回路３２は、この信号ＥＮＢに基づき起動され、昇圧動作を開始する。このため、電圧制御回路１５ａの出力電圧ＶＯＵＴ１が上昇する。このとき、ワード線ＷＬは、未だ電圧制御回路１５ａの出力ノードに接続されていないため、ワード線ＷＬの電位は変化しない。   The charge pump circuit 32 is activated based on the signal ENB and starts a boosting operation. For this reason, the output voltage VOUT1 of the voltage control circuit 15a increases. At this time, since the word line WL is not yet connected to the output node of the voltage control circuit 15a, the potential of the word line WL does not change.

さらに、このとき、インバータ回路６６により反転された演算増幅器ＯＰ４の出力信号／ＥＮＢは、オア回路６３、遅延回路６４により構成された立下り遅延回路Ｄ２を介して降圧回路３１を構成する演算増幅器ＯＰ２に供給される。このため、演算増幅器ＯＰ２は、出力信号／ＥＮＢに基づき、停止状態に設定されている。   Further, at this time, the output signal / ENB of the operational amplifier OP4 inverted by the inverter circuit 66 is supplied to the operational amplifier OP2 constituting the step-down circuit 31 via the falling delay circuit D2 constituted by the OR circuit 63 and the delay circuit 64. To be supplied. Therefore, the operational amplifier OP2 is set to a stop state based on the output signal / ENB.

上記チャージポンプ回路３２の動作に伴い、出力電圧ＶＯＵＴ１が上昇し、降圧回路３１の接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦ以上となると（時刻ｔ２）、演算増幅器ＯＰ４の出力信号ＥＮＢがローレベルに反転する。この信号ＥＮＢは、図７に破線で示すように、立下り遅延回路Ｄ１により遅延され、チャージポンプ回路３２に供給される。このため、チャージポンプ回路３２は停止される。   As the charge pump circuit 32 operates, the output voltage VOUT1 rises, and when the voltage at the connection node MONB of the step-down circuit 31 becomes equal to or higher than the reference voltage VREF (time t2), the output signal ENB of the operational amplifier OP4 is inverted to a low level. To do. The signal ENB is delayed by the falling delay circuit D1 and supplied to the charge pump circuit 32 as indicated by a broken line in FIG. For this reason, the charge pump circuit 32 is stopped.

一方、演算増幅器ＯＰ４から出力され、インバータ回路６６により反転された信号／ＥＮＢは、立下り遅延回路Ｄ２を介して降圧回路３１を構成する演算増幅器ＯＰ２に供給される。このとき、信号／ＥＮＢの立ち上がり遅延されないため、演算増幅器ＯＰ２は、チャージポンプ回路３２が停止される前に、起動される。このため、出力電圧ＶＯＵＴ１は、間断なく出力される。この状態において、出力電圧ＶＯＵＴ１は、降圧回路３１により保持される。   On the other hand, the signal / ENB output from the operational amplifier OP4 and inverted by the inverter circuit 66 is supplied to the operational amplifier OP2 constituting the step-down circuit 31 via the falling delay circuit D2. At this time, since the rising edge of the signal / ENB is not delayed, the operational amplifier OP2 is activated before the charge pump circuit 32 is stopped. For this reason, the output voltage VOUT1 is output without interruption. In this state, the output voltage VOUT1 is held by the step-down circuit 31.

この後、時刻ｔ３において、ワード線ＷＬが電圧制御回路１５ａの出力ノードに接続されると、時刻ｔ４において、降圧回路３１の接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより若干低下する。このため、演算増幅器ＯＰ４の出力信号ＥＮＢがローレベルからハイレベルに変化する。この信号ＥＮＢは、立ち下がり遅延回路Ｄ１を介して遅延されることなく、チャージポンプ回路３２に供給される。このため、チャージポンプ回路３２は、信号ＥＮＢに応じて即、昇圧動作を開始する。   Thereafter, when the word line WL is connected to the output node of the voltage control circuit 15a at time t3, the voltage at the connection node MONB of the step-down circuit 31 is slightly lower than the reference voltage VREF at time t4. For this reason, the output signal ENB of the operational amplifier OP4 changes from the low level to the high level. This signal ENB is supplied to the charge pump circuit 32 without being delayed through the falling delay circuit D1. For this reason, the charge pump circuit 32 immediately starts a boost operation in response to the signal ENB.

また、インバータ回路６６により反転された信号／ＥＮＢは、立ち下り遅延回路Ｄ２により遅延されて降圧回路３１に供給される。このため、降圧回路３１は、チャージポンプ回路３２が起動された後、停止されるため、出力電圧ＶＯＵＴ１の大きな電圧低下を防止できる。   The signal / ENB inverted by the inverter circuit 66 is delayed by the falling delay circuit D2 and supplied to the step-down circuit 31. For this reason, since the step-down circuit 31 is stopped after the charge pump circuit 32 is activated, it is possible to prevent a large voltage drop of the output voltage VOUT1.

この後、出力電圧ＶＯＵＴ１が上昇し、時刻ｔ５において、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦを超えると、上述した動作により、チャージポンプ回路３２が停止され、降圧回路３１が駆動される。この後、降圧回路３１により、ワード線ＷＬの電圧が保持される。   Thereafter, the output voltage VOUT1 rises, and when the voltage of the connection node MONB exceeds the reference voltage VREF at time t5, the charge pump circuit 32 is stopped and the step-down circuit 31 is driven by the above-described operation. Thereafter, the voltage of the word line WL is held by the step-down circuit 31.

上記第３の実施形態によれば、ワード線の充電開始時、降圧回路３１を停止させて、チャージポンプ回路３２によりワード線を充電し、ワード線の電圧がターゲット電圧に近づいた時点において、チャージポンプ回路３２を停止し、降圧回路３１により安定した電圧をワード線に供給している。各電圧制御回路１５ａ、１５ｂ、１５ｃ…を構成するチャージポンプ回路３２は、図示せぬ同一のクロック信号により動作される。このため、各電圧制御回路１５ａ、１５ｂ、１５ｃ…を構成するチャージポンプ回路３２を同時に起動することが可能であり、各電圧制御回路１５ａ、１５ｂ、１５ｃ…の出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がりを揃えることが可能である。   According to the third embodiment, when the charging of the word line is started, the step-down circuit 31 is stopped and the word line is charged by the charge pump circuit 32. When the word line voltage approaches the target voltage, the charging is performed. The pump circuit 32 is stopped, and the step-down circuit 31 supplies a stable voltage to the word line. The charge pump circuit 32 constituting each voltage control circuit 15a, 15b, 15c... Is operated by the same clock signal (not shown). For this reason, it is possible to simultaneously activate the charge pump circuits 32 constituting the voltage control circuits 15a, 15b, 15c... And output voltages VOUT1, VOUT2, VOUT3,... Of the voltage control circuits 15a, 15b, 15c. It is possible to align the rising edges.

また、上記制御を行うために必要な構成は、本質的には演算増幅器ＯＰ４とインバータ回路６６であるため、簡単な構成により実現することが可能である。   In addition, since the configuration necessary for performing the above control is essentially the operational amplifier OP4 and the inverter circuit 66, it can be realized with a simple configuration.

さらに、チャージポンプ回路３２は、ワード線の充電開始時に動作し、ワード線がターゲット電圧となった場合、降圧回路３１によりワード線の電圧が保持され、チャージポンプ回路３２が停止しているため、消費電力を削減することが可能である。   Further, the charge pump circuit 32 operates at the start of charging of the word line, and when the word line becomes the target voltage, the voltage of the word line is held by the step-down circuit 31 and the charge pump circuit 32 is stopped. It is possible to reduce power consumption.

また、演算増幅器ＯＰ４の出力信号ＥＮＢは、立ち下がり遅延回路Ｄ１、Ｄ２により、信号ＥＮＢの立ち下りが遅延されている。このため、チャージポンプ回路３２と降圧回路３１の動作をオーバーラップさせることが可能である。したがって、チャージポンプ回路３２と降圧回路３１の動作が切換るとき、電圧制御回路１５ａの出力電圧ＶＯＵＴ１の低下を防止することが可能である。   Further, the output signal ENB of the operational amplifier OP4 is delayed in the fall of the signal ENB by the fall delay circuits D1 and D2. For this reason, the operations of the charge pump circuit 32 and the step-down circuit 31 can be overlapped. Therefore, when the operations of the charge pump circuit 32 and the step-down circuit 31 are switched, it is possible to prevent the output voltage VOUT1 of the voltage control circuit 15a from being lowered.

さらに、電圧制御回路１５ａの出力電圧ＶＯＵＴ１がターゲット電圧となった状態において、チャージポンプ回路３２を停止させて、降圧回路３１を駆動させている。仮に、降圧回路３１を用いず、チャージポンプ回路３２のみで上記動作を行った場合、出力電圧ＶＯＵＴ１がターゲット電圧となった状態後もチャージポンプ回路３２が動作している。この場合、図７に破線で示すように、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより低くなる毎に、演算増幅器ＯＰ４からハイレベルの信号ＥＮＢが出力され、チャージポンプ回路３２が頻繁に駆動されることが予想される。このため、出力電圧ＶＯＵＴ１が図７に破線で示すように、鋸歯状波となり、出力電圧ＶＯＵＴ１が不安定となることが考えられる。   Further, in a state where the output voltage VOUT1 of the voltage control circuit 15a becomes the target voltage, the charge pump circuit 32 is stopped and the step-down circuit 31 is driven. If the above operation is performed only by the charge pump circuit 32 without using the step-down circuit 31, the charge pump circuit 32 is operated even after the output voltage VOUT1 becomes the target voltage. In this case, as indicated by a broken line in FIG. 7, every time the voltage of the connection node MONB becomes lower than the reference voltage VREF, a high level signal ENB is output from the operational amplifier OP4, and the charge pump circuit 32 is frequently driven. It is expected that. For this reason, it is conceivable that the output voltage VOUT1 becomes a sawtooth wave as indicated by a broken line in FIG. 7, and the output voltage VOUT1 becomes unstable.

しかし、第３の実施形態のように、出力電圧ＶＯＵＴ１がターゲット電圧となった以降、降圧回路３１により出力電圧ＶＯＵＴ１を供給することにより、出力電圧ＶＯＵＴ１を安定に保持することが可能である。   However, as in the third embodiment, after the output voltage VOUT1 becomes the target voltage, the output voltage VOUT1 can be stably held by supplying the output voltage VOUT1 by the step-down circuit 31.

尚、図２に示す検地回路２３は、ＶＰＰパッド１４ｅの電圧を検地する必要がない場合、省略することが可能である。   Note that the ground detection circuit 23 shown in FIG. 2 can be omitted when it is not necessary to detect the voltage of the VPP pad 14e.

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   In addition, the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

１１…チップ、１２…コア回路部、１４ａ…ＶＣＣパッド、パッド１４ｄ…ＶＳＳ、１４ｅ…ＶＰＰパッド、１５ａ、１５ｂ、１５ｃ…電圧制御回路、３１…降圧回路、３２…チャージポンプ回路、Ｄ１、Ｄ２…立ち下がり遅延回路。   DESCRIPTION OF SYMBOLS 11 ... Chip, 12 ... Core circuit part, 14a ... VCC pad, pad 14d ... VSS, 14e ... VPP pad, 15a, 15b, 15c ... Voltage control circuit, 31 ... Step-down circuit, 32 ... Charge pump circuit, D1, D2 ... Falling delay circuit.

Claims (5)

電気的に書き換え可能な不揮発性メモリセルと、
前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、
接地電圧が供給される接地パッドと、
第１の電源が供給される第１の電源パッドと、
前記第１の電源の電圧より高い第２の電源が供給される第２の電源パッドと、
前記第２の電源パッドに接続され、前記第２の電源を降圧し、前記第２の電源より低い電圧を出力する降圧回路と、
前記第１の電源に基づき、前記第２の電源の電圧より高い電圧をするポンプ回路と
を具備することを特徴とする不揮発性半導体記憶装置。 An electrically rewritable nonvolatile memory cell;
A power supply circuit including a pump circuit for driving the nonvolatile memory cell;
A ground pad to which a ground voltage is supplied; and
A first power pad to which a first power is supplied;
A second power supply pad to which a second power supply higher than the voltage of the first power supply is supplied;
A step-down circuit connected to the second power supply pad, stepping down the second power supply and outputting a voltage lower than the second power supply;
A non-volatile semiconductor memory device, comprising: a pump circuit that has a voltage higher than that of the second power supply based on the first power supply. 前記降圧回路により生成された電圧と基準電圧とを比較し、前記電圧が前記基準電圧より低い場合、前記昇圧回路を起動するための信号を出力する第１の検出回路とを
さらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。 A first detection circuit that compares a voltage generated by the step-down circuit with a reference voltage and outputs a signal for starting the step-up circuit when the voltage is lower than the reference voltage; The nonvolatile semiconductor memory device according to claim 1, wherein: 前記第１の検出回路の出力信号を遅延する遅延回路をさらに具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。   The nonvolatile semiconductor memory device according to claim 2, further comprising a delay circuit that delays an output signal of the first detection circuit. 前記降圧回路により生成された電圧と基準電圧とを比較し、信号を出力する第２の検出回路と
前記第２の検出回路の出力信号に基づき、前記第２の電源を前記降圧回路の出力端に供給する供給回路と、
をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。 A second detection circuit that compares a voltage generated by the step-down circuit with a reference voltage and outputs a signal, and based on an output signal of the second detection circuit, the second power supply is connected to an output terminal of the step-down circuit. A supply circuit for supplying to,
The nonvolatile semiconductor memory device according to claim 1, further comprising: 前記合成回路は、前記第２の電源が供給されるトランジスタと、
前記トランジスタのゲート電極に供給する電圧を生成するポンプ回路と
を具備することを特徴とする請求項４記載の不揮発性半導体記憶装置。 The combining circuit includes a transistor to which the second power is supplied;
The nonvolatile semiconductor memory device according to claim 4, further comprising: a pump circuit that generates a voltage to be supplied to the gate electrode of the transistor.
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