JP2014079082A - 半導体装置 - Google Patents

Abstract

【課題】昇圧回路と降圧回路の組合わせで所望の高電圧を生成する場合、昇圧回路の低電力効率に加え、降圧回路の定常的な電流消費および無負荷時における無駄な電流消費が増加する。
【解決手段】入力ノードに印加された第１電圧（Ｖｄｄ）を昇圧して第２電圧（Ｖｐｐ）を生成し、出力ノードから第２電圧を出力する昇圧回路（４０１）と、入力ノードに印加された第２電圧を降圧して第３電圧（Ｖｐｓ）を生成し、出力ノードから第３電圧を出力する降圧回路（４０５ｐｓ）と、を備え、降圧回路の出力ノードは、昇圧回路の出力ノードと電気的に接続される。
【選択図】図８

Description

本発明は半導体装置に関し、たとえば、降圧回路を備える半導体装置に関する。

不揮発性メモリを内蔵する半導体装置では、メモリセルの書込み処理等のために、高電圧を生成する必要がある。この高電圧は、半導体装置に供給される電源電圧を昇圧回路で昇圧して生成される。電圧安定性や消費電力低減のため、昇圧回路で生成した昇圧電圧を降圧回路で降圧することで、目的とする高電圧を生成することが行われている。

特許文献１は、ＤＣ−ＤＣコンバータで直流入力電圧を昇圧し、降圧レギュレータでこのＤＣ−ＤＣコンバータの出力直流電圧を調整し、半導体メモリに電力供給を行うＩＣメモリカードを開示する。特許文献２は、直流電源、レギュレータ、およびチャージポンプ回路を備えた電源装置を開示する。直流電源およびレギュレータの出力電圧をチャージポンプ回路が有するキャパシタに印加することで、所望の昇圧電圧を形成する。

特開平７−２１７９１号公報 特開２００７−２０２２６７号公報

昇圧回路と降圧回路の組合わせで所望の高電圧を生成する場合、昇圧回路の低電力効率に加え、降圧回路の消費電力が問題となる。降圧回路は定常的な電流消費を伴う。さらに、降圧回路の電流駆動能力を大きく設定すると、無負荷時における無駄な電流消費が増加する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、入力ノードに印加された第１電圧を昇圧して第２電圧を生成し、出力ノードから第２電圧を出力する昇圧回路と、入力ノードに印加された第２電圧を降圧して第３電圧を生成し、出力ノードから第３電圧を出力する降圧回路と、を備え、降圧回路の出力ノードは、昇圧回路の入力ノードと電気的に接続される。

前記一実施の形態によれば、降圧回路の負荷電流変動によらず、昇圧回路および降圧回路の総合消費電流を低減した半導体装置の提供が可能となる。

実施の形態１に係る半導体装置の構成図である。 実施の形態１に係る半導体装置が備えるフラッシュメモリモジュールの構成図である。 実施の形態１に係る半導体装置が備えるフラッシュメモリアレイの構成図である。 実施の形態１に係るフラッシュメモリモジュールが備える電源回路の構成図である。 実施の形態１に係る半導体装置が備える電源回路が有する昇圧回路およびリファレンス電圧生成回路の回路図である。 実施の形態１に係る半導体装置が備える電源回路が有する電流駆動回路の回路図である。 実施の形態１に係る半導体装置が備える電源回路が有する電流駆動回路の変形例１の回路図である。 実施の形態１に係る半導体装置が備える電源回路が有する電流駆動回路の変形例２の回路図である。 実施の形態１に係る半導体装置が備える電源回路が有する昇圧回路の変形例の回路図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置１の構成を説明する。

半導体装置１は、高速バスＢＵＳ１を介して接続された、フラッシュメモリモジュールＭＤ、ＲＡＭモジュール１２、ＣＰＵ１４、ＤＭＡコントローラ１５、およびバスインターフェイス１６を備える。さらに、半導体装置１は、低速バスＢＵＳ２を介して接続された、シーケンサ１８、タイマ１０、Ｉ／Ｏポート１１、１７、バスインターフェイス１６、およびＰＬＬ（位相同期回路）１３を備える。さらに、半導体装置１は、外部から供給される電源電圧Ｖｃｃおよび電源電圧Ｖｓｓを受け、電源電圧Ｖｄｄおよび電圧Ｖｒｅｆを生成する電圧生成回路ＶＧＮを備える。半導体装置１は、外部から供給されるスタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳにより、制御される。

図２を参照して、実施の形態１に係る半導体装置１が備えるフラッシュメモリモジュールＭＤの構成を説明する。

フラッシュメモリモジュールＭＤは、電源回路ＰＷＲ、電圧切替回路ＶＳＷ、ＸデコーダＸＤＥＣ、フラッシュメモリアレイＭＡ、ＹデコーダＹＤＥＣ、センスアンプＳＡ、Ｉ／Ｏ制御回路２１、オシレータ２２、サブシーケンサ２３、および安定化容量Ｃを備える。Ｉ／Ｏ制御回路２１、オシレータ２２、サブシーケンサ２３、および電源回路ＰＷＲ等、高電圧が印加されない回路には、電圧生成回路ＶＧＮが生成する電源電圧Ｖｄｄが供給される。

電圧生成回路ＶＧＮは、例えば、３．３Ｖ〜５Ｖの電源電圧Ｖｃｃおよび０Ｖの電源電圧Ｖｓｓを受け、１．５Ｖ程度の電源電圧Ｖｄｄを生成する。電源電圧Ｖｄｄを供給する電圧生成回路ＶＧＮの出力近傍の電源配線には、安定化容量Ｃの一端が接続される。安定化容量Ｃの他端は、電源電圧Ｖｓｓを供給する電源配線と接続される。この安定化容量Ｃにより、各回路の動作に起因する電源配線のノイズ量が低減される。

Ｉ／Ｏ制御回路２１は、アドレスバッファ２１ａおよびＩ／Ｏバッファ２１ｂを有する。アドレスバッファ２１ａは、ＣＰＵ１４が出力するアドレス信号をＸデコーダＸＤＥＣおよびＹデコーダＹＤＥＣへ出力する。フラッシュメモリアレイＭＡが有するメモリセルは、ＸデコーダＸＤＥＣおよびＹデコーダＹＤＥＣにより選択される。選択されたメモリセルのデータは、センスアンプＳＡおよびＩ／Ｏバッファ２１ｂを介して、ＣＰＵ１４へ出力される。Ｉ／Ｏバッファ２１ｂは、ＣＰＵ１４が出力する書込みデータを、図示しない書込み回路へ出力する。

電源回路ＰＷＲは、電源電圧Ｖｄｄおよび電圧Ｖｒｅｆに基づき、メモリセルの読出し／書込み／消去の各動作モードに必要な各種電圧を生成する。電源回路ＰＷＲの動作は、サブシーケンサ２３およびオシレータ２２が出力するクロックＣｌｋにより制御される。電圧切替回路ＶＳＷは、後述の通り、電源回路ＰＷＲが生成する各種電圧を、各動作モードに応じて、ワード線電圧ＶＷＬ、メモリゲート線電圧ＶＭＧＬ、およびソース線電圧ＶＳＬとして出力する。電圧切替回路ＶＳＷの動作は、サブシーケンサ２３およびオシレータ２２が出力するクロックＣｌｋにより制御される。

図３を参照して、実施の形態１に係る半導体装置１が備えるフラッシュメモリアレイＭＡの構成を説明する。

図３（ａ）は、メモリセルＭＣの等価回路を示す。メモリセルＭＣは、メモリセルトランジスタＭｍｅｍおよび選択トランジスタＭｓｅｌを有する。メモリセルトランジスタＭｍｅｍは、電荷蓄積層ＣＳＬおよびメモリゲートＭＧを有する。電荷蓄積層ＣＳＬは、例えば、フローティングゲートやＭＯＮＯＳ構造で形成される。メモリゲートＭＧは、メモリゲート線ＭＧＬと接続される。選択トランジスタＭｓｅｌは、コントロールゲートＣＧを有する。コントロールゲートＣＧは、ワード線ＷＬと接続される。

メモリセルトランジスタＭｍｅｍのソース／ドレインの一端は、ソース線ＳＬと接続される。メモリセルトランジスタＭｍｅｍのソース／ドレインの他端は、選択トランジスタＭｓｅｌのソース／ドレインの一端と接続される。選択トランジスタＭｓｅｌのソース／ドレインの他端は、ビット線ＢＬと接続される。メモリセルＭＣの書込み／消去動作は、ソース線ＳＬから供給されるメモリセルトランジスタＭｍｅｍのチャネル電流を制御することで行われる。

図３（ｂ）は、フラッシュメモリアレイＭＡの構成を示す。フラッシュメモリアレイＭＡは、行列状に配置されたメモリセルＭＣを有する。行方向に配置されたメモリセルＭＣのコントロールゲートＣＧ、メモリゲートＭＧ、およびメモリセルトランジスタＭｍｅｍのソース／ドレインの一端は、各々、共通のワード線ＷＬ、メモリゲート線ＭＧＬ、およびソース線ＳＬと接続される。列方向に配置されたメモリセルＭＣが有する選択トランジスタＭｓｅｌのソース／ドレインの他端は、共通のビット線ＢＬと接続される。

ＸデコーダＸＤＥＣは、メモリセルＭＣの選択／非選択を行うとともに、そのメモリセルＭＣに対する処理（読出し／書込み／消去）に必要な電圧を、ワード線ＷＬ、メモリゲート線ＭＧＬ、およびソース線ＳＬに供給する。ＹデコーダＹＤＥＣは、ビット線ＢＬを選択するとともに、選択されたメモリセルＭＣの読出しデータをセンスアンプＳＡへ出力する。なお、図３（ｂ）では省略しているが、書込み／消去時にソース線ＳＬからメモリセルＭＣに供給される電流は、ビット線ＢＬを経由して、図示しない書込み回路に吸収される。

図４を参照して、実施の形態１に係るフラッシュメモリモジュールＭＤが備える電源回路ＰＷＲの構成を説明する。

電源回路ＰＷＲは、電圧生成回路ＶＧＮが出力する電源電圧Ｖｄｄおよび電圧Ｖｒｅｆに基づき、メモリセルＭＣの読出し／書込み／消去動作に必要な各電圧を生成する。各電圧は、サブシーケンサ２３が生成する制御信号およびオシレータ２２が生成するクロックＣｌｋに基づき、生成される。電源回路ＰＷＲが生成した各種電圧は、電圧切替回路ＶＳＷで適宜選択され、ワード線電圧ＶＷＬ、メモリゲート線電圧ＶＭＧＬ、およびソース線電圧ＶＳＬとして、ＸデコーダＸＤＥＣへ出力される。

電源回路ＰＷＲは、書込み／べリファイ時にメモリゲート線ＭＧＬに印加する電圧Ｖｐｇ／Ｖｐｖ、書込み／消去時にソース線ＳＬに印加する電圧Ｖｐｓ、書込み非選択ゲートに印加する電圧Ｖｐｇｕ、消去／べリファイ時に生成する電圧Ｖｅｇ／Ｖｅｖ、および読出し時にワード線ＷＬに印加する電圧Ｖｒｇを生成する。

電源回路ＰＷＲが備える各種電源電圧生成回路のうち、電圧Ｖｐｓを生成する回路（以下、”Ｖｐｓ生成回路”、と記載する。）の構成を説明する。Ｖｐｓ生成回路は、昇圧回路４０ｐｓ、リファレンス電圧生成回路４１ｐｓ、および電流駆動回路４０５ｐｓ（降圧回路）を備える。昇圧回路４０ｐｓは、電源電圧Ｖｄｄを昇圧して昇圧電圧Ｖｐｐを生成する。電流駆動回路４０５ｐｓは、昇圧電圧Ｖｐｐを降圧させた電圧Ｖｐｓを生成する。電圧Ｖｐｓは、電圧切替回路ＶＳＷを経由して、書込み／消去対象のメモリセルＭＣのソース線ＳＬにソース線電圧ＶＳＬとして印加される。電流駆動回路４０５ｐｓの出力電流の一部は、昇圧回路４０ｐｓにフィードバックされる。この出力電流のフィードバック動作は、リファレンス電圧生成回路４１ｐｓが出力するリファレンス電圧Ｖｒｓにより制御される。

昇圧回路４０ｐｓおよびリファレンス電圧生成回路４１ｐｓの動作は、サブシーケンサ２３が出力する信号ｃ４０ｐｓ、信号ｓ４０ｐｓ、および信号ｓ４１ｐｓと、オシレータ２２が出力するクロックＣｌｋと、により制御される。さらに、昇圧回路４０ｐｓおよびリファレンス電圧生成回路４１ｐｓには、ボルテージフォロワ４２を経由して、電圧生成回路ＶＧＮが生成する電圧Ｖｒｅｆが供給される。

図５を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲが有する昇圧回路４０ｐｓおよびリファレンス電圧生成回路４１ｐｓの回路図を説明する。

図５（ａ）は、Ｖｐｓ生成回路が有する昇圧回路４０ｐｓの具体的な回路図である。昇圧回路は、チャージポンプ回路４０１、分周回路４０２、比較電圧生成回路４０３、および比較器４０４を有する。チャージポンプ回路４０１は、一般的なＤｉｃｋｓｏｎタイプである。ダイオード接続されたｎ型トランジスタ４０１ｂは、所定の段数、直列接続される。直列接続された各ｎ型トランジスタ４０１ｂのドレインは、容量４０１ｃの一端と接続される。容量４０１ｃの他端はドライバ４０１ａにより駆動される。偶数番および奇数番の各ドライバ４０１ａは、分周回路４０２が出力するクロックにより、互いに逆相に容量４０１ｃを駆動する。

チャージポンプ回路４０１が有する初段のｎ型トランジスタ４０１ｂのドレイン（チャージポンプ回路４０１の入力ノード）には、電圧生成回路ＶＧＮが生成する電源電圧Ｖｄｄが印加され、最終段のｎ型トランジスタ４０１ｂのソース（チャージポンプ回路４０１の出力ノード）から昇圧電圧Ｖｐｐが出力される。比較器４０４は、昇圧電圧Ｖｐｐの値と比較電圧生成回路４０３が出力する電圧設定値とを比較し、両者の値が一致するように
分周回路４０２が出力するクロックの周期を調整する。比較電圧生成回路４０３は、入力される電圧Ｖｒｅｆおよび信号ｓ４０ｐｓに基づき、比較器４０４へ電圧設定値を出力する。信号ｃ４０ｐｓは、分周回路４０２の活性化／非活性化を制御する。

図５（ｂ）は、電流駆動回路４０５ｐｓに供給するリファレンス電圧Ｖｒｓを出力するリファレンス電圧生成回路４１ｐｓの構成を示す。リファレンス電圧生成回路４１ｐｓは、入力される電圧Ｖｒｅｆおよび信号ｓ４１ｐｓに基づき、リファレンス電圧Ｖｒｓを生成する。

なお、図４に示される電源回路ＰＷＲにおいて、Ｖｐｓ生成回路以外の他の電源電圧生成回路も同様な構成を有する。例えば、電圧Ｖｐｇは、昇圧回路４０ｐｇにより生成される。電圧Ｖｐｖは、リファレンス電圧生成回路４１ｐｖおよびボルテージフォロワ４０５ｐｖにより生成される。

図６を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲが有する電流駆動回路４０５ｐｓの回路図を説明する。

電流駆動回路４０５ｐｓは、カレントミラー回路である。電流駆動回路４０５ｐｓは、カスコード接続されたｐ型トランジスタＭｐ１１、ｐ型トランジスタＭｐ１２、ｐ型トランジスタＭｐ１３、およびｐ型トランジスタＭｐ１４と、ゲートにバイアス電圧Ｖｂｉａｓが印加されたｎ型トランジスタＭｎ１１と、基準電流源Ｉｒｅｆ１１と、を有する。ｐ型トランジスタＭｐ１１のソースには、チャージポンプ回路４０１の出力ノードから出力される昇圧電圧Ｖｐｐが印加される。ｐ型トランジスタＭｐ１１のゲートはｐ型トランジスタＭｐ１２のドレインと接続される。ｐ型トランジスタＭｐ１２のゲートはｐ型トランジスタＭｐ１３のドレインと接続される。ｐ型トランジスタＭｐ１３およびＭｐ１４のゲートは、ｐ型トランジスタＭｐ１４のドレインと接続される。ｎ型トランジスタＭｎ１１のドレインはｐ型トランジスタＭｐ１４のドレインと接続され、そのソースは基準電流源Ｉｒｅｆ１１と接続される。

一方、電流駆動回路４０５ｐｓの出力側は、カスコード接続されたｐ型トランジスタＭｐ１５およびｐ型トランジスタＭｐ１６を有する。ｐ型トランジスタＭｐ１５のソースには、昇圧電圧Ｖｐｐが印加され、そのゲートはｐ型トランジスタＭｐ１１のゲートと接続される。ｐ型トランジスタＭｐ１６のソースはｐ型トランジスタＭｐ１５のドレインと接続され、そのゲートはｐ型トランジスタＭｐ１２のゲートと接続される。ｐ型トランジスタＭｐ１１およびｐ型トランジスタＭｐ１２と、ｐ型トランジスタＭｐ１５およびｐ型トランジスタＭｐ１６は、カレントミラーを形成する。カレントミラーを形成する各トランジスタのゲート幅Ｗおよびゲート長Ｌの比（Ｗ／Ｌ）を１：ｎとすると、ｐ型トランジスタＭｐ１６のドレイン（電流駆動回路４０５ｐｓの出力ノード）から、基準電流源Ｉｒｅｆ１１のｎ倍で決定される駆動電流が出力される。

電流駆動回路４０５ｐｓは、ソース線ＳＬを介して、メモリセルＭＣが有するメモリセルトランジスタＭｍｅｍにメモリセル電流Ｉｍｅｍを供給する。このメモリセル電流Ｉｍｅｍは、書込み／消去時にメモリセルＭＣに印加される。ソース線ＳＬからメモリセルトランジスタＭｍｅｍに印加されたメモリセル電流Ｉｍｅｍは、選択トランジスタＭｓｅｌ、ビット線ＢＬ、およびＹデコーダＹＤＥＣを経由して、図示しない書込み回路に流れる。

電流駆動回路４０５ｐｓの出力側は、さらに、出力電圧モニタ回路６０およびスイッチ素子であるｎ型トランジスタＭｎ１３を有する。出力電圧モニタ回路６０は、電流駆動回路４０５ｐｓの出力電圧Ｖｐｓ、即ち、ｐ型トランジスタＭｐ１６のドレイン電圧が所定の電圧に達すると、ｎ型トランジスタＭｎ１３を非導通状態から導通状態に設定する。

出力電圧モニタ回路６０は、カスコード接続されたｐ型トランジスタＭｐ１７、ｐ型トランジスタＭｐ１８、およびｎ型トランジスタＭｎ１２を有する。ｐ型トランジスタＭｐ１７のソースはｐ型トランジスタＭｐ１６のドレインと接続され、そのゲートおよびドレインはｐ型トランジスタＭｐ１８のソースと接続される。ｐ型トランジスタＭｐ１８のゲートにはリファレンス電圧Ｖｒｓが印加され、そのドレインはｎ型トランジスタＭｎ１２のドレインと接続される。ｐ型トランジスタＭｐ１８のドレインは、信号ｓ６０を出力する。ｎ型トランジスタＭｎ１２のゲートにはバイアス電圧Ｖｂｉａｓが印加され、そのソースには電源電圧Ｖｓｓが印加される。

ｎ型トランジスタＭｎ１３のドレインは、ｐ型トランジスタＭｐ１６のドレインと接続される。ｎ型トランジスタＭｎ１３のソースは、チャージポンプ回路４０１に電源電圧Ｖｄｄを供給する電源配線を介して、チャージポンプ回路４０１の入力ノードと接続される。ｎ型トランジスタＭｎ１３のゲートは、出力電圧モニタ回路６０が有するｐ型トランジスタＭｐ１８のドレインと接続される。即ち、出力電圧モニタ回路６０が出力する信号ｓ６０に基づき、ｎ型トランジスタＭｎ１３の導通状態が制御される。

出力電圧モニタ回路６０の動作を説明する。メモリセルＭＣの書込み／消去動作が進行するに従い、電流駆動回路４０５ｐｓの駆動電流、即ち、メモリセル電流Ｉｍｅｍは減少する。メモリセル電流Ｉｍｅｍの減少に伴い、ｐ型トランジスタＭｐ１６のドレイン電圧（電圧Ｖｐｓ）は上昇する。電圧Ｖｐｓが、リファレンス電圧Ｖｒｓ、ｐ型トランジスタＭｐ１７の閾値電圧、およびｐ型トランジスタＭｐ１８の閾値電圧の合計値以上に上昇すると、ｐ型トランジスタＭｐ１７およびＭｐ１８は導通し、信号ｓ６０は電圧Ｖｐｓ近くまで上昇する。この結果、ｎ型トランジスタＭｎ１３は非導通状態から導通状態に変化する。

ｎ型トランジスタＭｎ１３が導通すると、電流駆動回路４０５ｐｓは、メモリセル電流Ｉｍｅｍに加えて、放電電流Ｉｄｉｓを流し始める。メモリセル電流Ｉｍｅｍおよび放電電流Ｉｄｉｓの合計値は、基準電流源Ｉｒｅｆ１１に流れる定電流値のミラー比ｎ倍で決定される。メモリセル電流Ｉｍｅｍが減少すると、放電電流Ｉｄｉｓは、導通したｎ型トランジスタＭｎ１３を介して、昇圧回路４０ｐｓが有するチャージポンプ回路４０１の消費電流Ｉｐｕｍｐの一部として供給される。つまり、電流駆動回路４０５ｐｓの駆動電流の一部は、電流駆動回路４０５ｐｓに供給する昇圧電圧Ｖｐｐを生成する昇圧回路４０ｐｓへ回収される。この結果、電圧生成回路ＶＧＮからチャージポンプ回路４０１へ供給される電源電流は減少し、半導体装置１の消費電流は削減される。

図７を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲが有する電流駆動回路４０５ｐｓの変形例１である電流駆動回路４０５ｐｓ１の回路図を説明する。

図７の電流駆動回路４０５ｐｓ１は、図６の電流駆動回路４０５ｐｓと、以下の点で相違する。即ち、電流駆動回路４０５ｐｓ１は、ｎ型トランジスタＭｎ１４、ｎ型トランジスタＭｎ１５、およびインバータＩｎｖ６で構成される放電路切替スイッチ７０を有する。放電路切替スイッチ７０は、電流駆動回路４０５ｐｓにおけるスイッチ素子であるｎ型トランジスタＭｎ１３と昇圧回路４０ｐｓとの間に配置される。

放電路切替スイッチ７０の構成を説明する。ｎ型トランジスタＭｎ１４のドレインはｎ型トランジスタＭｎ１３のソースと接続され、ｎ型トランジスタＭｎ１４のソースはチャージポンプ回路４０１に電源電圧Ｖｄｄを供給する電源配線と接続される。ｎ型トランジスタＭｎ１５のドレインはｎ型トランジスタＭｎ１３のソースと接続され、そのソースには電源電圧Ｖｓｓが印加される。ｎ型トランジスタＭｎ１４のゲートには信号Ｒｅｃｙｃ＿ｏｎが印加される。ｎ型トランジスタＭｎ１５のゲートには、信号Ｒｅｃｙｃ＿ｏｎの論理レベルをインバータＩｎｖ６で反転させた信号が印加される。

信号Ｒｅｃｙｃ＿ｏｎがハイレベルの場合、放電電流Ｉｄｉｓは、ｎ型トランジスタＭｎ１３およびｎ型トランジスタＭｎ１４を経由して、チャージポンプ回路４０１の消費電流Ｉｐｕｍｐの一部として供給される。この放電電流Ｉｄｉｓの昇圧回路４０ｐｓへの回収による効果は、図６の電流駆動回路４０５ｐｓによる効果と同一である。

信号Ｒｅｃｙｃ＿ｏｎをハイレベルに設定し、電流駆動回路４０５ｐｓ１の余剰駆動電流（放電電流Ｉｄｉｓ）をチャージポンプ回路４０１で回収する場合、その時の電圧Ｖｐｓの値は電源電圧Ｖｄｄ以上でなければならない。これは、チャージポンプ回路４０１が有する初段のｎ型トランジスタ４０１ｂのドレインには電源電圧Ｖｄｄが印加されるからである。

しかしながら、電流駆動回路４０５ｐｓ１の出力電圧Ｖｐｓが電源電圧Ｖｄｄより低い場合でも、十分な駆動電流の供給が求められる用途も考えられる。この場合、電源電圧Ｖｄｄが供給されるチャージポンプ回路４０１は、放電電流Ｉｄｉｓを回収することはできない。そこで、信号Ｒｅｃｙｃ＿ｏｎをロウレベルに設定し、放電電流Ｉｄｉｓを、ｎ型トランジスタＭｎ１５を経由して、電源電圧Ｖｓｓを供給する電源配線に放出する。

電流駆動回路４０５ｐｓ１が有する放電路切替スイッチ７０によれば、電流駆動回路４０５ｐｓ１に求められる出力電圧Ｖｐｓ−駆動電流特性に応じて、放電電流Ｉｄｉｓの流出先を決定することが可能となる。これにより、半導体装置１の低消費電力化および駆動電流の安定化が実現できる。

図８を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲが有する電流駆動回路４０５ｐｓの変形例２である電流駆動回路４０５ｐｓ２の回路図を説明する。

図８の電流駆動回路４０５ｐｓ２は、カレントミラー回路および差動増幅回路を組み合わせた構成を有する。

カレントミラー回路は、ソースに昇圧電圧Ｖｐｐが印加され、ゲートおよびドレインが基準電流源Ｉｒｅｆ１２と接続されたｐ型トランジスタＭｐ２１と、ソースに昇圧電圧Ｖｐｐが印加され、ゲートがｐ型トランジスタＭｐ２１のゲートと接続されたｐ型トランジスタＭｐ２２およびｐ型トランジスタＭｐ２３と、を有する。ｐ型トランジスタＭｐ２１およびｐ型トランジスタＭｐ２３の各ゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）を１：ｎとすると、ｐ型トランジスタＭｐ２３のドレイン（電流駆動回路４０５ｐｓ２の出力ノード）から、基準電流源Ｉｒｅｆ１２のｎ倍で決定される駆動電流が出力される。ｐ型トランジスタＭｐ２３は、メモリセルＭＣが接続されたソース線ＳＬに、メモリセル電流Ｉｍｅｍを供給する。

差動増幅回路は、ソースがｐ型トランジスタＭｐ２２のドレインと接続され、ゲートが互いに接続されたｐ型トランジスタＭｐ２４およびｐ型トランジスタＭｐ２５を有する。ｐ型トランジスタＭｐ２５のゲートおよびドレインは、互いに接続される。さらに、差動増幅回路は、ｎ型トランジスタＭｎ２１およびｎ型トランジスタＭｎ２２を有する。ｎ型トランジスタＭｎ２１およびｐ型トランジスタＭｐ２４の両ドレインは互いに接続され、ｎ型トランジスタＭｎ２２およびｐ型トランジスタＭｐ２５の両ドレインは互いに接続される。ｎ型トランジスタＭｎ２１およびＭｎ２２のソースには、電源電圧Ｖｓｓが印加される。ｐ型トランジスタＭｐ２２は、基準電流源Ｉｒｅｆ１２の所定倍数の定電流を、差動増幅回路に供給する。

ｎ型トランジスタＭｎ２１のゲートには、リファレンス電圧Ｖｒｓが印加される。ｎ型トランジスタＭｎ２２のゲートには、電流駆動回路４０５ｐｓ２の出力電圧Ｖｐｓが印加される。ｐ型トランジスタＭｐ２３のドレインおよびチャージポンプ回路４０１に電源電圧Ｖｄｄを供給する電源配線は、各々、ｎ型トランジスタＭｎ２３のドレインおよびソースと接続される。ｎ型トランジスタＭｎ２３のゲートは、ｎ型トランジスタＭｎ２１のドレインと接続される。

差動増幅回路は、出力電圧Ｖｐｓとリファレンス電圧Ｖｒｓとを比較し、その比較結果に基づき、ｎ型トランジスタＭｎ２３の導通状態を制御する。メモリセルＭＣの書込み／消去動作が進行するに従い、メモリセル電流Ｉｍｅｍが減少すると、出力電圧Ｖｐｓが上昇する。出力電圧Ｖｐｓがリファレンス電圧Ｖｒｓより大きくなると、ｎ型トランジスタＭｎ２１のドレイン電圧は上昇し、ｎ型トランジスタＭｎ２３は非導通状態から導通状態に変化する。電流駆動回路４０５ｐｓ２の放電電流Ｉｄｉｓは、ｎ型トランジスタＭｎ２３を経由して、チャージポンプ回路４０１の消費電流Ｉｐｕｍｐの一部として供給される。この結果、電圧生成回路ＶＧＮからチャージポンプ回路４０１へ供給される電源電流は減少し、半導体装置１の消費電流は削減される。

図９を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲが有する昇圧回路４０ｐｓの変形例である昇圧回路９０の回路図を説明する。

図９の昇圧回路９０は、ＤＣ−ＤＣコンバータの１つである非絶縁型昇圧チョークコンバータである。コイル９０１は、半導体装置１の配線層で形成される。コイル９０１の一端には電源電圧Ｖｄｄが印加され、コイル９０１の他端には、ｎ型トランジスタＭｎ９２のドレインと、ダイオード接続されたｎ型トランジスタＭｎ９１のドレインおよびゲートと、が接続される。容量Ｃ９０の一端が接続されるｎ型トランジスタＭｎ９１のソースは、昇圧電圧Ｖｐｐを出力する。比較回路９０２は、昇圧電圧Ｖｐｐおよびリファレンス電圧Ｖｒｐの比較結果を出力する。デューティ変換回路９０３は、比較回路９０２の出力に基づき、ｎ型トランジスタＭｎ９２のゲート電圧を制御する。ｎ型トランジスタＭｎ９２は、デューティ変換回路９０３の出力に基づき、昇圧電圧Ｖｐｐが所望の値を維持するように、コイル９０１を駆動するパルス信号のデューティを適宜変更する。

図９の電流駆動回路４０５ｐｓの構成および動作は、図６の同一符号を付された回路と同一であり、重複説明は行わない。

メモリセルＭＣの書込み／消去動作が進行するに従い、メモリセル電流Ｉｍｅｍが減少すると、放電電流Ｉｄｉｓは、チョークコンバータ９０への消費電流Ｉｃｈｏｐの一部として供給される。この結果、電圧生成回路ＶＧＮからチョークコンバータ９０へ供給される電源電流は減少し、半導体装置１の消費電流は削減される。なお、図９の電流駆動回路４０５ｐｓに代えて、図７の電流駆動回路４０５ｐｓ１または図８の電流駆動回路４０５ｐｓ２を適用しても良い。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、１０ タイマ、１１，１７ Ｉ／Ｏポート、１２ ＲＡＭモジュール、１５ ＤＭＡコントローラ、１６ バスインターフェイス、１８ シーケンサ、２１ Ｉ／Ｏ制御回路、２１ａ アドレスバッファ、２１ｂ Ｉ／Ｏバッファ、２２ オシレータ、２３ サブシーケンサ、４０ｐｇ，４０ｐｓ 昇圧回路、４１ｐｓ，４１ｐｖ リファレンス電圧生成回路、４２ ボルテージフォロワ、６０ 出力電圧モニタ回路、７０ 放電路切替スイッチ、９０ チョークコンバータ、４０１ チャージポンプ回路、４０１ａ ドライバ、４０１ｃ 容量、４０２ 分周回路、４０３ 比較電圧生成回路、４０４ 比較器、４０５ｐｓ，４０５ｐｓ１，４０５ｐｓ２ 電流駆動回路、４０５ｐｖ ボルテージフォロワ、９０１ コイル、９０２ 比較回路、９０３ デューティ変換回路、ＢＬ ビット線、ＢＵＳ１ 高速バス、ＢＵＳ２ 低速バス、Ｃ 安定化容量、ｃ４０ｐｓ 信号、Ｃ９０ 容量、ＣＧ コントロールゲート、Ｃｌｋ クロック、ＣＳＬ 電荷蓄積層、Ｉｃｈｏｐ 消費電流、Ｉｄｉｓ 放電電流、Ｉｍｅｍ メモリセル電流、Ｉｐｕｍｐ 消費電流、Ｉｒｅｆ１１，Ｉｒｅｆ１２ 基準電流源、ＭＡ フラッシュメモリアレイ、ＭＣ メモリセル、ＭＤ フラッシュメモリモジュール、ＭＧ メモリゲート、ＭＧＬ メモリゲート線、Ｍｍｅｍ メモリセルトランジスタ、Ｍｓｅｌ 選択トランジスタ、ＰＷＲ 電源回路、Ｒｅｃｙｃ＿ｏｎ 信号、ＲＥＳ リセット信号、ｓ４０ｐｓ，ｓ４１ｐｓ，ｓ６０ 信号、ＳＡ センスアンプ、ＳＬ ソース線、ＳＴＢＹ スタンバイ信号、Ｖｂｉａｓ バイアス電圧、Ｖｃｃ，Ｖｄｄ 電源電圧、Ｖｅｇ／Ｖｅｖ 電圧、ＶＧＮ 電圧生成回路、ＶＭＧＬ メモリゲート線電圧、Ｖｐｇ，Ｖｐｖ，Ｖｐｇｕ 電圧、Ｖｐｐ 昇圧電圧、Ｖｐｓ 出力電圧、Ｖｒｅｆ，Ｖｒｇ 電圧、Ｖｒｐ，Ｖｒｓ リファレンス電圧、ＶＳＬ ソース線電圧、Ｖｓｓ 電源電圧、ＶＳＷ 電圧切替回路、ＶＷＬ ワード線電圧、ＷＬ ワード線、ＸＤＥＣ Ｘデコーダ、ＹＤＥＣ Ｙデコーダ。

Claims (12)

1. 入力ノードに印加された第１電圧を昇圧して第２電圧を生成し、出力ノードから前記第２電圧を出力する昇圧回路と、
   入力ノードに印加された前記第２電圧を降圧して第３電圧を生成し、出力ノードから前記第３電圧を出力する降圧回路と、を備え、
   前記降圧回路の出力ノードは、前記昇圧回路の入力ノードと電気的に接続される、半導体装置。
2. 前記降圧回路は、出力電圧モニタ回路および第１スイッチを有し、
   前記出力電圧モニタ回路は、前記第３電圧が所定電圧を超えた場合、第１制御信号を出力し、
   前記第１スイッチは、前記降圧回路の出力ノードと前記昇圧回路の入力ノードとの間に配置されるとともに、前記第１制御信号に応答して、非導通状態から導通状態に変化する、請求項１記載の半導体装置。
3. 前記降圧回路は、第２スイッチおよび第３スイッチを、さらに有し、
   前記第２スイッチは、前記第１スイッチと直列に、前記昇圧回路の入力ノードとの間に配置され、
   前記第３スイッチの一方の端子は前記第１スイッチおよび前記第２スイッチの接続点と接続されるとともに、前記第３スイッチの他方の端子には第４電源が印加され、
   前記第２スイッチおよび前記第３スイッチは、第２制御信号に応答して、その導通状態が互いに相補的に変化する、請求項２記載の半導体装置。
4. 前記降圧回路は、基準電流源を有するカレントミラー回路である、請求項１記載の半導体装置。
5. 前記昇圧回路は、チャージポンプ回路である、請求項４記載の半導体装置。
6. 前記昇圧回路は、ＤＣ−ＤＣコンバータである、請求項４記載の半導体装置。
7. 行列状に配置され、ビット線およびソース線と接続される不揮発性メモリセルを有するメモリセルアレイと、
   入力端子に印加された第１電源電圧を昇圧して第２電源電圧を出力する昇圧回路と、
   前記第２電源電圧を降圧して第３電源電圧を出力端子から出力する降圧回路と、を備え、
   前記ソース線には、前記降圧回路の出力端子から駆動電流が供給され、
   前記降圧回路は、出力電圧モニタ回路および第１スイッチを有し、
   前記出力電圧モニタ回路は、前記第３電圧が所定電圧を超えた場合、第１制御信号を出力し、
   前記第１スイッチは、前記降圧回路の出力端子と前記昇圧回路の入力端子間に配置されるとともに、前記第１制御信号に応答して非導通状態から導通状態に変化する、半導体装置。
8. ワード線をさらに備え、
   前記不揮発性メモリセルは、電荷蓄積層を有するメモリセルトランジスタおよびコントロールゲートを有する選択トランジスタを有し、
   前記メモリセルトランジスタおよび前記選択トランジスタは、各々、前記ソース線および前記ビット線と接続され、
   前記コントロールゲートは前記ワード線と接続される、請求項７記載の半導体装置。
9. 前記降圧回路は、基準電流源を有するカレントミラー回路である、請求項７記載の半導体装置。
10. 前記昇圧回路は、チャージポンプ回路である、請求項９記載の半導体装置。
11. 前記昇圧回路は、ＤＣ−ＤＣコンバータである、請求項９記載の半導体装置。
12. 前記駆動電流は、前記不揮発性メモリセルの書込みまたは消去動作時に、前記ソース線に供給される、請求項７記載の半導体装置。

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