KR20090117230A - 고체 촬상 소자의 픽셀 회로 및 구동 방법 - Google Patents

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KR20090117230A
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Abstract

본 발명은 고체 촬상 소자의 픽셀 회로 및 구동 방법에 관한 것으로, CMOS 이미지 센서의 수광부를 구성하는 단위 픽셀에 관한 것이다.
포토게이트 트랜지스터, 포토다이오드 및 리셋 트랜지스터로 구성되는 기판과, 기판의 상부에 형성되어 포토게이트 트랜지스터 및 포토다이오드에 입사광을 통과시키는 차광부와, 인테그레이션 노드를 통해 포토다이오드에 연결되는 제1 트랜지스터와, 게이트가 스위칭으로 어드레싱하는 신호를 입력받고, 드레인이 제1 트랜지스터의 소스에 연결되며, 소스가 픽셀 출력단(Vout)으로 연결되는 제2 트랜지스터를 포함하는 주변회로부를 포함하며, 인테그레이션 페이즈 도중 포토게이트 트랜지스터의 게이트전압에 인가되는 하이(high)전압 또는 로우(low)전압에 따라 서로 다른 센서티비티를 가지는 신호가 리드아웃되는 것을 특징으로 한다.
본 발명에 따르면 작은 세기의 빛에 대해 높은 민감도를 가짐과 동시에 웰 캐패시티와 동작 범위를 증가시키는 효과가 있다.
CMOS 이미지 센서, APS, 고체 촬상 소자

Description

고체 촬상 소자의 픽셀 회로 및 구동 방법{Pixel circuit in the solid state image sensing device and driving method therefor}
본 발명은 고체 촬상 소자의 픽셀 회로 및 구동 방법에 관한 것으로, 더욱 상세히는 CMOS 이미지 센서의 수광부를 구성하는 단위 픽셀에 관한 것이다.
최근 CMOS 이미지 센서는 디지털 카메라 및 핸드폰 등의 용도에 널리 사용되고 있다. 이러한 CMOS 이미지 센서의 수광부인 단위 픽셀은 3-Tr 단위 픽셀 또는 4-Tr 단위 픽셀이 있다.
4-Tr 단위 픽셀은 포토다이오드보다 상대적으로 작은 캐패시턴스를 갖는 FD(Floating Diffusion) 노드로 전하를 전달하기 때문에 작은 세기의 빛에 대해 전압 변환 효율이 큰 장점이 있다. 또한, 판독 수단(readout method)으로서 CDS(Correlated Double Sampling)을 완벽하게 적용할 수 있어 픽셀의 리셋 노이즈(reset noise)를 완벽히 제거할 수 있다는 점에서 최근 많이 사용되고 있다.
4-Tr 단위 픽셀의 구조는 4개의 트랜지스터를 포함하기 때문에 상대적으로 포토다이오드의 면적이 작아 실제로 빛을 흡수하는 면적이 상대적으로 작다. 또한 4-Tr 단위 픽셀에 사용되는 핀 포토다이오드(pinned photodiode)의 특성상 빛을 담 을 수 있는 용량(well capacity)이 작기 때문에 동작 범위(dynamic-range:DR)가 작은 단점이 있다. 또한 낮은 암 전류 특성을 갖는 핀 다이오드라는 특수한 다이오드가 필요하므로 높은 공정 비용이 든다. 또한 핀 포토다이오드의 전압 피닝(voltage pinnig)을 위해서 최소 구동 전압이 2.8V이상이 되어야 하므로 작은 전압으로 동작이 힘들다는 문제점이 있다.
3-Tr 단위 픽셀의 구조는 3개의 트랜지스터를 포함하므로 4-Tr 단위 픽셀보다 상대적으로 포토다이오드의 면적을 크게 할 수 있기 때문에 실제로 빛을 흡수하는 면적이 상대적으로 크다. 따라서, 웰 캐패시티(well capacity)가 커서 동작범위(dynamic-range:DR)가 상대적으로 크다. 그러나 상대적으로 큰 포토다이오드 캐패시턴스를 가지므로, 작은 세기의 빛에 대해 전압 변환 효율이 작아 민감도가 작은 문제점이 있다.
이와 별도로 포토 트랜지스터라는 광소자를 이용한 픽셀의 구조가 사용되기도 한다. 이 기술은 4-Tr 단위 픽셀 구조와 같이 큰 전압변환 효율을 가지며, CDS(Correlated Double Sampling)가 가능하다는 장점을 가지지만, 파란색 빛(blue light)에 대해 응답이 나쁘며, 전하의 저장용량(well capacity)이 낮고 광소자의 면적이 상대적으로 작은(low fill factor) 문제점이 있다.
본 발명의 목적은, 상기와 같은 문제점을 해결하기 위한 것으로서, 작은 세기의 빛에 대해 높은 민감도를 가짐과 동시에 웰 캐패시티와 동작 범위를 증가시키는 특성을 갖는 고체 촬상 소자의 픽셀 회로 및 구동방법을 제공함에 있다.
그리고, 본 발명의 다른 목적은 한 번의 인테그레이션 페이즈(integration phase)에서 두 개의 다른 센서티비티를 가지는 신호를 리드아웃하는 고체 촬상 소자의 픽셀 회로 및 구동방법을 제공함에 있다.
외부로부터 게이트로 전압(VPG)을 인가받고 소스 및 드레인이 인테그레이션 노드에 연결된 포토게이트 트랜지스터와, 캐소드가 인테그레이션 노드를 통해 상기 포토게이트 트랜지스터의 소스에 연결되고 애노드가 접지되는 포토다이오드와, 게이트로 리셋 제어신호를 받고, 드레인이 전원 전압(VDD)에 연결되며, 소스가 상기 인테그레이션 노드에 연결되는 리셋 트랜지스터로 구성되는 기판; 상기 기판의 상부에 형성되어 상기 포토게이트 트랜지스터 및 포토다이오드에 입사광을 통과시키는 차광부; 및 게이트가 상기 인테그레이션 노드를 통해 상기 포토다이오드의 캐소드에 연결되어, 상기 포토다이오드에 저장된 전하를 입력받고, 드레인이 전원 전압(VDD)에 연결되는 제1 트랜지스터와, 게이트가 스위칭으로 어드레싱하는 신호를 입력받고, 드레인이 상기 제1 트랜지스터의 소스에 연결되며, 소스가 픽셀 출력 단(Vout)으로 연결되는 제2 트랜지스터를 포함하는 주변회로부; 를 포함하며, 인테그레이션 페이즈(integration phase) 도중 상기 포토게이트 트랜지스터의 게이트전압에 인가되는 하이(high)전압 또는 로우(low)전압에 따른 센서티비티를 가지는 신호가 리드아웃되는 것을 특징으로 한다.
고체 촬상 소자의 픽셀 회로 구동방법에 있어서, 포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제1 논리(high) 상태일 때, 포토게이트 캐패시턴스와 포토다이오드 캐패시턴스의 합(CPG+CPD)에 의하여 정의되는 낮은 전압변환효율(low sensitivity)를 가지는 신호를 출력하는 단계; 상기 포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제2 논리(low) 상태일 때, 포토다이오드 캐패시턴스(CPD)로 정의되는 높은 전압변환효율(high sensitivity)을 가지는 신호를 출력하는 단계; 리셋 상태에서의 기준전압 신호를 출력하는 단계; 및 기준전압 신호와 각각의 출력 신호와의 차이에 대응하는 아날로그 신호를 디지털 신호로 변환하여 출력하는 단계; 를 포함하는 것을 특징으로 한다.
본 발명에 따르면 작은 세기의 빛에 대해 높은 민감도를 가짐과 동시에 웰 캐패시티와 동작 범위를 증가시키는 효과가 있다.
또한, 한 번의 인테그레이션 페이즈에서 두 개의 다른 센서티비티를 가지는 신호를 리드아웃하는 효과가 있다.
또한, 본 발명에 따른 고체 촬상 소자의 픽셀 회로는 공정의 변화가 필요없어, 낮은 가격에 넓은 동작범위를 가지는 이미지 센서를 얻을 수 있는 효과가 있다.
그리고, 낮은 암전류 생성 특징과 함께, 축적된 광전하를 버리는 동작을 하지 않으므로, 신호 대 잡음비의 손해가 없다는 장점을 가지므로 비교적 양질의 이미지를 얻는 효과가 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로에 관하여 도 1 내지 도 12를 참조하여 설명하면 다음과 같다.
도 1은 3-Tr 단위 픽셀을 나타낸 회로도이다.
도 1에 도시된 바와 같이, 3-Tr 단위 픽셀은 포토 다이오드와 세 개의 트랜지스터를 포함한다. 도 1에 도시된 바와 같이, 포토 다이오드에 저장된 전하를 소 스 팔로로워 트랜지스터(source follower transistor:MD)의 게이트로 입력받아 전기 신호로 출력하며, 드레인에 전원 전압(VDD)이 인가되는 소스 팔로워 트랜지스터(MD), 상기 소스 팔로워 트랜지스터(MD)의 소스와 단위 화소 출력단 사이에 접속되어 스위칭으로 어드레싱을 하는 선택트랜지스터(select transistor:MS), 소스 팔로워 트랜지스터(MD)와 포토 다이오드 간에 접속되어 다음 신호 검출을 위해 포토다이오드의 전하를 리셋하기 위한 리셋 트랜지스터(reset transistor:MR)를 포함한다. 도 1에서 Cp는 포토 다이오드의 캐패시턴스이고, 설명되지 않은 나머지 트랜지스터는 바이어스 전압에 의해 구동되는 픽셀 단위에 포함되지 않는 주변 회로이다.
도 2는 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 나타내는 회로도이고, 도 3은 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 간략화한 회로도이며, 도 4는 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로에 대응하는 레이아웃을 나타내는 도면이다.
본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로는 도 2에 도시된 바와 같이, 광감지부가 형성된 기판(100), 차광부(200) 및 주변회로부(300)로 구성된다.
광감지부가 형성된 기판(100)은 포토게이트 트랜지스터(110), 포토다이오드(120) 및 리셋 트랜지스터(130)를 포함하고 이를 구체적으로 살펴보면 다음과 같다.
포토게이트 트랜지스터(110)는 입사광을 받아 광전하를 생성하는 기능을 하 고, 외부로부터 게이트로 전압(VPG)을 인가받고, 소스와 드레인이 인테그레이션 노드(FD)에 연결되어, 인테그레이션 노드(FD)를 통해 포토다이오드(120)의 캐소드와 리셋 트랜지스터(130)의 소스에 연결된다.
또한 포토다이오드(120)는 입사광을 받아 광전하를 생성하는 기능을 하고, 캐소드가 포토게이트 트랜지스터(110)의 소스와 연결되고, 애노드가 접지연결된다.
그리고 리셋 트랜지스터(130)는 차광부(200)에 의해 입사광이 차단되고, 다음 신호검출을 위해 포토다이오드(120)의 전하를 리셋하는 기능을 한다. 이러한 리셋 트랜지스터(130)는 게이트로 리셋 제어신호를 받고, 드레인이 전원 전압(VDD)에 연결되며, 소스가 인테그레이션 노드(FD)에 연결된다.
또한, 차광부(200)는 광감지부가 형성된 기판(100)의 상부에 형성되어 포토게이트 트랜지스터 및 포토다이오드에 입사광을 통과시키고, 그 외에는 입사광을 차단하는 기능을 한다.
그리고, 주변회로부(300)는 제1 트랜지스터(310) 및 제2 트랜지스터(320)로 구성되고, 이를 구체적으로 살펴보면 다음과 같다.
제1 트랜지스터(310)는 소스 팔로워 트랜지스터로서, 게이트가 인테그레이션 노드(FD)를 통해 포토다이오드(120)의 캐소드에 연결되어 포토다이오드(120)에 저장된 전하를 입력받고, 드레인이 전원 전압(VDD)에 연결되며, 소스가 제2 트랜지스터(320)의 드레인에 연결된다.
그리고 제2 트랜지스터(320)는 로우 셀렉트 트랜지스터로서, 게이트가 스위 칭으로 어드레싱하는 신호를 입력받고, 드레인이 제1 트랜지스터(310)의 소스에 연결되며, 소스가 픽셀 출력단(Vout)으로 연결된다.
본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로는 인테그레이션 페이즈(integration phase)동안 축적된 광전하의 판독(이하, 리드아웃)에 있어서, 포토게이트 트랜지스터(110)에 인가되는 전압(VPG)을 조절함으로써, 리드아웃 시점에서의 인테그레이션 노드의 정전용량(Cint)을 변화시켜, 각각의 정전용량에 따라 다른 전압변환 효율을 가지는 복수의 리드아웃을 수행한다.
이에 따라서 빛에 대한 높은 전압변환효율의 특성(고 민감도:high sensitivity)과 낮은 전압변환효율의 특성(저 민감도:low sensitivity)을 가지는 복수의 리드아웃을 통하여 어두운 빛에서의 높은 민감도 특성(고 민감도)을 가지는 신호와, 밝은 빛에서 쉽게 포화되지 않는 특성(저 민감도)을 가지는 두 가지의 신호를 동시에 얻어냄으로서 넓은 동작범위를 가지는 것을 특징으로 한다.
본 발명에 따른 고체 촬상 소자의 픽셀 회로에서, 포토 다이오드에서 발생하는 캐패시턴스(CPD)와 포토게이트 트랜지스터에서 발생하는 캐패시턴스(CPG)의 조합에 의하여 비선형적인 인테그레이션 캐패시턴스(integration capacitance:Cint)가 발생한다. 이 경우, 인테그레이션 캐패시턴스(Cint)는 포토게이트 트랜지스터의 게이트에 인가되는 전압의 높낮이에 따라 제어 가능하다.
본 발명에 의한 능동 픽셀 단위는 일반적인 3-Tr 구조의 픽셀센서와 달리 pn 접합 포토다이오드 주변을 포토게이트 트랜지스터가 둘러싸고 있는 형태적 특성, 또는 일반적인 포토게이트 트랜지스터 APS(Active Pixel Sensor)에서 전달 트랜지스터(transfer gate)가 생략되어 포토게이트 트랜지스터와 FD(floation diffusion)노드가 연결된 형태상의 특징을 가진다.
본 발명에 있어, 캐패시턴스의 합은 포토다이오드의 캐패시턴스(CPD)와 포토게이트 트랜지스터의 캐패시턴스(CPG)의 조합(Cint)으로, 도 5에 도시된 바와 같이, 비선형적으로 나타난다. 그리고 도 5에 따르면, 포토게이트 트랜지스터의 게이트전압이 낮을 때(VPG - Vint < VTH : VTH는 포토게이트 트랜지스터의 문턱전압, Vint는 인테그레이션 노드 전압 레벨), 같은 광 입사면적에 대하여 일반적인 포토다이오드에 비해 인테그레이션 캐패시턴스(Cint)가 작으므로 더 높은 민감도를 보인다.
본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로에서, 인테그레이션 노드에는 리셋 트랜지스터의 게이트에 인가되는 리셋 펄스에 의해 리셋 전압 레벨(Vreset)이 인가된다.
리셋 트랜지스터의 리셋 동작 이후, 픽셀의 동작은 인테그레이션 페이즈(integration phase)로 들어가게 된다. 인테그레이션 페이즈가 진행되는 인테그레이션 타임(tint)동안 픽셀의 인테그레이션 노드 전압 레벨(Vint)은 픽셀에 입사되는 빛의 세기에 비례하는 만큼 리셋 전압 레벨(Vreset)이하로 전압 강하가 발생한다.
또한, 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로는 시간에 따 라 포토게이트 트랜지스터의 게이트전압을 소정의 높고 낮은, 또는 낮고 높은, 두 극단의 상태를 오가게 하여 각각의 상태에서 한번의 인테그레이션 페이즈(integration phase)동안 두 번의 리드아웃을 하는 특징이 있다. 포토게이트 트랜지스터 게이트전압의 높은 상태와 낮은 상태의 전압 레벨은 그 동작범위와 센서티비티(sensitivity) 특성의 최적화를 위하여 변동될 수 있으나, 본 설명에서는 이해의 편이를 위하여 높은 전압레벨을 양의 정전압(VDD)로 가정하고, 낮은 전압레벨을 0V(ground level)로 가정하여 설명한다.
또한, 본 발명에서 사용되는 동작의 타이밍 다이어그램과 각각의 시점에서 인가되는 전압과 그 때의 출력 전압 파형의 예시는 도 6에 도시된 바와 같다. 도 6에서, 410은 첫번째 리드아웃 시의 저민감도 신호 획득 시점이고, 420은 두번째 리드아웃 시의 고민감도 신호 획득 시점이며, 430은 리셋신호 획득 시점을 나타낸다.
도 7a 내지 도 7c는 도 6의 전압 파형에 대하여, 빛이 입사되어 소정의 광전하가 생성되어 각각의 리드아웃 시, 포토게이트 트랜지스터 전압(VPG)에 따른 도 4의 a-a'단면에서의 에너지 다이어그램과 그에 따른 광전하의 이동을 개념적으로 나타내고 있다. 도 7a는 도 4의 a-a'단면을 나타내고 이때, 도 7b는 도 4의 a-a'단면에서의 에너지 다이어그램으로, 첫번째 리드아웃 시의 특징적인 예로서, 포토게이트 전압(VPG)이 양의 정전압(VDD)으로 인가되었을 때를 나타내고, 도 7c는 두 번째 리드아웃 시의 포토게이트 전압(VPG)이 0V로 변화되어 인가되었을 때를 나타낸다. 개념적으로 전하가 모이는 영역의 넓이는 캐패시턴스의 크기(Cint)와 등가적으로 볼 수 있고, 전하가 채워져 있는 높이는 출력 전압(Vout)의 크기로 볼 수 있다.
여기서, 도 7b에서 첫 번째 리드아웃 시에, 광전하가 모여 있는 넓은 부분은 인테그레이션 캐패시턴스(Cint)가 포토다이오드 캐패시턴스(CPD)와 포토게이트 트랜지스터 캐패시턴스(CPG)의 합인 상대적으로 큰 캐패시턴스를 의미한다. 즉, NMOS 리셋의 경우 리셋전압(Vreset)이 VDD - VTH가 되어 포토게이트 트랜지스터의 게이트전압과, 인테그레이션 노드 사이의 전압차이가 빛의 세기에 관계없이 항상 VTH 이상이 되는 상태를 유지하므로, 인테그레이션 캐패시턴스(Cint)는 도 5에 도시된 바와 같이, 포토다이오드 캐패시턴스(VPD)와 포토게이트 트랜지스터의 캐패시턴스(VPG)의 합으로 나타나게 된다(Cint = CPG + CPD).
민감도(S)는 다음의 수학식 1에 의해 인테그레이션 캐패시턴스와 반비례 관계에 놓여 있으므로, 큰 인테그레이션 캐패시턴스(Cint)에 대응되는 낮은 민감도의 신호를 얻어낼 수 있다.
Figure 112008033075482-PAT00001
도 7c에 도시된 바와 같이, 두 번째 리드아웃 시(도 6참조:420), 광전하가 모여있는 좁은 부분은 낮은 포토게이트 트랜지스터의 게이트 전압에 따른 포토다이오드 캐패시턴스(CPD)만 존재함을 나타내고 있다. 즉, 포토게이트 트랜지스터의 게이트에 0V의 전압이 인가되면, 인테그레이션 노드의 가능한 가장 낮은 전압상태에서도 포토게이트 트랜지스터의 게이트는 핀치-오프(pinch off) 상태에 있으므로, 포토게이트 트랜지스터의 캐패시턴스(CPG)가 인테그레이션 노드에 연결되지 않는다. 결국 인테그레이션 캐패시턴스는 포토다이오드 캐패시턴스의 작은값을 가지게 된다.(Cint= CPD).
이때, 포토게이트 트랜지스터의 아래에 존재하던 광전하들은 모두 포토다이오드 아래로 이동하므로, 첫 번째 리드아웃시와 동일한 양의 광전하를 가지고, 민감도는 수학식 1에 나타난 바와 같이 첫 번째 리드아웃 시 보다 (CPD+CPG)/CPD 만큼 증가하게 된다. 이때에 생성되는 광전하의 양은 기존의 3-Tr 단위 픽셀 구조와 거의 같은데 비해, 인테그레이션 캐패시턴스(Cint= CPD)는 상대적으로 더 작은 면적으로 인해 작은 값을 가지게 되므로, 결국 센서티비티가 낮다는 기존 3-Tr 단위 픽셀 구조의 한계를 극복할 수 있게 된다.
전하의 저장용량인 웰 캐패시티(Qwell)는 다음의 수학식 2와 같이 나타난다.
Figure 112008033075482-PAT00002
수학식 2에서 보는 바와 같이 웰 캐패시티를 증가시키기 위해서는 포토게이 트 트랜지스터의 게이트전압(VPG)을 높여주어야 하는데, 게이트 전압(VPG)을 높일수록 약한 빛에서의 높은 민감도를 가지는 부분은 (Vreset-(VPG-VTH)) 좁아지는 트레이드-오프(tradeoff) 관계에 처하게 된다.
본 발명에 따른 동작에 의하면, 트레이드-오프 관계없이 높은 민감도를 가지는 부분을 리셋전위(Vreset)에서 포화전위(Vsat)까지 넓게 사용할 수 있으며, 낮은 민감도를 가지는 부분 또한 리셋전위에서 포화전위까지 사용할 수 있어 큰 웰 캐패시티를 가진다. 기존의 3-Tr과 비교하여 볼 때, 포토게이트 트랜지스터의 단위 면적당 캐패시턴스가 포토다이오드의 단위면적당 캐패시턴스보다 크므로, 본 발명에서 제시하는 구조의 픽셀 센서는 일반적인 3-Tr 구조보다 큰 웰 캐패시티를 가짐을 알 수 있다.
Figure 112008033075482-PAT00003
기 설명한 바와 같이 웰 캐패시티(Qwell)가 증가하여, 다음의 수학식 3에 의해 동작 범위(dynamic-range:DR)가 더욱 더 증가된다. 본 발명에 의한 픽셀 단위에서 포토게이트 트랜지스터는 포토다이오드를 감싸는 형태(도 4 참조)로 설계될 수 있다. 이는 암 전류(IDARK)의 주된 요인이 되는 필드-옥사이드(field oxide) 및 STI 로부터 포토다이오드를 격리하는 이점을 가지므로, 암전류의 발생이 일반 픽셀보다 낮은 기존의 장점을 가진다.
수학식 3에 의해 암전류의 감소는 동작 범위를 향상시키는 요소가 된다. 즉, 본 발명에 따르면 낮은 암전류 생성 특징과 함께, 축적된 광전하를 버리는 동작을 하지 않으므로, 신호 대 잡음비의 손해가 없다는 장점을 가지므로 비교적 양질의 이미지를 얻는 효과가 있다.
도 8은 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 설명하기 위해 등가회로로 표현한 회로도이고, 도 9는 도 8의 회로도의 인가파형을 나타낸 그래프이다.
포토게이트 트랜지스터의 게이트전압(VPG)이 높은 전압(VDD)일 때, 인테그레이션 노드의 출력전위를 Vout1이라 하고, 포토게이트 트랜지스터의 게이트전압(VPG)이 낮은 전압(VSS)일 때, 인테그레이션 노드의 출력전위를 Vout2라 정의하여 설명하면 다음과 같다.
첫 번째 리드아웃 시에는 높은 VPG전압(VDD)으로 인한 포토게이트 트랜지스터의 게이트가 인테그레이션 노드에 연결된 상태에서 510과 540 트랜지스터를 연결시켜 520, 530 캐패시터에 Vout1 전압이 인가되고, 리셋 상태에서 510 트랜지스터를 연결시켜 Vreset-Vout1=V1을 출력전압으로 얻어 낼 수 있다.
그리고 두 번째 리드아웃 시에는 낮은 VPG전압(VSS)인가로 포토게이트 캐패시 턴스가 연결되지않을 때, 550과 580 트랜지스터의 연결로, 560과 570 캐패시터에 Vout2전압이 충전되고, 리셋시에 580 트랜지스터만의 연결로 Vreset-Vout2=V2의 출력전압을 얻을 수 있다.
도 10은 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로에 입사되는 빛의 세기에 따른 실험결과를 기존기술과 비교하여 개념적으로 나타내고 있다. 도 10의 실험결과, 넓은 동작범위를 확인할 수 있다.
도 10에 도시된 바와 같이, 포토게이트 트랜지스터의 게이트 전압이 포토게이트 트랜지스터의 문턱전압보다 낮은 로우(low) 상태에서 리드아웃된 신호가 포화되는 시점의 빛의 세기(300lux) 이하의 빛이 입사된 경우, 게이트 전압이 포토게이트 트랜지스터의 문턱전압(Vth)보다 낮은 로우인 상태에서 리드아웃되는 신호(고민감도 신호)가 이미지를 획득하는데 이용된다.
그리고 포토게이트 트랜지스터의 게이트 전압이 포토게이트 트랜지스터의 문턱전압보다 낮은 로우(low) 상태에서 리드아웃된 신호가 포화되는 시점의 빛의 세기(300lux) 이상의 빛이 입사된 경우, 게이트 전압이 포토게이트 트랜지스터의 문턱전압(Vth)보다 높은 하이 상태에서 리드아웃되는 신호(저민감도 신호)가 이미지를 획득하는데 이용된다. 여기서, 본 실시예에의 실험결과에 따라 출력전압(Vout)이 1V에서, 빛의 세기가 300lux일 경우, 고민감도 신호가 포화되고, 빛의 세기가 4000lux일 경우, 저민감도 신호가 포화되어, 기존기술에 비해 넓은 동작범위를 가지는 이미지를 획득할 수 있다.
도 11은 본 발명의 일실시예에 따라 입사되는 빛의 세기에 따른 신호 파형을 나타낸 그래프이다. 도 10 및 11에 도시된 바와 같이, 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로는 한 번의 인테그레이션 페이즈에서 두 개의 다른 센서티비티를 가지는 신호를 리드아웃하고, 동작범위를 증가시키는 효과가 있다.
본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로는 인가되는 포토게이트 트랜지스터의 게이트 전압이 구동 전압 이상인 것을 특징으로 한다.
또한, 리셋 레벨을 증가시켜 저전압 동작에서 출력 전압의 동작 범위를 향상시키기 위해 리셋 트랜지스터를 PMOS로 설계하는 것을 특징으로 한다.
그리고, 픽셀 출력 전압의 동작 범위를 증가시키기 위해, 소스 팔로워 트랜지스터인 제1 트랜지스터는 픽셀에 포함된 문턱 전압이 0V인 PMOS 또는 NMOS로 제작될 수 있다.
한편, 본 발명에 따른 고체 촬상 소자의 픽셀 회로 구동방법은, APS(Active Pixel Sensor) 어레이의 각 픽셀에 광소자를 가지는 픽셀 회로를 구비하는 고체 촬상 소자의 구동방법에 있어서, 포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제1 논리(high) 상태일 때, 포토게이트 캐패시턴스 및 포토다이오드 캐패시턴스의 합(CPG+CPD)에 의하여 정의되는 낮은 전압변환효율(low sensitivity)를 가지는 신호(밝은 빛에 대하여 쉽게 포화되지 않는)를 출력하는 단계; 상기 포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제2 논리(low) 상태일 때, 포토다이오드 캐패시턴스(CPD)로 정의되는 높은 전압변환효율(high sensitivity)을 가지는 신호를 출력하는 단계; 리셋 상태에서의 기준 전압 신호를 출력하는 단계를 가지며, 기준전압 신호와 각각의 출력 신호와의 차이에 대응하는 아날로그 신호를 디지털 신호로 변환하여 출력하는 단계를 구비하여 한 번의 광전하 축적으로 두 가지의 각각 다른 신호를 동시에 얻는 것을 특징으로 한다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 3-Tr 단위 픽셀을 나타낸 회로도이다.
도 2는 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 나타내는 회로도.
도 3은 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 간략화한 회로도.
도 4는 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로에 대응하는 레이아웃을 나타내는 도면.
도 5는 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로의 비선형적인 캐패시턴스-전압 특성을 나타내는 도면.
도 6은 본 발명의 일실시예에 따른 고체 촬상 소자의 동작 타이밍 다이어그램.
도 7a는 도 4의 a-a'단면을 나타내는 도면.
도 7b는 본 발명의 일실시예에 따른 고체 촬상 소자의 첫번째 리드아웃 시 에너지 다이어그램.
도 7c는 본 발명의 일실시예에 따른 고체 촬상 소자의 두번째 리드아웃 시 에너지 다이어그램.
도 8은 본 발명의 일실시예에 따른 고체 촬상 소자의 픽셀 회로를 설명하기 위해 등가회로로 표현한 회로도.
도 9는 도 8의 회로도 인가파형을 나타낸 그래프.
도 10은 도 8의 회로도에서 입사되는 빛의 세기에 따른 두 출력을 나타낸 그래프.
도 11은 본 발명의 일실시예에 따라 입사되는 빛의 세기에 따른 신호 파형을 나타낸 그래프.
<도면 부호에 대한 설명>
100 : 광감지부가 형성된 기판 110 : 포토게이트 트랜지스터
120 : 포토다이오드 130 : 리셋 트랜지스터
200 : 차광부 300 : 주변회로부
310 : 제1 트랜지스터 320 : 제2 트랜지스터
410 : 저민감도 신호 획득 시점 420 : 고민감도 신호 획득 시점
430 : 리셋신호 획득 시점

Claims (10)

  1. 외부로부터 게이트로 전압(VPG)을 인가받고 소스 및 드레인이 인테그레이션 노드에 연결된 포토게이트 트랜지스터와, 캐소드가 인테그레이션 노드를 통해 상기 포토게이트 트랜지스터의 소스에 연결되고 애노드가 접지되는 포토다이오드와, 게이트로 리셋 제어신호를 받고, 드레인이 전원 전압(VDD)에 연결되며, 소스가 상기 인테그레이션 노드에 연결되는 리셋 트랜지스터로 구성되는 기판;
    상기 기판의 상부에 형성되어 상기 포토게이트 트랜지스터 및 포토다이오드에 입사광을 통과시키는 차광부; 및
    게이트가 상기 인테그레이션 노드를 통해 상기 포토다이오드의 캐소드에 연결되어, 상기 포토다이오드에 저장된 전하를 입력받고, 드레인이 전원 전압(VDD)에 연결되는 제1 트랜지스터와, 게이트가 스위칭으로 어드레싱하는 신호를 입력받고, 드레인이 상기 제1 트랜지스터의 소스에 연결되며, 소스가 픽셀 출력단(Vout)으로 연결되는 제2 트랜지스터를 포함하는 주변회로부; 를 포함하며,
    인테그레이션 페이즈(integration phase) 도중 상기 포토게이트 트랜지스터의 게이트전압에 인가되는 하이(high)전압 또는 로우(low)전압에 따른 센서티비티를 가지는 신호가 리드아웃되는 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  2. 제 1 항에 있어서,
    상기 포토게이트 트랜지스터는,
    게이트에 인가되는 전압이 하이(high)전압인 전원전압(VDD)의 경우, 포토전하용량이 증가하고, 포토게이트 트랜지스터 캐패시턴스 및 포토다이오드 캐패시턴스의 합(CPG+CPD)에 의하여 정의되는 낮은 전압변환효율(low sensitivity)를 가지는 신호를 리드아웃하는 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  3. 제 1 항에 있어서,
    상기 포토게이트 트랜지스터는,
    게이트에 인가되는 전압이 로우(low)전압인 경우, 게이트 아래에 모인 광전하를 인테그레이션 노드로 전달(transfer)하여, 포토다이오드 캐패시턴스(CPD)로 정의되는 높은 전압변환효율(high sensitivity)을 가지는 신호를 리드아웃하는 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  4. 제 1 항에 있어서,
    상기 포토게이트 트랜지스터에 인가되는 게이트 전압이 포토게이트 트랜지스터의 문턱전압보다 낮은 로우(low) 상태에서 리드아웃한 신호가 포화되는 시점의 빛의 세기 이하의 빛이 입사된 경우, 광전하가 상기 포토게이트 트랜지스터로부터 포토다이오드로 이동하여 포토다이오드 캐패시턴스(CPD)에 의해 민감도가 증가하는 것을 특징으로 하는 고체 촬상 소자의 픽셀회로.
  5. 제 1 항에 있어서,
    상기 포토게이트 트랜지스터는,
    상기 포토게이트 트랜지스터에 인가되는 게이트 전압이 포토게이트 트랜지스터의 문턱전압보다 낮은 로우(low) 상태에서 리드아웃한 신호가 포화되는 시점의 빛의 세기 이상의 빛이 입사된 경우, 상기 포토다이오드에서 발생하는 캐패시턴스(CPD)와 포토게이트 트랜지스터에서 발생하는 캐패시턴스(CPG)의 조합에 의하여 동작범위(dynamic-range)가 증가하는 것을 특징으로 하는 고체 촬상 소자의 픽셀회로.
  6. 제 1 항에 있어서,
    상기 포토게이트 트랜지스터는,
    게이트에 인가되는 양의 정전압이 구동 전압 이상인 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  7. 제 1 항에 있어서,
    상기 리셋 트랜지스터는 PMOS인 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  8. 제 1 항에 있어서,
    상기 제1 트랜지스터는,
    소스 팔로워 트랜지스터로서, 픽셀에 포함된 문턱 전압이 0V인 NMOS인 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  9. 제 1 항에 있어서,
    상기 제1 트랜지스터는,
    소스 팔로워 트랜지스터로서, 픽셀에 포함된 문턱 전압이 0V인 PMOS인 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로.
  10. 고체 촬상 소자의 픽셀 회로 구동방법에 있어서,
    포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제1 논리(high) 상태일 때, 포토게이트 캐패시턴스와 포토다이오드 캐패시턴스의 합(CPG+CPD)에 의하여 정의되는 낮은 전압변환효율(low sensitivity)를 가지는 신호를 출력하는 단계;
    상기 포토게이트 트랜지스터의 게이트에 인가되는 전압(VPG)이 제2 논리(low) 상태일 때, 포토다이오드 캐패시턴스(CPD)로 정의되는 높은 전압변환효율(high sensitivity)을 가지는 신호를 출력하는 단계;
    리셋 상태에서의 기준전압 신호를 출력하는 단계; 및
    기준전압 신호와 각각의 출력 신호와의 차이에 대응하는 아날로그 신호를 디 지털 신호로 변환하여 출력하는 단계; 를 포함하는 것을 특징으로 하는 고체 촬상 소자의 픽셀 회로 구동방법.
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KR101367184B1 (ko) * 2012-07-03 2014-02-26 한국과학기술원 Ｃｍｏｓ 이미지 센서 및 그것의 동작 방법
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* Cited by examiner, † Cited by third party
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815243B1 (ko) * 2006-08-04 2008-03-19 한국과학기술원 Ｃｍｏｓ 이미지 센서의 단위 픽셀
KR100672685B1 (ko) * 2005-12-29 2007-01-22 동부일렉트로닉스 주식회사 이미지 센서의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101367184B1 (ko) * 2012-07-03 2014-02-26 한국과학기술원 Ｃｍｏｓ 이미지 센서 및 그것의 동작 방법
KR20160008922A (ko) * 2014-07-15 2016-01-25 삼성전자주식회사 이미지 센서 및 이미지 센서의 동작 방법

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