KR100815243B1 - Ｃｍｏｓ 이미지 센서의 단위 픽셀 - Google Patents

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Abstract

본 발명은 CMOS 이미지 센서의 단위 픽셀에 관한 것이다.
본 발명에 의한 CMOS 이미지 센서의 픽셀 단위는, 제 1 포토다이오드가 포함된 CMOS 이미지 센서의 단위 픽셀에 있어서, 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터; 및 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 더 구비하여, 포토게이트에 인가되는 양의 정전압(VPG)을 제어하여 제 1 포토다이오드의 캐패시턴스(CPD) 및 제 2 포토다이오드의 캐패시턴스(CPG)의 조합에 의한 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절 가능하며, 포토게이트에 인가되는 양의 정전압(VPG)을 제어하여, 인테그레이션 캐패시턴스가(Cint)가 제 1 및 제 2 포토다이오드의 캐패시턴스의 합(CPD+CPG)에서 제 1 포토다이오드의 캐패시턴스(CPD)로 변하는 천이 전압 레벨(transition voltage level : VPG-VTH)인 포토게이트에 인가하는 전압(VPG)과 포토게이트의 문턱 전압(VTH)의 차이를 조절할 수 있는 것을 특징으로 한다.
CMOS, 이미지 센서, 픽셀, 포토다이오드, 포토게이트 트랜지스터

Description

ＣＭＯＳ 이미지 센서의 단위 픽셀{Pixel unit in cmos image sensor}
도 1은 도 1은 3-Tr 단위 픽셀을 나타내는 회로도이다.
도 2는 본 발명에 의한 능동 단위 픽셀을 나타내는 회로도와 비선형적인 캐패시턴스-전압 특성을 나타내는 도면이다.
도 3은 본 발명에 의한 단위 픽셀의 레이아웃을 나타낸 도면이다.
도 4는 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 캐패시턴스-전압 특성에 대한 측정 결과를 나타내는 도면이다.
도 5는 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 민감도의 측정결과를 나타내는 도면이다.
도 6은 본 발명에 한 단위 픽셀의 포토게이트 전압에 따른 동작 범위와 전하 축척 용량의 측정 결과를 나타내는 도면이다.
도 7은 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 암전류의 측정 결과를 나타내는 도면이다.
도 8은 본 발명에 의한 단위 픽셀의 캐패시턴스-전압 특성의 측정 결과를 나타내는 도면이다.
도 9와 도 10은 본 발명에 의한 픽셀 단위의 픽셀 출력 전압 파형을 나타낸 것이다.
<도면의 주요 부호에 대한 설명>
201: 구동 정압, 202: 소스 팔로워, 203: 로우-셀렉터 게이트, 204: 픽셀 출력 노드, 205: 제 1 포토다이오드, 206: 제 2 포토다이오드, 207: 포토게이트 노드, 208: 인테그레이션 노드, 209: 리셋 게이트, 210: 로우-셀렉트 트랜지스터, 211: 리셋 트랜지스터, 212: 포토게이트 트랜지스터
본 발명은 이미지 센서의 단위 픽셀에 관한 것으로 특히, CMOS 이미지 센서의 수광부를 구성하는 단위 픽셀에 관한 것이다.
최근 CMOS 이미지 센서는 디지털 카메라 및 핸드폰 등의 용도에 널리 사용되고 있다. 이러한 CMOS 이미지 센서의 수광부인 단위 픽셀은 3-Tr 단위 픽셀 또는 4-Tr 단위 픽셀이 있다.
4-Tr 단위 픽셀은 포토다이오드보다 상대적으로 작은 캐패시턴스를 갖는 FD 노드로 전하를 전달하기 때문에 작은 세기의 빛에 대해 전압 변환 효율이 큰 (hi sensitivity) 장점이 있다. 또한, 판독 수단(readout methode)로서 CDS(correlated double sampling)을 완벽하게 적용할 수 있어 픽셀의 리셋 노이즈(reset noise)를 완벽히 제거할 수 있다는 점에서 최근 많이 사용되고 있다.
4-Tr 픽셀 단위의 구조는 4개의 트랜지스터를 포함하기 때문에 상대적으로 포토다이오드의 면적이 작아 실제로 빛을 흡수하는 면적이 상대적으로 작다(low fill factor). 또한, 4-Tr에 사용되는 핀 포토다이오드(pinned photodiode)의 특성상 빛을 담을 수 있는 용량(well capacity)이 작기 때문에 동작 범위(dynamic-range)가 작은 단점이 있다. 또한, 낮은 암 전류 특성을 갖는 핀 다이오드라는 특수한 다이오드를 필요로 하기 때문에, 높은 공정 비용이 든다. 또한, 핀 다이오드의 전압 피닝(voltage pinning)을 위해서 최소 구동 전압이 2.8V 이상이 되어야 하 므로, 작은 전압으로 동작이 힘들다는 문제점이 있다.
3-Tr 픽셀 단위의 구조는 3개의 트랜지스터를 포함하기 때문에, 4-Tr 단위 픽셀보다 상대적으로 포토다이오드의 면적을 크게 할 수 있기 때문에 실제로 빛을 흡수하는 면적이 상대적으로 크다(high fill factor). 따라서, 웰 캐패시턴스(well capacitance)가 커서 동작 범위(dynamic-range : DR)가 상대적으로 크다. 그러나 상대적으로 큰 포토다이오드 캐패시턴스를 가지므로, 작은 세기의 빛에 대해 전압 변환 효율이 작아 민감도가 작은(low sensitivity) 문제점이 있다.
상기 종래 기술의 문제점을 해결하기 위해, 본 발명의 목적은 작은 세기의 빛에 대해 높은 민감도를 가짐과 동시에 웰 캐패서티와 동작 범위를 증가시키는 특성을 갖는 단위 픽셀을 제공하는 데 있다.
상기한 본 발명의 기술적 과제를 이루기 위하여, 본 발명에 의한 CMOS 이미지 센서의 픽셀 단위는, 제 1 포토다이오드가 포함된 CMOS 이미지 센서의 단위 픽셀에 있어서, 상기 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터; 및 상기 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 더 구비하여, 포토게이트에 인가되는 양의 정전압(VPG)을 제어하여 상기 제 1 포토다이오드의 캐패시턴스(CPD) 및 제 2 포토다이오드의 캐패시턴스(CPG)의 조합에 의한 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절 가능하며, 상기 포토 게이트에 인가되는 양의 정전압(VPG)을 제어하여, 상기 인테그레이션 캐패시턴스가(Cint)가 제 1 및 제 2 포토다이오드의 캐패시턴스의 합(CPD+CPG)에서 제 1 포토다이오드의 캐패시턴스(CPD)로 변하는 천이 전압 레벨(transition voltage level : VPG-VTH)인 상기 포토게이트에 인가하는 전압(VPG)과 상기 포토게이트의 문턱 전압(VTH)의 차이를 조절할 수 있는 것을 특징으로 한다.
또한, 제 1 포토다이오드; 로우 셀렉터 트랜지스터; 소스 팔로워 트랜지스터; 및 리셋 트랜지스터를 구비하는 CMOS 이미지 센서의 단위 픽셀에 있어서, 상기 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터; 및 상기 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 더 구비하여, 포토게이트에 인가되는 전압(VPG)을 제어하여 상기 제 1 포토다이오드의 캐패시턴스(CPD) 및 제 2 포토다이오드의 캐패시턴스(CPG)의 조합에 의한 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절 가능하며, 상기 포토게이트에 인가되는 전압(VPG)을 제어하여, 상기 인테그레이션 캐패시턴스가(Cint)가 제 1 및 제 2 포토다이오드의 캐패시턴스의 합(CPD+CPG)에서 제 1 포토다이오드의 캐패시턴스(CPD)로 변하는 천이 전압 레벨(transition voltage level : VPG-VTH)인 상기 포토게이트에 인가하는 전압(VPG)과 상기 포토게이트의 문턱 전압(VTH)의 차이를 조절할 수 있는 것을 특징 으로 한다.
상기 단위 픽셀에 소정 세기 이하의 빛이 입사된 경우, 상기 포토게이트에 인가된 양의 정전압이 낮게 인가될수록 천이 전압 레벨이 감소하고, 상기 감소한 천이 전압 레벨(transition voltage level : VPG-VTH)에 의해 존재하는 인테그레이션 캐패시턴스(Cint)에 의해 민감도(sensitivity)가 증가하도록 하는 것을 특징으로 할 수 있다.
상기 포토게이트에 인가되는 전압을 0V 또는 음의 전압을 인가함에 따라 소정 크기 이하의 빛이 입사하는 경우, 소정 크기 이하의 인테그레이션 캐패시턴스(Cint)가 유지되도록 하는 것을 특징으로 할 수 있다.
상기 단위 픽셀에 소정 세기 이상의 빛이 입사된 경우, 상기 포토게이트에 인가된 양의 정전압이 높게 인가될수록 천이 전압 레벨이 증가하고, 상기 증가한 천이 전압 레벨에 의해 존재하는 증가한 인테그레이션 캐패시턴스(Cint)에 의해 웰 캐패서티(capacity)가 증가하여 동작 범위(dynamic-range)가 증가하도록 하는 것을 특징으로 할 수 있다.
상기 인가되는 양의 정전압은 구동 전압 이상인 것을 특징으로 할 수 있다.
상기 비선형적인 인테그레이션 캐패시턴스(Cint) 특성으로 인한 웰 캐패서티(well capacity)의 값에 의해 소정 크기 이상 조도의 빛에 대해 픽셀의 출력 전압 특성이 포화 되지 않고, 상기 천이 전압 레벨보다 높은 인테그레이션 노드 전 압(Vint)구간에서 존재하는 인테그레이션 캐패시턴스(Cint)를 가지는 특성으로 인해 소정 크기 이하의 빛이 입사될 때의 픽셀 출력 전압 특성에 의하여, 소정 크기 이하 조도에서의 민감도와 동작 범위를 동시에 향상시키기 위해 상기 포토게이트에 인가된 양의 정전압을 제어할 수 있는 것을 특징으로 할 수 있다.
상기 픽셀에 입사되는 빛의 세기에 따른 픽셀 출력 전압의 정도에 대한 정보를 피드백(feedback)을 통해 상기 포토게이트에 인가되는 전압을 자동으로 조절하여 민감도와 동작 범위를 자동으로 조절할 수 있는 것을 특징으로 할 수 있다.
리셋 레벨을 증가시켜 저 전압 동작에서 출력 전압의 동작 범위를 향상시키기 위해, 상기 리셋 트랜지스터를 PMOS로 설계하는 것을 특징으로 할 수 있다.
상기 픽셀 출력 전압의 동작 범위를 증가시키기 위해, 상기 소스 팔로워 트랜지스터는 상기 픽셀에 포함된 문턱 전압(threshold voltage)이 0V인 NMOS인 것을 특징으로 할 수 있다.
상기 픽셀 출력 전압의 동작 범위를 증가시키기 위해, 상기 소스 팔로워 트랜지스터는 상기 픽셀에 포함된 문턱 전압이 0V인 PMOS인 것을 특징으로 할 수 있다.
이하, 본 발명의 구성 및 작용을 첨부한 도면을 참조하여 상세히 설명하다. 각 도면에 도시된 동일한 참조 부호는 동일한 기능을 수행하는 구성 요소를 의미한다.
도 1은 3-Tr 단위 픽셀을 나타내는 회로도이다.
3-Tr 단위 픽셀은, 포토다이오드와 세 개의 트랜지스터를 포함한다. 도 1을 참조하면, 포토 다이오드에 저장된 전하를 게이트로 입력받아 전기 신호로 출력하며, 드레인에 전원 전압(VDD)이 인가되는 소스 팔로워 트랜지스터(source follower transistor: MD), 소스 팔로워 트랜지스터(MD)의 소스와 단위 화소 출력단 사이에 접속되어 스위칭으로 어드레싱을 하는 선택트랜지스터(select transistor: MS), 소스 팔로워 트랜지스터(MD)와 포토 다이오드 간에 접속되어 다음 신호 검출을 위해 포토다이오드의 전하를 리셋하기 위한 리셋 트랜지스터(reset transistor: MR)를 포함한다. 도면에서 Cp는 포토다이오드의 캐패시턴스이고, 설명되지 않은 나머지 트랜지스터는 바이어스 전압에 의해 구동되는 픽셀 단위에 포함되지 않는 주변 회로이다.
도 2는 본 발명에 의한 능동 픽셀 단위를 나타내는 회로도와 비선형적인 캐패시턴스-전압 특성을 나타내는 도면이다.
본 발명은 제 1 포토 다이오드가 포함된 CMOS 이미지 단위 픽셀에 있어서, 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터 및 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 구비한다. 이 경우, 제 1 포토다이오드 및 제 2 포토 다이오드에서 발생하는 캐패시턴스의 조합에 의하여 비선형적인 인테그레이션 캐패시턴스(integration capacitance: Cint)가 발생한다. 이 경우, 인테그레이션 캐패시턴그(Cint)는 포토게이트에 인가되는 전압의 높낮이에 따라 제어 가능하다.
도 2(A)를 참조하면, 본 발명에 의한 단위 픽셀은, 제 1 포토다이오드(205), 로우 셀렉터 트랜지스터(203), 소스 팔로워 트랜지스터(202) 및 리셋 트랜지스터(209)를 구비하는 3-Tr 픽셀 단위를 기반으로 제 1 포토 다이오드(205)의 캐소드에 소스가 연결된 포토게이트 트랜지스터(212) 및 포토게이트 트랜지스터(212)의 드레인에 캐소드가 연결된 제 2 포토다이오드(206)를 더 구비한 것을 나타내고 있다.
본 발명에 있어, 캐패시턴스의 합은 제 1 포토다이오드(205)의 캐패시턴스(CPD)와 제 2 포토다이오드의 캐패시턴스(CPG)의 조합(Cint)으로, 도 2(b)서 보는 것과 같이 비선형적으로 나타난다(도 8 참조). 도 2(b)를 참조하면, 포토게이트(도 3의 314 참조)에 인가되는 전압을 변화시켜, 포토게이트(도 3의 314 참조)에 인가하는 전압(VPG)과 포토게이트(도 3의 314)의 문턱 전압(VTH)과의 차이 즉, 천이 전압 레벨을 조정하여 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절할 수 있다. 도 2(B)를 참조하면, 인테그레이션 캐패시턴스(Cint)가 제 1 및 제 2 포토다이오드에서 발생하는 캐패시턴스의 합(CPD+CPG)에서 제 1 포토 다이오드에서 발생하는 캐패시턴스(CPD)로 변하는 지점에서의 전압은 천이 전압 레벨임을 알 수 있다. 본 발명에 의하면 포토게이트에 인가하는 전압을 제어하여, 천이 전압 레벨을 조절할 수 있다.
본 발명에 의한 단위 픽셀 구조는 기존의 3-Tr 픽셀 단위와 동일한 리다웃 방식으로 구동되며, 포토게이트(도 3의 314)에 양의 전압이 인가된다는 점에서 차이점이 있다.
인테그레이션 노드(integration node, 208)에는 리셋 게이트(209)에 인가되는 리셋 펄스에 의해 리셋 전압 레벨(Vreset)이 인가된다. 포토게이트(207)에 인가되는 전압(VPG)은 0＜VPG＜(Vreset-VTH)의 조건을 만족하도록 한다. 여기서 VTH는 포토게이트(도 3의 314)의 문턱 전압(threshold voltage)이다.
리셋 동작 이후, 픽셀의 동작은 인테그레이션 페이스(integration phase)로 들어가게 된다. 인테그레이션 페이스가 진행되는 인테그레이션 타임(tint) 동안 픽셀의 인테그레이션 노드(208) 전압 레벨(Vint)은 픽셀에 입사되는 빛의 세기에 비례하는 만큼 리셋 전압 레벨(Vreset) 이하로 전압 강하가 발생하다. 이때, 인테그레이션 노드(208) 전압 레벨(Vint)이 VPG-VTH(천이 전압 레벨)보다 높은 수준에 머무를 경우 핀치-오프(pinch off)에 의해 포토게이트 채널이 인테그레이션 노드(208)에 연결되지 못한다. 따라서, 도 2(a)에서 나타낸 CPG(depletiom-layer capacitance of the photodiode, 206)와 연결되지 못한다. 그러므로 도 2(b)의 C-V 특성 곡선에서 나타낸 바와 같이 Cint는 CPD가 된다.
반면, Vint가 천이 전압 레벨(VPG-VTH)보다 낮은 수준에 도달할 경우, 포토게이트의 채널이 인테그레이션 노드(207)에 연결되므로, CPG는 CPD에 연결된다. 그러므 로 도 2(b)의 C-V특성 곡선에서 나타낸 것과 같이 인테그레이션 캐패시턴스(Cint)는 CPG+CPD의 큰 값이 된다.
결과적으로 도 2(b)에서 도시된 C-V 특성 곡선과 같이 VPG-VTH의 천이 전압 레벨을 갖는 비선형적인 다이내믹(dynamic)한 C-V특성을 얻을 수 있다. 또한, 본 발명에 의하면 포토게이트(도 3의 314)에 인가되는 전압을 높일수록 천이 전압 레벨(VPG-VTH)이 증가 되므로, 포토게이트(도 3의 314)에 인가되는 전압을 제어해서 C-V 특성을 전기적으로 변화시킬 수 있다. 이 경우, 본 발명은 픽셀에 입사되는 빛의 세기에 따라 픽셀 출력 전압의 정도에 대한 정보를 피드백(feedback)을 통해 포토게이트에 인가되는 전압을 자동으로 조절하도록 구현될 수 있다.
한편, 본 발명에 의하면 포토게이트에 인가되는 전압을 0V 또는 음의 전압을 인가함에 따라 소정 크기 이하의 인테그레이션 캐패시턴스(Cint)가 유지 되도록 할 수 있다.
Figure 112006056172214-pat00001
민감도(S)는 수학식 1에 의해 인테그레이션 캐패시턴스(Cint)와 반비례 관계에 놓여 있다. 그러므로 도 2에서 나타난 바와 같이 천이 전압 레벨(VPG-VTH)과 리셋 전압 레벨(Vreset) 근처에서 작은 Cint를 가지므로, 작은 세기의 빛에 대해 높은 민감 도를 갖는다. 또한, 포토 게이트(114)에 인가되는 전압을 낮게 유지할수록 작은 Cint의 구간이 넓어짐에 따라 수학식 1에 의해 높은 민감도를 갖는다. 결국, 본 발명에 의한 단위 픽셀은 포토게이트(114)에 인가되는 전압을 조절함에 따라 민감도를 전기적으로 조절할 수 있다.
Figure 112006056172214-pat00002
사진 게이트(314)에 인가된 전압(VPG)를 증가시킴에 따라 도 2에서 나타난 바와 같이 천이 전압 레벨이 증가하게 되고 그 결과 큰 Cint구간이 넓어짐에 따라 수학식 2에 따라 웰 캐패서티(QWELL)를 증가시킬 수 있다(도 6 참조).
Figure 112006056172214-pat00003
수학식 2에 의해 웰 캐패서티(QWELL)가 증가한 경우 수학식 3에 의해 동작 범위가 증가 된다. 본 발명에 의한 픽셀 단위에 있어 포토게이트(도 3의 314)는 포토다이오드를 감싸는 형태로 설계되었다(도 7 참조). 이는 암 전류(IDARK)의 주된 요인이 되는 필드-옥사이드(field oxide)및 STI로부터 포토다이오드를 격리하기 위함이 다. 그러므로 본 발명에 의한 단위 픽셀의 암전류가 감소할 것이다. 수학식 3에 의해서 암전류의 감소는 동작 범위를 향상시키는 또 다른 요소가 된다.
한편, 포토게이트(도 3의 314)에 구동 전압 이상으로 전압을 인가함에 따라 동작 범위가 증가하도록 본 발명을 구현할 수 있다.
본 발명에 의한 단위픽셀에 의하면, 포토게이트(도 3의 314)에 인가된 양의 정전압을 적절한 수준으로 인가할 경우, 비선형적인 인테그레이션 캐패시턴스(Cint)로 인해 기존의 3-Tr 구조에 비해 웰 캐패서티(QWELL)가 증가 되어 고조도의 강한 빛에 대해 픽셀 출력 전압 특성이 포화 되지 않는다(도 10 참조).
한편, 천이 전압 레벨보다 높은 인테그레이션 노드 전압 (Vint) 구간에서 존재하는 기존의 3-Tr 구조에 비해 감소한 인테그레이션 캐패시턴스(Cint)를 가지는 특성으로 인해 저조도의 약한 빛이 입사될 때의 픽셀 출력 전압 특성이 기존의 3-Tr 구조에 비해 가파른 기울기를 갖게 된다(도 9 참조). 따라서, 포토게이트(도 3의 314)에 인가된 양의 정전압을 적절한 수준으로 인가하면, 본 발명은 저조도의 민감도와 동작 범위를 동시에 향상시키도록 구현될 수 있다.
도 3은 본 발명에 의한 픽셀 단위의 레이아웃을 나타낸 도면이다. 도 3을 참조하면 포토센싱 에어(photosensing area)는 포토다이오드(311)와 포토게이트(314) 모두로 이루어져 있다. 따라서, 본 발명에 의한 픽셀 단위는 는 포토다이오드만으로 이루어진 기존의 3-Tr 픽셀 단위와 동일한 필팩터(fill factor)를 갖는다. 또한, 본 발명에 의한 픽셀 단위는 기존의 3-Tr 픽셀 단위와 동일한 리다웃(readdut) 방식으로 구동된다. 본 발명에 의한 픽셀 구조는 포토게이트(314)에 양의 전압이 인가된다는 점에서 기존의 3-Tr 픽셀 단위와 차이점이 있지만, 포토게이트에 0V 또는 음의 전압을 인가함에 따라 소정 크기 이하의 인테그레이션 캐패시턴스(Cint)가 유지하도록 구현할 수 있다(도 2의 설명 참조).
도 3을 참조하여, 천이 전압 레벨보다 높은 전압 구간에서 본 발명에 의한 픽셀 단위의 Cint가 작은 이유는, 본 발명에 의한 픽셀 단위의 포토다이오드의 면적이 기존의 구조보다 2배 이상 작기 때문이다.
또한, 천이 전압 레벨보다 낮은 전압 구간에서 인테그레이션 캐새시턴스(Cint)가 큰 이유는 포토게이트에 의한 CPG의 단위 면적당 캐패시턴스 포토다이오드만 존재하는 기존 구조의 단위 면적당 캐패시턴스보다 크기 때문이다(도 8 참조).
도 4는 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 캐패시턴스-전압 특성에 대한 측정 결과를 나타내는 도면으로 기존구조의 캐패시턴스-전압 특성에 대한 측정 결과와 비교한 것이다.
도 4를 참조하면, VPG를 증가시킴에 따라 천이 전압 레벨이 증가 됨을 측정 결과를 통해 확인할 수 있다.
도 5는 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 민감도의 측정결과를 나타내는 도면으로 기존 구조의 민감도와 비교하여 나타낸 것이다. 입사된 빛의 세기는 10Lux와 122Lux이다.
도 5를 참조하면, VPG를 감소시킴에 따라 본 발명에 의한 단위 픽셀의 민감도가 증가 됨을 알 수 있고, 최대치가 기존 구조에 비해 2배 정도 증가한 것을 알 수 있다. 또한, 민감도는 VPG를 변화시킴에 따라 전기적으로 조절 가능하다는 것을 측정 결과를 통해 알 수 있다.
도 6은 본 발명에 한 단위 픽셀 단위의 포토게이트 전압에 따른 동작 범위와 전하 축척 용량의 측정 결과를 나타내는 도면으로, 기존 구조의 동작 범위와 전하 축적 용량과 비교하여 나타낸 것이다.
도 6을 참조하면 VPG를 증가시킴에 따라 웰 캐패시티(Qwell) 및 동작 범위가 증가함을 알 수 있다. 또한, 본 발명에 의한 단위 픽셀은 기존 구조에 비해 최대 10dB 이상의 동작 범위를 갖는다.
도 7은 본 발명에 의한 단위 픽셀의 포토게이트 전압에 따른 암전류의 측정 결과를 나타내는 도면으로, 기존의 구조의 암전류와 비교하여 나타낸 것이다.
도 7을 참조하면 본 발명에 의한 픽셀 단위는 암전류가 기존의 구조에 비해 50% 이상 감소 되었음을 알 수 있다. 이러한 결과는 앞에서 언급한 바와 같이 포토게이트에 의해 암 전류의 주된 요인이 되는 필드-옥사이드 및 STI로부터 포토다이오드를 격리하였기 때문이다. 또한, 이러한 암전류의 감소는 동작 범위의 증가의 한 요인이 되었다(수학식 3 참조).
도 8은 본 발명에 의한 단위 픽셀의 캐패시턴스-전압 특성의 측정 결과를 나타내는 도면으로, 도 4에 있어 VPG= 2.75V 인 경우에 해당하는 C-V 특성 곡선을 나타낸 것이다.
도 8을 참조하면 VPG=2.75인 경우에 천이 전압 레벨이 2V 값을 갖는 것을 알 수 있고, Vint=2V를 기준으로 기존 구조의 Cint에 비해 2배 작은 값과 1.5배 큰 값을 갖는 비선형적인 특성을 나타내고 있다.
Vint= 2V 보다 높은 전압 구간에서 본 발명에 의한 픽셀 단위의 Cint가 2배 이상 작은 이유는 도 3을 참조하면 본 발명에 의한 픽셀 단위의 포토다이오드의 면적이 기존의 구조보다 2배 이상 작기 때문이다. 반면, Vint=2V 보다 낮은 전압 구간에서 인테그레이션 캐패시턴스(Cint)가 큰 이유는 포토게이트에 의한 CPG의 단위 면적당 캐패시턴스 포토다이오드만 존재하는 기존 구조의 단위 면적당 캐패시턴스보다 크기 때문이다.
도 9와 도 10은 본 발명에 의한 단위 픽셀의 픽셀 출력 전압 파형을 기존의 구조와 비교해서 나타내었는데, VPG=2.75V에 해당하는 픽셀 출력 전압의 파형을 C-V 특성과 함께 나타냄으로써 본 발명에 의한 비선형적인 C-V특성의 픽셀 출력 전압 파형에의 영향을 알기 쉽게 나타내었다.
도 9를 참조하면, 천이 전압 레벨인 2V보다 높은 전압 구간에서 나타나는 작은 Cint로 인해 본 발명에 의한 픽셀 단위는 저조도(10Lux)에서 민감도가 향상되었음을 알 수 있다.
도 10을 참조하면, 빛의 세기가 강한 500Lux인 경우 천이 전압 레벨인 2V보 다 낮은 전압 구간에서 나타나는 큰 Cint로 인해 출력 전압의 감쇄가 둔화 되었음을 알 수 있다. 이와 같은 결과로 본 발명에 의한 픽셀 단위는 동작 범위가 기존 구조보다 향상되었음을 확인할 수 있다.
또한, 본 발명에 의한 이미지 센서의 단위 픽셀은, 리셋 레벨을 증가시켜 저 전압 동작에서 출력 전압의 동작 범위를 향상시키기 위해, 리셋 트랜지스터를 PMOS로 설계할 수 있으며, 이 경우, 소스 팔로워 트랜지스터는 픽셀에 포함된 문턱 전압이 0V인 NMOS 또는 PMOS로 제작될 수 있다.
이상 도면과 명세서에서 최적 실시 예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것이 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의한 CMOS 이미지 센서의 단위 픽셀은 포토게이트에 인가되는 전압을 제어하여, 비선형적인 C-V특성으로 인해 CMOS 이미지 센서의 성능 지수인 민감도와 동작 범위를 동시에 개선하는 효과가 있다.
또한, 본 발명에 의한 단위 픽셀은 암 전류가 기존 구조에 비해 50% 이상 감 소하하였고, 포토게이트가 포토센싱 영역으로 사용되고 있기 때문에, 기존 3-Tr 구조에 비해 FF 손실은 없고, 기존 4-Tr 구조에 비해서는 FF가 향상된 효과가 있다.
또한, 본 발명에서는 공정의 변화 없이 포토게이트를 레이아웃 상에 포함시키는 간단한 작업만으로 상기와 같은 효과를 얻을 수 있다. 즉 본 발명에 의한 단위 픽셀은 기존 4-Trrn조의 공정 비용에 비해 표준 공정만을 사용할 수 있다는 장점이 있다. 그러므로 본 발명에 의한 픽셀 단위는 CMOS 이미지 센서의 가격 경쟁력을 더욱 향상시킬 수 있는 효과가 있다.
CMOS 기술이 딥-서브마이크론(deep-submicron)으로 갈수록 4-Tr 구조의 광특성과 FF를 개선하기 쉽지 않다. 이는, 공정이 발달할수록 도핑 밀도(doping density)가 높아지고, 공급 전압이 낮아지기 때문이다. 즉, 공정 기술 발달과 함께, 기존의 4-Tr는 저전압 동작이 불가능하고, 광 특성도 열화 될 것이다.
그러나 본 발명에서 제안된 픽셀 단위는 비교적 공정의 발달에 둔감하다. 왜냐하면, 제안된 구조는 전기적으로 성능을 최적화할 수 있기 때문이며, 전기적인 특성은 공정의 발달과 함께 거의 유지될 것이다. 그러므로 공정 기술의 발달과 함께, 본 발명에서 제안된 구조는 더욱 각광을 받을 것이다.

Claims (11)

  1. 제 1 포토다이오드가 포함된 CMOS 이미지 센서의 단위 픽셀에 있어서,
    상기 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터; 및 상기 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 더 구비하여,
    포토게이트에 인가되는 양의 정전압(VPG)을 제어하여 상기 제 1 포토다이오드의 캐패시턴스(CPD) 및 제 2 포토다이오드의 캐패시턴스(CPG)의 조합에 의한 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절 가능하며,
    상기 포토게이트에 인가되는 상기 양의 정전압(VPG)을 제어하여, 상기 인테그레이션 캐패시턴스가(Cint)가 상기 제 1 및 제 2 포토다이오드의 캐패시턴스의 합(CPD+CPG)에서 상기 제 1 포토다이오드의 캐패시턴스(CPD)로 변하는 천이 전압 레벨(transition voltage level : VPG-VTH)인 상기 포토게이트에 인가하는 전압(VPG)과 상기 포토게이트의 문턱 전압(VTH)의 차이를 조절할 수 있는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  2. 제 1 포토다이오드; 로우 셀렉터 트랜지스터; 소스 팔로워 트랜지스터; 및 리셋 트랜지스터를 구비하는 CMOS 이미지 센서의 단위 픽셀에 있어서,
    상기 제 1 포토다이오드의 캐소드에 소스가 연결된 포토게이트 트랜지스터; 및 상기 포토게이트 트랜지스터의 드레인에 캐소드가 연결된 제 2 포토다이오드를 더 구비하여,
    포토게이트에 인가되는 전압(VPG)을 제어하여 상기 제 1 포토다이오드의 캐패시턴스(CPD) 및 상기 제 2 포토다이오드의 캐패시턴스(CPG)의 조합에 의한 비선형적인 인테그레이션 캐패시턴스(Cint)를 조절 가능하며,
    상기 포토게이트에 인가되는 전압(VPG)을 제어하여, 상기 인테그레이션 캐패시턴스가(Cint)가 상기 제 1 및 제 2 포토다이오드의 캐패시턴스의 합(CPD+CPG)에서 상기 제 1 포토다이오드의 캐패시턴스(CPD)로 변하는 천이 전압 레벨(transition voltage level : VPG-VTH)인 상기 포토게이트에 인가하는 전압(VPG)과 상기 포토게이트의 문턱 전압(VTH)의 차이를 조절할 수 있는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  3. 제 2 항에 있어서,
    10 Lux 이하의 빛이 입사된 경우, 상기 포토게이트에 인가된 양의 정전압이 낮게 인가될수록 천이 전압 레벨이 감소하고, 상기 감소한 천이 전압 레벨(transition voltage level : VPG-VTH)에 의해 존재하는 인테그레이션 캐패시턴스(Cint)에 의해 민감도(sensitivity)가 증가하도록 하는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  4. 제 2 항에 있어서,
    상기 포토게이트에 인가되는 전압을 0V 또는 음의 전압을 인가함에 따라 10 Lux 이하의 빛이 입사하는 경우, 상기 제1 포토다이오드의 캐패시턴스(CPD)에 의해 인테그레이션 캐패시턴스(Cint)가 결정되도록 하는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  5. 제 2 항에 있어서,
    500 Lux 이상의 빛이 입사된 경우, 상기 포토게이트에 인가된 양의 정전압이 높게 인가될수록 상기 천이 전압 레벨이 증가하고, 상기 증가한 천이 전압 레벨에 의해 존재하는 증가한 인테그레이션 캐패시턴스(Cint)에 의해 웰 캐패서티(capacity)가 증가하여 동작 범위(dynamic-range)가 증가하도록 하는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  6. 제 5 항에 있어서,
    상기 인가되는 양의 정전압은 구동 전압 이상인 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  7. 제 2항에 있어서,
    상기 비선형적인 인테그레이션 캐패시턴스(Cint) 특성으로 인한 웰 캐패서티(well capacity)의 값에 의해 소정 크기 이상 조도의 빛에 대해 픽셀의 출력 전압 특성이 포화 되지 않고, 상기 천이 전압 레벨보다 높은 인테그레이션 노드 전압(Vinr)구간에서 존재하는 인테그레이션 캐패시턴스(Cint)를 가지는 특성으로 인해 소정 크기 이하의 빛이 입사될 때의 픽셀 출력 전압 특성에 의하여, 소정 크기 이하 조도에서의 민감도와 동작 범위를 동시에 향상시키기 위해 상기 포토게이트에 인가된 양의 정전압을 제어할 수 있는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  8. 제 2 항에 있어서,
    상기 픽셀에 입사되는 빛의 세기에 따른 픽셀 출력 전압의 정도에 대한 정보를 피드백(feedback)을 통해 상기 포토게이트에 인가되는 전압을 자동으로 조절하여 민감도와 동작 범위를 자동으로 조절할 수 있는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  9. 제 1 항 내지 제 6 항의 어느 한 항에 있어서,
    출력 전압의 동작 범위를 향상시키기 위해, 상기 리셋 트랜지스터를 PMOS로 설계하는 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
  10. 제 9항에 있어서,
    상기 픽셀 출력 전압의 동작 범위를 증가시키기 위해, 상기 소스 팔로워 트랜지스터는 상기 픽셀에 포함된 문턱 전압(threshold voltage)이 0V인 NMOS인 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀
  11. 제 9항에 있어서,
    상기 픽셀 출력 전압의 동작 범위를 증가시키기 위해, 상기 소스 팔로워 트랜지스터는 상기 픽셀에 포함된 문턱 전압이 0V인 PMOS인 것을 특징으로 하는 CMOS 이미지 센서의 단위 픽셀.
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