JP2020088481A - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

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Abstract

【課題】アドレスイベントの有無を検出する固体撮像素子において、画像を撮像する際の消費電力を低減する。【解決手段】固体撮像素子は、複数の画素と、アナログデジタル変換部とを具備する。この固体撮像素子において、複数の画素のそれぞれは、光電変換によりアナログ信号を生成する。また、固体撮像素子において、アナログデジタル変換部は、複数の画素のうち入射光量の変化量が所定範囲外である画素のアナログ信号をデジタル信号に変換する。【選択図】図１３

Description

本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、入射光の光量を閾値と比較する固体撮像素子、および、撮像装置に関する。
従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、アドレスイベントの有無を画素毎に検出する非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。ここで、アドレスイベントは、ある画素アドレスにおいて、画素の光量が変動して、その変動量が閾値を超えた旨を意味する。このアドレスイベントは、画素の光量が変動して変動量が所定の上限を超えた旨を示すオンイベントと、その変動量が所定の下限を下回った旨を示すオフイベントとからなる。非同期型の固体撮像素子では、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とからなる２ビットのデータが画素毎に生成される。このように、画素毎にアドレスイベントの有無を検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。
特表２０１７−５３５９９９号公報
上述の非同期型の固体撮像素子（ＤＶＳ）では、同期型の固体撮像素子よりも遥かに高速にデータが生成される。しかしながら、画像認識などにおいては、アドレスイベントの有無に検出に加えて、画素毎に３ビット以上の高画質の画像データが要求されることがあり、画素毎に２ビットからなるデータを生成する上述のＤＶＳでは、その要求を満たすことができない。アドレスイベントの有無を検出しつつ、より高画質の画像を撮像するには、同期型の固体撮像素子と同様の回路をＤＶＳに追加すればよいが、その分、消費電力が増大してしまうため、好ましくない。
本技術はこのような状況に鑑みて生み出されたものであり、アドレスイベントの有無を検出する固体撮像素子において、さらに画像を撮像することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、それぞれが光電変換によりアナログ信号を生成する複数の画素と、上記複数の画素のうち入射光量の変化量が所定範囲外である画素の上記アナログ信号をデジタル信号に変換するアナログデジタル変換部とを具備する固体撮像素子である。これにより、アドレスイベントの生じた画素のアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記アナログデジタル変換部は、上記複数の画素のそれぞれの上記アナログ信号のうち上記変化量が上記所定範囲外である画素の上記アナログ信号を選択する選択部と、上記選択されたアナログ信号を上記デジタル信号に変換するアナログデジタル変換器とを備えてもよい。これにより、選択部により選択されたアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記複数の画素は、所定方向に配列された所定数の列に設けられ、上記アナログデジタル変換部は、上記列ごとに一定数のアナログデジタル変換器を備え、上記アナログデジタル変換器は、上記複数の画素のうち対応する上記列に属する画素の上記変化量が上記所定範囲外である場合には上記画素の上記アナログ信号を上記デジタル信号に変換してもよい。これにより、列ごとに配置されたアナログデジタル変換器によりアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記複数の画素は、所定方向に配列された所定数の列に設けられ、上記アナログデジタル変換部は、上記所定数の列の一部に接続された第１のアナログデジタル変換部と、上記所定数の列の残りに接続された第２のアナログデジタル変換部とを備えてもよい。これにより、第１および第２のアナログデジタル変換部によって並列にアナログ信号をデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記第１および第２のアナログデジタル変換部のそれぞれは、対応する上記列の上記アナログ信号のうち上記変化量が上記所定範囲外である列の上記アナログ信号を選択する選択部と、上記選択されたアナログ信号を上記デジタル信号に変換するアナログデジタル変換器とを備えてもよい。これにより、第１および第２のアナログデジタル変換部のそれぞれにおいて、選択されたアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記第１および第２のアナログデジタル変換部のそれぞれは、対応する上記列ごとに一定数のアナログデジタル変換器を備え、上記アナログデジタル変換器は、上記複数の画素のうち対応する上記列に属する画素の上記変化量が上記所定範囲外である場合には上記画素の上記アナログ信号を上記デジタル信号に変換してもよい。これにより、第１および第２のアナログデジタル変換部のそれぞれにおいて、列ごとに配置されたアナログデジタル変換器によりアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記複数の画素のそれぞれは、上記アナログ信号を生成する画素信号生成部と、上記変化量の絶対値が所定の閾値を超えるか否かを検出して当該検出結果に基づいて所定のイネーブル信号を生成する検出部とを備え、上記アナログデジタル変換部は、上記イネーブル信号に従って上記アナログ信号を上記デジタル信号に変換してもよい。これにより、画素からのイネーブル信号に従ってアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、所定方向に垂直な方向に配列された所定数の行のそれぞれからの第１のリクエストを調停する行アービタをさらに具備し、上記複数の画素は、上記所定数の行に配列され、上記複数の画素のそれぞれは、上記変化量が上記所定範囲外である場合には上記第１のリクエストを送信してもよい。これにより、行のそれぞれのリクエストが調停されるという作用をもたらす。
また、この第１の側面において、上記所定方向に配列された所定数の列のそれぞれからの第２のリクエストを調停する列アービタをさらに具備し、上記複数の画素のそれぞれは、上記行アービタの調停結果に基づいて上記第２のリクエストを送信してもよい。これにより、列のそれぞれのリクエストが調停されるという作用をもたらす。
また、この第１の側面において、上記列アービタは、上記第２のリクエストに基づいて所定のイネーブル信号を生成し、上記アナログデジタル変換部は、上記イネーブル信号に従って上記アナログ信号を上記デジタル信号に変換してもよい。これにより、列アービタからのイネーブル信号に従ってアナログ信号がデジタル信号に変換されるという作用をもたらす。
また、本技術の第２の側面は、それぞれが光電変換によりアナログ信号を生成する複数の画素と、上記複数の画素のうち入射光量の絶対値が所定範囲外である画素の上記アナログ信号をデジタル信号に変換するアナログデジタル変換部と、上記デジタル信号を処理する信号処理部とを具備する撮像装置である。これにより、アドレスイベントの生じた画素のアナログ信号がデジタル信号に変換され、そのデジタル信号が処理されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第１の実施の形態におけるアドレスイベント検出部の一構成例を示すブロック図である。 本技術の第１の実施の形態における電流電圧変換部の一構成例を示す回路図である。 本技術の第１の実施の形態における減算器および量子化器の一構成例を示す回路図である。 本技術の第１の実施の形態における転送部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラムＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＡＤ変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における制御回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における読出し制御を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における画素アレイ部およびカラムＡＤＣの一構成例を示すブロック図である。 本技術の第２の実施の形態におけるＡＤ変換部の一構成例を示すブロック図である。 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第３の実施の形態における画素アレイ部および下側カラムＡＤＣの一構成例を示すブロック図である。 本技術の第４の実施の形態における画素アレイ部および下側カラムＡＤＣの一構成例を示すブロック図である。 本技術の第５の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第５の実施の形態の変形例における画素およびＸアービタの一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（アドレスイベントが生じた画素の画素信号を読み出す例）
２．第２の実施の形態（アドレスイベントが生じた２行の画素信号を並列に読み出す例）
３．第３の実施の形態（アドレスイベントの生じた画素の画素信号を上側および下側のカラムＡＤＣが並列に読み出す例）
４．第４の実施の形態（上側および下側のカラムＡＤＣに２列ごとにＡＤＣを配置し、アドレスイベントの生じた画素の画素信号を読み出す例）
５．第５の実施の形態（Ｘアービタを配置し、アドレスイベントが生じた画素の画素信号を読み出す例）
６．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、アドレスイベントの有無を検出しつつ、入射光を光電変換して画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データに対して、画像認識処理などの所定の信号処理を画像データに対して実行し、その処理結果を示すデータを記録部１２０に信号線２０９を介して出力する。
記録部１２０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、検出チップ２０２と、その検出チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。
図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、駆動回路２１１、信号処理部２１２、Ｙアービタ２１３、カラムＡＤＣ２２０および画素アレイ部３００を備える。
画素アレイ部３００には、複数の画素３１０が二次元格子状に配列される。以下、水平方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
画素３１０は、光電変換によりアナログ信号を画素信号として生成するものである。また、画素３１０は、入射光量の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。そして、アドレスイベントが生じた際に画素３１０は、リクエストをＹアービタ２１３に出力する。そして、リクエストに対する応答を受け取ると画素３１０は、アドレスイベントの検出結果を示す検出信号を駆動回路２１１およびカラムＡＤＣ２２０に送信する。
駆動回路２１１は、画素３１０のそれぞれを駆動して画素信号をカラムＡＤＣ２２０に出力させるものである。
Ｙアービタ２１３は、複数の行からのリクエストを調停し、調停結果に基づいて応答を返すものである。なお、Ｙアービタ２１３は、特許請求の範囲に記載の行アービタの一例である。
カラムＡＤＣ２２０は、列ごとに、その列からのアナログの画素信号をデジタル信号に変換するものである。このカラムＡＤＣ２２０は、デジタル信号を信号処理部２１２に供給する。
信号処理部２１２は、カラムＡＤＣ２２０からのデジタル信号と、画素３１０からの検出信号とに対し、ＣＤＳ（Correlated Double Sampling）処理や画像認識処理などの所定の信号処理を実行するものである。この信号処理部２１２は、処理結果を示すデータを信号線２０９を介して記録部１２０に供給する。
［画素の構成例］
図４は、本技術の第１の実施の形態における画素３１０の一構成例を示すブロック図である。この画素３１０は、画素信号生成部３２０、受光部３３０およびアドレスイベント検出部４００を備える。
受光部３３０は、入射光を光電変換して光電流を生成するものである。この受光部３３０は、転送トランジスタ３３１、ＯＦＧ（OverFlow Gate）トランジスタ３３２および光電変換素子３３３を備える。転送トランジスタ３３１およびＯＦＧトランジスタ３３２として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
画素信号生成部３２０は、光電流に応じた電圧のアナログ信号を画素信号Ｖｓｉｇとして生成するものである。この画素信号生成部３２０は、リセットトランジスタ３２１、増幅トランジスタ３２２、選択トランジスタ３２３および浮遊拡散層３２４を備える。リセットトランジスタ３２１、増幅トランジスタ３２２および選択トランジスタ３２３として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。
また、光電変換素子３３３のそれぞれは、受光チップ２０１に配置される。光電変換素子３３３以外の素子の全ては、検出チップ２０２に配置される。なお、受光チップ２０１および検出チップ２０２のそれぞれに配置する素子は、この構成に限定されない。例えば、転送トランジスタ３３１やＯＦＧトランジスタ３３２、あるいは、アドレスイベント検出部４００の一部などをさらに受光チップ２０１に配置することもできる。
光電変換素子３３３は、入射光を光電変換して電荷を生成するものである。転送トランジスタ３３１は、駆動回路２１１からの転送信号ＴＲＧに従って光電変換素子３３３から浮遊拡散層３２４へ電荷を転送するものである。ＯＦＧトランジスタ３３２は、駆動回路２１１からの制御信号ＯＦＧに従って光電変換素子３３３により生成された光電流をアドレスイベント検出部４００に流すものである。
浮遊拡散層３２４は、電荷を蓄積して、その電荷の量に応じた電圧を生成するものである。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号ＲＳＴに従って浮遊拡散層３２４の電荷量を初期化するものである。増幅トランジスタ３２２は、浮遊拡散層３２４の電圧を増幅するものである。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号Ｖｓｉｇとして垂直信号線３０８を介してカラムＡＤＣ２２０へ出力するものである。
アドレスイベント検出部４００は、受光部３３０の光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出するものである。このアドレスイベントは、例えば、入射光量に応じた光電流の変化量が上限の閾値を超えた旨を示すオンイベントと、その変化量が下限の閾値を下回った旨を示すオフイベントとからなる。言い換えれば、アドレスイベントは、入射光量の変化量が下限から上限までの所定の範囲外であるときに検出される。また、アドレスイベントの検出信号は、例えば、オンイベントの検出結果を示す１ビットと、オフイベントの検出結果を示す１ビットからなる。なお、アドレスイベント検出部４００は、オンイベントのみを検出することもできる。
アドレスイベント検出部４００は、アドレスイベントが生じた際に、Ｙアービタ２１３へ、検出信号の送信を要求するリクエストを送信する。そして、Ｙアービタ２１３から、リクエストに対する応答を受け取るとアドレスイベント検出部４００は、検出信号ＤＥＴ＋およびＤＥＴ−を駆動回路２１１およびカラムＡＤＣ２２０へ送信する。ここで、検出信号ＤＥＴ＋は、オンイベントの有無の検出結果を示す信号であり、例えば、検出信号線３０６を介してカラムＡＤＣ２２０へ送信される。また、検出信号ＤＥＴ−は、オフイベントの有無の検出結果を示す信号であり、例えば、検出信号線３０７を介してカラムＡＤＣ２２０へ送信される。
また、選択信号ＳＥＬに同期してアドレスイベント検出部４００は、カラムイネーブル信号ＣｏｌＥＮをイネーブルに設定し、その信号をイネーブル信号線３０９を介してカラムＡＤＣ２２０へ送信する。ここで、カラムイネーブル信号ＣｏｌＥＮは、対応する列の画素信号に対するＡＤ（Analog to Digital）変換を有効または無効にするための信号である。なお、アドレスイベント検出部４００は、特許請求の範囲に記載の検出部の一例である。
駆動回路２１１は、ある行でアドレスイベントが検出されると、その行を選択信号ＳＥＬ等により駆動する。駆動された行内の画素３１０のそれぞれは、画素信号Ｖｓｉｇを生成してカラムＡＤＣ２２０へ送信する。また、駆動された行のうちアドレスイベントを検出した画素３１０は、イネーブルに設定したカラムイネーブル信号ＣｏｌＥＮをカラムＡＤＣ２２０へ送信する。一方、アドレスイベントを検出していない画素３１０のカラムイネーブル信号ＣｏｌＥＮは、ディセーブルに設定される。
図５は、本技術の第１の実施の形態における画素アレイ部３００の一構成例を示す平面図である。同図に例示するように、画素アレイ部３００には、検出信号線３０６および３０７と、垂直信号線３０８と、イネーブル信号線３０９との４本が列方向に沿って列ごとに配線される。画素３１０のそれぞれは、対応する列の検出信号線３０６および３０７と、垂直信号線３０８と、イネーブル信号線３０９とに接続される。
［アドレスイベント検出部の構成例］
図６は、本技術の第１の実施の形態におけるアドレスイベント検出部４００の一構成例を示すブロック図である。このアドレスイベント検出部４００は、電流電圧変換部４１０、バッファ４２０、減算器４３０、量子化器４４０および転送部４５０を備える。
電流電圧変換部４１０は、受光部３３０からの光電流を、その対数の電圧信号に変換するものである。この電流電圧変換部４１０は、電圧信号をバッファ４２０に供給する。
バッファ４２０は、電流電圧変換部４１０からの電圧信号を減算器４３０に出力するものである。このバッファ４２０により、後段を駆動する駆動力を向上させることができる。また、バッファ４２０により、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。
減算器４３０は、駆動回路２１１からの行駆動信号に従ってバッファ４２０からの電圧信号のレベルを低下させるものである。この減算器４３０は、低下後の電圧信号を量子化器４４０に供給する。
量子化器４４０は、減算器４３０からの電圧信号をデジタル信号に量子化して検出信号として転送部４５０に出力するものである。
転送部４５０は、量子化器４４０からの検出信号を信号処理部２１２等に転送するものである。この転送部４５０は、アドレスイベントが検出された際に、検出信号の送信を要求するリクエストをＹアービタ２１３に送信する。そして、転送部４５０は、リクエストに対する応答をＹアービタ２１３から受け取ると、検出信号ＤＥＴ＋およびＤＥＴ−を駆動回路２１１およびカラムＡＤＣ２２０に供給する。また、選択信号ＳＥＬが送信された際に転送部４５０は、イネーブルに設定したカラムイネーブル信号ＣｏｌＥＮをカラムＡＤＣ２２０へ送信する。
［電流電圧変換部の構成例］
図７は、本技術の第１の実施の形態における電流電圧変換部４１０の一構成例を示す回路図である。この電流電圧変換部４１０は、Ｎ型トランジスタ４１１および４１３とＰ型トランジスタ４１２とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
Ｎ型トランジスタ４１１のソースは、受光部３３０に接続され、ドレインは電源端子に接続される。Ｐ型トランジスタ４１２およびＮ型トランジスタ４１３は、電源端子と接地端子との間において、直列に接続される。また、Ｐ型トランジスタ４１２およびＮ型トランジスタ４１３の接続点は、Ｎ型トランジスタ４１１のゲートとバッファ４２０の入力端子とに接続される。また、Ｐ型トランジスタ４１２のゲートには、所定のバイアス電圧Ｖｂｉａｓが印加される。
Ｎ型トランジスタ４１１および４１３のドレインは電源側に接続されており、このような回路はソースフォロワと呼ばれる。これらのループ状に接続された２つのソースフォロワにより、受光部３３０からの光電流は、その対数の電圧信号に変換される。また、Ｐ型トランジスタ４１２は、一定の電流をＮ型トランジスタ４１３に供給する。
［減算器および量子化器の構成例］
図８は、本技術の第１の実施の形態における減算器４３０および量子化器４４０の一構成例を示す回路図である。減算器４３０は、コンデンサ４３１および４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１および４４２を備える。
コンデンサ４３１の一端は、バッファ４２０の出力端子に接続され、他端は、インバータ４３２の入力端子に接続される。コンデンサ４３３は、インバータ４３２に並列に接続される。スイッチ４３４は、コンデンサ４３３の両端を接続する経路を駆動回路２１１からのオートゼロ信号ＡＺに従って開閉するものである。
インバータ４３２は、コンデンサ４３１を介して入力された電圧信号を反転するものである。このインバータ４３２は反転した信号をコンパレータ４４１の非反転入力端子（＋）に出力する。
スイッチ４３４をオンした際にコンデンサ４３１のバッファ４２０側に電圧信号Ｖｉｎｉｔが入力され、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。このとき、コンデンサ４３１に蓄積されている電位Ｑｉｎｉｔは、コンデンサ４３１の容量をＣ１とすると、次の式により表される。一方、コンデンサ４３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ ・・・式１
次に、スイッチ４３４がオフされて、コンデンサ４３１のバッファ４２０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ４３１に蓄積される電荷Ｑａｆｔｅｒは、次の式により表される。
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ ・・・式２
一方、コンデンサ４３３に蓄積される電荷Ｑ２は、出力電圧をＶｏｕｔとすると、次の式により表される。
Ｑ２＝−Ｃ２×Ｖｏｕｔ ・・・式３
このとき、コンデンサ４３１および４３３の総電荷量は変化しないため、次の式が成立する。
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２ ・・・式４
式４に式１乃至式３を代入して変形すると、次の式が得られる。
Ｖｏｕｔ＝−（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ−Ｖｉｎｉｔ） ・・・式５
式５は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、Ｃ１を大きく、Ｃ２を小さく設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、画素ブロックごとに減算器４３０を含むアドレスイベント検出部４００が搭載されるため、容量Ｃ１やＣ２には、面積上の制約がある。これらを考慮して、容量Ｃ１およびＣ２の値が決定される。
コンパレータ４４１は、減算器４３０からの電圧信号と、反転入力端子（−）に印加された上限電圧Ｖｂｏｎとを比較するものである。ここで、上限電圧Ｖｂｏｎは、上限閾値を示す電圧である。コンパレータ４４１は、比較結果ＣＯＭＰ＋を転送部４５０に出力する。コンパレータ４４１により、オンイベントが生じた場合にハイレベルの比較結果ＣＯＭＰ＋が出力され、オンイベントが無い場合にローレベルの比較結果ＣＯＭＰ＋が出力される。
コンパレータ４４２は、減算器４３０からの電圧信号と、反転入力端子（−）に印加された下限電圧Ｖｂｏｆｆとを比較するものである。ここで、下限電圧Ｖｂｏｆｆは、下限閾値を示す電圧である。コンパレータ４４２は、比較結果ＣＯＭＰ−を転送部４５０に出力する。コンパレータ４４２により、オフイベントが生じた場合にハイレベルの比較結果ＣＯＭＰ−が出力され、オフイベントが無い場合にローレベルの比較結果ＣＯＭＰ−が出力される。
［転送部の構成例］
図９は、本技術の第１の実施の形態における転送部４５０の一構成例を示す回路図である。この転送部４５０は、ＡＮＤ（論理積）ゲート４５１および４５３と、ＯＲ（論理和）ゲート４５２と、フリップフロップ４５４および４５５とを備える。
ＡＮＤゲート４５１は、量子化器４４０の比較結果ＣＯＭＰ＋と、Ｙアービタ２１３からの応答ＡｃｋＹとの論理積を検出信号ＤＥＴ＋としてカラムＡＤＣ２２０に出力するものである。このＡＮＤゲート４５１により、オンイベントが生じた場合にハイレベルの検出信号ＤＥＴ＋が出力され、オンイベントが無い場合にローレベルの検出信号ＤＥＴ＋が出力される。
ＯＲゲート４５２は、量子化器４４０の比較結果ＣＯＭＰ＋と比較結果ＣＯＭＰ−との論理和をリクエストＲｅｑＹとしてＹアービタ２１３に出力するものである。ＯＲゲート４５２により、アドレスイベントが生じた場合にハイレベルのリクエストＲｅｑＹが出力され、アドレスイベントの無い場合にローレベルのリクエストＲｅｑＹが出力される。また、リクエストＲｅｑＹの反転値がフリップフロップ４５４の入力端子Ｄに入力される。
ＡＮＤゲート４５３は、量子化器４４０の比較結果ＣＯＭＰ−と、Ｙアービタ２１３からの応答ＡｃｋＹとの論理積を検出信号ＤＥＴ−としてカラムＡＤＣ２２０に出力するものである。このＡＮＤゲート４５３により、オフイベントが生じた場合にハイレベルの検出信号ＤＥＴ−が出力され、オフイベントが無い場合にローレベルの検出信号ＤＥＴ−が出力される。
フリップフロップ４５４は、応答ＡｃｋＹに同期してリクエストＲｅｑＹの反転値を保持するものである。このフリップフロップ４５４は、保持値を内部信号ＣｏｌＥＮ'としてフリップフロップ４５５の入力端子Ｄに出力する。
フリップフロップ４５５は、駆動回路２１１からの選択信号ＳＥＬに同期して、内部信号ＣｏｌＥＮ'を保持するものである。このフリップフロップ４５５は、保持値をカラムイネーブル信号ＣｏｌＥＮとしてカラムＡＤＣ２２０に出力する。
［カラムＡＤＣの構成例］
図１０は、本技術の第１の実施の形態におけるカラムＡＤＣ２２０の一構成例を示すブロック図である。このカラムＡＤＣ２２０には、Ｋ（Ｋは、２以上の整数）列ごとに、ＡＤ変換部２３０が配置される。例えば、２列ごとにＡＤ変換部２３０が設けられる。この場合、列数を２Ｍ（Ｍは、整数）とすると、ＡＤ変換部２３０の個数は、Ｍである。
ＡＤ変換部２３０は、対応する２列の少なくとも一方からのアナログの画素信号をデジタル信号に変換するものである。
［ＡＤ変換部の構成例］
図１１は、本技術の第１の実施の形態におけるＡＤ変換部２３０の一構成例を示すブロック図である。このＡＤ変換部２３０は、マルチプレクサ２３１、ＡＤＣ２３２および制御回路２４０を備える。ＡＤ変換部２３０に対応する２列を２ｍ−１（ｍは、１乃至Ｍの整数）列および２ｍ列とする。
マルチプレクサ２３１は、制御回路２４０からの制御信号に従って、２ｍ−１列の画素信号Ｖｓｉｇ２ｍ−１と、２ｍ列の画素信号Ｖｓｉｇ２ｍとの一方を選択して画素信号ＶｓｉｇＳＥＬとしてＡＤＣ２３２に出力するものである。マルチプレクサ２３１には、制御信号として、切替信号ＳＷおよびマルチプレクサイネーブル信号ＭｕｘＥＮが入力される。なお、マルチプレクサ２３１は、特許請求の範囲に記載の選択部の一例である。
ＡＤＣ２３２は、画素信号ＶｓｉｇＳＥＬをデジタル信号Ｄｏｕｔに変換するものである。このＡＤＣ２３２は、比較器２３３およびカウンタ２３４を備える。なお、ＡＤＣ２３２は、特許請求の範囲に記載のアナログデジタル変換器の一例である。
比較器２３３は、制御回路２４０からのコンパレータイネーブル信号ＣｏｍｐＥＮに従って、所定の参照信号ＲＭＰと、画素信号ＶｓｉｇＳＥＬとを比較するものである。参照信号ＲＭＰとして、例えば、スロープ状に変化するランプ信号が用いられる。また、コンパレータイネーブル信号ＣｏｍｐＥＮは、比較器２３３の比較動作を有効または無効にするための信号である。比較器２３３は、比較結果ＶＣＯをカウンタ２３４に供給する。
カウンタ２３４は、制御回路２４０からのカウンタイネーブル信号ＣｎｔＥＮに従って、比較結果ＶＣＯが反転するまでの期間に亘って、クロック信号ＣＬＫに同期して計数値を計数するものである。カウンタイネーブル信号ＣｎｔＥＮは、カウンタ２３４の計数動作を有効または無効にするための信号である。このカウンタ２３４は、計数値を示すデジタル信号Ｄｏｕｔを信号処理部２１２に出力する。
制御回路２４０は、２ｍ−１列および２ｍ列のそれぞれのカラムイネーブル信号ＣｏｌＥＮ２ｍ−１およびＣｏｌＥＮ２ｍに従ってマルチプレクサ２３１およびＡＤＣ２３２を制御するものである。制御内容の詳細については後述する。
また、各列の検出信号ＤＥＴ＋およびＤＥＴ−は、ＡＤ変換部２３０を介して信号処理部２１２へ出力される。
なお、比較器２３３およびカウンタ２３４からなるシングルスロープ型のＡＤＣをＡＤＣ２３２として用いているが、この構成に限定されない。例えば、デルタシグマ型のＡＤＣをＡＤＣ２３２として用いることもできる。
図１２は、本技術の第１の実施の形態における制御回路２４０の一構成例を示すブロック図である。この制御回路２４０は、ＯＲ（論理和）ゲート２４１、レベルシフタ２４２、ＡＮＤ（論理積）ゲート２４３、デマルチプレクサ２４４および切替制御部２４５を備える。
ＯＲゲート２４１は、カラムイネーブル信号ＣｏｌＥＮ２ｍ−１およびＣｏｌＥＮ２ｍと、エクストライネーブル信号ＥｘｔＥＮとの論理和をレベルシフタ２４２およびＡＮＤゲート２４３へ出力するものである。エクストライネーブル信号ＥｘｔＥＮは、アドレスイベントの有無に関わらず、ＡＤ変換を有効にする旨を指示する信号であり、ユーザ操作などに従って設定される。例えば、有効にする際にエクストライネーブル信号ＥｘｔＥＮにハイレベルが設定され、無効にする際にローレベルが設定される。
レベルシフタ２４２は、ＯＲゲート２４１の出力信号の電圧を変換するものである。変換後の信号は、デマルチプレクサ２４４に入力される。
ＡＮＤゲート２４３は、ＯＲゲート２４１の出力信号と、ブロック制御信号Ｃｒｔｌ１との論理積をカウンタイネーブル信号ＣｎｔＥＮとしてカウンタ２３４に出力するものである。ブロック制御信号Ｃｒｔｌ１は、アドレスイベントの有無に関わらず、カウンタ２３４を無効にするための信号である。例えば、アドレスイベントの有無に関わらず、カウンタ２３４を無効にする場合にブロック制御信号Ｃｒｔｌ１にローレベルが設定され、そうでない場合にハイレベルが設定される。
デマルチプレクサ２４４は、ブロック制御信号Ｃｒｔｌ２に従って、レベルシフタ２４２の出力信号をマルチプレクサ２３１および比較器２３３に分配するものである。ブロック制御信号Ｃｒｔｌ２は、アドレスイベントの有無に関わらず、マルチプレクサ２３１および比較器２３３の少なくとも一方を無効にするための信号である。
例えば、アドレスイベントの有無に関わらず、マルチプレクサ２３１のみを無効にする際には２進数で「１０」がブロック制御信号Ｃｒｔｌ２に設定される。この際にレベルシフタ２４２の出力信号は、コンパレータイネーブル信号ＣｏｍｐＥＮとして比較器２３３へ出力される。比較器２３３のみを無効にする際には２進数で「０１」がブロック制御信号Ｃｒｔｌ２に設定される。この際にレベルシフタ２４２の出力信号は、マルチプレクサイネーブル信号ＭｕｘＥＮとしてマルチプレクサ２３１へ出力される。また、マルチプレクサ２３１および比較器２３３の両方を無効にする際には、「００」が設定され、それ以外の場合に「１１」が設定される。「１１」が設定された際にレベルシフタ２４２の出力信号はマルチプレクサ２３１および比較器２３３の両方に出力される。
切替制御部２４５は、カラムイネーブル信号ＣｏｌＥＮ２ｍ−１およびＣｏｌＥＮ２ｍに基づいてマルチプレクサ２３１が出力する画素信号を切り替えるものである。一方のみにイネーブルが設定された場合に切替制御部２４５は、そのイネーブルの列の画素信号を切替信号ＳＷによりマルチプレクサ２３１に選択させる。２列の両方にイネーブルが設定された場合に切替制御部２４５は、一方の列の画素信号を切替信号ＳＷによりマルチプレクサ２３１に選択させ、次に他方の列の画素信号を選択させる。
図１３は、本技術の第１の実施の形態における読出し制御を説明するための図である。同図におけるａおよびｂは、２ｍ−１列および２ｍ列の一方でのみ、アドレスイベントが生じた際の読出し制御を説明するための図である。同図におけるｃは、２ｍ−１列および２ｍ列の両方でアドレスイベントが生じた際の読出し制御を説明するための図である。
２ｍ−１列および２ｍ列のうち一方でアドレスイベントが生じ、他方ではアドレスイベントが無い場合、アドレスイベントが生じた列の画素３１０のみがイネーブルのカラムイネーブル信号ＣｏｌＥＮを送信する。一方、アドレスイベントが無い列のカラムイネーブル信号ＣｏｌＥＮはディセーブルに設定される。
この場合にカラムＡＤＣ２２０内の制御回路２４０は、切替信号ＳＷにより、イネーブルの列をマルチプレクサ２３１に選択させる。例えば、２ｍ−１列がイネーブルである場合に制御回路２４０は、同図におけるａに例示するように、切替信号ＳＷにより、その列をマルチプレクサ２３１に選択させる。一方、２ｍ列がイネーブルである場合に制御回路２４０は、同図におけるｂに例示するように、その列をマルチプレクサ２３１に選択させる。
また、制御回路２４０は、一定のＡＤ変換期間に亘って、コンパレータイネーブル信号ＣｏｍｐＥＮおよびカウンタイネーブル信号ＣｎｔＥＮにより、ＡＤＣ２３２をイネーブルに設定する。
２ｍ−１列および２ｍ列の両方でアドレスイベントが生じた場合、各列の画素３１０は、イネーブルのカラムイネーブル信号ＣｏｌＥＮを送信する。この場合に制御回路２４０は、同図におけるｃに例示するように２ｍ−１列および２ｍ列の一方をマルチプレクサ２３１に選択させ、次に他方を選択させる。また、制御回路２４０は、２ｍ−１列および２ｍ列のＡＤ変換期間に亘って、ＡＤＣ２３２をイネーブルに設定する。なお、カラムＡＤＣ２２０は、特許請求の範囲に記載のアナログデジタル変換部の一例である。
また、２ｍ−１列および２ｍ列の両方がディセーブルである場合に制御回路２４０は、ＡＤＣ２３２をディセーブルに設定する。
上述したように、ＡＤ変換部２３０は、アドレスイベントが生じた行内の画素３１０のうち、アドレスイベントが生じた画素３１０の画素信号のみをＡＤ変換し、残りの画素はＡＤ変換しない。これにより、アドレスイベントの生じた行内の全ての画素信号をＡＤ変換する場合と比較して、消費電力を削減することができる。
［固体撮像素子の動作例］
図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミングＴ０において駆動回路２１１は、制御信号ＯＦＧをハイレベルにして、ＯＦＧトランジスタ３３２を駆動する。これにより、アドレスイベントの有無の検出が開始される。
タイミングＴ１において、アドレスイベント（オンイベントなど）が生じると、画素３１０は、ハイレベルのリクエストＲｅｑＹをＹアービタ２１３に送信する。
タイミングＴ１の直後のタイミングＴ２において、Ｙアービタ２１３は、リクエストＲｅｑＹをリクエストＲｅｑＹ'として保持する。また、Ｙアービタ２１３は、リクエストを調停し、応答ＡｃｋＹを返したものとする。この応答ＡｃｋＹを受け取った画素３１０は、例えば、ハイレベルの検出信号ＤＥＴ＋を出力する。また、画素３１０は、リクエストＲｅｑＹを反転し、内部信号ＣｏｌＥＮ'としてフリップフロップ４５５に保持する。
検出信号ＤＥＴ＋を受け取った駆動回路２１１は、タイミングＴ３においてハイレベルのオートゼロ信号ＡＺを供給してアドレスイベント検出部４００を初期化する。続いて、駆動回路２１１は、タイミングＴ４において制御信号ＯＦＧをローレベルにするとともに、ハイレベルのリセット信号ＲＳＴおよびＴＲＧを供給する。これにより、露光が開始される。
駆動回路２１１は、水平同期信号ＸＨＳに同期した露光終了の直前のタイミングＴ５において、ハイレベルのリセット信号ＲＳＴを供給して浮遊拡散層３２４を初期化する。そして、タイミングＴ６において駆動回路２１１は、ハイレベルの選択信号ＳＥＬを供給する。その選択信号ＳＥＬに同期して画素３１０は、ハイレベルのカラムイネーブル信号ＣｏｌＥＮを供給する。これにより、リセットレベルがＡＤ変換される。ここで、リセットレベルは、浮遊拡散層３２４を初期化した際の画素信号のレベルである。
次いでタイミングＴ７において駆動回路２１１は、ハイレベルの転送信号ＴＲＧを供給して電荷を浮遊拡散層３２４へ転送させる。これにより、信号レベルがＡＤ変換される。ここで、信号レベルは、露光終了時の画素信号のレベルである。
図１５は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントの検出および撮像を行うためのアプリケーションが実行されたときに開始される。固体撮像素子２００は、アドレスイベントの有無を検出し（ステップＳ９０１）、アドレスイベントが発生したか否かを判断する（ステップＳ９０２）。アドレスイベントが発生した場合（ステップＳ９０２：Ｙｅｓ）、カラムＡＤＣ２２０は、アドレスイベントのあった画素３１０の画素信号のみをＡＤ変換する（ステップＳ９０３）。
アドレスイベントが発生しなかった場合（ステップＳ９０２：Ｎｏ）、または、ステップＳ９０３の後に固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。
このように、本技術の第１の実施の形態によれば、入射光量の変化量が下限から上限までの範囲外である（すなわち、アドレスイベントが生じた）画素３１０の画素信号をＡＤ変換するため、ＡＤ変換の回数を最小限にすることができる。すなわち、ある行に着目すると、その行内の複数の画素のいずれかにおいてアドレスイベントが生じた場合に、その画素の画素信号のみがＡＤ変換される。これにより、行内の全画素の画素信号をＡＤ変換する場合と比較して、撮像する際のＡＤ変換に要する消費電力を削減することができる。このため、アドレスイベントの有無を検出しつつ、高画質の画像を撮像することが容易となる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、２ｍ−１列および２ｍ列の両方でアドレスイベントが生じた場合に、マルチプレクサ２３１により１列ずつ順に選択して画素信号をＡＤ変換していた。しかし、この制御方法では、１列ずつ順にＡＤ変換するため、１列のみをＡＤ変換する場合よりもＡＤ変換（すなわち、読出し）の速度が低下してしまう。この第２の実施の形態の固体撮像素子２００は、マルチプレクサ２３１を用いずに複数の画素信号を並列に読み出す点において第１の実施の形態と異なる。
図１６は、本技術の第２の実施の形態における画素アレイ部３００およびカラムＡＤＣ２２０の一構成例を示すブロック図である。この第２の実施の形態の画素アレイ部３００には、列ごとに、検出信号線３０２、３０３、３０６および３０７と、垂直信号線３０４および３０８と、イネーブル信号線３０５および３０９とが配線される。行数を２Ｎ（Ｎは、整数）として２ｎ（ｎは、１乃至Ｎの整数）行の画素３１０は、検出信号線３０６および３０７と、垂直信号線３０８と、イネーブル信号線３０９とに接続される。一方、２ｎ−１行の画素３１０は、検出信号線３０２および３０３と、垂直信号線３０４と、イネーブル信号線３０５とに接続される。
また、カラムＡＤＣ２２０において、列ごとにＡＤ変換部２３０が２つ配置される。２つのＡＤ変換部２３０の一方は、対応する列の２ｎ行の画素信号をＡＤ変換し、他方は、２ｎ−１行をＡＤ変換する。
図１７は、本技術の第２の実施の形態におけるＡＤ変換部２３０の一構成例を示すブロック図である。この第２の実施の形態のＡＤ変換部２３０は、マルチプレクサ２３１および制御回路２４０が配置されない点において第１の実施の形態と異なる。
第２の実施の形態のＡＤＣ２３２は、対応する列のカラムイネーブル信号ＣｏｌＥＮに従って、対応する列の画素信号ＶｓｉｇをＡＤ変換する。
図１６および図１７に例示した構成により、２ｍ−１列および２ｍ列の両方でアドレスイベントが生じた場合に、２ｍ−１列のＡＤ変換部２３０と２ｍ列のＡＤ変換部２３０とが並列にＡＤ変換を行うことができる。また、２ｎ−１行および２ｎ列の両方でアドレスイベントが生じた場合に、２ｎ−１行に対応するＡＤ変換部２３０と２ｎ行に対応するＡＤ変換部２３０とが並列にＡＤ変換を行う。
なお、列ごとにＡＤ変換部２３０を２つ配置しているが、列ごとにＡＤ変換部２３０を１つ配置する構成であってもよい。また、列ごとに、ＡＤ変換部２３０を３つ以上配置し、３行以上を並列にＡＤ変換する構成であってもよい。
このように、本技術の第２の実施の形態によれば、列ごとに２つのＡＤ変換部２３０が２ｎ−１行および２ｎ行の画素信号を並列にＡＤ変換するため、１行ずつＡＤ変換する場合と比較してＡＤ変換（読出し）の速度を向上させることができる。
＜３．第３の実施の形態＞
上述の第２の実施の形態では、カラムＡＤＣ２２０に全てのＡＤ変換部２３０を配置していたが、画素数が多くなるほど、カラムＡＤＣ２２０の回路規模が増大してしまう。この第３の実施の形態の固体撮像素子２００は、上側カラムＡＤＣと下側カラムＡＤＣとに、複数のＡＤ変換部２３０を分散して配置した点において第２の実施の形態と異なる。
図１８は、本技術の第３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第３の実施の形態の固体撮像素子２００には、カラムＡＤＣ２２０の代わりに、上側カラムＡＤＣ２２１および下側カラムＡＤＣ２２２が配置され、信号処理部２１２の代わりに上側信号処理部２１４および下側信号処理部２１５が配置される。
上側カラムＡＤＣ２２１は、２ｎ行の画素信号をＡＤ変換し、上側信号処理部２１４は、その行のデジタル信号および検出信号を処理する。一方、下側カラムＡＤＣ２２２は、２ｎ−１行の画素信号をＡＤ変換し、下側信号処理部２１５は、その行のデジタル信号および検出信号を処理する。
図１９は、本技術の第３の実施の形態における画素アレイ部３００および下側カラムＡＤＣ２２２の一構成例を示すブロック図である。この第３の実施の形態の画素アレイ部３００の構成は、第２の実施の形態と同様である。ただし、２ｎ行の画素３１０は、上側カラムＡＤＣ２２１に接続され、２ｎ−１行の画素３１０は、下側カラムＡＤＣ２２２に接続される。
下側カラムＡＤＣ２２２には、列ごとにＡＤ変換部２３０が配置される。第３の実施の形態のＡＤ変換部２３０の構成は、マルチプレクサ２３１の無い第２の実施の形態と同様である。上側カラムＡＤＣ２２１内にも同様に、列ごとにＡＤ変換部２３０が配置される。
図１８および図１９に例示した構成により、２ｎ−１行および２ｎ列の両方でアドレスイベントが生じた場合に、上側カラムＡＤＣ２２１と下側カラムＡＤＣ２２２とが並列にＡＤ変換を行うことができる。なお、上側カラムＡＤＣ２２１は、特許請求の範囲に記載の第１のアナログデジタル変換部の一例であり、下側カラムＡＤＣ２２２は、特許請求の範囲に記載の第２のアナログデジタル変換部の一例である。
このように、本技術の第３の実施の形態によれば、上側カラムＡＤＣ２２１と下側カラムＡＤＣ２２２とに２Ｎ個のＡＤ変換部２３０を分散して配置したため、カラムＡＤＣ当たりの回路規模を削減することができる。
＜４．第４の実施の形態＞
上述の第３の実施の形態では、上側カラムＡＤＣ２２１と下側カラムＡＤＣ２２２とのそれぞれにおいて、列ごとにＡＤ変換部２３０を配置していたが、画素数が多くなるほど、カラムＡＤＣのそれぞれの回路規模が増大してしまう。この第４の実施の形態の固体撮像素子２００は、上側カラムＡＤＣ２２１と下側カラムＡＤＣ２２２とのそれぞれにおいて、２列ごとにＡＤ変換部２３０を配置した点において第３の実施の形態と異なる。
図２０は、本技術の第４の実施の形態における画素アレイ部３００および下側カラムＡＤＣ２２２の一構成例を示すブロック図である。この第４の実施の形態の画素アレイ部３００には、第１の実施の形態と同様に列ごとに４本の信号線が配線される。また、列数を４Ｍとして、４ｍ列および４ｍ−２列は、上側カラムＡＤＣ２２１に接続され、４ｍ−１列および４ｍ−３列は、下側カラムＡＤＣ２２２に接続される。
第４の実施の形態の下側カラムＡＤＣ２２２には、接続された計２Ｍ列に対し、Ｋ列ごとにＡＤ変換部２３０が配置される。Ｋが「２」である場合、Ｍ個のＡＤ変換部２３０が配置される。また、第４の実施の形態のＡＤ変換部２３０の構成は、マルチプレクサ２３１を設けた第１の実施の形態と同様である。第４の実施の形態の上側カラムＡＤＣ２２１内にも同様に、２列ごとにＡＤ変換部２３０が配置される。
このように、本技術の第４の実施の形態によれば、２列ごとにＡＤ変換部２３０を配置したため、列ごとにＡＤ変換部２３０を配置する場合と比較して、上側カラムＡＤＣ２２１および下側カラムＡＤＣ２２２のそれぞれの回路規模を削減することができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態では、固体撮像素子２００内のＹアービタ２１３は、複数の行からのリクエストを調停していたが、複数の列からのリクエストは調整していなかった。この構成では、行内の複数の画素で略同時にアドレスイベントが生じた場合に、それらの画素の検出信号が略同時に信号処理部２１２へ出力され、信号処理部２１２の処理負荷が大きくなる。この第５の実施の形態の固体撮像素子２００は、Ｘアービタが、複数の列からのリクエストを調整する点において第１の実施の形態と異なる。
図２１は、本技術の第５の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第５の実施の形態の固体撮像素子２００は、Ｘアービタ２１６をさらに備える点において第１の実施の形態と異なる。
Ｘアービタ２１６は、複数の列のそれぞれからのリクエストを調停し、調停結果に基づいて応答を返すものである。複数の列のリクエストの調停により、行内の複数の画素で略同時にアドレスイベントが生じた場合に、それらの画素の検出信号を順にカラムＡＤＣ２２０に供給させることができる。なお、Ｘアービタ２１６は、特許請求の範囲に記載の列アービタの一例である。
第５の実施の形態の画素３１０は、アドレスイベントを検出するとＹアービタ２１３へリクエストを送信し、Ｙアービタ２１３から応答を受け取ると、Ｘアービタ２１６へリクエストを送信する。そして、画素３１０は、Ｘアービタ２１６から応答を受け取ると検出信号を出力する。
なお、第５の実施の形態の固体撮像素子２００に、第２乃至第４の実施の形態の構成を適用することもできる。
このように、本技術の第５の実施の形態によれば、Ｘアービタ２１６が、複数の列のそれぞれからのリクエストを調停するため、行内の複数の画素で略同時にアドレスイベントが生じた場合に、それらの画素の検出信号を順に供給することができる。
［変形例］
上述の第５の実施の形態では、画素３１０がカラムイネーブル信号ＣｏｌＥＮを生成していた。しかし、この構成では、カラムイネーブル信号ＣｏｌＥＮを生成するための回路（ＯＲゲート４５２や、フリップフロップ４５４および４５５など）を画素毎に配置する必要があるため、その分、画素アレイ部３００の回路規模が増大する。この第５の実施の形態の変形例の固体撮像素子２００は、画素３１０の代わりにＸアービタ２１６がカラムイネーブル信号ＣｏｌＥＮを生成する点において第５の実施の形態と異なる。
図２２は、本技術の第５の実施の形態の変形例における画素３１０およびＸアービタ２１６の一構成例を示すブロック図である。この第５の実施の形態の変形例の画素３１０においてアドレスイベント検出部４００は、カラムイネーブル信号ＣｏｌＥＮを生成しない。代わりにＸアービタ２１６が、アドレスイベントの生じた列のカラムイネーブル信号ＣｏｌＥＮを生成してカラムＡＤＣ２２０に供給する。
なお、第５の実施の形態の変形例の固体撮像素子２００に、第２乃至第４の実施の形態の構成を適用することもできる。
このように、本技術の第５の実施の形態の変形例では、Ｘアービタ２１６がカラムイネーブル信号ＣｏｌＥＮを生成するため、画素３１０内に、カラムイネーブル信号ＣｏｌＥＮを生成するための回路を配置する必要が無くなる。これにより、画素３１０の回路規模を削減することができる。
＜６．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２４は、撮像部１２０３１の設置位置の例を示す図である。
図２４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の消費電力を削減することができるため、車両制御システム全体の消費電力を低減することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）それぞれが光電変換によりアナログ信号を生成する複数の画素と、
前記複数の画素のうち入射光量の変化量が所定範囲外である画素の前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と
を具備する固体撮像素子。
（２）前記アナログデジタル変換部は、
前記複数の画素のそれぞれの前記アナログ信号のうち前記変化量が前記所定範囲外である画素の前記アナログ信号を選択する選択部と、
前記選択されたアナログ信号を前記デジタル信号に変換するアナログデジタル変換器と
を備える前記（１）記載の固体撮像素子。
（３）前記複数の画素は、所定方向に配列された所定数の列に設けられ、
前記アナログデジタル変換部は、前記列ごとに一定数のアナログデジタル変換器を備え、
前記アナログデジタル変換器は、前記複数の画素のうち対応する前記列に属する画素の前記変化量が前記所定範囲外である場合には前記画素の前記アナログ信号を前記デジタル信号に変換する
前記（１）記載の固体撮像素子。
（４）前記複数の画素は、所定方向に配列された所定数の列に設けられ、
前記アナログデジタル変換部は、
前記所定数の列の一部に接続された第１のアナログデジタル変換部と、
前記所定数の列の残りに接続された第２のアナログデジタル変換部と
を備える前記（１）記載の固体撮像素子。
（５）前記第１および第２のアナログデジタル変換部のそれぞれは、
対応する前記列の前記アナログ信号のうち前記変化量が前記所定範囲外である列の前記アナログ信号を選択する選択部と、
前記選択されたアナログ信号を前記デジタル信号に変換するアナログデジタル変換器と
を備える前記（４）記載の固体撮像素子。
（６）前記第１および第２のアナログデジタル変換部のそれぞれは、対応する前記列ごとに一定数のアナログデジタル変換器を備え、
前記アナログデジタル変換器は、前記複数の画素のうち対応する前記列に属する画素の前記変化量が前記所定範囲外である場合には前記画素の前記アナログ信号を前記デジタル信号に変換する
前記（４）記載の固体撮像素子。
（７）前記複数の画素のそれぞれは、
前記アナログ信号を生成する画素信号生成部と、
前記変化量の絶対値が所定の閾値を超えるか否かを検出して当該検出結果に基づいて所定のイネーブル信号を生成する検出部と
を備え、
前記アナログデジタル変換部は、前記イネーブル信号に従って前記アナログ信号を前記デジタル信号に変換する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）所定方向に垂直な方向に配列された所定数の行のそれぞれからの第１のリクエストを調停する行アービタをさらに具備し、
前記複数の画素は、前記所定数の行に配列され、
前記複数の画素のそれぞれは、前記変化量が前記所定範囲外である場合には前記第１のリクエストを送信する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（９）前記所定方向に配列された所定数の列のそれぞれからの第２のリクエストを調停する列アービタをさらに具備し、
前記複数の画素のそれぞれは、前記行アービタの調停結果に基づいて前記第２のリクエストを送信する
前記（８）のいずれかに記載の固体撮像素子。
（１０）前記列アービタは、前記第２のリクエストに基づいて所定のイネーブル信号を生成し、
前記アナログデジタル変換部は、前記イネーブル信号に従って前記アナログ信号を前記デジタル信号に変換する
前記（９）記載の固体撮像素子。
（１１）それぞれが光電変換によりアナログ信号を生成する複数の画素と、
前記複数の画素のうち入射光量の絶対値が所定範囲外である画素の前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と、
前記デジタル信号を処理する信号処理部と
を具備する撮像装置。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 制御部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 検出チップ
２１１ 駆動回路
２１２ 信号処理部
２１３ Ｙアービタ
２１４ 上側信号処理部
２１５ 下側信号処理部
２１６ Ｘアービタ
２２０ カラムＡＤＣ
２２１ 上側カラムＡＤＣ
２２２ 下側カラムＡＤＣ
２３０ ＡＤ変換部
２３１ マルチプレクサ
２３２ ＡＤＣ
２３３ 比較器
２３４ カウンタ
２４０ 制御回路
２４１、４５２ ＯＲ（論理和）ゲート
２４２ レベルシフタ
２４３、４５１、４５３ ＡＮＤ（論理積）ゲート
２４４ デマルチプレクサ
２４５ 切替制御部
３００ 画素アレイ部
３１０ 画素
３２０ 画素信号生成部
３２１ リセットトランジスタ
３２２ 増幅トランジスタ
３２３ 選択トランジスタ
３２４ 浮遊拡散層
３３０ 受光部
３３１ 転送トランジスタ
３３２ ＯＦＧトランジスタ
３３３ 光電変換素子
４００ アドレスイベント検出部
４１０ 電流電圧変換部
４１１、４１３ Ｎ型トランジスタ
４１２ Ｐ型トランジスタ
４２０ バッファ
４３０ 減算器
４３１、４３３ コンデンサ
４３２ インバータ
４３４ スイッチ
４４０ 量子化器
４４１、４４２ コンパレータ
４５０ 転送部
４５４、４５５ フリップフロップ
１２０３１ 撮像部

Claims (11)

  1. それぞれが光電変換によりアナログ信号を生成する複数の画素と、
    前記複数の画素のうち入射光量の変化量が所定範囲外である画素の前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と
    を具備する固体撮像素子。
  2. 前記アナログデジタル変換部は、
    前記複数の画素のそれぞれの前記アナログ信号のうち前記変化量が前記所定範囲外である画素の前記アナログ信号を選択する選択部と、
    前記選択されたアナログ信号を前記デジタル信号に変換するアナログデジタル変換器と
    を備える請求項１記載の固体撮像素子。
  3. 前記複数の画素は、所定方向に配列された所定数の列に設けられ、
    前記アナログデジタル変換部は、前記列ごとに一定数のアナログデジタル変換器を備え、
    前記アナログデジタル変換器は、前記複数の画素のうち対応する前記列に属する画素の前記変化量が前記所定範囲外である場合には前記画素の前記アナログ信号を前記デジタル信号に変換する
    請求項１記載の固体撮像素子。
  4. 前記複数の画素は、所定方向に配列された所定数の列に設けられ、
    前記アナログデジタル変換部は、
    前記所定数の列の一部に接続された第１のアナログデジタル変換部と、
    前記所定数の列の残りに接続された第２のアナログデジタル変換部と
    を備える請求項１記載の固体撮像素子。
  5. 前記第１および第２のアナログデジタル変換部のそれぞれは、
    対応する前記列の前記アナログ信号のうち前記変化量が前記所定範囲外である列の前記アナログ信号を選択する選択部と、
    前記選択されたアナログ信号を前記デジタル信号に変換するアナログデジタル変換器と
    を備える請求項４記載の固体撮像素子。
  6. 前記第１および第２のアナログデジタル変換部のそれぞれは、対応する前記列ごとに一定数のアナログデジタル変換器を備え、
    前記アナログデジタル変換器は、前記複数の画素のうち対応する前記列に属する画素の前記変化量が前記所定範囲外である場合には前記画素の前記アナログ信号を前記デジタル信号に変換する
    請求項４記載の固体撮像素子。
  7. 前記複数の画素のそれぞれは、
    前記アナログ信号を生成する画素信号生成部と、
    前記変化量の絶対値が所定の閾値を超えるか否かを検出して当該検出結果に基づいて所定のイネーブル信号を生成する検出部と
    を備え、
    前記アナログデジタル変換部は、前記イネーブル信号に従って前記アナログ信号を前記デジタル信号に変換する
    請求項１記載の固体撮像素子。
  8. 所定方向に垂直な方向に配列された所定数の行のそれぞれからの第１のリクエストを調停する行アービタをさらに具備し、
    前記複数の画素は、前記所定数の行に配列され、
    前記複数の画素のそれぞれは、前記変化量が前記所定範囲外である場合には前記第１のリクエストを送信する
    請求項１記載の固体撮像素子。
  9. 前記所定方向に配列された所定数の列のそれぞれからの第２のリクエストを調停する列アービタをさらに具備し、
    前記複数の画素のそれぞれは、前記行アービタの調停結果に基づいて前記第２のリクエストを送信する
    請求項８記載の固体撮像素子。
  10. 前記列アービタは、前記第２のリクエストに基づいて所定のイネーブル信号を生成し、
    前記アナログデジタル変換部は、前記イネーブル信号に従って前記アナログ信号を前記デジタル信号に変換する
    請求項９記載の固体撮像素子。
  11. それぞれが光電変換によりアナログ信号を生成する複数の画素と、
    前記複数の画素のうち入射光量の絶対値が所定範囲外である画素の前記アナログ信号をデジタル信号に変換するアナログデジタル変換部と、
    前記デジタル信号を処理する信号処理部と
    を具備する撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021256095A1 (ja) * 2020-06-18 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230173210A (ko) * 2018-06-27 2023-12-26 프로페시 복수의 슈퍼-픽셀(super-pixel)들을 포함하는 이미지 센서
US20230362503A1 (en) * 2020-10-28 2023-11-09 Sony Semiconductor Solutions Corporation Solid imaging device and electronic device
US11430828B2 (en) * 2020-12-17 2022-08-30 Omnivision Technologies, Inc. Event driven pixel for spatial information extraction
CN115473521B (zh) * 2022-11-02 2023-01-24 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660989B2 (en) * 2001-07-11 2003-12-09 Texas Instruments Incorporated CMOS imager having asynchronous pixel readout in order of pixel illumination
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP5251778B2 (ja) * 2009-08-03 2013-07-31 ソニー株式会社 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
JP2012165168A (ja) * 2011-02-07 2012-08-30 Sony Corp 半導体装置、物理情報取得装置、及び、信号読出し方法
US9628738B2 (en) * 2013-01-31 2017-04-18 Nanyang Technological University Motion detection image sensors and methods for controlling a motion detection image sensor
US10249660B2 (en) * 2013-06-11 2019-04-02 Rambus Inc. Split-gate conditional-reset image sensor
US9986179B2 (en) * 2014-09-30 2018-05-29 Qualcomm Incorporated Sensor architecture using frame-based and event-based hybrid scheme
JP2018011141A (ja) * 2016-07-12 2018-01-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
WO2018198691A1 (ja) * 2017-04-25 2018-11-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP7023685B2 (ja) * 2017-11-30 2022-02-22 キヤノン株式会社 撮像装置、撮像システム、移動体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021256095A1 (ja) * 2020-06-18 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像方法

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