JP2020127186A - 固体撮像装置及び撮像装置 - Google Patents
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Abstract
Description
1.第1の実施形態
1.1 撮像装置の構成例
1.2 固体撮像装置の積層構成例
1.3 固体撮像装置の概略構成例
1.4 画素ブロックの構成例
1.4.1 画素ブロックの積層構成例
1.4.2 画素アレイ部における画素ブロックの平面レイアウト例
1.4.3 階調画素の回路構成例
1.4.4 イベント画素の回路構成例
1.4.5 アドレスイベント検出回路の機能例
1.4.6 アドレスイベント検出回路の構成例
1.4.6.1 電流電圧変換部の構成例
1.4.6.1.1 電流電圧変換部の変形例
1.4.7 減算器及び量子化器の構成例
1.4.8 転送部の構成例
1.4.9 カラムADCの構成例
1.4.9.1 AD変換部の構成例
1.4.9.2 制御回路の構成例
1.5 固体撮像装置の動作例
1.6 作用・効果
1.7 第1変形例
1.8 第2変形例
2.第2の実施形態
2.1 AD変換部の構成例
2.2 制御回路の構成例
2.3 画素信号読出し時の切替制御例
2.4 作用・効果
3.第3の実施形態
3.1 第1例
3.2 第2例
3.3 第3例
4.第4の実施形態
4.1 固体撮像装置の概略構成例
4.2 Yアービタの概略構成例
4.3 イベント処理部の概略構成例
4.4 階調画素制御部の概略構成例
4.5 作用・効果
5.第5の実施形態
5.1 固体撮像装置の動作例
5.1.1 イベント検出動作例
5.1.2 周期的読出し動作例
5.2 階調画像データ更新動作例
5.2.1 フローチャート
5.2.2 タイミングチャート
5.3 作用・効果
6.第6の実施形態
6.1 イベント処理部の概略構成例
6.2 階調画像データ更新動作例
6.3 作用・効果
7.第7の実施形態
7.1 画素ブロックの構成例
7.2 画素信号読出し動作例
7.3 作用・効果
7.4 変形例
8.第8の実施形態
8.1 変形例
9.移動体への応用例
まず、第1の実施形態について、図面を参照して詳細に説明する。
図1は、第1の実施形態に係る撮像装置の概略構成例を示すブロック図である。図1に示すように、撮像装置100は、光学系110と、固体撮像装置200と、記録部120と、制御部130と、外部インタフェース(I/F)140とを備える。撮像装置100としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
図2は、第1の実施形態に係る固体撮像装置の積層構造例を示す図である。図2に示すように、固体撮像装置200は、受光チップ201と検出チップ202とが上下に積層された積層チップの構造を備える。受光チップ201と検出チップ202との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅(Cu)製の電極パッド同士をボンディングする、いわゆるCu−Cu接合や、その他、バンプ接合などを用いることも可能である。
図3は、第1の実施形態に係る固体撮像装置の概略構成例を示すブロック図である。図3に示すように、固体撮像装置200は、駆動回路211と、信号処理部212と、Yアービタ(調停部)213と、カラムADC(変換部)220と、イベントエンコーダ250と、画素アレイ部300とを備える。
図4は、第1の実施形態に係る画素ブロックの概略構成例を示すブロック図である。図4に示すように、画素ブロック310は、階調情報である画素信号を生成するための階調画素320と、アドレスイベントの発火の有無を検出するためのイベント画素330と、イベント画素330からの光電流に基づいてアドレスイベントの発火の有無を検出するアドレスイベント検出回路(検出部)400とを備える。
図5は、図4に示す画素ブロックを図3に示す積層チップにあてはめた場合の積層構成例を示す図である。図5に示すように、画素ブロック310のうち、例えば、階調画素320及びイベント画素330は、受光チップ201に配置され、アドレスイベント検出回路400は、検出チップ202に配置される。
図6は、第1の実施形態に係る画素アレイ部における画素ブロックの平面レイアウト例を示す平面図である。図6に示すように、画素アレイ部300は、行列状に配列した複数の画素ブロック310を備える。また、画素アレイ部300には、検出信号線306及び307と、垂直信号線308と、イネーブル信号線309とが、列方向に沿って列ごとに配線される。画素ブロック310のそれぞれは、対応する列の検出信号線306及び307と、垂直信号線308と、イネーブル信号線309とに接続される。
図7は、第1の実施形態に係る階調画素320の回路構成例を示す回路図である。図7に示すように、階調画素320は、光電変換素子321と、転送トランジスタ322と、浮遊拡散層323と、リセットトランジスタ324と、増幅トランジスタ325と、選択トランジスタ326とを備え、光電流に応じた電圧のアナログ信号を画素信号Vsigとして生成する。階調画素320における光電変換素子321以外の構成は、画素回路とも称される。転送トランジスタ、リセットトランジスタ324、増幅トランジスタ325及び選択トランジスタ326は、例えば、N型のMOS(Metal-Oxide-Semiconductor)トランジスタであってよい。
図8は、第1の実施形態に係るイベント画素の回路構成例を示す回路図である。図8に示すように、イベント画素330は、光電変換素子331を備える。
また、図8に示されているアドレスイベント検出回路400は、光電変換素子331から流出した光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの発火の有無を検出する。このアドレスイベントは、例えば、入射光量に応じた光電流の変化量が上限の閾値を超えた旨を示すオンイベントと、その変化量が下限の閾値を下回った旨を示すオフイベントとからなる。言い換えれば、アドレスイベントは、入射光量の変化量が下限から上限までの所定の範囲外であるときに検出される。また、アドレスイベントの検出信号は、例えば、オンイベントの検出結果を示す1ビットと、オフイベントの検出結果を示す1ビットからなる。なお、アドレスイベント検出回路400は、オンイベントのみを検出することもできる。
図9は、第1の実施形態に係るアドレスイベント検出回路の概略構成例を示すブロック図である。図9に示すように、アドレスイベント検出回路400は、電流電圧変換部410、バッファ420、減算器430、量子化器440及び転送部450を備える。
図10は、第1の実施形態に係る電流電圧変換部の概略構成例を示す回路図である。図10に示すように、電流電圧変換部410は、LG(LoG)トランジスタ411と、増幅トランジスタ413と、負荷MOSトランジスタ412とを備える。LGトランジスタ411及び増幅トランジスタ413には、例えば、N型のMOSトランジスタを用いることができる。一方、負荷MOSトランジスタ412は、定電流回路であり、これには、P型のMOSトランジスタを用いることができる。
なお、図10に例示するような、ソースフォロワ型の電流電圧変換部410に代えて、図11に例示するような、ゲインブースト型の電流電圧変換部410Aを用いることも可能である。
図12は、第1の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。図12に示すように、減算器430は、コンデンサ431及び433と、インバータ432と、スイッチ434とを備える。また、量子化器440は、コンパレータ441及び442を備える。
Qinit=C1×Vinit ・・・(1)
Qafter=C1×Vafter ・・・(2)
Q2=−C2×Vout ・・・(3)
Qinit=Qafter+Q2 ・・・(4)
Vout=−(C1/C2)×(Vafter−Vinit) ・・・(5)
図13は、第1の実施形態に係る転送部の概略構成例を示す回路図である。図13に示すように、転送部450は、AND(論理積)ゲート451及び453と、OR(論理和)ゲート452と、フリップフロップ454及び455とを備える。
図14は、第1の実施形態に係るカラムADCの概略構成例を示すブロック図である。図14に示すように、カラムADC220では、例えば、画素アレイ部300における各列に対して、1つのAD変換部230が配置される。ただし、各列に対して一対一にAD変換部230を設けることは必須の構成ではなく、例えば、2列以上の複数の列に対して、1つのAD変換部230が配置されてもよい。
図15は、第1の実施形態に係るAD変換部の概略構成例を示すブロック図である。図15に示すように、AD変換部230は、ADC232と、制御回路240とを備える。
図16は、第1の実施形態に係る制御回路の概略構成例を示すブロック図である。図16に示すように、制御回路240は、OR(論理和)ゲート241と、レベルシフタ242と、AND(論理積)ゲート243とを備える。
図17は、第1の実施形態に係る固体撮像装置の概略動作例を示すフローチャートである。この動作は、例えば、アドレスイベントの検出及び撮像を行うためのアプリケーションが実行されたときに開始される。
以上のように、第1の実施形態によれば、アドレスイベントの発火が検出された画素ブロック310が属する行に含まれる全ての画素ブロック310から画素信号がカラム並列に読み出される。それにより、アドレスイベントが発火した画素ブロック310を1つずつ特定して個別に読み出すという手順を省略すること可能となるため、アドレスイベントの発火検出から画素信号(階調)読出しまでの時間差を低減することが可能となる。
なお、本実施形態では、イベント画素330と階調画素320とがそれぞれ別々の光電変換素子331又は321を備える場合を例示したが、本実施形態では、このような構成に限定されず、例えば、イベント画素330と階調画素320とで1つの光電変換素子を共有する構成など、種々変形することが可能である。
また、図19は、第1の実施形態の第2変形例に係る固体撮像装置の概略構成例を示すブロック図である。また、図20は、第1の実施形態の第2変形例に係る画素ブロックの概略構成例を示すブロック図である。
つぎに、第2の実施形態について、図面を参照して詳細に説明する。なお、本実施形態では、上述した実施形態と同様の構成及び動作については、それらを引用することで、重複する説明を省略する。
図21は、第2の実施形態に係るAD変換部の概略構成例を示すブロック図である。図21に示すように、AD変換部530は、図15に例示したAD変換部230と同様の構成において、制御回路240が制御回路540に置き換えられるとともに、マルチプレクサ531が追加された構成を備える。なお、本説明において、AD変換部530に対応する2列を2m−1(mは、1乃至Mの整数)列及び2m列とする。
図22は、第2の実施形態係る制御回路540の概略構成例を示すブロック図である。図22に示すように、制御回路540は、図16に例示した制御回路240と同様の構成に加え、デマルチプレクサ544と切替制御部545とをさらに備える。
図23は、第2の実施形態に係る画素信号読出し時の読出し制御の一例を説明するための図である。なお、本実施形態でも、第1の実施形態と同様に、アドレスイベントの発火が検出された画素ブロック310が属する行に含まれる全ての画素ブロック310から画素信号が読み出されるため、図23に示す制御は、2m−1列及び2m列の画素ブロック310が属する行に含まれる画素ブロック310のうち少なくとも1つの画素ブロック310でアドレスイベントの発火が検出された場合に実行される制御である。
以上のように、2列以上で1つのAD変換部230を共有する構成とすることで、AD変換部230の数を削減することが可能となるため、固体撮像装置200のさらなる小型化が可能となる。
また、上述した実施形態では、1又は2以上の列に対して1つのADC232を対応付けた場合を例示したが、このような構成に限定されず、例えば、1列に対して複数のADC232を対応付けるなど、種々変形することが可能である。以下、変形例の幾つかを、具体例を挙げて説明する。
図24は、第3の実施形態の第1例に係る画素アレイ部及びカラムADCの一部のレイアウト例を示す平面図である。図24に示すように、第1例に係る画素アレイ部300では、1つの列に対して2つのADC232が対応付けられている。
図25は、第3の実施形態の第2例に係る画素アレイ部及びカラムADCの一部のレイアウト例を示す平面図である。図25に示すように、第2例では、第1例と同様の構成において、2つのADC232が画素アレイ部300を挟んで配置されている。
図26は、第3の実施形態の第3例に係る画素アレイ部及びカラムADCの一部のレイアウト例を示す平面図である。図26に示すように、第3例では、列数を4Mとして、4m列および4m−2列が、画素アレイ部300に対して上側に配置されたカラムADC220に接続され、4m−1列および4m−3列が、下側に配置されたカラムADC220に接続される。
次に、第4の実施形態について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それらを引用することで、重複する説明を省略する。
図27は、第4の実施形態に係る固体撮像装置の概略構成例を示すブロック図である。図27に示すように、固体撮像装置600は、図3に例示した固体撮像装置200と同様の構成において、駆動回路211が書略され、Yアービタ213がYアービタ601に置き換えられた構成を備える。
図28は、第4の実施形態に係るYアービタの概略構成例を示すブロック図である。図28に示すように、Yアービタ601は、イベント処理部620と、階調画素制御部610とを備える。
図29は、第4の実施形態に係るイベント処理部の概略構成例を示すブロック図である。図29に示すように、イベント処理部620は、アドレス特定部621と、ラッチ回路622と、ドライバ623とを備える。
図30は、第4の実施形態に係る階調画素制御部の概略構成例を示すブロック図である。図30に示すように、階調画素制御部610は、アドレス生成部611と、ドライバ612とを備える。
以上のように、本実施形態によれば、駆動回路211を省略することが可能となるため、固体撮像装置600の回路規模を縮小して小型化を係ることが可能となる。
上述した実施形態では、ある画素ブロック310でアドレスイベントの発火が検出された場合、当該画素ブロック310が属する行に含まれる全ての画素ブロック310からカラム並列に画素信号が読み出される場合を例示した。これに対し、第5の実施形態では、アドレスイベントの発火とは無関係に、周期的に全て又は一部の画素ブロック310から画素信号を読み出し、読み出した画素信号よりなる画像データ(以下、階調画像データという)をイベント検出データで更新する場合について、例を挙げて説明する。
本実施形態では、固体撮像装置200が、アドレスイベントの発火を非同期で検出するアドレスイベント検出動作と、画素ブロック310から周期的に階調画像データを取得する周期的読出し動作とが実行される。
図31は、第5の実施形態に係るイベント検出動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントの検出及び撮像を行うためのアプリケーションが実行されたときに開始される。
図32は、第5の実施形態に係る周期的読出し動作の一例を示すフローチャートである。この動作は、イベント検出動作と同様に、例えば、アドレスイベントの検出及び撮像を行うためのアプリケーションが実行されたときに開始される。
次に、第5の実施形態に係る階調画像データ更新動作について、図面を参照して詳細に説明する。
図33は、第5の実施形態に係る階調画像データ更新動作の一例を示すフローチャートである。なお、本説明では、ホスト150が階調画像データ更新動作を実行する場合について例を挙げる。
図34は、第5の実施形態に係る固体撮像装置の動作例を示すタイミングチャートである。なお、図34には、ある列における画素ブロック310の動作例が示されている。また、図35は、図34における2行目の画素ブロックに着目した階調値の更新を説明するためのタイミングチャートである。
一般的に、イベント検出に要する時間は、画素信号の読出し動作のような蓄積期間や転送期間が不要であるため、画素信号の読出しに要する時間と比較して、時間分解能が高い。そのため、本実施形態のように、画素信号読出し動作で取得した階調画像データにおける各画素の階調値を、イベント検出動作で検出したオンイベント及びオフイベントに基づいて増減することで、固体撮像装置200から読み出される階調画像データの時間分解能を高めること、言い換えれば、フレームレートを高めることが可能となる。
上述した第5の実施形態では、アドレスイベントの発火とは無関係に、周期的に全て又は一部の画素ブロック310から画素信号を読み出し、これにより読み出された階調画像データをイベント検出データで更新する場合を例示した。ただし、ある期間中にアドレスイベントの発火が検出されなかった画素ブロック310については、その階調画素320から読み出される画素信号による階調値に変化が発生していない可能性が高い。
図36は、第6の実施形態に係るイベント処理部の概略構成例を示すブロック図である。図36に示すように、イベント処理部720は、図29に例示したイベント処理部620と同様の構成に加え、アドレス記憶部721をさらに備える。
図37は、第6の実施形態に係る固体撮像装置の動作例を示すタイミングチャートである。なお、図37には、図34と同様に、ある列における画素ブロック310の動作例が示されている。
以上のように、本実施形態によれば、直前の期間中にアドレスイベントの発火が検出されなかった画素ブロック310については、その階調画素320からの画素信号の読出しが省略される。これにより、周期的な画素信号の読出し動作を簡略化することが可能となるため、固体撮像装置600の動作速度の向上と消費電力の低減を図ることが可能となる。
上述した実施形態では、フレーム間に検出されたアドレスイベントに基づいて、階調画像データにおける各画素の階調値を更新する場合を例示した。これに対し、第7の実施形態では、アドレスイベントの発火が検出された画素ブロック310の階調画素320から非同期で画素信号を読み出し、この読み出した画素値で、周期的に読み出された階調画像データを更新する場合について、例を挙げて説明する。
図38は、第7の実施形態に係る画素ブロックの概略構成例を示すブロック図である。図38に示すように、画素ブロック810は、例えば、図4に例示した画素ブロック310と同様の構成において、階調画素320がメモリ801をさらに備えている。
図39は、第7の実施形態に係る画素信号読出し動作の一例を示すタイミングチャートである。なお、図39には、ある列における画素ブロック810の動作例が示されている。
以上のように、階調画素320の光電変換素子321で発生した電荷を一旦、メモリ801に保持する構成とすることで、全ての画素ブロック810のシャッタ動作(リセット動作に相当)を同時に実行する、いわゆるグローバルシャッタ動作を実現することが可能となる。
なお、本実施形態に係るメモリ801を用いた画素信号の読出し動作に対し、第6の実施形態において例示した、ある期間中にアドレスイベントの発火が検出されなかった画素ブロック310(810)についてはその階調画素320に対する画素信号の読出しを省略する構成を組み合わせることも可能である。
第8の実施形態においては、上述した実施形態に係る画素ブロックの変形例について、幾つか例を挙げて説明する。なお、以下の説明では、第1の実施形態において図4及び図5を用いて説明した画素ブロックをベースとするが、ベースとする画素ブロックはこれに限定されず、他の実施形態に係る画素ブロックであってもよい。
なお、第8の実施形態では、1つの画素ブロック910に複数のイベント画素330を点在させることで、アドレスイベントの発火に対する感度を落とさずに、ストラクチャードライトのドットの重心を精度よく求める場合について例示したが、このような構成に限定されない。
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
(1)
行列状に配列する複数の画素ブロックを備える画素アレイ部と、
前記複数の画素ブロックのうち、アドレスイベントの発火が検出された第1画素ブロックに画素信号を生成させる駆動回路と、
を備え、
前記画素ブロックそれぞれは、
入射光量に応じた電荷を発生させる第1光電変換素子と、
前記第1光電変換素子に発生した電荷に基づいて前記アドレスイベントの発火を検出する検出部と、
入射光量に応じた電荷を発生させる第2光電変換素子と、
前記第2光電変換素子に発生した電荷に基づく画素信号を生成する画素回路と、
を備える固体撮像装置。
(2)
前記駆動回路は、前記第1画素ブロックが属する行に含まれる複数の第2画素ブロックそれぞれに画素信号を生成させる前記(1)に記載の固体撮像装置。
(3)
前記複数の第2画素ブロックそれぞれが生成した前記画素信号を並列に読み出す変換部をさらに備える前記(2)に記載の固体撮像装置。
(4)
前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記行それぞれに対する読出し順序を決定する調停部をさらに備える前記(2)又は(3)に記載の固体撮像装置。
(5)
前記調停部は、前記駆動回路を含む前記(4)に記載の固体撮像装置。
(6)
前記第1画素ブロックは、当該第1画素ブロックが属する前記行に対する読出し順序の調停を依頼するリクエストを前記調停部へ出力し、
前記調停部は、各行に対して一対一に設けられ、それぞれ対応する行から入力された前記リクエストを一時保持する複数のラッチ回路を含み、
前記ラッチ回路それぞれは、外部から入力されたクロックに同期して、保持している前記リクエストを前記決定部に入力し、
前記調停部は、前記ラッチ回路を介して入力された前記リクエストに基づいて前記読出し順序を決定する
前記(4)又は(5)に記載の固体撮像装置。
(7)
前記駆動回路は、前記複数の画素ブロックのうちの少なくとも1つの第3画素ブロックに所定の周期で前記画素信号を生成させる前記(1)〜(6)の何れか1項に記載の固体撮像装置。
(8)
前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記複数の行それぞれに対する読出し順序を決定する調停部をさらに備え、
前記調停部は、所定の期間内に前記アドレスイベントを検出した前記第1画素ブロックの前記画素アレイ部における位置を特定するアドレス情報を記憶するアドレス記憶部を含み、
前記駆動回路は、前記アドレス記憶部に記憶されている前記アドレス情報で特定される前記第1画素ブロックを前記第3画素ブロックとして、前記所定の周期で前記画素信号を生成させる
前記(7)に記載の固体撮像装置。
(9)
前記所定の周期で規定される期間内に前記第3画素ブロックで検出されたアドレスイベントの数に基づいて、当該第3画素ブロックから前記所定の周期で読み出された画素信号が示す階調値を増減する信号処理部をさらに備える前記(7)又は(8)に記載の固体撮像装置。
(10)
前記画素ブロックそれぞれは、前記第2光電変換素子に発生した電荷を一時保持するメモリをさらに備え、
前記駆動回路は、前記第1画素ブロックが前記アドレスイベントの発火を検出した際、前記第1画素ブロックに対し、当該第1画素ブロックの前記メモリに保持されている前記電荷に基づいて画素信号を生成させる
前記(1)に記載の固体撮像装置。
(11)
前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記複数の行それぞれに対する読出し順序を決定する調停部をさらに備え、
前記調停部は、所定の期間内に前記アドレスイベントを検出した前記第1画素ブロックの前記画素アレイ部における位置を特定するアドレス情報を記憶するアドレス記憶部を含み、
前記駆動回路は、前記アドレス記憶部に記憶されている前記アドレス情報で特定される前記第1画素ブロックに、所定の周期で画素信号を生成させる
前記(10)に記載の固体撮像装置。
(12)
前記画素ブロックそれぞれは、複数の前記第1光電変換素子を含み、
前記複数の第1光電変換素子は、前記検出部に接続されている
前記(1)〜(11)の何れか1項に記載の固体撮像装置。
(13)
前記画素ブロックそれぞれは、複数の前記第2光電変換素子をさらに含み、
前記複数の第1光電変換素子と前記複数の第2光電変換素子とは、行列状の配列を成し、
前記複数の第1光電変換素子は、前記行列状の配列において等間隔に点在している
前記(12)に記載の固体撮像装置。
(14)
前記第1光電変換素子の受光領域のサイズは、前記第2光電変換素子の受光領域のサイズよりも大きい前記(1)〜(13)の何れか1項に記載の固体撮像装置。
(15)
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置で取得された画像データを記憶する記録部と、
を備え、
前記固体撮像装置は、
行列状に配列する複数の画素ブロックを備える画素アレイ部と、
前記複数の画素ブロックのうち、アドレスイベントの発火が検出された第1画素ブロックに画素信号を生成させる駆動回路と、
を備え、
前記画素ブロックそれぞれは、
入射光量に応じた電荷を発生させる第1光電変換素子と、
前記第1光電変換素子に発生した電荷に基づいて前記アドレスイベントの発火を検出する検出部と、
入射光量に応じた電荷を発生させる第2光電変換素子と、
前記第2光電変換素子に発生した電荷に基づく画素信号を生成する画素回路と、
を備える撮像装置。
110 光学系
120 記録部
130 制御部
140 外部I/F
150 ホスト
200、200A、600 固体撮像装置
201 受光チップ
202 検出チップ
211 駆動回路
212 信号処理部
213、601 Yアービタ
220 カラムADC
230、530 AD変換部
233 比較器
234 カウンタ
240、540 制御回路
241 ORゲート
242 レベルシフタ
243 ANDゲート
250 イベントエンコーダ
300 画素アレイ部
306、307 検出信号線
308 垂直信号線
309 イネーブル信号線
310、310A、810、910、1010 画素ブロック
320 階調画素
321、331、341 光電変換素子
322 転送トランジスタ
323 浮遊拡散層
324 リセットトランジスタ
325 増幅トランジスタ
326 選択トランジスタ
330 イベント画素
332 OFGトランジスタ
400 アドレスイベント検出回路
400A アドレスイベント検出部
410、410A 電流電圧変換部
411、414 LGトランジスタ
412 負荷MOSトランジスタ
413、415 増幅トランジスタ
420 バッファ
430 減算器
431、433 コンデンサ
432 インバータ
434 スイッチ
440 量子化器
441、442 コンパレータ
450 転送部
451、453 ANDゲート
452 ORゲート
454、455 フリップフロップ
531 マルチプレクサ
545 切替制御部
544 デマルチプレクサ
610 階調画素制御部
611 アドレス生成部
612 ドライバ
620、720 イベント処理部
621 アドレス特定部
622 ラッチ回路
623 ドライバ
721 アドレス記憶部
801 メモリ
911、1011 画素配列
Claims (15)
- 行列状に配列する複数の画素ブロックを備える画素アレイ部と、
前記複数の画素ブロックのうち、アドレスイベントの発火が検出された第1画素ブロックに画素信号を生成させる駆動回路と、
を備え、
前記画素ブロックそれぞれは、
入射光量に応じた電荷を発生させる第1光電変換素子と、
前記第1光電変換素子に発生した電荷に基づいて前記アドレスイベントの発火を検出する検出部と、
入射光量に応じた電荷を発生させる第2光電変換素子と、
前記第2光電変換素子に発生した電荷に基づく画素信号を生成する画素回路と、
を備える固体撮像装置。 - 前記駆動回路は、前記第1画素ブロックが属する行に含まれる複数の第2画素ブロックそれぞれに画素信号を生成させる請求項1に記載の固体撮像装置。
- 前記複数の第2画素ブロックそれぞれが生成した前記画素信号を並列に読み出す変換部をさらに備える請求項2に記載の固体撮像装置。
- 前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記行それぞれに対する読出し順序を決定する調停部をさらに備える請求項2に記載の固体撮像装置。
- 前記調停部は、前記駆動回路を含む請求項4に記載の固体撮像装置。
- 前記第1画素ブロックは、当該第1画素ブロックが属する前記行に対する読出し順序の調停を依頼するリクエストを前記調停部へ出力し、
前記調停部は、各行に対して一対一に設けられ、それぞれ対応する行から入力された前記リクエストを一時保持する複数のラッチ回路を含み、
前記ラッチ回路それぞれは、外部から入力されたクロックに同期して、保持している前記リクエストを前記決定部に入力し、
前記調停部は、前記ラッチ回路を介して入力された前記リクエストに基づいて前記読出し順序を決定する
請求項4に記載の固体撮像装置。 - 前記駆動回路は、前記複数の画素ブロックのうちの少なくとも1つの第3画素ブロックに所定の周期で前記画素信号を生成させる請求項1に記載の固体撮像装置。
- 前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記複数の行それぞれに対する読出し順序を決定する調停部をさらに備え、
前記調停部は、所定の期間内に前記アドレスイベントを検出した前記第1画素ブロックの前記画素アレイ部における位置を特定するアドレス情報を記憶するアドレス記憶部を含み、
前記駆動回路は、前記アドレス記憶部に記憶されている前記アドレス情報で特定される前記第1画素ブロックが属する行に含まれる複数の第2画素ブロックを前記第3画素ブロックとして、前記所定の周期で前記画素信号を生成させる
請求項7に記載の固体撮像装置。 - 前記所定の周期で規定される期間内に前記第3画素ブロックで検出されたアドレスイベントの数に基づいて、当該第3画素ブロックから前記所定の周期で読み出された画素信号が示す階調値を増減する信号処理部をさらに備える請求項7に記載の固体撮像装置。
- 前記画素ブロックそれぞれは、前記第2光電変換素子に発生した電荷を一時保持するメモリをさらに備え、
前記駆動回路は、前記第1画素ブロックが前記アドレスイベントの発火を検出した際、前記第1画素ブロックに対し、当該第1画素ブロックの前記メモリに保持されている前記電荷に基づいて画素信号を生成させる
請求項1に記載の固体撮像装置。 - 前記第1画素ブロックが複数存在し、且つ、当該複数の第1画素ブロックのうちの少なくとも1つが異なる行に属している場合、前記第1画素ブロックが1つ以上属する前記複数の行それぞれに対する読出し順序を決定する調停部をさらに備え、
前記調停部は、所定の期間内に前記アドレスイベントを検出した前記第1画素ブロックの前記画素アレイ部における位置を特定するアドレス情報を記憶するアドレス記憶部を含み、
前記駆動回路は、前記アドレス記憶部に記憶されている前記アドレス情報で特定される前記第1画素ブロックが属する行に含まれる複数の第2画素ブロックに、所定の周期で画素信号を生成させる
請求項10に記載の固体撮像装置。 - 前記画素ブロックそれぞれは、複数の前記第1光電変換素子を含み、
前記複数の第1光電変換素子は、前記検出部に接続されている
請求項1に記載の固体撮像装置。 - 前記画素ブロックそれぞれは、複数の前記第2光電変換素子をさらに含み、
前記複数の第1光電変換素子と前記複数の第2光電変換素子とは、行列状の配列を成し、
前記複数の第1光電変換素子は、前記行列状の配列において等間隔に点在している
請求項12に記載の固体撮像装置。 - 前記第1光電変換素子の受光領域のサイズは、前記第2光電変換素子の受光領域のサイズよりも大きい請求項1に記載の固体撮像装置。
- 固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置で取得された画像データを記憶する記録部と、
を備え、
前記固体撮像装置は、
行列状に配列する複数の画素ブロックを備える画素アレイ部と、
前記複数の画素ブロックのうち、アドレスイベントの発火が検出された第1画素ブロックに画素信号を生成させる駆動回路と、
を備え、
前記画素ブロックそれぞれは、
入射光量に応じた電荷を発生させる第1光電変換素子と、
前記第1光電変換素子に発生した電荷に基づいて前記アドレスイベントの発火を検出する検出部と、
入射光量に応じた電荷を発生させる第2光電変換素子と、
前記第2光電変換素子に発生した電荷に基づく画素信号を生成する画素回路と、
を備える撮像装置。
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