JPWO2017169484A1 - 撮像素子、撮像装置および半導体メモリ - Google Patents
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Abstract
Description
第2の態様によると、撮像素子は、光電変換部を有する画素から出力された信号を記憶する複数の第1回路と、複数の前記第1回路が接続され、複数の前記第1回路に記憶された信号を出力させる第1信号を出力する第1制御部と、前記第1回路から出力される信号を増幅する増幅部と、前記第1方向に複数設けられ、前記第1制御部と接続される複数の第2回路と、前記増幅部による信号の増幅を制御する第2制御部と、を備え、前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、前記第2制御部は、前記第2信号に基づいて、前記増幅部による信号の増幅を制御する。
第3の態様によると、半導体メモリは、第1方向に複数設けられ信号を記憶する第1回路と、複数の前記第1回路が接続され、複数の前記第1回路に記憶された信号を出力させる第1信号を出力する第1制御部と、前記第1回路から出力される信号を読み出す読出部と、前記第1方向に複数設けられ、前記第1制御部と接続される複数の第2回路と、前記読出部による信号の読み出しを制御する第2制御部と、を備え、前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、前記第2制御部は、前記第2信号に基づいて、前記読出部による信号の読み出しを制御する。
図1は、第1の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置1は、撮像光学系2、撮像素子3、制御部4、レンズ駆動部5、および表示部6を備える。
撮像素子3の画素部30の数が増えると、画像部30の信号を高速で読み出すことが難しくなる。画素部30の数が増えると、画素部30の信号を読み出す回数が多くなる。そのため、画素部30からの信号の読み出しを制御する制御信号(後述の行選択信号)の周波数は高くなる。周波数が高い制御信号は、画素部30を含む種々の回路等、制御線や信号線等の影響を大きく受ける。例えば、画素部30を含む種々の回路の抵抗、制御線や信号線の配線抵抗により制御信号の遅延が発生する。制御信号の遅延が発生すると、画素の信号を精確に読み出すことができない。本実施の形態では、制御信号の遅延が発生しても、画素からの信号を高速かつ精確に読み出すことができる撮像素子について説明する。
時刻t31において、行選択回路40は、1行目の行選択信号線51に行選択信号を出力すると共に、中継信号線52に中継信号を出力する。中継アンプ制御回路36は、この中継信号に応じて、プリチャージ信号線/PREにプリチャージ信号を停止する。すなわち、プリチャージ信号線/PREの信号レベルをHレベルにする。このとき、中継アンプ制御線SEの信号レベルはLレベルであるため、中継アンプ回路35内の信号線Rおよび信号線/Rの信号レベルには、信号線Qおよび信号線/Qの変化が反映される。すなわち、中継アンプ回路35内の信号線Rおよび信号線/Rの信号レベルは、いずれもHレベルになる。
(1)行選択回路40は、中継信号線52と複数の行選択信号線51とが接続され、複数の行選択信号線51に対して行選択信号を順次出力し、複数の行選択信号線51に対して行選択信号を出力する度に中継信号線52に対して中継信号を出力する。中継アンプ制御回路36は、中継信号線52と複数の出力信号線54とが接続され、中継信号線52に中継信号が出力される度に、画素部30から複数の出力信号線54に出力されている出力信号を読み出して次の画素ブロック32に接続されている複数の出力信号線54に出力する。このようにしたので、画素部30同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。
(変形例1)
画素ブロック列33は、複数の画素ブロック32ではなく、1つの画素ブロック32を含むように構成してもよい。すなわち、中継アンプ回路35、中継アンプ制御回路36、中継信号出力部42などは設けなくてもよい。
日本国特許出願2016年第69737号(2016年3月30日出願)
Claims (33)
- 第1方向に複数設けられ、光電変換部を有する画素から出力された信号を記憶する第1回路と、
複数の前記第1回路が接続され、複数の前記第1回路に記憶された信号を出力させる第1信号を出力する第1制御部と、
前記第1回路から出力される信号を読み出す読出部と、
前記第1方向に複数設けられ、前記第1制御部と接続される複数の第2回路と、
前記読出部による信号の読み出しを制御する第2制御部と、を備え、
前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、
前記第2制御部は、前記第2信号に基づいて、前記読出部による信号の読み出しを制御する撮像素子。 - 請求項1に記載の撮像素子において、
複数の前記第2回路は、第1制御部と信号線を介して接続され、
前記第2制御部は、前記第1方向において、複数の前記第2回路のうち少なくとも1つの前記第2回路が接続されてから前記信号線と接続される撮像素子。 - 請求項2に記載の撮像素子において、
前記第2制御部は、前記信号線と接続部を介して接続され、前記接続部は複数の前記第1回路の間にある撮像素子。 - 請求項1から3のいずれか一項に記載の撮像素子において、
前記第1方向に設けられた前記第2回路の数は、前記第1方向に設けられた前記第1回路の数と同じである撮像素子。 - 請求項1から4のいずれか一項に記載の撮像素子において、
前記第1回路と前記第2回路とは、同じ構成を有する回路または同じ抵抗値を有する回路である撮像素子。 - 請求項1から5のいずれか一項に記載の撮像素子において、
前記第1方向に設けられた複数の前記第1回路は、前記第1方向と交差する方向に複数設けられ、
前記第1制御部は、前記第1方向と交差する方向に設けられた複数の前記第1回路に前記第1信号を順次出力するとともに、前記第1方向に設けられた複数の前記第2回路に前記第2信号を出力する撮像素子。 - 請求項1から6のいずれか一項に記載の撮像素子において、
前記読出部は、複数設けられ、
複数の前記読出部は、複数の前記第1回路から出力される信号をそれぞれ読み出す撮像素子。 - 請求項7に記載の撮像素子において、
前記読出部は、前記第1方向に複数設けられ、
前記第2制御部は、前記第2信号に基づいて、前記第1方向に設けられた複数の前記読出部を制御する撮像素子。 - 請求項1から8のいずれか一項に記載の撮像素子において、
前記第2制御部は、前記第2信号に基づいて、前記読出部による信号の読み出しのタイミングを制御する撮像素子。 - 請求項1から9のいずれか一項に記載の撮像素子において、
前記第2制御部は、前記第2信号を受信してから所定時間経過後に、前記読出部による信号の読み出しを行う撮像素子。 - 請求項10に記載の撮像素子において、
前記第2制御部は、前記第1回路と前記読出部との間隔に基づいて、前記所定時間を変更する撮像素子。 - 請求項10または11に記載の撮像素子において、
前記第2制御部は、前記第1回路と前記読出部との間隔が大きいほど、前記所定時間を短くする撮像素子。 - 請求項1から12のいずれか一項に記載の撮像素子において、
前記第2制御部は、前記第1方向に複数設けられる撮像素子。 - 請求項1から13のいずれか一項に記載の撮像素子において、
前記第2制御部は遅延回路である撮像素子。 - 請求項1から14のいずれか一項に記載の撮像素子において、
前記第1回路から出力される信号を増幅する増幅部と、
前記増幅部による信号の増幅を制御する第3制御部と、を備え、
前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、
前記第3制御部は、前記第2信号に基づいて、前記増幅部による信号の増幅を制御する撮像素子。 - 請求項15に記載の撮像素子において、
前記増幅部は複数設けられ、
複数の前記増幅部は、複数の前記第1回路から出力される信号をそれぞれ増幅する撮像素子。 - 請求項15または16に記載の撮像素子において、
前記増幅部は前記第1方向に複数設けられ、
前記第3制御部は、前記第2信号に基づいて、前記第1方向に設けられた複数の前記増幅部を制御する撮像素子。 - 請求項15から17のいずれか一項に記載の撮像素子において、
前記第3制御部は、前記第2信号に基づいて、前記増幅部による信号の増幅のタイミングを制御する撮像素子。 - 請求項15から18のいずれか一項に記載の撮像素子において、
前記第3制御部は、前記第2信号が入力されてから所定時間経過後に、前記増幅部による信号の増幅を行う撮像素子。 - 請求項19に記載の撮像素子において、
前記第3制御部は、前記第1回路と前記増幅部との間隔に基づいて、前記所定時間を変更する撮像素子。 - 請求項19または20に記載の撮像素子において、
前記第3制御部は、前記第1回路と前記増幅部との間隔が大きいほど、前記所定時間を短くする撮像素子。 - 請求項15から21のいずれか一項に記載の撮像素子において、
前記第3制御部は、前記第1方向と交差する方向に複数設けられる撮像素子。 - 請求項15から22のいずれか一項に記載の撮像素子において、
前記第3制御部は遅延回路である撮像素子。 - 請求項15から23のいずれか一項に記載の撮像素子において、
前記読出部は、前記増幅部で増幅された信号を読み出す撮像素子。 - 請求項1から24のいずれか一項に記載の撮像素子であって、
前記第1方向に設けられた複数のうちの少なくとも1つの前記第1回路と前記第1制御部との間に設けられ、前記第1信号が入力される少なくとも1つの第3回路を備える撮像素子。 - 請求項25に記載の撮像素子において、
前記第3回路は、入力された前記第1信号を少なくとも記憶または増幅する撮像素子。 - 請求項1から24のいずれか一項に記載の撮像素子であって、
前記第1方向に設けられた複数のうちの少なくとも1つの前記第2回路と前記第1制御部との間に設けられ、前記第2信号が入力される少なくとも1つの第3回路を備える撮像素子。 - 請求項27に記載の撮像素子において、
前記第3回路は、入力された前記第2信号を少なくとも記憶または増幅する撮像素子。 - 請求項1から28のいずれか一項に記載の撮像素子であって、
複数の前記光電変換部が設けられる第1基板と、複数の前記第1回路と複数の前記第2回路と前記読出部と前記第2制御部とのうち少なくとも1つが設けられる第2基板とが、光が入射する側から設けられる撮像素子。 - 請求項29に記載の撮像素子において、
複数の前記光電変換部は、前記第1基板において第1間隔で設けられ、
複数の前記第1回路は、前記第2基板において第1間隔より小さい第2間隔で設けられ、
複数の前記第2回路は、前記第2基板において前記第2間隔で設けられる撮像素子。 - 光電変換部を有する画素から出力された信号を記憶する複数の第1回路と、
複数の前記第1回路が接続され、複数の前記第1回路に記憶された信号を出力させる第1信号を出力する第1制御部と、
前記第1回路から出力される信号を増幅する増幅部と、
前記第1方向に複数設けられ、前記第1制御部と接続される複数の第2回路と、
前記増幅部による信号の増幅を制御する第2制御部と、を備え、
前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、
前記第2制御部は、前記第2信号に基づいて、前記増幅部による信号の増幅を制御する撮像素子。 - 請求項1から31のいずれか一項に記載の撮像素子と、
前記撮像素子からの信号に基づいて画像データを生成する画像生成部と、を備える撮像装置。 - 第1方向に複数設けられ信号を記憶する第1回路と、
複数の前記第1回路が接続され、複数の前記第1回路に記憶された信号を出力させる第1信号を出力する第1制御部と、
前記第1回路から出力される信号を読み出す読出部と、
前記第1方向に複数設けられ、前記第1制御部と接続される複数の第2回路と、
前記読出部による信号の読み出しを制御する第2制御部と、を備え、
前記第1制御部は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、
前記第2制御部は、前記第2信号に基づいて、前記読出部による信号の読み出しを制御する半導体メモリ。
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