WO2023080180A1 - 撮像素子および撮像装置 - Google Patents

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WO2023080180A1
WO2023080180A1 PCT/JP2022/041090 JP2022041090W WO2023080180A1 WO 2023080180 A1 WO2023080180 A1 WO 2023080180A1 JP 2022041090 W JP2022041090 W JP 2022041090W WO 2023080180 A1 WO2023080180 A1 WO 2023080180A1
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WO
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output line
pixel
output
imaging device
line
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PCT/JP2022/041090
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English (en)
French (fr)
Inventor
修 猿渡
航 船水
周太郎 加藤
Original Assignee
株式会社ニコン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Application filed by 株式会社ニコン filed Critical 株式会社ニコン
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to an imaging device and an imaging device.
  • Patent Document 1 An imaging device capable of parallel processing of signals output from a plurality of pixels is known (for example, Patent Document 1). Conventionally, an increase in current consumption due to parallel processing of signals from pixels has been a problem.
  • Patent Literature Patent Document 1
  • Patent Document 1 International Publication WO2013/129202
  • an image pickup device in a first aspect of the present invention, includes a storage section for storing pixel signals converted into digital signals, and control for outputting a control signal for reading out the pixel signals stored in the storage section. line, an output line for outputting the pixel signal read from the storage unit, and an amplifying unit for amplifying the pixel signal output to the output line.
  • the output line may have a pair of positive and negative output lines connected to the amplifier section.
  • the amplifier may be a differential amplifier.
  • the output line may be connected to one of a pair of positive and negative inputs of the amplifying section, and the other input of the amplifying section may be connected to a reference potential.
  • a first buffer having an input connected to the first partial output line and an output connected to the output line may be further provided.
  • a second partial output line may be further provided for outputting pixel signals read from a plurality of other storage units corresponding to a plurality of other pixels.
  • a second buffer having an input connected to the second partial output line and an output connected to the output line may be further included.
  • a second partial output line may be further provided for outputting pixel signals read from a plurality of other storage units corresponding to a plurality of other pixels. It may further include a second selection unit having an input connected to the second partial output line and having an output connected to the output line. The voltage across the output line may be less than the voltage across the first partial output line and the second partial output line.
  • the control line may be commonly connected to a plurality of storage units corresponding to a plurality of pixels, and may further include a repeater arranged between the plurality of storage units on the control line and transferring the control signal.
  • a second aspect of the present invention is an imaging device, comprising the imaging device.
  • FIG. 3 is a schematic diagram illustrating a circuit for reading out a pixel memory 220;
  • FIG. FIG. 4 is a schematic diagram detailing another circuit for reading from memory cell 221;
  • FIG. 4 is a schematic diagram detailing yet another circuit for reading from memory cell 221;
  • FIG. 4 is a schematic diagram detailing yet another circuit for reading from memory cell 221;
  • 11 is an example of a timing chart for reading a signal stored in a memory cell 221 of FIG. 10;
  • FIG. 4 is a schematic diagram illustrating another circuit for reading out the pixel memory 220;
  • 2 is a block diagram showing a configuration example of an imaging device 500 according to an embodiment;
  • the X-axis and the Y-axis are orthogonal to each other, and the Z-axis is orthogonal to the XY plane.
  • the XYZ axes constitute a right-handed system.
  • a direction parallel to the Z-axis may be referred to as a stacking direction of the imaging device 400 .
  • the terms “upper” and “lower” are not limited to vertical directions in the direction of gravity. These terms refer only to relative directions in the Z-axis direction.
  • the arrangement in the X-axis direction is described as a "row” and the arrangement in the Y-axis direction is described as a "column,” but the matrix direction is not limited to this.
  • the Z-axis direction is the optical axis direction on which the light from the subject is incident.
  • FIG. 1 is a diagram showing an outline of an imaging device 400 according to this embodiment.
  • the imaging element 400 images a subject.
  • the imaging device 400 generates image data of a captured subject.
  • the image pickup device 400 includes a first substrate 100 and a second substrate 200 . As shown in FIG. 1, the first substrate 100 is laminated on the second substrate 200 .
  • the first substrate 100 has a pixel section 110 .
  • the pixel unit 110 outputs pixel signals based on incident light. Note that the first substrate 100 is sometimes called a pixel chip.
  • the second substrate 200 has a processing circuit section 210 and a peripheral circuit section 230 . Note that the second substrate 200 may be called a signal processing chip.
  • a pixel signal output from the first substrate 100 is input to the processing circuit unit 210 .
  • the processing circuit unit 210 processes input pixel signals.
  • the processing circuit unit 210 performs processing for converting analog signals into digital signals.
  • the processing circuit unit 210 performs a process of converting an input pixel signal into a digital signal.
  • Processing circuitry 210 may perform other signal processing.
  • the processing circuit section 210 of this example is arranged at a position facing the pixel section 110 on the second substrate 200 . That is, the processing circuit section 210 is arranged so as to at least partially overlap the pixel section 110 in the optical axis direction.
  • the processing circuit section 210 may output a control signal for controlling driving of the pixel section 110 to the pixel section 110 .
  • the peripheral circuit section 230 controls driving of the processing circuit section 210 .
  • the peripheral circuit section 230 is arranged around the processing circuit section 210 on the second substrate 200 . Also, the peripheral circuit section 230 may be electrically connected to the first substrate 100 to control driving of the pixel section 110 .
  • the imaging element 400 may have a third substrate laminated on the second substrate 200 in addition to the first substrate 100 and the second substrate 200 .
  • the third substrate is a memory chip and performs image processing according to the signal output by the second substrate 200 .
  • the structure of the imaging device 400 may be of a backside illumination type or a front side illumination type. An example of the backside illumination type will be described below.
  • FIG. 2 shows an example of a planar layout of the first substrate 100.
  • FIG. A pixel portion 110 is arranged near the center of the surface of the first substrate 100 .
  • the pixel section 110 has a plurality of pixels 112 arranged side by side along the row direction and the column direction.
  • the pixel unit 110 of this example has M ⁇ N (M and N are natural numbers) pixels 112 . Although this example illustrates the case where M is different from N, M and N may be equal.
  • FIG. 3 shows an example of a planar layout of the second substrate 200.
  • FIG. A processing circuit section 210 is arranged near the center of the surface of the second substrate 200 .
  • the processing circuit section 210 has a plurality of pixel circuits 212 arranged side by side along the row direction and the column direction.
  • the processing circuit section 210 of this example has M ⁇ N pixel circuits 212 .
  • the pixel circuit 212 and the pixel 112 are arranged at overlapping positions when viewed from the optical axis direction.
  • the areas of the pixel circuits 212 and the pixels 112 may be substantially the same including margins between adjacent blocks.
  • the pixel circuit 212 controls driving of the electrically connected pixels 112 .
  • Electrical connection between the pixel circuit 212 and the pixel 112 may be referred to as corresponding.
  • the pixel circuit 212 and the pixel 112 arranged at positions overlapping each other are connected.
  • the pixel circuit 212 and the pixel 112 arranged at the position not overlapping with each other may be connected.
  • FIG. Pixel control circuit 250 controls pixel 112 and pixel circuit 212 .
  • the pixel control circuit 250 supplies, for example, a control signal for the pixel circuit 212 to AD-convert the signal from the pixel 112 .
  • the pixel control circuit 250 also controls the exposure time of the pixels 112, for example.
  • the readout control circuit 260 controls readout for outputting pixel signals stored in the pixel circuit 212 to the image processing/output unit 280 .
  • FIG. 4 shows an example of the circuit configuration of the pixel 112 and the pixel circuit 212.
  • the pixel 112 includes a photoelectric conversion section 130 , a reset section 132 , an accumulation section 134 and a transfer section 136 .
  • the photoelectric conversion unit 130 has a photoelectric conversion function of converting light into electric charge and an accumulation function of accumulating the photoelectrically converted electric charge.
  • the photoelectric conversion unit 130 is, for example, a photodiode.
  • the storage unit 134 converts the charge generated by the photoelectric conversion unit 130 into a voltage corresponding to the amount.
  • the storage unit 134 is an example of a floating diffusion (FD).
  • the reset unit 132 discharges the charge of the storage unit 134 to the power supply wiring supplied with the predetermined power supply voltage VDD based on the control signal ⁇ RST.
  • a gate terminal of the reset unit 132 is connected to the pixel control circuit 250 .
  • the transfer unit 136 transfers the charge accumulated in the photoelectric conversion unit 130 to the storage unit 134 based on the control signal ⁇ TX. Also, the transfer unit 136 resets the charge accumulated in the photoelectric conversion unit 130 based on the control signal ⁇ TX. The transfer unit 136 resets the amount of charge accumulated in the photoelectric conversion unit 130 to 0 by, for example, simultaneously supplying the control signal ⁇ TX and the control signal ⁇ RST.
  • the transfer unit 136 is an example of a transfer gate that transfers charges of the photoelectric conversion unit 130 . In other words, the transfer section 136 as a gate, the photoelectric conversion section 130 as a source, and the storage section 134 as a drain constitute a so-called transfer transistor.
  • the pixel circuit 212 includes a comparator 216 , a control circuit 214 and a pixel memory 220 .
  • the comparator 216 compares the voltage of the storage section 134 with the reference voltage RAMP supplied from the pixel control circuit 250 and outputs the comparison result to the control circuit 214 .
  • the comparator 216 is composed of, for example, a differential pair.
  • a source follower circuit may be arranged between the comparator 216 and the storage unit 134 .
  • the control circuit 214 controls the pixel memory 220 based on the signal from the comparator 216 and the ⁇ CTL signal.
  • the pixel memory 220 stores pixel signals converted into digital signals. For example, the pixel memory 220 receives the count signal supplied from the pixel control circuit 250 and stores the value of the count signal when the control signal output from the control circuit 214 is inverted. The pixel memory 220 further outputs the stored pixel signal based on the selection signal ⁇ SEL.
  • An example of pixel memory 220 is SRAM. Pixel memory 220 is further described below.
  • the pixel control circuit 250 simultaneously supplies the control signal ⁇ TX and the control signal ⁇ RST to reset the charge accumulated in the photoelectric conversion section 130 .
  • the pixel control circuit 250 supplies a control signal ⁇ RST to reset the voltage of the storage section 134 to a predetermined voltage.
  • the pixel control circuit 250 controls the control signal ⁇ CTL, the reference voltage RAMP, and the count signal supplied to the pixel memory 220 to store the value corresponding to the reset voltage of the storage section 134 in the pixel memory 220 ( DARK conversion).
  • the read control circuit 260 reads the DARK conversion result data stored in the pixel memory 220 to the image processing/output unit 280 by controlling the selection signal ⁇ SEL. Data reading from the pixel memory 220 will be further described later. Furthermore, the pixel control circuit 250 transfers the charge accumulated in the photoelectric conversion section 130 to the accumulation section 134 by supplying the control signal ⁇ TX. After that, the pixel control circuit 250 controls the control signal ⁇ CTL, the reference voltage RAMP, and the count signal to be supplied to the pixel memory 220 so that the value corresponding to the voltage of the storage section 134 after the charge transfer is transferred to the pixel memory 220. Store (SIG conversion). Finally, the readout control circuit 260 reads the SIG conversion result data stored in the pixel memory 220 to the image processing/output unit 280 by controlling the selection signal ⁇ SEL.
  • one pixel circuit 212 is provided for one pixel 112, and all pixels 112 and pixel circuits 212 are controlled simultaneously. Therefore, a so-called global shutter operation in which a plurality of pixels 112 included in the pixel portion 110 are exposed at the same time is possible. It is also possible to perform an operation in which individual pixels 112 are exposed at separate times.
  • FIG. 5 is a schematic diagram illustrating a circuit for reading out data in the pixel memory 220 to the image processing/output unit 280.
  • FIG. Configurations that are not described are omitted from the drawing.
  • M ⁇ N pixel memories 220 are arranged corresponding to M ⁇ N pixels 121 . These pixel memories 220 are commonly connected to a row selection line 264 of a row selection circuit 262 of a readout control circuit 260 for each row. A row selection signal ⁇ SEL as an example of a control signal for reading pixel signals stored in the pixel memory 220 is output to the row selection line 264 . Row select lines 264 are sometimes referred to as word select lines.
  • these pixel memories 220 are commonly connected to an output line 266 to an image processing/output unit 280 for each column.
  • a pixel signal read from the pixel memory 220 is output to the output line 266 .
  • Output lines 266 are sometimes referred to as bit lines.
  • each pixel 112 has a memory cell corresponding to the number of bits. For example, if 8 bits are used to express a pixel signal of one pixel in 256 monochrome gradations, 8 memory cells are used. Therefore, if the output from the pixel memory 220 is not time-divided, at least as many output lines 266 as the number of bits are used for each column of the pixel memory 220 . In FIG. 5 and subsequent figures, wirings are hatched like the output line 266 in FIG. 5 to indicate that a plurality of wirings are represented by one wiring.
  • the reading operation is performed from many pixel memories 220 at once, so the current at the time of reading increases. Therefore, in this embodiment, an SRAM type sense amplifier is used to suppress the current during reading.
  • FIG. 6 is a schematic diagram illustrating in more detail the circuit for reading from the memory cell 221.
  • FIG. Configurations that are not described are omitted from the drawing.
  • the pixel memory 220 corresponding to one pixel 112 has a number of memory cells corresponding to the number of bits, and FIG. 6 shows a memory cell corresponding to one bit of them.
  • the nth row memory cell 221 and the (n+1)th row memory cell 222 in one column of M rows and N columns are shown.
  • the illustrated memory cells store bits of the same digit in the pixel memory 220 corresponding to different pixels 112 .
  • the memory cell 221 has a flip-flop 224 holding a value "0" or "1” and transfer gates 227, 228 controlled by a row selection signal ⁇ SEL(n) of a row selection line 264.
  • One end of transfer gate 227 is connected to output line 267 and one end of transfer gate 228 is connected to output line 268 . Since the memory cell 222 also has the same configuration, its description is omitted.
  • the image processing/output unit 280 includes a sense amplifier 282 to which output lines 267 and 268 are input, an image processing unit 284 that processes digital pixel signals based on the output from the sense amplifier 282, and an image processing unit 284. and an output section 286 for outputting the converted digital pixel signal to the outside of the chip.
  • At least sense amplifiers 282 are provided for each column and for each bit.
  • the output line 267 is connected to the positive input of the sense amplifier 282 and the output line 268 is connected to the negative input.
  • the image processing unit 284 performs CDS (correlated double sampling) by, for example, subtracting the result of DARK conversion from the result of SIG conversion for each pixel.
  • the input portion of the image processing section 284 may be configured with a CMOS circuit.
  • each output line 267, 268 is selectively pulled to voltage VDD through transistor 308 .
  • FIG. 7 is an example of a timing chart for reading signals stored in the memory cells 221 and 222 of FIG.
  • memory cell 221 stores a value of "1"
  • memory cell 222 stores a value of "0.”
  • VDD is a higher reference potential, such as a power supply potential
  • VSS is a lower reference potential, such as ground.
  • the precharge signal ⁇ PRG is supplied to apply the voltage VDD to the output lines 267 and 268 for precharging.
  • the output of the sense amplifier 282 is in an intermediate state (that is, "H” or "L” is undetermined).
  • the row selection signal ⁇ SEL(n) of High is transmitted from the row selection circuit 262 onto the row selection line 264 for a predetermined time.
  • the transfer gates 227 and 228 of the nth row memory cell 221 are turned on for a predetermined time.
  • the potential of the output line 267 corresponding to the value "1” does not change, but the potential of the output line 268 corresponding to the value "0” drops to an intermediate potential between VDD and VSS.
  • Sense amplifier 282 outputs "H” at time t3 when the difference between them becomes greater than a preset value. As a result, the value "1" stored in the n-th row memory cell 221 in the column was read.
  • the voltage VDD is again applied to the output lines 267 and 268 to precharge them.
  • the row selection signal ⁇ SEL(n+1) of High is transmitted from the row selection circuit 262 onto the row selection line 265 for a predetermined time.
  • the potential of the output line 268 corresponding to the value "0” does not change, but the potential of the output line 267 corresponding to the value "1” changes between VDD and VSS. It goes down to intermediate potential.
  • the sense amplifier 282 outputs "L” at time t8 when the set value is exceeded. As a result, the value "0" stored in the (n+1)th row memory cell 222 in the column is read.
  • the preset value for the sense amplifier 282 to output "H” or “L” is smaller than the potential difference between VDD and VSS, for example 1/10 or less. That is, sense amplifier 282 functions as a differential amplifier. Therefore, the sense amplifier 282 can detect the value stored in the memory cell 221 even if the amplitude at which the voltages of the output lines 267 and 268 change is smaller than the potential difference between VDD and VSS.
  • the row selection signal ⁇ SEL becomes Low before the voltage of one of the output lines 267 and 268 drops to VSS, the changing voltage amplitude of one of the output lines 267 and 268 is larger than the potential difference between VDD and VSS. become smaller.
  • FIG. 8 is a schematic diagram detailing another circuit for reading from the memory cell 221.
  • FIG. 8 the same reference numerals are assigned to the same configurations as in FIGS. 1 to 7, and the description thereof is omitted.
  • the output line 267 of FIG. 6 is not provided and the output line 268 is connected to the negative input of the sense amplifier 282.
  • a predetermined voltage VTH1 lower than VDD and higher than VSS is applied to the positive input of the sense amplifier 282 as a reference potential.
  • the sense amplifier 282 when the selection signal ⁇ SEL is set to High after precharging, the sense amplifier 282 outputs “H” if the potential of the output line 268 drops, and outputs “L” if the potential remains VDD. do. Therefore, even in the above structure, the pixel signal stored in the memory cell 221 can be read with a small amount of current.
  • the output line 267 of FIG. 6 may be omitted and the output line 267 may be connected to the positive input of the sense amplifier 282. In that case, the negative input of sense amplifier 282 is connected to VTH1.
  • FIG. 9 is a schematic diagram explaining in detail still another circuit for reading from the memory cell 221.
  • FIG. 9 the same reference numerals are assigned to the same configurations as in FIGS. 1 to 8, and the description thereof is omitted.
  • a common output line 310 is connected to a plurality of memory cells 221 out of a plurality of memory cells 221 included in a column.
  • three adjacent rows of memory cells 211 are connected to a common output line 310 as an example. These memory cells 211 are called a memory cell group n. Furthermore, in rows below memory cell group n, three adjacent rows of memory cells 211 are connected to another common output line 320 . These memory cells 211 are called a memory cell group (n+1).
  • One end of the output line 310 is connected to VDD through a transistor 312 and the other end is grounded through a capacitor 314 .
  • Capacitor 314 may consist of a parasitic capacitance.
  • Output line 310 is connected to the input of buffer 316 and the output of buffer 316 is connected to output line 268 .
  • the buffer 316 is a 3-state buffer, and is controlled by the select signal ⁇ SEL2(n) to be in an enabled state, that is, whether the output is low impedance or high impedance. Since these output line 310, transistor 312, capacitor 314 and buffer 316 operate with respect to memory cell group n, they can be said to be local circuits.
  • Output line 320 is connected to the input of buffer 326 and the output of buffer 326 is connected to output line 268 .
  • the buffer 326 is a 3-state buffer, and its enable state, ie, whether the output is low impedance or high impedance, is controlled by the select signal ⁇ SEL2(n+1).
  • the precharge signal ⁇ PRL is applied to at least the memory cell group to be read to precharge the local output line 310, and the precharge signal ⁇ PRG is applied to the global signal.
  • Output line 268 is precharged.
  • a select signal ⁇ SEL is applied to the memory cell 221 to be read, and a select signal ⁇ SEL2 is applied to the memory cell group to be read.
  • the global output line 268 can be driven by the buffer 316 with high driving power, and the response speed of the global output line 268 can be increased.
  • the amplitude of the voltage change of the global output line 268 can be made smaller than the potential difference between VDD and VSS. It is possible to suppress the current flowing through the
  • the number of memory cells 221 included in one memory group is preferably several to several tens and/or N/1000 to N/100 where N is the number of rows. Also, the number of memory cells 221 included in one memory group may be a power of 2 for ease of processing.
  • FIG. 10 is a schematic diagram explaining in detail still another circuit for reading from the memory cell 221.
  • FIG. 10 the same reference numerals are assigned to the same configurations as in FIGS. 1 to 9, and the description thereof is omitted.
  • the local output line 310 is commonly connected to the memory cell group n
  • the output line 320 is commonly connected to the memory cell group (n+1).
  • transistors 317 and 318 are connected between the output line 310 and the output line 268 instead of the buffer 316 in FIG.
  • Transistor 317 is turned on by selection signal ⁇ SEL2(n) from row selection circuit 262 .
  • the selection signal can also be said to be a selection signal for selecting the memory cell group n.
  • transistors 327 and 328 are connected between the output line 320 and the output line 268 instead of the buffer 326 .
  • Transistor 327 is turned on by selection signal ⁇ SEL 2 (n+1) from row selection circuit 262 .
  • One end of the global output line 268 is connected to the voltage VPC via the transistor 309 .
  • VPC is lower than VDD.
  • a sense amplifier 282 is connected to one end of the global output line 268 .
  • the configuration differs from that of FIG. 9 in that a predetermined voltage VTH2 lower than VPC and higher than VSS is applied to the positive input of sense amplifier 282 .
  • FIG. 11 is an example of a timing chart for reading the signal stored in the memory cell 221 of FIG.
  • the value "1" is stored in memory cell 221 in the first row (ie, (n,0)th row) of memory group n, and the second row (ie, (n,0)th row) of memory group n is stored. It is assumed that the value "0" is stored in the memory cell 221 of the 1)th row).
  • the voltage VDD is applied to the output line 310 by the precharge signal ⁇ PRL, and the voltage VPC is applied to the output line 268 by the precharge signal ⁇ PRG, so that they are precharged.
  • the transfer gate 228 of the (n, 0)-th memory cell 221 is turned on by the row selection signal ⁇ SEL (n, 0), and the local output line 310 is supplied to the (n, 0)-th memory cell.
  • the value of cell 221 is output.
  • the selection signal ⁇ SEL2(n) turns on the transistor 317 at time tc, and the value of the (n, 0)-th memory cell 221 is output to the global output line 310 .
  • the voltage VDD is applied to the output line 310 and the voltage VPC is applied to the output line 268 to precharge them.
  • the transfer gate 228 of the (n, 1)-th memory cell 221 is turned on by the row select signal ⁇ SEL (n, 1), and the local output line 310 outputs the (n, 1)-th memory cell 221 . is output.
  • the transistor 317 is turned on by the selection signal ⁇ SEL2(n) at time tc, and the value of the (n, 1)th row memory cell 221 is output to the global output line 310 .
  • the sense amplifier 282 outputs "L".
  • the value "0" stored in the (n, 1)th row memory cell 221 in the column is read.
  • voltage VPC on global output line 268 may be lower than voltage VDD on local output line 310 . Therefore, the amount of current flowing through the global output line 268 during reading can be made very small.
  • the global amplitude variation of the output line 268 will be described in comparison with the configuration of FIG.
  • the voltage amplitude by which the voltage of the global output line 268 changes during reading is determined by the driving power of the buffers 316 and 326 and the time to apply the select signal ⁇ SEL2. Therefore, when the driving power of the buffers 316 and 326 varies, the voltage amplitude during reading of the global output line 268 also varies.
  • the voltage amplitude of the global output line 268 during reading is determined by the differential voltage between VPC and VSS, regardless of the characteristics of the transistors 317, 318, 327, and 328. Therefore, even if the characteristics of the transistors 317, 318, 327, and 328 vary, it is possible to suppress variations in voltage amplitude during readout of the global output line 268, thereby simplifying the design.
  • FIG. 12 is a schematic diagram illustrating another circuit for reading out the pixel memory 220.
  • FIG. 12 the same reference numerals are assigned to the same configurations as in FIG. 5, and the description thereof is omitted.
  • repeaters 270 are arranged between adjacent pixel memories 220 on row selection lines 264 .
  • the repeater 270 receives the row select signal ⁇ SEL flowing on the row select line 264 and forwards it. As a result, it is possible to prevent the rise of the row selection signal ⁇ SEL from slowing down, thereby suppressing the decrease in the response speed.
  • the repeater 270 may be arranged in a plurality of pixel memories 220 at a rate of one. Repeaters may also be arranged for other control lines such as the row selection signal ⁇ SEL2.
  • one control circuit 214 is provided for one pixel 112 in the above embodiment.
  • one control circuit 214 may be provided for multiple pixels 112 .
  • the pixels 112 included in one pixel block are m rows and n columns (m is a natural number of 2 or more and less than M, n is a natural number equal to or greater than 2 and smaller than N), and a plurality of the pixel blocks may be arranged in the matrix direction.
  • FIG. 13 is a block diagram showing a configuration example of the imaging device 500 according to the embodiment.
  • the imaging apparatus 500 includes an imaging device 400, a system control unit 501, a driving unit 502, a photometry unit 503, a work memory 504, a recording unit 505, a display unit 506, a driving unit 514, and an imaging lens 520. Prepare.
  • the photographing lens 520 guides the subject light flux incident along the optical axis OA to the imaging device 400 .
  • the photographing lens 520 is composed of a plurality of optical lens groups, and forms an image of subject light flux from a scene in the vicinity of its focal plane.
  • the imaging lens 520 may be an interchangeable lens that can be attached to and detached from the imaging device 500 .
  • the photographing lens 520 is represented by one virtual lens arranged in the vicinity of the pupil.
  • the drive unit 514 drives the photographing lens 520 .
  • the drive unit 514 moves the optical lens group of the taking lens 520 to change the focus position.
  • the driving unit 514 may drive the iris diaphragm in the photographing lens 520 to control the light amount of the subject light flux incident on the imaging device 400 .
  • the drive unit 502 has a control circuit that executes charge accumulation control such as timing control and area control of the imaging element 400 according to instructions from the system control unit 501 . Further, the operation unit 508 receives instructions from the photographer using a release button or the like.
  • the imaging device 400 transfers the pixel signal to the image processing section 511 of the system control section 501 .
  • the image processing unit 511 generates image data by performing various image processing using the work memory 504 as a workspace. For example, when generating image data in the JPEG file format, compression processing is executed after a color video signal is generated from the signal obtained in the Bayer array.
  • the generated image data is recorded in the recording unit 505, converted into a display signal, and displayed on the display unit 506 for a preset time.
  • the photometry unit 503 detects the luminance distribution of the scene prior to a series of shooting sequences for generating image data.
  • the photometry unit 503 includes, for example, an AE sensor with approximately one million pixels.
  • a calculation unit 512 of the system control unit 501 receives the output of the photometry unit 503 and calculates the brightness for each area of the scene.
  • the calculation unit 512 determines the shutter speed, aperture value, and ISO sensitivity according to the calculated luminance distribution.
  • the photometry unit 503 may also be used by the image sensor 400 . Note that the calculation unit 512 also executes various calculations for operating the imaging device 500 .
  • the drive unit 502 may be partially or wholly mounted on the imaging device 400 .
  • a part of the system control unit 501 may be mounted on the imaging device 400 .

Abstract

撮像素子であって、デジタル信号に変換された画素信号を記憶する記憶部と、記憶部に記憶された画素信号を読み出すための制御信号が出力される制御線と、記憶部から読み出された画素信号が出力される出力線と、出力線に出力された画素信号を増幅する増幅部とを備える。出力線は増幅部に接続される正負一対の出力線を有してもよいし、出力線は増幅部の正負一対の入力の一方に接続され、増幅部の前記入力の他方は基準電位に接続されてもよい。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　複数の画素からそれぞれ出力された信号を並列的に処理可能な撮像素子が知られている（例えば、特許文献１）。従来より、画素からの信号を並列的に処理することに起因する消費電流の増大が問題となっている。
［先行技術文献］
［特許文献］
　　［特許文献１］　国際公開ＷＯ２０１３／１２９２０２
一般的開示
　本発明の第１の態様においては、撮像素子であって、デジタル信号に変換された画素信号を記憶する記憶部と、記憶部に記憶された画素信号を読み出すための制御信号が出力される制御線と、記憶部から読み出された画素信号が出力される出力線と、出力線に出力された画素信号を増幅する増幅部とを備える。出力線は増幅部に接続される正負一対の出力線を有してよい。増幅部は、差動増幅部であってよい。出力線は増幅部の正負一対の入力の一方に接続され、増幅部の入力の他方は基準電位に接続されてよい。複数の画素に対応する複数の記憶部から読み出された画素信号が出力される第１部分出力線をさらに備えてよい。第１部分出力線に入力が接続され、出力線に出力が接続された第１バッファをさらに備えてよい。他の複数の画素に対応する他の複数の記憶部から読み出された画素信号が出力される第２部分出力線をさらに備えてよい。第２部分出力線に入力が接続され、出力線に出力が接続された第２バッファをさらに備えてよい。複数の画素に対応する複数の記憶部から読み出された画素信号が出力される第１部分出力線をさらに備えてよい。第１部分出力線に入力が接続され、出力線に出力が接続された第１選択部をさらに備えてよい。他の複数の画素に対応する他の複数の記憶部から読み出された画素信号が出力される第２部分出力線をさらに備えてよい。第２部分出力線に入力が接続され、出力線に出力が接続された第２選択部をさらに備えてよい。出力線に掛かる電圧は、第１部分出力線および第２部分出力線に掛かる電圧より小さくてよい。制御線は複数の画素に対応する複数の記憶部に共通して接続され、制御線における複数の記憶部の間に配され、制御信号を転送するリピータをさらに備えてよい。
　本発明の第２の態様においては、撮像装置であって、上記撮像素子を有する。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る撮像素子４００の概要を示す図である。 第１基板１００の平面レイアウトの一例を示す。 第２基板２００の平面レイアウトの一例を示す。 画素１１２および画素回路２１２の回路構成の一例を示す。 画素メモリ２２０の読み出しについての回路を説明する概略図である。 メモリセル２２１からの読み出しについての回路をさらに詳細に説明する概略図である。 図６のメモリセル２２１、２２２に記憶された信号を読み出すタイミングチャートの一例である。 メモリセル２２１からの読み出しについての他の回路を詳細に説明する概略図である。 メモリセル２２１からの読み出しについてのさらに他の回路を詳細に説明する概略図である。 メモリセル２２１からの読み出しについてのさらに他の回路を詳細に説明する概略図である。 図１０のメモリセル２２１に記憶された信号を読み出すタイミングチャートの一例である。 画素メモリ２２０の読み出しについての他の回路を説明する概略図である。 実施例に係る撮像装置５００の構成例を示すブロック図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Ｚ軸方向が被写体からの光が入射する光軸方向となっている。
　図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。
　第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。なお、第１基板１００を画素チップと呼ぶことがある。
　第２基板２００は、処理回路部２１０および周辺回路部２３０を有する。なお、第２基板２００を信号処理チップと呼ぶことがある。
　処理回路部２１０は、第１基板１００から出力された画素信号が入力される。処理回路部２１０は、入力された画素信号を処理する。例えば、処理回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部２１０は他の信号処理を行ってもよい。
　本例の処理回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、処理回路部２１０は光軸方向について少なくとも部分的に画素部１１０と重なるように配される。処理回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。
　周辺回路部２３０は、処理回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、処理回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。
　撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。例えば、第３基板はメモリチップであって、第２基板２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。
　図２は、第１基板１００の平面レイアウトの一例を示す。第１基板１００の面内の中央付近に、画素部１１０が配される。
　画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素１１２を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素１１２を有する。本例では、ＭがＮと異なる場合を図示しているが、ＭとＮは等しくてもよい。
　図３は、第２基板２００の平面レイアウトの一例を示す。第２基板２００の面内の中央付近に処理回路部２１０が配される。
　処理回路部２１０は、行方向および列方向に沿って並んで配置された複数の画素回路２１２を有する。本例の処理回路部２１０は、Ｍ×Ｎ個の画素回路２１２を有する。
　本実施形態において、画素回路２１２と画素１１２は光軸方向から見て重なった位置に配される。この場合に、画素回路２１２と画素１１２の面積は隣接するブロック間のマージンを含めて略同一であってよい。
　画素回路２１２は、電気的に接続された画素１１２の駆動を制御する。画素回路２１２と画素１１２とが電気的に接続されていることを、対応する、と呼ぶ場合がある。
　本実施形態では、互いに重なった位置に配された画素回路２１２と画素１１２とが接続されている。しかしながら、重なった位置に配された画素回路２１２と画素１１２とが接続されることに代えて、互いに重ならない位置に配された画素回路２１２と画素１１２とが接続されてもよい。
　処理回路部２１０の周辺には周辺回路部２３０の一例としての、画素制御回路２５０、読出制御回路２６０及び画像処理・出力部２８０が配される。画素制御回路２５０は、画素１１２と画素回路２１２とを制御する。画素制御回路２５０は、例えば、画素回路２１２が画素１１２からの信号をＡＤ変換するための制御信号を供給する。また、画素制御回路２５０は、例えば、画素１１２の露光時間を制御する。読出制御回路２６０は、画素回路２１２に記憶された画素信号を画像処理・出力部２８０に出力するための読み出しを制御する。
　図４は、画素１１２および画素回路２１２の回路構成の一例を示す。画素１１２は、光電変換部１３０と、リセット部１３２と、蓄積部１３４と、転送部１３６とを備える。
　光電変換部１３０は、光を電荷に変換する光電変換機能と光電変換された電荷を蓄積する蓄積機能とを有する。光電変換部１３０は、例えば、フォトダイオードである。
　蓄積部１３４は、光電変換部１３０で生じた電荷をその量に応じた電圧に変換する。蓄積部１３４は、フローティングディフュージョン（ＦＤ）の一例である。
　リセット部１３２は、制御信号φＲＳＴに基づき蓄積部１３４の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１３２のゲート端子は、画素制御回路２５０に接続される。
　転送部１３６は、制御信号φＴＸに基づき光電変換部１３０に蓄積された電荷を、蓄積部１３４に転送する。また、転送部１３６は、制御信号φＴＸに基づき光電変換部１３０に蓄積された電荷をリセットにする。転送部１３６は、例えば、制御信号φＴＸと制御信号φＲＳＴを同時に給することで、光電変換部１３０に蓄積された電荷の量を０にリセットにする。転送部１３６は、光電変換部１３０の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１３６をゲートとし、光電変換部１３０をソースとし、蓄積部１３４をドレインとして、これらがいわゆる転送トランジスタを構成している。
　画素回路２１２は、比較器２１６と制御回路２１４と画素メモリ２２０とを備える。比較器２１６は、蓄積部１３４の電圧と、画素制御回路２５０から給される基準電圧ＲＡＭＰとを比較し、その比較結果を制御回路２１４に出力する。比較器２１６は例えば差動対により構成される。また、比較器２１６は例えば、蓄積部１３４との間にソースフォロワ回路を配してもよい。制御回路２１４は、比較器２１６からの信号とφＣＴＬの信号に基づき、画素メモリ２２０を制御する。
　画素メモリ２２０は、デジタル信号に変換された画素信号を記憶する。画素メモリ２２０は例えば、画素制御回路２５０より給されるカウント信号を受け、制御回路２１４より出力される制御信号が反転した場合に、そのときのカウント信号の値を記憶する。画素メモリ２２０はさらに、選択信号φＳＥＬに基づいて、記憶している画素信号を出力する。画素メモリ２２０の一例はＳＲＡＭである。画素メモリ２２０についてはさらに後述する。
　画素１１２および画素回路２１２の１フレームの動作の一例について説明する。まず、１フレームの蓄積開始時において、画素制御回路２５０は制御信号φＴＸと制御信号φＲＳＴを同時に給することにより、光電変換部１３０に蓄積された電荷をリセットする。次に、１フレーム終了時の読み出し期間において、画素制御回路２５０は制御信号φＲＳＴを給することで、蓄積部１３４の電圧を所定の電圧にリセットする。その後、画素制御回路２５０は、制御信号φＣＴＬと、基準電圧ＲＡＭＰと、画素メモリ２２０に給するカウント信号を制御することで、蓄積部１３４のリセット電圧に対応した値を画素メモリ２２０に記憶させる（ＤＡＲＫ変換）。そして、読出制御回路２６０は、選択信号φＳＥＬを制御することにより、画素メモリ２２０に記憶されたＤＡＲＫ変換結果のデータを、画像処理・出力部２８０へ読み出す。画素メモリ２２０のデータ読み出しについては、さらに後述する。さらに、画素制御回路２５０は制御信号φＴＸを給することで、光電変換部１３０に蓄積された電荷を蓄積部１３４に転送する。その後、画素制御回路２５０は、制御信号φＣＴＬと、基準電圧ＲＡＭＰと、画素メモリ２２０に給するカウント信号を制御することで、電荷転送後の蓄積部１３４の電圧に対応した値を画素メモリ２２０に記憶させる（ＳＩＧ変換）。最後に、読出制御回路２６０は、選択信号φＳＥＬを制御することにより、画素メモリ２２０に記憶されたＳＩＧ変換結果のデータを、画像処理・出力部２８０へ読み出す。
　本実施形態では、１つの画素１１２に対して、１つの画素回路２１２が設けられており、すべての画素１１２および画素回路２１２は同時に制御される。よって、画素部１１０に含まれる複数の画素１１２について同時刻に露光する、いわゆるグローバルシャッタ動作が可能である。また、個々の画素１１２に対して別個の時刻に露光するような動作も可能である。
　図５は、画素メモリ２２０のデータを、画像処理・出力部２８０へ読み出す回路を説明する概略図である。説明しない構成については図を省略している。
　Ｍ×Ｎ個の画素１２１に対応して、Ｍ×Ｎ個の画素メモリ２２０が配されている。これらの画素メモリ２２０は、行ごとに読出制御回路２６０の行選択回路２６２の行選択線２６４に共通に接続されている。行選択線２６４には、画素メモリ２２０に記憶された画素信号を読み出すための制御信号の一例としての行選択信号φＳＥＬが出力される。行選択線２６４は、ワード選択線とも呼ばれることがある。
　一方、これらの画素メモリ２２０は、列ごとに画像処理・出力部２８０への出力線２６６に共通に接続されている。出力線２６６には画素メモリ２２０から読み出された画素信号が出力される。出力線２６６は、ビット線とも呼ばれることがある。
　ここで、画素メモリ２２０は画像信号の階調等に対応したビット数のデジタル信号を記憶するので、画素１１２毎に当該ビット数に応じたメモリセルを有する。例えば１画素の画素信号をモノクロの２５６階調で表すのに８ビットを用いるとすれば、８個のメモリセルが用いられる。よって、画素メモリ２２０からの出力に対しても、時分割しないとすれば、１列の画素メモリ２２０につき少なくとも当該ビット数分の出力線２６６が用いられる。図５以降において、図５の出力線２６６のように配線に斜線を付すことで、複数の配線を１本で代表していることを示す。
　図５の構成による読み出しにおいては、一度に多くの画素メモリ２２０から読み出し動作が行われるので、読み出し時の電流が増えてしまう。そこで、本実施形態では、ＳＲＡＭ方式によるセンスアンプを用いて読み出し時の電流を抑える。
　図６は、メモリセル２２１からの読み出しについての回路をさらに詳細に説明する概略図である。説明しない構成については図を省略している。
　上記の通り、１つの画素１１２に対応する画素メモリ２２０は、ビット数に対応した数のメモリセルを有するが、図６はそれらのうちの１つのビットに対応するメモリセルが示されている。簡略化のため、Ｍ行Ｎ列のうちのある１列における、ｎ行目のメモリセル２２１と（ｎ＋１）行目のメモリセル２２２が図示されている。以降、特に断らない限り、図示された複数のメモリセルは互いに異なる画素１１２に対応する画素メモリ２２０における、同じ桁のビットを記憶している。
　メモリセル２２１は、値「０」または「１」を保持するフリップフロップ２２４と、行選択線２６４の行選択信号φＳＥＬ（ｎ）で制御されるトランスファゲート２２７、２２８を有する。トランスファゲート２２７の一端が出力線２６７に接続されるとともに、トランスファゲート２２８の一端が出力線２６８に接続される。メモリセル２２２も同じ構成を有するので説明を省略する。
　画像処理・出力部２８０は、出力線２６７、２６８が入力されるセンスアンプ２８２と、センスアンプ２８２からの出力に基づいてデジタルの画素信号を処理する画像処理部２８４と、画像処理部２８４により処理されたデジタル画素信号をチップ外部へ出力する出力部２８６とを有する。少なくともセンスアンプ２８２は列ごとおよびビットごとに設けられる。センスアンプ２８２の正の入力には出力線２６７が接続され、負の入力には出力線２６８が接続される。画像処理部２８４は、例えばＳＩＧ変換の結果からＤＡＲＫ変換の結果を画素毎に引き算することで、ＣＤＳ（相関２重サンプリング）を行う。画像処理部２８４の入力部分はＣＭＯＳ回路で構成してもよい。
　図６に示す構成においては、列ごとおよびビットごとに一対の出力線２６７、２６８が設けられている。よって、ビット数ｋに対して２ｋ本の出力線が設けられる。各々の出力線２６７、２６８にはトランジスタ３０８を介して電圧ＶＤＤに選択的にされる。
　図７は、図６のメモリセル２２１、２２２に記憶された信号を読み出すタイミングチャートの一例である。説明のための例として、メモリセル２２１に値「１」が記憶され、メモリセル２２２に値「０」が記憶されているものとする。なお、ＶＤＤは高い方の基準電位、例えば電源電位であり、ＶＳＳは低い方の基準電位、例えばグランドである。
　まず、時刻ｔ０からｔ１までプリチャージ信号φＰＲＧが給されて出力線２６７、２６８に電圧ＶＤＤが掛かり、プリチャージされる。なお、これによりセンスアンプ２８２の出力は中間（すなわち「Ｈ」か「Ｌ」か未定）の状態となる。
　その後、時刻ｔ２からｔ４まで行選択回路２６２から行選択線２６４上にＨｉｇｈの行選択信号φＳＥＬ（ｎ）が所定の時間だけ送信される。これにより、ｎ行目のメモリセル２２１のトランスファゲート２２７、２２８が所定の時間だけオンする。その場合に、値「１」に対応する出力線２６７の電位は変わらないが、値「０」に対応する出力線２６８の電位がＶＤＤとＶＳＳの間の中間電位まで下がる。センスアンプ２８２は、それらの差が予め設定された値より大きくなった時点ｔ３で、「Ｈ」を出力する。これにより、当該列におけるｎ行目のメモリセル２２１に記憶された値「１」が読み出された。
　次に、時刻ｔ５からｔ６まで出力線２６７、２６８に改めて電圧ＶＤＤが掛かり、プリチャージされる。その後、時刻ｔ７からｔ９まで行選択回路２６２から行選択線２６５上にＨｉｇｈの行選択信号φＳＥＬ（ｎ＋１）が所定の時間だけ送信される。これにより、（ｎ＋１）行目のメモリセル２２１について、値「０」に対応する出力線２６８の電位は変わらないが、値「１」に対応する出力線２６７の電位がＶＤＤとＶＳＳの間の中間電位まで下がる。センスアンプ２８２は、上記設定値より大きくなった時点ｔ８で、「Ｌ」を出力する。これにより、当該列における（ｎ＋１）行目のメモリセル２２２に記憶された値「０」が読み出された。
　ここで、センスアンプ２８２が「Ｈ」または「Ｌ」を出力するための、予め設定された値は、ＶＤＤとＶＳＳの電位差よりも小さく、例えば１／１０以下である。すなわち、センスアンプ２８２は差動増幅器として機能している。よって、出力線２６７、２６８の電圧が変化する振幅がＶＤＤとＶＳＳの電位差よりも小さくても、センスアンプ２８２はメモリセル２２１に記憶された値を検出することができる。また、行選択信号φＳＥＬは、出力線２６７、２６８のいずれかの電圧がＶＳＳまで下がる前にＬｏｗになるため、出力線２６７、２６８のいずれかの変化する電圧振幅はＶＤＤとＶＳＳの電位差よりも小さくなる。このことにより、読み出し時に出力線２６７、２６８を流れる電流の量を、出力線２６７、２６８の電位がＶＤＤからＶＳＳまで変化した際に流れる電流の量よりも非常に小さくすることができる。したがって、読み出し速度が同じ場合はより多くの画素メモリ２２０を配しても電圧降下による誤動作を防ぐことができる。また、同じ画素メモリ２２０の数が同じ場合、より高速で動かしても電圧降下による誤動作を防ぐことができる。また、上記構成においては出力線２６７，２６８のいずれか一方が基準電位ＶＳＳに下がるまで待たなくてもよいので、読み出しの速度を向上することができる。
　図８は、メモリセル２２１からの読み出しについての他の回路を詳細に説明する概略図である。図８において図１から図７と同じ構成については同じ参照番号を付して説明を省略する。
　図８の例において、図６の出力線２６７は設けられておらず、出力線２６８がセンスアンプ２８２の負の入力に接続されている。センスアンプ２８２の正の入力には基準電位としてＶＤＤよりも低くＶＳＳよりも高い所定の電圧ＶＴＨ１が印加されている。
　上記構成においては、プリチャージ後に選択信号φＳＥＬをＨｉｇｈにした場合に、出力線２６８の電位が下がればセンスアンプ２８２は「Ｈ」を出力し、電位がＶＤＤのままであれば「Ｌ」を出力する。よって、上記構成においても、小さい電流量でメモリセル２２１に記憶された画素信号を読み出することができる。
　なお、図８に代えて、図６の出力線２６８を設けずに出力線２６７をセンスアンプ２８２の正の入力に接続してもよい。その場合にセンスアンプ２８２の負の入力にはＶＴＨ１を接続する。
　図９は、メモリセル２２１からの読み出しについてのさらに他の回路を詳細に説明する概略図である。図９において図１から図８と同じ構成については同じ参照番号を付して説明を省略する。
　図９において、ある列に含まれる複数のメモリセル２２１のうちのある複数個のメモリセル２２１に対して共通の出力線３１０が接続される。図９では一例として近接する３行のメモリセル２１１が共通の出力線３１０に接続されている。これらのメモリセル２１１をメモリセル群ｎと呼ぶ。さらに、メモリセル群ｎよりも下の行において、近接する３行のメモリセル２１１が他の共通の出力線３２０に接続されている。これらのメモリセル２１１をメモリセル群（ｎ＋１）と呼ぶ。
　出力線３１０の一端はトランジスタ３１２を介してＶＤＤに接続され、他端はコンデンサ３１４を介して接地されている。コンデンサ３１４は寄生容量で構成してもよい。出力線３１０はバッファ３１６の入力に接続され、バッファ３１６の出力は出力線２６８に接続されている。バッファ３１６は３ステートバッファであり、選択信号φＳＥＬ２（ｎ）によりイネーブル状態、すなわち、出力が低インピーダンスであるか高インピーダンスであるかが制御される。これら、出力線３１０、トランジスタ３１２、コンデンサ３１４およびバッファ３１６はメモリセル群ｎに対して動作するので、いわばローカルな回路であるといえる。
　同様に、出力線３２０の一端はトランジスタ３２２を介してＶＤＤに接続され、他端はコンデンサ３２４を介して接地されている。コンデンサ３２４は寄生容量で構成してもよい。出力線３２０はバッファ３２６の入力に接続され、バッファ３２６の出力は出力線２６８に接続されている。バッファ３２６は３ステートバッファであり、選択信号φＳＥＬ２（ｎ＋１）によりイネーブル状態すなわち、出力が低インピーダンスであるか高インピーダンスであるかが制御される。
　メモリセル２２１からの画素信号の読み出し時には、少なくとも読み出し対象であるメモリセル群に対し、プリチャージ信号φＰＲＬを与えてローカルな出力線３１０をプリチャージするとともに、プリチャージ信号φＰＲＧを与えることでグローバルな出力線２６８をプリチャージする。そののち、読み出し対象であるメモリセル２２１に対し選択信号φＳＥＬを、読み出し対象であるメモリセル群に対し選択信号φＳＥＬ２を与える。これにより、駆動力の高いバッファ３１６によってグローバルな出力線２６８を駆動して、グローバルな出力線２６８の応答速度を高めることができる。また、選択信号φＳＥＬ２を与える時間を短くすることで、グローバルな出力線２６８の電圧変化の振幅をＶＤＤとＶＳＳの電位差よりも小さくすることができ、グローバルな出力線２６８を充放電することに伴って流れる電流を抑えることができる。
　１つのメモリ群に含まれるメモリセル２２１の数は、数個から数十個であり、および／または、Ｎを行数としてＮ／１０００個～Ｎ／１００個であることが好ましい。また、１つのメモリ群に含まれるメモリセル２２１の数は、処理の簡便さから２の冪乗個であってもよい。
　図１０は、メモリセル２２１からの読み出しについてのさらに他の回路を詳細に説明する概略図である。図１０において図１から図９と同じ構成については同じ参照番号を付して説明を省略する。
　図１０においても、図９と同様に、ローカルな出力線３１０にメモリセル群ｎが共通して接続され、出力線３２０にメモリセル群（ｎ＋１）が共通して接続されている。さらに、図９のバッファ３１６に代えて、出力線３１０と出力線２６８との間にトランジスタ３１７、３１８が接続されている。トランジスタ３１７は、行選択回路２６２からの選択信号φＳＥＬ２（ｎ）でオンする。当該選択信号はメモリセル群ｎを選択する選択信号であるともいえる。
　同様に、バッファ３２６に代えて、出力線３２０と出力線２６８との間にトランジスタ３２７、３２８が接続されている。トランジスタ３２７は、行選択回路２６２からの選択信号φＳＥＬ２（ｎ＋１）でオンする。
　グローバルな出力線２６８の一端にはトランジスタ３０９を介して電圧ＶＰＣに接続される。ここでＶＰＣはＶＤＤより低い。
　また、グローバルな出力線２６８の一端に、センスアンプ２８２が接続されている。センスアンプ２８２の正の入力には、ＶＰＣよりも低くＶＳＳよりも高い所定の電圧ＶＴＨ２が印加されている点で図９の構成とは異なる。
　図１１は、図１０のメモリセル２２１に記憶された信号を読み出すタイミングチャートの一例である。説明のための例として、メモリ群ｎの最初の行（すなわち（ｎ，０）行目）のメモリセル２２１に値「１」が記憶され、メモリ群ｎの２番目の行（すなわち（ｎ，１）行目）のメモリセル２２１に値「０」が記憶されているものとする。
　まず、時刻ｔａでプリチャージ信号φＰＲＬで出力線３１０に電圧ＶＤＤが掛かるとともに、プリチャージ信号φＰＲＧで出力線２６８に電圧ＶＰＣが掛かり、それぞれがプリチャージされる。その後、時刻ｔｂで行選択信号φＳＥＬ（ｎ，０）により（ｎ，０）行目のメモリセル２２１のトランスファゲート２２８がオンして、ローカルな出力線３１０に（ｎ，０）行目のメモリセル２２１の値が出力される。その状態で時刻ｔｃで選択信号φＳＥＬ２（ｎ）によりトランジスタ３１７がオンして、グローバルな出力線３１０に（ｎ，０）行目のメモリセル２２１の値が出力される。この場合に、値「０」に対応する出力線２６８の電位が下がったので、センスアンプ２８２は「Ｈ」を出力する。これにより、当該列における（ｎ，０）行目のメモリセル２２１に記憶された値「１」が読み出された。
　次に、時刻ｔｄで出力線３１０に電圧ＶＤＤが掛かるとともに、出力線２６８に電圧ＶＰＣが掛かり、それぞれがプリチャージされる。時刻ｔｅで行選択信号φＳＥＬ（ｎ，１）により（ｎ，１）行目のメモリセル２２１のトランスファゲート２２８がオンして、ローカルな出力線３１０に（ｎ，１）行目のメモリセル２２１の値が出力される。その状態で時刻ｔｃで選択信号φＳＥＬ２（ｎ）によりトランジスタ３１７がオンして、グローバルな出力線３１０に（ｎ，１）行目のメモリセル２２１の値が出力される。この場合に、値「０」に対応する出力線２６８の電位が下がらないので、センスアンプ２８２は「Ｌ」を出力する。これにより、当該列における（ｎ，１）行目のメモリセル２２１に記憶された値「０」が読み出された。
　ここで、グローバルな出力線２６８に係る電圧ＶＰＣは、ローカルな出力線３１０に係る電圧ＶＤＤより低くてよい。よって、読み出し時にグローバルな出力線２６８に流れる電流の量を非常に小さくすることができる。
　また、グローバルな出力線２６８の振幅ばらつきについて、図９の構成と比較して説明する。図９の場合では、グローバルな出力線２６８の電圧が読み出し時に変化する電圧振幅は、バッファ３１６、３２６の駆動力、および選択信号φＳＥＬ２を与える時間によって決まる。したがって、バッファ３１６、３２６の駆動力がばらついた場合、グローバルな出力線２６８の読み出し時の電圧振幅もばらつく。一方で、図１０の構成の場合、グローバルな出力線２６８の読み出し時の電圧振幅は、トランジスタ３１７、３１８、３２７、３２８の特性によらず、ＶＰＣとＶＳＳの差電圧によって決まる。よって、トランジスタ３１７、３１８、３２７、３２８の特性がばらついてもグローバルな出力線２６８の読み出し時の電圧振幅のばらつきを抑えることができ、設計を簡素化することができる。
　図１２は、画素メモリ２２０の読み出しについての他の回路を説明する概略図である。図１２において図５と同じ構成については同じ参照番号を付して説明を省略する。
　図１２において、行選択線２６４における隣り合う画素メモリ２２０の間にリピータ２７０を配した。リピータ２７０は行選択線２６４上を流れる行選択信号φＳＥＬを受信してその先に転送する。これにより行選択信号φＳＥＬの立ち上がりが鈍るのを防いで、応答速度が下がるのを抑制することができる。なお、リピータ２７０は複数の画素メモリ２２０に１つの割合で配してもよい。また、行選択信号φＳＥＬ２など、他の制御線についてもリピータを配してもよい。
　以上、本実施形態によれば、読み出し時に流れる電流の量を小さくすることができる。なお、上記実施形態においては、１つの画素１１２に１つの制御回路２１４が設けられている。これに代えて、複数の画素１１２に対して１つの制御回路２１４が設けられてもよい。その場合に１つの制御回路２１４に対応する複数の画素１１２を画素ブロックと呼ぶとすれば、１つの画素ブロックに含まれる画素１１２はｍ行ｎ列（ｍは２以上でＭより小さい自然数、ｎは２以上でＮより小さい自然数）に配列されたものであり、当該画素ブロックが行列方向に複数配されたものであってよい。
　図１３は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。
　撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表している。
　駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。
　駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。
　撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。
　測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。
　演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (8)

  1. 　デジタル信号に変換された画素信号を記憶する記憶部と、
    　前記記憶部に記憶された前記画素信号を読み出すための制御信号が出力される制御線と、
    　前記記憶部から読み出された前記画素信号が出力される出力線と、
    　前記出力線に出力された前記画素信号を増幅する増幅部と、
    を備える撮像素子。
  2. 　前記出力線は前記増幅部に接続される正負一対の出力線を有する請求項１に記載の撮像素子。
  3. 　前記増幅部は、差動増幅部である請求項１に記載の撮像素子。
  4. 　前記出力線は前記増幅部の正負一対の入力の一方に接続され、前記増幅部の前記入力の他方は基準電位に接続される請求項１に記載の撮像素子。
  5. 　複数の画素に対応する複数の前記記憶部から読み出された画素信号が出力される第１部分出力線と、
    　前記第１部分出力線に入力が接続され、前記出力線に出力が接続された第１バッファと、
    　他の複数の画素に対応する他の複数の前記記憶部から読み出された画素信号が出力される第２部分出力線と、
    　前記第２部分出力線に入力が接続され、前記出力線に出力が接続された第２バッファと
    をさらに備える請求項１から４のいずれか１項に記載の撮像素子。
  6. 　複数の画素に対応する複数の前記記憶部から読み出された画素信号が出力される第１部分出力線と、
    　前記第１部分出力線に入力が接続され、前記出力線に出力が接続された第１選択部と、
    　他の複数の画素に対応する他の複数の前記記憶部から読み出された画素信号が出力される第２部分出力線と、
    　前記第２部分出力線に入力が接続され、前記出力線に出力が接続された第２選択部と
    をさらに備え、
    　前記出力線に掛かる電圧は、前記第１部分出力線および前記第２部分出力線に掛かる電圧より小さい請求項１から４のいずれか１項に記載の撮像素子。
  7. 　前記制御線は複数の画素に対応する複数の前記記憶部に共通して接続され、前記制御線における前記複数の記憶部の間に配され、前記制御信号を転送するリピータをさらに備える請求項１から６のいずれか１項に記載の撮像素子。
  8. 　請求項１から７のいずれか１項の撮像素子を有する撮像装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239668A (ja) * 2008-03-27 2009-10-15 Victor Co Of Japan Ltd 撮像装置とその信号処理方法
WO2016158482A1 (ja) * 2015-04-03 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、並びに電子機器
WO2017169484A1 (ja) * 2016-03-30 2017-10-05 株式会社ニコン 撮像素子、撮像装置および半導体メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239668A (ja) * 2008-03-27 2009-10-15 Victor Co Of Japan Ltd 撮像装置とその信号処理方法
WO2016158482A1 (ja) * 2015-04-03 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、並びに電子機器
WO2017169484A1 (ja) * 2016-03-30 2017-10-05 株式会社ニコン 撮像素子、撮像装置および半導体メモリ

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