WO2023080177A1 - 撮像素子および撮像装置 - Google Patents

Abstract

撮像素子であって、複数の画素と、アナログ信号をデジタル信号に変換して一次的に記憶する複数の変換部と、複数の変換部のうち第１変換部に接続され、第１変換部でデジタル信号に変換された信号が出力される第１出力線と、複数の変換部のうち第２変換部に接続され、第２変換部でデジタル信号に変換された信号が出力される第２出力線と、複数の第１変換部に一次的に記憶されたデジタル信号と、複数の第２変換部に一次的に記憶されたデジタル信号とを異なるタイミングで読み出す読出回路とを備える。

Description

撮像素子および撮像装置

　本発明は、撮像素子および撮像装置に関する。

　複数の画素からそれぞれ出力された信号を並列的に処理可能な撮像素子が知られている（たとえば、特許文献１）。従来より、画素からの信号を並列的に処理することに起因する消費電流の増大が問題となっていた。
［先行技術文献］
［特許文献］
　　［特許文献１］　国際公開ＷＯ２０１３／１２９２０２

一般的開示

　本発明の第１の態様においては、撮像素子であって、光を電荷に変換する光電変換部を少なくとも含む複数の画素が行方向に並んで配置される画素部を有する第１基板と、複数の画素のうち第１画素からの第１画素信号を記憶する第１画素メモリを少なくとも含む第１画素回路と、複数の画素のうち第２画素からの第２画素信号を記憶する第２画素メモリを少なくとも含む第２画素回路とが配置される処理回路部と、第１画素メモリに記憶された第１画素信号と、第２画素メモリに記憶された第２画素信号とを異なるタイミングでそれぞれ読み出すための読出制御回路とを有する第２基板とを備える。第２画素は、行方向において第１画素の隣に並んで配置されてよい。第２画素回路は、行方向において第１画素回路の隣に並んで配置されよい。第１画素メモリに記憶された第１画素信号を読み出すための第１制御信号が出力される第１選択線と、第２画素メモリに記憶された第２画素信号を読み出すための第２制御信号が出力される第２選択線とを備えてよい。読出制御回路は、第１制御信号を第１選択線に出力するタイミングと、第２制御信号を第２選択線に出力するタイミングとが異なるタイミングになるように制御してよい。読出制御回路は、第１制御信号の出力を開始するタイミングと、第２制御信号の出力を開始するタイミングとが異なるタイミングになるように制御してよい。読出制御回路は、第１制御信号の出力を開始した後に、第２制御信号の出力を開始してよい。読出制御回路は、第１制御信号の出力を終了した後に、第２制御信号の出力を開始してよい。第１画素メモリから読み出された第１画素信号が出力される第１出力線と、第２画素メモリから読み出された第２画素信号が出力される第２出力線とを備えてよい。読出制御回路は、第１画素メモリから第１出力線に第１画素信号を読み出すタイミングと、第２画素メモリから第２出力線に第２画素信号を読み出すタイミングとが異なるタイミングになるように制御してよい。読出制御回路は、第１画素信号の読み出しを開始するタイミングと、第２画素信号の読み出しを開始するタイミングとが異なるタイミングになるように制御してよい。読出制御回路は、第１画素信号の読み出しを開始した後に、第２画素信号の読み出しを開始してよい。読出制御回路は、第１画素信号の読み出しを終了した後に、第２画素信号の読み出しを開始してよい。第１画素回路は、第１画素からの第１画素信号をデジタル信号に変換するために用いられる第１比較器を有してよい。第２画素回路は、第２画素からの第２画素信号をデジタル信号に変換するために用いられる第２比較器を有してよい。　第１画素メモリは、第１比較器を用いてデジタル信号に変換された第１画素信号を記憶してよい。第２画素メモリは、第２比較器を用いてデジタル信号に変換された第２画素信号を記憶してよい。第１画素メモリと第２画素メモリとは、それぞれＳＲＡＭにより構成されてよい。第１基板と第２基板とは、画素部の少なくとも一部と、処理回路部の少なくとも一部とが互いに対向するように配置されてよい。第１基板と第２基板とは、第１画素の少なくとも一部と、第１画素回路の少なくとも一部とが互いに対向するように配置されてよい。第１基板と第２基板とは、第２画素の少なくとも一部と、第２画素回路の少なくとも一部とが互いに対向するように配置されてよい。第２基板は、第１画素と第２画素とをそれぞれ制御する画素制御回路を有してよい。画素制御回路は、第１画素の露光時間と、第２画素の露光時間とを制御してよい。画素制御回路は、第１画素から第１画素信号の読み出しと、第２画素から第２画素信号の読み出しとを制御してよい。処理回路部は、行方向において読出制御回路と画素制御回路との間に配置されてよい。第２基板は、第１画素メモリに記憶された第１画素信号と、第２画素メモリに記憶された第２画素信号とに画像処理を行う画像処理部を有してよい。第１画素メモリに記憶された第１画素信号と、第２画素メモリに記憶された第２画素信号とに画像処理を行う画像処理部を有する第３基板を備えてよい。

　本発明の第２の態様においては、撮像装置であって上記撮像素子を備える。撮像素子に接続される制御部を備えてもよい。制御部は、第１画素信号と第２画素信号とに基づいて画像データを生成してよい。

　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る撮像素子４００の概要を示す図である。 第１基板１００の平面レイアウトの一例を示す。 第２基板２００の平面レイアウトの一例を示す。 画素１１２および画素回路２１２の回路構成の一例を示す。 画素メモリ２２０のデータを、画像処理・出力部２８０へ読み出す回路を説明する概略図である。 処理回路部２１０のうち画素メモリ２２０からの読み出しについての回路をさらに詳細に説明する概略図である。 図６の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 図６の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 他の処理回路部３１０のうち画素メモリ２２０からの読み出しについての回路を詳細に説明する概略図である。 図９の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 図９の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 さらに他の処理回路部４１０のうち画素メモリ２２０からの読み出しについての回路を詳細に説明する概略図である。 図１２の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 図１２の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。 実施例に係る撮像装置５００の構成例を示すブロック図である。

　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

　本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Ｚ軸方向が被写体からの光が入射する光軸方向となっている。

　図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。

　第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。なお、第１基板１００を画素チップと呼ぶことがある。

　第２基板２００は、処理回路部２１０および周辺回路部２３０を有する。なお、第２基板２００を信号処理チップと呼ぶことがある。

　処理回路部２１０は、第１基板１００から出力された画素信号が入力される。処理回路部２１０は、入力された画素信号を処理する。例えば、処理回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部２１０は他の信号処理を行ってもよい。

　本例の処理回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、処理回路部２１０は光軸方向について少なくとも部分的に画素部１１０と重なるように配される。処理回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

　周辺回路部２３０は、処理回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、処理回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。

　撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。例えば、第３基板はメモリチップであって、第２基板２００が出力した信号に応じた画像処理を行いそれを記憶する。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。

　図２は、第１基板１００の平面レイアウトの一例を示す。第１基板１００の面内の中央付近に、画素部１１０が配される。

　画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素１１２を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素１１２を有する。本例では、ＭがＮと異なる場合を図示しているが、ＭとＮは等しくてもよい。

　図３は、第２基板２００の平面レイアウトの一例を示す。第２基板２００の面内の中央付近に処理回路部２１０が配される。

　処理回路部２１０は、行方向および列方向に沿って並んで配置された複数の画素回路２１２を有する。本例の処理回路部２１０は、Ｍ×Ｎ個の画素回路２１２を有する。

　本実施形態において、画素回路２１２と画素１１２は光軸方向から見て重なった位置に配される。この場合に、画素回路２１２と画素１１２の面積は隣接するブロック間のマージンを含めて略同一であってよい。

　画素回路２１２は、電気的に接続された画素１１２の駆動を制御する。画素回路２１２と画素１１２とが電気的に接続されていることを、対応する、と呼ぶ場合がある。

　本実施形態では、互いに重なった位置に配された画素回路２１２と画素１１２とが接続されている。しかしながら、重なった位置に配された画素回路２１２と画素１１２とが接続されることに代えて、互いに重ならない位置に配された画素回路２１２と画素１１２とが接続されてもよい。

　処理回路部２１０の周辺には周辺回路部２３０の一例としての、画素制御回路２５０、読出制御回路２６０及び画像処理・出力部２８０が配される。画素制御回路２５０は、画素１１２と画素回路２１２とを制御する。画素制御回路２５０は、例えば、画素回路２１２が画素１１２からの信号をＡＤ変換するための制御信号を供給する。また、画素制御回路２５０は、例えば、画素１１２の露光時間を制御する。読出制御回路２６０は、画素回路２１２に記憶された画素信号を画像処理・出力部２８０に出力するための読み出しを制御する。

　図４は、画素１１２および画素回路２１２の回路構成の一例を示す。画素１１２は、光電変換部１３０と、リセット部１３２と、蓄積部１３４と、転送部１３６とを備える。

　光電変換部１３０は、光を電荷に変換する光電変換機能と光電変換された電荷を蓄積する蓄積機能とを有する。光電変換部１３０は、例えば、フォトダイオードである。

　蓄積部１３４は、光電変換部１３０で生じた電荷をその量に応じた電圧に変換する。蓄積部１３４は、フローティングディフュージョン（ＦＤ）の一例である。

　リセット部１３２は、制御信号φＲＳＴに基づき蓄積部１３４の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１３２のゲート端子は、画素制御回路２５０に接続される。

　転送部１３６は、制御信号φＴＸに基づき光電変換部１３０に蓄積された電荷を、蓄積部１３４に転送する。また、転送部１３６は、制御信号φＴＸに基づき光電変換部１３０に蓄積された電荷をリセットする。転送部１３６は、例えば、制御信号φＴＸと制御信号φＲＳＴを同時に給することで、光電変換部１３０に蓄積された電荷の量を０にリセットにする。転送部１３６は、光電変換部１３０の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１３６をゲートとし、光電変換部１３０をソースとし、蓄積部１３４をドレインとして、これらがいわゆる転送トランジスタを構成している。

　画素回路２１２は、比較器２１６と制御回路２１４と画素メモリ２２０とを備える。比較器２１６は、蓄積部１３４の電圧と、画素制御回路２５０から給される基準電圧ＲＡＭＰとを比較し、その比較結果を制御回路２１４に出力する。比較器２１６は例えば差動対により構成される。また、比較器２１６は例えば、蓄積部１３４との間にソースフォロワ回路を配してもよい。制御回路２１４は、比較器２１６からの信号とφＣＴＬの信号に基づき、画素メモリ２２０を制御する。

　画素メモリ２２０は、デジタル信号に変換された画素信号を記憶する。画素メモリ２２０は例えば、画素制御回路２５０より給されるカウント信号を受け、制御回路２１４より出力される制御信号が反転した場合に、そのときのカウント信号の値を記憶する。画素メモリ２２０はさらに、選択信号φＳＥＬに基づいて、記憶している画素信号を出力する。画素メモリ２２０の一例はＳＲＡＭである。

　画素１１２および画素回路２１２の１フレームの動作の一例について説明する。まず、１フレームの蓄積開始時において、画素制御回路２５０は制御信号φＴＸと制御信号φＲＳＴを同時に給することにより、光電変換部１３０に蓄積された電荷をリセットする。次に、１フレーム終了時の読み出し期間において、画素制御回路２５０は制御信号φＲＳＴを給することで、蓄積部１３４の電圧を所定の電圧にリセットする。その後、画素制御回路２５０は、制御信号φＣＴＬと、基準電圧ＲＡＭＰと、画素メモリ２２０に給するカウント信号を制御することで、蓄積部１３４のリセット電圧に対応した値を画素メモリ２２０に記憶させる（ＤＡＲＫ変換）。そして、読出制御回路２６０は、選択信号φＳＥＬを制御することにより、画素メモリ２２０に記憶されたＤＡＲＫ変換結果のデータを、画像処理・出力部２８０へ読み出す。画素メモリ２２０のデータ読み出しについては、さらに後述する。さらに、画素制御回路２５０は制御信号φＴＸを給することで、光電変換部１３０に蓄積された電荷を蓄積部１３４に転送する。その後、画素制御回路２５０は、制御信号φＣＴＬと、基準電圧ＲＡＭＰと、画素メモリ２２０に給するカウント信号を制御することで、電荷転送後の蓄積部１３４の電圧に対応した値を画素メモリ２２０に記憶させる（ＳＩＧ変換）。最後に、読出制御回路２６０は、選択信号φＳＥＬを制御することにより、画素メモリ２２０に記憶されたＳＩＧ変換結果のデータを、画像処理・出力部２８０へ読み出す。

　本実施形態では、１つの画素１１２に対して、１つの画素回路２１２が設けられており、すべての画素１１２および画素回路２１２は同時に制御される。よって、画素部１１０に含まれる複数の画素１１２について同時刻に露光する、いわゆるグローバルシャッタ動作が可能である。また、個々の画素１１２に対して別個の時刻に露光するような動作も可能である。なお、画素回路２１２のアナログ信号からデジタル信号への上記変換はいわゆるシングルスロープ方式である。しかしながら、変換方式はこれに限られず、例えば逐次比較方式などの他の方式であってもよい。他の実施形態についても同様である。

　図５は、画素メモリ２２０のデータを、画像処理・出力部２８０へ読み出す回路を説明する概略図である。説明しない構成については図を省略している。

　Ｍ×Ｎ個の画素１２１に対応して、Ｍ×Ｎ個の画素メモリ２２０が配されている。これらの画素メモリ２２０は、読出制御回路２６０の行選択回路２６２の行選択線２６４、２６５に接続されている。行選択線２６４、２６５には、画素メモリ２２０に記憶された画素信号を読み出すための制御信号の一例としての行選択信号φＳＥＬが出力される。行選択線２６４、２６５は、ワード選択線とも呼ばれることがある。

　一方、これらの画素メモリ２２０は、列ごとに画像処理・出力部２８０への出力線２６６に共通に接続されている。出力線２６６には画素メモリ２２０から読み出された画素信号が出力される。出力線２６６は、ビット線とも呼ばれることがある。

　ここで、画素メモリ２２０は画像信号の階調等に対応したビット数のデジタル信号を記憶するので、画素１１２毎に当該ビット数に応じたメモリセルを有する。例えば１画素の画素信号をモノクロの２５６階調で表すのに８ビットを用いるとすれば、８個のメモリセルが用いられる。よって、画素メモリ２２０からの出力に対しても、時分割しないとすれば、１列の画素メモリ２２０につき少なくとも当該ビット数分の出力線２６６が用いられる。図５以降において、図５の出力線２６６のように配線に斜線を付すことで、複数の配線を１本で代表していることを示す。

　図５の構成による読み出しにおいて、一度に多くの画素メモリ２２０から読み出し動作が行われると、読み出し時の電流が増えてしまう。そこで、本実施形態では、複数の画素メモリ２２０から異なるタイミングで読み出すことにより、読み出し時の電流を抑える。例えば、偶数列の画素メモリ２２０をメモリ群Ａとし、奇数列の画素メモリ２２０をメモリ群Ｂとし、メモリ群Ａとメモリ群Ｂとで読み出しのタイミングを異ならせる。なお、説明の便宜上、特に断らない限り行および列を０から数える。

　図６は、処理回路部２１０のうち画素メモリ２２０からの読み出しについての回路をさらに詳細に説明する概略図である。説明しない構成については図を省略している。

　図６の例において、画素メモリ２２０の各々はスイッチ２２２を介して出力線２６６、２６７に接続されている。また、出力線２６６には、予め定められた画素メモリ２２０の個数毎にＤフリップフロップ２２４およびその出力側にスイッチ２２６が設けられている。図６に示す例では、同列の３個の画素メモリ２２０毎にＤフリップフロップ２２４およびスイッチ２２６が設けられている。これは当該個数毎にメモリサブ群を形成しているとも言える。すなわち、図６の例で、メモリ群Ａは、メモリサブ群Ａ０からＡｋを有していると言える。

　同様に、メモリ群Ｂは、メモリサブ群Ｂ０からＢｋを有している。なお、各メモリサブ群に含まれる画素メモリ２２０は２個以下または４個以上であってよい。また、各メモリサブ群に含まれる画素メモリ２２０の個数が互いに異なっていてもよい。なお、出力線２６６、２６７がビット数分あることに対応して、Ｄフリップフロップ２２４もビット数分あるが、代表して１個を図示している。

　図６の例では、画素メモリ２２０からの画素信号を選択して読み出すための行選択線が多数ある。以下、記号の煩雑さを避けるため行選択線の参照番号を省略し、信号の記号を用いて説明する。

　信号φ_en_Aは、メモリ群Ａの出力線２６６のスイッチ２２６をオンオフする。信号φ_rd_A(j)（ただし、ｊ＝０、１、２）は、メモリサブ群Ａ０からＡｋのそれぞれにおける第ｊ行の画素メモリ２２０のスイッチ２２２をオンオフする。信号Clk_Aは、メモリ群ＡのＤフリップフロップ２２４（ＤＡ０からＤＡｋ）を駆動するクロックである。

　信号φ_en_Bは、メモリ群Ｂの出力線２６７のスイッチ２２６をオンオフする。信号φ_rd_B(j)（ただし、ｊ＝０、１、２）は、メモリサブ群Ｂ０からＢｋのそれぞれにおける第ｊ行の画素メモリ２２０のスイッチ２２２をオンオフする。信号Clk_Bは、メモリ群ＢのＤフリップフロップ２２４（ＤＢ０からＤＢｋ）を駆動するクロックである。

　図７および図８は、図６の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。ＤＡＲＫ信号の変換および読み出しと、ＳＩＧ信号の変換および読み出しのタイミングチャートは同じなので、ＤＡＲＫ信号の方を図示し、ＳＩＧ信号の方は省略した。

　ＡＤ変換のためのエネイブル信号Cnt_enがオンになって基準電圧RAMPが供給されて、信号Gry_outで基準電圧RAMPの大きさをパルス数に対応付けてカウントする。比較器２１６において画素信号と基準電圧RAMPとが比較され、比較器２１６の出力がハイになったときのパルス数Latchが画素メモリに一次的に記憶される。この動作はメモリ群ＡとＢとで同期して、同じタイミングで行われてよい。

　その後、メモリ群Ａについて、信号φ_en_Aがオンの状態で信号φ_rd_A(1)もオンにすることにより、メモリサブ群Ａｐ（ｐ＝０，１，・・・ｋ）の各々の第一行の画素メモリ２２０の画素信号が対応するＤフリップフロップＤＡｐの入力側に出力される。その状態で信号Clk_Aが（ｋ－１）個連続して入力されることにより、Ｄフリップフロップの値がｐ→ｐ＋１に順送りされ、メモリサブ群Ａｐの画素信号がすべて画像処理・出力部２８０に出力される。第二行目以降も同様の動作によりメモリ群Ａの画素信号が読み出される。付言すれば、当該Ｄフリップフロップはシフトレジスタとして機能しているともいえる。

　一方、メモリ群Ａについて信号φ_rd_A(j)がオフになって信号Clk_Aが入力されている間に、メモリ群Ｂについて信号φ_en_Bおよび信号φ_rd_B(j)をオンにして、メモリサブ群Ｂｐの各々の第ｊ行の画素メモリ２２０の画素信号が対応するＤフリップフロップＤＢｐの入力側に出力される。その状態で信号Clk_Bが（ｋ－１）個連続して入力されることにより、Ｄフリップフロップの値がｐ→ｐ＋１に順送りされ、メモリ群Ｂの画素信号がすべて画像処理・出力部２８０に出力される。

　これは、メモリ群Ａからの読み出しの途中でメモリ群Ｂの読み出しを開始しているといえる。これにより、図８に示すようにＤフリップフロップの出力ＱｐＡ＜ｊ＞とＱｐＢ＜ｊ＞のタイミングが異なり、読み出し時の消費電流を抑えることができる。

　図９は、他の処理回路部３１０のうち画素メモリ２２０からの読み出しについての回路を詳細に説明する概略図である。処理回路部３１０において、図６の処理回路部２１０と同じ構成には同じ参照番号を付して説明を省略する。

　図９の例において、最初の列の画素メモリ＜Ａ０，ｐ，ｊ＞（ｐ＝０，１，・・・ｋ：ｊ＝０，１）の各々はスイッチ２２２を介して出力線２６８に接続されている。また、出力線２６８には予め定められた画素メモリの個数（図９の例では２個）毎にＤフリップフロップ２２４およびその出力側にスイッチ２２６が設けられている。

　同様に、同列の画素メモリ＜Ｂ０，ｐ，ｊ＞（ｐ＝０，１，・・・ｋ：ｊ＝０，１）の各々はスイッチ２２２を介して出力線２７０に接続されている。また、出力線２７０には予め定められた画素メモリの個数（図９の例では２個）毎にＤフリップフロップ２２４およびその出力側にスイッチ２２６が設けられている。

　さらに、他の列の画素メモリ＜Ａ１，ｐ，ｊ＞（ｐ＝０，１，・・・ｋ：ｊ＝０，１）の各々はスイッチ２２２を介して出力線２７２に接続され、出力線２６８には予め定められた画素メモリの個数毎にＤフリップフロップ２２４およびその出力側にスイッチ２２６が設けられている。同列の画素メモリ＜Ｂ１，ｐ，ｊ＞（ｐ＝０，１，・・・ｋ：ｊ＝０，１）の各々はスイッチ２２２を介して出力線２７４に接続され、出力線２７４には予め定められた画素メモリの個数毎にＤフリップフロップ２２４およびその出力側にスイッチ２２６が設けられている。

　信号φ_rd_A(j)の信号線は行方向の画素メモリ＜Ａｑ，ｐ，ｊ＞（ｑ＝０，１，・・・Ｎ－１）に共通に接続されている。同様に、信号φ_rd_B(j)の信号線は行方向の画素メモリ＜Ｂｑ，ｐ，ｊ＞に共通に接続されている。以上により、偶数行の画素メモリがメモリ群Ａを形成し、奇数行の画素メモリがメモリ群Ｂを形成していると言える。また、同じ列のメモリ群Ａの２個ずつがメモリサブ群Ａｑｐを形成している。同様に、同じ列のメモリ群Ｂの２個ずつがメモリサブ群Ｂｑｐを形成している。

　図１０および図１１は、図９の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。ＤＡＲＫ信号の変換および読み出しと、ＳＩＧ信号の変換および読み出しのタイミングチャートは同じなので、ＤＡＲＫ信号の方を図示し、ＳＩＧ信号の方は省略した。

　メモリ群Ａについて、ＡＤ変換のためのエネイブル信号Cnt_en_Aがオンになって基準電圧RAMPが供給されて、信号Gry_out_Aで基準電圧RAMPの大きさをパルス数に対応付けてカウントする。メモリ群Ａについて、比較器２１６において画素信号と基準電圧RAMPとが比較され、比較器２１６の出力がハイになったときのパルス数Latch_Aが画素メモリに一次的に記憶される。

　メモリ群Ａの上記動作が開始された後に、メモリ群ＢについてＡＤ変換のためのエネイブル信号Cnt_en_Bがオンになって基準電圧RAMPが供給されて、信号Gry_out_Bで基準電圧RAMPの大きさをパルス数に対応付けてカウントする。メモリ群Ｂについて、比較器２１６において画素信号と基準電圧RAMPとが比較され、比較器２１６の出力がハイになったときのパルス数Latch_Bが画素メモリに一次的に記憶される。

　メモリ群Ａについて、上記ＡＤ変換が完了したら信号φ_en_Aおよび信号φ_rd_A(j)をオンにして、メモリサブ群Ａｑｐの各々の第ｊ行の画素メモリ２２０の画素信号が対応するＤフリップフロップＤＡｑｐの入力側に出力される。その状態で信号Clk_Aが（ｋ－１）個連続して入力されることにより、Ｄフリップフロップの値がｐ→ｐ＋１に順送りされ、メモリ群Ａの画素信号がすべて画像処理・出力部２８０に出力される。

　メモリ群Ａの画素信号がすべて画像処理・出力部２８０に出力された後に、メモリ群Ｂについて、信号φ_en_Bおよび信号φ_rd_B(j)をオンにして、メモリサブ群Ｂｑｐの各々の第ｊ行の画素メモリ２２０の画素信号が対応するＤフリップフロップＤＢｑｐの入力側に出力される。その状態で信号Clk_Bが（ｋ－１）個連続して入力されることにより、Ｄフリップフロップの値がｐ→ｐ＋１に順送りされ、メモリ群Ｂの画素信号がすべて画像処理・出力部２８０に出力される。

　以上、処理回路部３１０では、メモリ群Ａからの読み出し後にメモリ群Ｂの読み出しを開始している。よって、図１１に示すようにＤフリップフロップの出力ＱｐＡ＜ｊ＞とＱｐＢ＜ｊ＞のタイミングが異なり、読み出し時の消費電流を抑えることができる。なお、メモリ群ＢのＡＤ変換の開始のタイミングは、メモリ群Ｂの読み出し開始のタイミングに対応してよい。例えばメモリ群ＢのＡＤ変換の開始のタイミングは、メモリ群Ａの読み出し開始から終了までの時間分だけずれていてよい。

　図１２は、さらに他の処理回路部４１０のうち画素メモリ２２０からの読み出しについての回路を詳細に説明する概略図である。処理回路部４１０は、特に説明する構成を除き図６の処理回路部２１０と同じである。

　処理回路部４１０においても、偶数列がメモリ群Ａを形成し、奇数列がメモリ群Ｂを形成する。また、メモリ群Ａ、Ｂそれぞれの画素メモリ２２０が３個ずつでメモリサブ群Ａｐ、Ｂｐを形成する。ただし、処理回路部２１０とは異なり、信号φ_rdの信号線はメモリ群ＡとＢで共通に接続されている。

　図１３および図１４は、図１２の画素メモリ２２０からの読み出し動作を示すタイミングチャートの一例である。ＤＡＲＫ信号の変換および読み出しと、ＳＩＧ信号の変換および読み出しのタイミングチャートは同じなので、ＤＡＲＫ信号の方を図示し、ＳＩＧ信号の方は省略した。

　図１３のＤＡＲＫ信号のＡＤ変換については、図７と同様である。その後、信号φ_enおよび信号φ_rd(j)をオンにすることで、メモリサブ群ＡｐおよびＢｐの第ｊ行の画素メモリ２２０から画素信号が読み出されて、対応するＤフリップフロップＤＡｐ、ＤＢｐの入力側に出力される。

　その状態で、信号Clk_Aを信号Clk_Bより先に供給する。例えば、信号Ckl_Bの位相を信号Clk_Aよりも遅らせる。これにより、図１４に示すように、Ｄフリップフロップの出力ＱｐＡ＜ｊ＞とＱｐＢ＜ｊ＞のタイミングが異なり、読み出し時の消費電流を抑えることができる。なお、位相を遅らせることに代えて、信号Clk_Aの数クロック後に信号Clk_Bの供給を開始してもよい。

　以上、本実施形態によれば、読み出し時に流れる電流の量を小さくすることができる。なお、上記実施形態においては、１つの画素１１２に１つの制御回路２１４が設けられている。これに代えて、複数の画素１１２に対して１つの制御回路２１４が設けられてもよい。その場合に１つの制御回路２１４に対応する複数の画素１１２を画素ブロックと呼ぶとすれば、１つの画素ブロックに含まれる画素１１２はｍ行ｎ列（ｍは２以上でＭより小さい自然数、ｎは２以上でＮより小さい自然数）に配列されたものであり、当該画素ブロックが行列方向に複数配されたものであってよい。

　図１５は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。

　撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１５では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表している。

　駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

　駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

　撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

　測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

　演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (25)

1. 　光を電荷に変換する光電変換部を少なくとも含む複数の画素が行方向に並んで配置される画素部を有する第１基板と、
   　前記複数の画素のうち第１画素からの第１画素信号を記憶する第１画素メモリを少なくとも含む第１画素回路と、前記複数の画素のうち第２画素からの第２画素信号を記憶する第２画素メモリを少なくとも含む第２画素回路とが配置される処理回路部と、前記第１画素メモリに記憶された前記第１画素信号と、前記第２画素メモリに記憶された前記第２画素信号とを異なるタイミングでそれぞれ読み出すための読出制御回路とを有する第２基板と
   を備える撮像素子。
2. 　請求項１に記載の撮像素子において、
   　前記第２画素は、前記行方向において前記第１画素の隣に並んで配置される撮像素子。
3. 　請求項１または請求項２に記載の撮像素子において、
   　前記第２画素回路は、前記行方向において前記第１画素回路の隣に並んで配置される撮像素子。
4. 　請求項１から請求項３のいずれか一項に記載の撮像素子において、
   　前記第１画素メモリに記憶された前記第１画素信号を読み出すための第１制御信号が出力される第１選択線と、
   　前記第２画素メモリに記憶された前記第２画素信号を読み出すための第２制御信号が出力される第２選択線と
   を備え、
   　前記読出制御回路は、前記第１制御信号を前記第１選択線に出力するタイミングと、前記第２制御信号を前記第２選択線に出力するタイミングとが異なるタイミングになるように制御する撮像素子。
5. 　請求項４に記載の撮像素子において、
   　前記読出制御回路は、前記第１制御信号の出力を開始するタイミングと、前記第２制御信号の出力を開始するタイミングとが異なるタイミングになるように制御する撮像素子。
6. 　請求項５に記載の撮像素子において、
   　前記読出制御回路は、前記第１制御信号の出力を開始した後に、前記第２制御信号の出力を開始する撮像素子。
7. 　請求項６に記載の撮像素子において、
   　前記読出制御回路は、前記第１制御信号の出力を終了した後に、前記第２制御信号の出力を開始する撮像素子。
8. 　請求項１から請求項７のいずれか一項に記載の撮像素子において、
   　前記第１画素メモリから読み出された前記第１画素信号が出力される第１出力線と、
   　前記第２画素メモリから読み出された前記第２画素信号が出力される第２出力線と
   を備え、
   　前記読出制御回路は、前記第１画素メモリから前記第１出力線に前記第１画素信号を読み出すタイミングと、前記第２画素メモリから前記第２出力線に前記第２画素信号を読み出すタイミングとが異なるタイミングになるように制御する撮像素子。
9. 　請求項８に記載の撮像素子において、
   　前記読出制御回路は、前記第１画素信号の読み出しを開始するタイミングと、前記第２画素信号の読み出しを開始するタイミングとが異なるタイミングになるように制御する撮像素子。
10. 　請求項９に記載の撮像素子において、
    　前記読出制御回路は、前記第１画素信号の読み出しを開始した後に、前記第２画素信号の読み出しを開始する撮像素子。
11. 　請求項１０に記載の撮像素子において、
    　前記読出制御回路は、前記第１画素信号の読み出しを終了した後に、前記第２画素信号の読み出しを開始する撮像素子。
12. 　請求項１から請求項１１のいずれか一項に記載の撮像素子において、
    　前記第１画素回路は、前記第１画素からの前記第１画素信号をデジタル信号に変換するために用いられる第１比較器を有し、
    　前記第２画素回路は、前記第２画素からの前記第２画素信号をデジタル信号に変換するために用いられる第２比較器を有し、
    　前記第１画素メモリは、前記第１比較器を用いてデジタル信号に変換された前記第１画素信号を記憶し、
    　前記第２画素メモリは、前記第２比較器を用いてデジタル信号に変換された前記第２画素信号を記憶する撮像素子。
13. 　請求項１から請求項１２のいずれか一項に記載の撮像素子において、
    　前記第１画素メモリと前記第２画素メモリとは、それぞれＳＲＡＭにより構成される撮像素子。
14. 　請求項１から請求項１３のいずれか一項に記載の撮像素子において、
    　前記第１基板と前記第２基板とは、前記画素部の少なくとも一部と、前記処理回路部の少なくとも一部とが互いに対向するように配置される撮像素子。
15. 　請求項１４に記載の撮像素子において、
    　前記第１基板と前記第２基板とは、前記第１画素の少なくとも一部と、前記第１画素回路の少なくとも一部とが互いに対向するように配置される撮像素子。
16. 　請求項１４または請求項１５に記載の撮像素子において、
    　前記第１基板と前記第２基板とは、前記第２画素の少なくとも一部と、前記第２画素回路の少なくとも一部とが互いに対向するように配置される撮像素子。
17. 　請求項１から請求項１６のいずれか一項に記載の撮像素子において、
    　前記第２基板は、前記第１画素と前記第２画素とをそれぞれ制御する画素制御回路を有する撮像素子。
18. 　請求項１７に記載の撮像素子において、
    　前記画素制御回路は、前記第１画素の露光時間と、前記第２画素の露光時間とを制御する撮像素子。
19. 　請求項１７または請求項１８に記載の撮像素子において、
    　前記画素制御回路は、前記第１画素から前記第１画素信号の読み出しと、前記第２画素から前記第２画素信号の読み出しとを制御する撮像素子。
20. 　請求項１７から請求項１９のいずれか一項に記載の撮像素子において、
    　前記処理回路部は、前記行方向において前記読出制御回路と前記画素制御回路との間に配置される撮像素子。
21. 　請求項１から請求項２０のいずれか一項に記載の撮像素子において、
    　前記第２基板は、前記第１画素メモリに記憶された前記第１画素信号と、前記第２画素メモリに記憶された前記第２画素信号とに画像処理を行う画像処理部を有する撮像素子。
22. 　請求項１から請求項２０のいずれか一項に記載の撮像素子において、
    　前記第１画素メモリに記憶された前記第１画素信号と、前記第２画素メモリに記憶された前記第２画素信号とに画像処理を行う画像処理部を有する第３基板を備える撮像素子。
23. 　請求項１から請求項２２のいずれか一項に記載の撮像素子を備える撮像装置。
24. 　請求項２３に記載の撮像装置において、
    　前記撮像素子に接続される制御部を備える撮像装置。
25. 　請求項２４に記載の撮像装置において、
    　前記制御部は、前記第１画素信号と前記第２画素信号とに基づいて画像データを生成する撮像装置。

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