WO2016152635A1 - イメージセンサ、処理方法、及び、電子機器 - Google Patents

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signal
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image sensor
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高橋　知宏
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Definitions

  • the present technology relates to an image sensor, a processing method, and an electronic device, and more particularly, to an image sensor, a processing method, and an electronic device that can reduce power consumption.
  • Patent Document 1 As an image sensor that captures an image, pixels are grouped, and in each group, an AD (Analog-to-Digital) converter (AD (Analog-to-Digital) conversion of a pixel signal output from the pixel) and AD conversion are performed.
  • An image sensor provided with a memory for storing pixel data obtained as a result has been proposed.
  • the present technology has been made in view of such a situation, and is intended to reduce power consumption.
  • An image sensor or an electronic apparatus includes a pixel substrate in which a plurality of pixels that perform photoelectric conversion and output a pixel signal are two-dimensionally arranged, and a pixel block that includes one or more pixels of the pixel substrate
  • the same number of signal processing units arranged in two dimensions as the pixel blocks, and the number of signal processing units arranged in two dimensions in the vertical direction, which are in charge of signal processing of the pixel signals output from The same number of horizontal control lines, the same number of vertical control lines as the number of signal processing units arranged in two dimensions in the horizontal direction, the horizontal control signals supplied via the horizontal control lines, and
  • An arithmetic unit that performs an operation using a vertical control signal supplied via a vertical control line as an input, and the signal processing unit operates according to the result of the operation, or such an image.
  • Electronics with sensor It is a vessel.
  • a plurality of pixels that perform photoelectric conversion and output a pixel signal are two-dimensionally arranged, and the pixel block that includes one or more pixels of the pixel substrate outputs the pixel block.
  • the signal processing unit of the image sensor including an arithmetic unit that performs an operation using the supplied vertical control signal as an input is a processing method including a step of operating according to a result of the operation.
  • An image sensor, a processing method, and an electronic apparatus include a pixel substrate in which a plurality of pixels that perform photoelectric conversion and output a pixel signal are two-dimensionally arranged, and one or more pixels of the pixel substrate
  • the same number of two-dimensionally arranged signal processing units that are in charge of signal processing of the pixel signals output from the pixels of the pixel block and the vertical of the two-dimensionally arranged signal processing units The same number of horizontal control lines as the number of directions, the same number of vertical control lines as the horizontal direction of the signal processing units arranged in two dimensions, and the horizontal control supplied via the horizontal control lines
  • the signal processing unit of the image sensor which includes a signal and a calculation unit that performs a calculation using the vertical control signal supplied via the vertical control line as an input, operates according to the result of the calculation.
  • the image sensor may be an independent device or an internal block constituting one device.
  • FIG. 3 is a block diagram illustrating a configuration example of a circuit board 20.
  • FIG. 4 is a flowchart for explaining the operation of the circuit board 20.
  • 3 is a circuit diagram illustrating a first configuration example of a logical operation unit 32.
  • FIG. It is a figure explaining the example of operation
  • FIG. It is a figure explaining the other example of operation
  • FIG. 3 is a circuit diagram illustrating a second configuration example of a logical operation unit 32.
  • FIG. It is a figure explaining the example of operation
  • FIG. FIG. 6 is a circuit diagram illustrating a third configuration example of a logical operation unit 32.
  • 3 is a block diagram illustrating a configuration example of a signal processing unit 21.
  • FIG. FIG. 6 is a circuit diagram illustrating a fourth configuration example of a logical operation unit 32. It is a figure which shows the usage example which uses an image sensor. It is a block diagram which shows the structural example of one Embodiment of the digital camera which is one of the electronic devices to which an image sensor is applied.
  • FIG. 1 is a perspective view showing a configuration example of an embodiment of an image sensor to which the present technology is applied.
  • the image sensor is a CMOS (Complementary Metal Oxide Semiconductor) image sensor, for example, and has a two-layer structure.
  • CMOS Complementary Metal Oxide Semiconductor
  • the image sensor is configured by laminating the pixel substrate 10 and the circuit substrate 20 which are (semiconductor) substrates.
  • a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in a two-dimensional matrix, for example.
  • a pixel signal obtained as a result of photoelectric conversion in each pixel of the pixel substrate 10 is output to the circuit substrate 20.
  • a plurality of pixels constituting the pixel substrate 10 are divided into pixel blocks 11 including one or more pixels. That is, the pixel substrate 10 is divided into M ⁇ N pixel blocks 11 in the horizontal and vertical directions.
  • the circuit board 20 includes M ⁇ N signal processing units 21 in the horizontal and vertical directions.
  • the signal processing unit 21 performs signal processing such as AD conversion, black level correction, and development of the pixel signal output from each pixel of the pixel substrate 10 as necessary.
  • one signal processing unit 21 has the same size as one pixel block 11 and is disposed at a position facing one pixel block 11.
  • the signal processing unit 21 is in charge of the signal processing of the pixel signal output by the (one or more) pixels constituting the pixel block 11 located at a position facing the signal processing unit 21.
  • the signal processing unit 21 performs at least AD conversion
  • the signal processing unit 21 is in charge of AD conversion of a pixel signal output from a pixel constituting the pixel block 11 at a position facing the signal processing unit 21. To do.
  • AD conversion architecture is called an area ADC (AD Conversion) architecture.
  • area ADC AD Conversion
  • signal processing such as AD conversion of pixel signals can be performed in parallel by a number equal to the number M ⁇ M of the signal processing units 21.
  • the signal processing unit 21 can be configured by, for example, an AD converter that performs AD conversion of a pixel signal, a memory that stores pixel data obtained by the AD conversion, and the like.
  • the memory constituting the signal processing unit 21 is provided on a substrate different from the circuit substrate 20, and the image sensor is configured in a three-layer structure in which the pixel substrate 10, the circuit substrate 20, and another substrate are stacked. be able to.
  • FIG. 2 is a diagram for explaining an example of reading pixel data from the image sensor of FIG.
  • the image sensor shown in FIG. 1 employs an area ADC architecture, and can perform ROI (RegionRegof Interest) readout as pixel data readout.
  • ROI RegionRegof Interest
  • ROI readout is, for example, readout in which a readout area for performing window readout is changed so as to track a moving subject (moving subject) as shown in FIG.
  • pixel data of only pixels in a partial area (readout area) is read out from the image sensor instead of reading out pixel data of all the pixels constituting one frame.
  • the signal processing unit 21 responsible for AD conversion of the pixel signals of the pixels in the readout region needs to be operated.
  • FIG. 3 is a block diagram illustrating a configuration example of the circuit board 20 of FIG.
  • the circuit board 20 has M ⁇ N signal processing units 21 in the horizontal and vertical directions.
  • the circuit board 20 includes a control unit 31, M ⁇ N logical operation units 32, the same number of horizontal control lines 41 as the number N in the vertical (vertical) direction of the signal processing unit 21, and the signal processing unit 21.
  • the number of vertical control lines 42 is the same as the number M in the horizontal (lateral) direction.
  • the control unit 31 controls the operation of the signal processing unit 21 by supplying control signals to the horizontal control line 41 and the vertical control line 42, respectively.
  • the logical operation unit 32 constitutes, for example, a part of the signal processing unit 21 and receives a control signal supplied via the horizontal control line 41 and a control signal supplied via the vertical control line 42. As shown in FIG.
  • the signal processing unit 21 operates according to the operation result of the logical operation of the logical operation unit 32 included in the signal processing unit 21.
  • the horizontal control line 41 is wired to each row of the M ⁇ N signal processing units 21. Accordingly, the horizontal control lines 41 are wired in the same number as the number of rows (the number in the vertical direction) N of the signal processing unit 21.
  • the vertical control line 42 is wired in each column of the M ⁇ N signal processing units 21. Therefore, as many vertical control lines 42 as the number of columns (the number in the horizontal direction) M of the signal processing unit 21 are wired.
  • control signal supplied to the logical operation unit 32 via the horizontal control line 41 is also referred to as a horizontal control signal
  • the operations of the M ⁇ N signal processing units 21 are individually performed. Can be controlled.
  • the mth from the left and the nth signal processing unit 21 and the logical operation unit 32 from the top are also described as a signal processing unit 21 [m, n] and a logical operation unit 32 [m, n], respectively.
  • the operation result STB [m, n] of the logic operation that receives the horizontal control signal STBY [n] and the vertical control signal STBX [m] is H
  • the signal processing unit 21 [m, n] is in a standby state (non-operating state), for example.
  • the signal processing unit 21 [m, n] is in an operating state, for example.
  • the operation control of the M ⁇ N signal processing units 21 cannot be performed for each individual signal processing unit 21, and is performed in units of columns. This is performed for each signal processing unit 21.
  • FIG. 4 is a flowchart for explaining the operation of the circuit board 20 of FIG.
  • step S11 for example, the control unit 31 sets an operation mode such as whether to perform ROI reading in accordance with a user operation or the like, and the process proceeds to step S12.
  • step S12 the control unit 31 controls the operation of the signal processing unit 21 by outputting a horizontal control signal and a vertical control signal according to the operation mode.
  • the horizontal control signal and the vertical control signal output from the control unit 31 are supplied to the logic operation unit 32 via the horizontal control line 41 and the vertical control line 42, respectively.
  • the logical operation unit 32 receives the horizontal control signal and the vertical control signal, performs a logical operation, and outputs the operation result.
  • the signal processing unit 21 enters an operation state or a standby state according to a calculation result output from the logic operation unit 32 included in the signal processing unit 21.
  • signal processing such as AD conversion of the pixel signal output from the pixel of the pixel block 11 that the signal processing unit 21 is in charge of is performed.
  • the signal processing unit 21 in the standby state stops its operation and does not perform signal processing.
  • FIG. 5 is a circuit diagram showing a first configuration example of the logical operation unit 32 of FIG.
  • the logical operation unit 32 has an OR gate 51.
  • the OR gate 51 calculates a logical sum of the horizontal control signal STBY [n] and the vertical control signal STBX [m], and outputs the result as a calculation result STB [m, n].
  • the logical operation unit 32 calculates the logical sum of the horizontal control signal STBY [n] and the vertical control signal STBX [m], when the horizontal control signal STBY [n] is at the H level, All of the signal processing units 21 in the (n + 1) th row (the n + 1th row from the top) are in a standby state.
  • the pixel block 11 (in the readout region that is the target of readout of pixel data by ROI readout out of the M ⁇ N pixel blocks 11 is output. Only the signal processing unit 21 in charge of pixel signal processing) can be set in the operating state, and the signal processing unit 21 in charge of the pixel block 11 in the region other than the readout region can be set in the standby state.
  • FIG. 6 is a diagram for explaining an example of the operation of the signal processing unit 21 controlled in accordance with the operation result of the logic operation unit 32 configured by the OR gate 51.
  • the shaded signal processing unit 21 represents the standby state signal processing unit 21, and the non-shadowed signal processing unit 21 represents the operating state.
  • the signal processing unit 21 is shown.
  • the vertical control signals STBX [0], STBX [1], STBX [M-1] and the horizontal control signals STBY [0], STBY [N-1] are at the H level.
  • the vertical control signal and other horizontal control signals are at the L level.
  • FIG. 6 only the signal processing unit 21 in the rectangular area among the M ⁇ N signal processing units 21 is set in the operating state, and the pixel signal output by the pixel block 11 in the rectangular area is displayed. Signal processing such as AD conversion can be performed. As a result, pixel data of only pixels in a partial area (readout area) is read out from the image sensor instead of reading out pixel data of all the pixels constituting one frame.
  • the signal processing unit 21 in the rectangular area can be set in the operating state, and the other signal processing units 21 can be set in the standby state. Low power consumption can be achieved.
  • FIG. 7 is a diagram for explaining another example of the operation of the signal processing unit 21 controlled in accordance with the calculation result of the logic operation unit 32 configured by the OR gate 51.
  • the vertical control signal and the horizontal control signal are periodically switched with four switching of the vertical control signal and the horizontal control signal as one cycle.
  • FIG. 7A shows a state in which the signal processing unit 21 of 2 ⁇ 2 units is periodically in an operating state one by one.
  • the vertical control signal STBX [2i] of the odd column and the horizontal control signal [2j] of the odd row are set to the L level, and the vertical control signal STBX [2i + 1] of the even column ,
  • the vertical control signal STBX [2i + 1] in the even column and the horizontal control signal [2j] in the odd row are set to the L level, and the vertical control signal STBX [2i] in the odd column
  • the horizontal control signal [2j + 1] in the even column is set to the H level.
  • the vertical control signal STBX [2i] for the odd columns and the horizontal control signal [2j + 1] for the even rows are set to the L level, and the vertical control signal STBX [2i + 1] for the even columns is also set.
  • the horizontal control signal [2j] in the odd-numbered columns is set to the H level.
  • the vertical control signal STBX [2i + 1] of the even column and the horizontal control signal [2j + 1] of the even row are set to the L level, and the vertical control signal STBX [2i] of the odd column
  • the horizontal control signal [2j] in the odd-numbered columns is set to the H level.
  • FIG. 7B shows details of a state in which only the signal processing unit 21 at the lower left of the 2 ⁇ 2 signal processing units 21 is in an operating state.
  • the vertical control signal STBX [2i] for the odd columns and the horizontal control signal [2j + 1] for the even rows are set to the L level and the vertical control signal STBX [2i + 1] for the even columns.
  • the horizontal control signal [2j] in the odd-numbered columns is set to the H level.
  • a unit of 2 ⁇ 2 signal processing units 21 can be performed by periodically switching the vertical control signal and the horizontal control signal with four cycles of switching the vertical control signal and the horizontal control signal as one cycle.
  • the 2 ⁇ 2 signal processing units 21 can be periodically activated one by one.
  • the 2 ⁇ 2 signal processing is performed in units of 2 ⁇ 2 signal processing units 21 as shown in FIG.
  • the units 21 By periodically setting the units 21 one by one, it is possible to reduce the number of signal processing units 12 operating simultaneously and to reduce power consumption.
  • the signal processing unit 21 may be periodically put into an operating state in addition to 2 ⁇ 2 units, for example, 3 ⁇ 3 units, 4 ⁇ 2 units, etc. Can be done.
  • FIG. 8 is a circuit diagram showing a second configuration example of the logical operation unit 32 of FIG.
  • the logical operation unit 32 includes an AND gate 61.
  • the AND gate 61 calculates the logical product of the horizontal control signal STBY [n] and the vertical control signal STBX [m], and outputs the result as the calculation result STB [m, n].
  • the calculation result STB [m, n] is at L level.
  • the signal processing unit 21 [m, n] in the (n + 1) th row and the (m + 1) th column is in a standby state.
  • the signal processing unit in charge of, for example, the pixel block 11 in the rectangular foreground region in which the foreground is reflected, out of the M ⁇ N pixel blocks 11. 21 can be set in the standby state, and only the signal processing unit 21 in charge of the pixel block 11 in the area excluding the foreground area can be set in the operating state. In this case, for example, pixel data of only the background can be obtained.
  • FIG. 9 is a diagram for explaining an example of the operation of the signal processing unit 21 controlled in accordance with the calculation result of the logic operation unit 32 configured by the AND gate 61.
  • the vertical control signals STBX [2] to STBX [M-2] and the horizontal control signals STBY [1] to STBY [N-2] are at the H level, and other vertical control signals and Other horizontal control signals are at L level.
  • the signal processing unit 21 in the rectangular area whose diagonal is the line connecting the signal processing units 21 [2,1] and 21 [M-2, N-2] is in the standby state.
  • the other signal processing unit 21 (the signal processing unit 21 in the first row, the (N-1) th row, and the first column, the second column, and the M-1th column) is in an operating state. Yes.
  • FIG. 10 is a circuit diagram showing a third configuration example of the logical operation unit 32 of FIG.
  • the logical operation unit 32 includes the OR gate 51 in FIG. 5, the AND gate 61 in FIG. 8, and the selector 71.
  • the operation result output from the OR gate 51 (the logical sum of the horizontal control signal STBY [n] and the vertical control signal STBX [m]) and the operation result output from the AND gate 61 (the horizontal control signal STBY [ n] and the vertical control signal STBX [m].
  • the selector 71 is supplied with a selection signal SEL_AND_OR as a control signal for controlling the selector 71 from the control unit 31.
  • the selector 71 is a selection unit that selects one of the logical sum of the OR gate 51 and the logical product of the AND gate 61 in accordance with the selection signal SEL_AND_OR.
  • the selector 71 selects one of the logical sum and the logical product. Is output as the operation result STB [m, n] of the logical operation.
  • the selector 71 selects the logical sum of the OR gate 51, so that the horizontal control signal STBY [n] is at the H level as described with reference to FIGS.
  • the signal processing units 21 in the (n + 1) th row are in a standby state, and when the vertical control signal STBX [m] is at the H level, the signal processing units 21 in the (m + 1) th column are in the standby state. Everything can be in standby.
  • the signal processing unit 21 [m, n] in the (n + 1) th row and the (m + 1) th column can be set in the standby state.
  • a first supply method for supplying the same selection signal SEL_AND_OR to the M ⁇ N logical operation units 32 can be employed.
  • a second supply for supplying a different selection signal SEL_AND_OR for each column or row to the M ⁇ N logic operation units 32 is provided. The method can be adopted.
  • a third supply method for supplying an individual selection signal SEL_AND_OR to each of the M ⁇ N logical operation units 32 can be employed.
  • the selection of logical sum or logical product can be specified in a finer unit in the second supply method than in the first supply method. Furthermore, the third supply method can specify selection of logical sum or logical product in a finer unit than the second supply method.
  • the number of wirings of the selection signal SEL_AND_OR from the control unit 31 to the logic operation unit 32 is larger than when the first supply method is adopted.
  • the number of wirings of the selection signal SEL_AND_OR from the control unit 31 to the logic operation unit 32 is larger than when the third supply method is employed.
  • FIG. 11 is a block diagram illustrating a configuration example of the signal processing unit 21.
  • the signal processing unit 21 includes three processing units 81, 82, and 83 as a plurality of processing units that perform predetermined processing in addition to the logical operation unit 32.
  • AD conversion As signal processing performed by the signal processing unit 21, attention is paid to AD conversion, and for example, slope AD conversion is performed as the AD conversion.
  • a signal line voltage (not shown) of a signal line (VSL (Vertical ⁇ Signal) Line) (not shown) from which a pixel of the pixel substrate 10 outputs a pixel signal and a ramp signal whose voltage decreases at a constant slope are generated. The time until the signal line voltage matches the ramp signal is counted. Then, the count value of that time is output as the AD conversion result of the pixel signal.
  • VSL Vertical ⁇ Signal
  • slope AD conversion for example, a comparator that performs a process of comparing a signal line voltage and a ramp signal, a counter that performs a process of counting time, and a current source that performs a process of passing a current through the signal line are required.
  • the three processing units 81 to 83 correspond to, for example, a comparator, a counter, and a current source, respectively.
  • a selection signal SEL_AND_OR, a vertical control signal STBX [m], a horizontal control signal STBY [n], and designation signals STB_A, STB_B, and STB_C are supplied from the control unit 31 to the logic operation unit 32.
  • the logical operation unit 32 performs a logical operation with the selection signal SEL_AND_OR, the vertical control signal STBX [m], the horizontal control signal STBY [n], and the designation signals STB_A, STB_B, and STB_C as inputs, and performs the logical operation As a result, STB_A [m, n], STB_B [m, n], and STB_C [m, n] are output.
  • the designation signals STB_A, STB_B, and STB_C are signals that designate a target whose operation is controlled to standby, for example.
  • the designation signal STB_A is set to, for example, the H level of the H and L levels.
  • the designation signal STB_B is set to H level
  • the designation signal STB_C is set to H level.
  • the operation results STB_A [m, n], STB_B [m, n], and STB_C [m, n] output from the logic operation unit 32 are supplied to the processing units 81 to 83, respectively.
  • the processing units 81 to 83 operate according to the calculation results STB_A [m, n], STB_B [m, n], and STB_C [m, n], respectively.
  • the processing unit 81 enters the standby state, for example, among the operation state and the standby state, and the calculation When the result STB_A [m, n] is at the L level, the processing unit 81 is in an operating state.
  • the processing unit 82 when the calculation result STB_B [m, n] is at the H level, the processing unit 82 is in a standby state, and when the calculation result STB_B [m, n] is at the L level, the processing unit 82 is in an operating state. . Further, when the calculation result STB_C [m, n] is at the H level, the processing unit 83 is in a standby state, and when the calculation result STB_C [m, n] is at the L level, the processing unit 83 is in an operating state.
  • a first supply method for supplying the same designation signal STB_A to the M ⁇ N logical operation units 32 can be employed.
  • the second supply method and the third supply method are the same as in the case of supplying the selection signal SEL_AND_OR to the logical operation unit 32 described in FIG. A supply method can be adopted.
  • FIG. 12 is a circuit diagram showing a fourth configuration example of the logical operation unit 32.
  • FIG. 12 shows a configuration example of the logical operation unit 32 of FIG.
  • FIG. 12 is the same as the case of FIG. 10 in that it includes an OR gate 51, an AND gate 61, and a selector 71.
  • the logical operation unit 32 of FIG. 12 is different from the case of FIG. 10 in that AND gates 91, 92, and 93 are newly provided.
  • the AND gates 91 to 93 are supplied with the logical sum of the OR gate 51 or the logical product of the AND gate 51 output from the selector 71.
  • a designation signal STB_A is supplied to the AND gate 91
  • a designation signal STB_B is supplied to the AND gate 92
  • a designation signal STB_C is supplied to the AND gate 93.
  • the AND gate 91 calculates the logical product of the logical sum or logical product output from the selector 71 and the designation signal STB_A, and outputs the logical product to the processing unit 81 as the operation result STB_A [m, n].
  • the AND gate 92 calculates the logical product of the logical sum or logical product output from the selector 71 and the designation signal STB_B, and outputs the logical product to the processing unit 82 as the operation result STB_B [m, n].
  • the AND gate 93 calculates the logical product of the logical sum or logical product output from the selector 71 and the designation signal STB_C, and outputs the logical product to the processing unit 83 as the operation result STB_C [m, n].
  • the AND gate 91 when the designation signal STB_A is at the H level indicating that the standby control target is the processing unit 81, the logical sum or logical product output from the selector 71 is the operation result STB_A [ m, n] is output to the processing unit 81. As a result, the processing unit 81 enters an operation state or a standby state according to the logical sum or logical product output from the selector 71.
  • the processing unit 82 enters an operation state or a standby state according to the logical sum or logical product output from the selector 71.
  • the processing unit 83 enters an operation state or a standby state according to the logical sum or logical product output from the selector 71.
  • the processing units 81, 82, and 83 are designated as standby control targets by the designation signals STB_A, STB_B, and STB_C, and the logical sum of the horizontal control signal and the vertical control signal is output by the selector 71.
  • the operation of the processing units specified by the designation signal STB_A, STB_B, and STB_C among the processing units 81 to 83 can be controlled.
  • the operations of the processing units 81 to 83 can be individually controlled.
  • the processing unit 82 When the designation signal STB_A is at the L level, the calculation result STB_A [m, n] that is the output of the AND gate 91 becomes the L level regardless of the output of the selector 71, and the processing unit 81 become. Similarly, when the designation signal STB_B is at L level, the processing unit 82 is in an operating state, and when the designation signal STB_C is at L level, the processing unit 83 is in an operating state.
  • FIG. 13 is a diagram showing a usage example in which the image sensor of FIG. 1 is used.
  • the image sensor described above can be used in various electronic devices that sense light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • Electronic devices that capture images for viewing such as digital cameras and mobile devices with camera functions
  • Electronic devices used for traffic such as in-vehicle sensors that take pictures of the back, surroundings, inside the car, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Electronic devices used in home appliances such as TVs, refrigerators, air conditioners, etc.
  • Electronic devices used for medical and healthcare purposes such as devices to perform
  • Electronic devices used for security such as surveillance cameras for crime prevention and cameras for personal authentication
  • Skin measuring devices for photographing skin Or micro to shoot the scalp
  • Electronic devices used for beauty such as scopes
  • Electronic devices used for sports such as action cameras and wearable cameras for sports applications etc.
  • Cameras for monitoring the condition of fields and crops, etc.
  • FIG. 14 is a block diagram showing a configuration example of an embodiment of a digital camera which is one of electronic devices to which the image sensor of FIG. 1 is applied.
  • Digital cameras can capture both still images and moving images.
  • the digital camera includes an optical system 101, an image sensor 102, a DSP (Digital Signal Processor) 103, a frame memory 104, a recording device 105, a display device 106, a power supply system 107, an operation system 108, and a bus line 109.
  • the DSP 103 or the operation system 108 is connected to each other via a bus line 109.
  • the optical system 101 collects external light on the image sensor 102.
  • the image sensor 102 is configured in the same manner as the image sensor of FIG. 1, receives light from the optical system 101, performs photoelectric conversion, and outputs image data as an electrical signal.
  • the DSP 103 performs necessary signal processing on the image data output from the image sensor 102.
  • the frame memory 104 temporarily holds the image data subjected to signal processing by the DSP 103 in units of frames.
  • the recording device 105 records moving image or still image data captured by the image sensor 102 on a recording medium such as a semiconductor memory or a hard disk.
  • the display device 106 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image (moving image or still image) corresponding to the image data stored in the frame memory 104.
  • a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image (moving image or still image) corresponding to the image data stored in the frame memory 104.
  • the power supply system 107 supplies necessary power to the image sensor 102 or the display device 106 and the operation system 108.
  • the operation system 108 outputs operation commands for various functions of the digital camera in accordance with user operations.
  • signal processing in the signal processing unit 21 is not limited to AD conversion.
  • the signal processing unit 21 includes the three processing units 81 to 83. However, the signal processing unit 21 includes other two or four or more processing units. be able to.
  • the calculation of the horizontal control signal and the vertical control signal is not limited to logical sum or logical product, and the calculation of the horizontal control signal and vertical control signal may be other logic such as exclusive logical sum. Arithmetic can be employed.
  • this technique can take the following structures.
  • the same number of vertical control lines as the number of signal processing units arranged in two dimensions in the horizontal direction;
  • the signal processing unit is an image sensor that operates according to a result of the calculation.
  • the image sensor according to ⁇ 1> wherein the calculation unit calculates a logical sum or a logical product of the horizontal control signal and the vertical control signal.
  • the computing unit is Calculate the logical sum and logical product of the horizontal control signal and the vertical control signal,
  • the image sensor according to ⁇ 1> further including a selection unit that selects one of the logical sum and the logical product.
  • the signal processing unit has a plurality of processing units for performing predetermined processing, Each of the plurality of processing units operates according to a result of the calculation.
  • a control unit that supplies the horizontal control signal to the horizontal control line and that controls the operation of the signal processing unit by supplying the vertical control signal to the vertical control line is further provided.
  • ⁇ 1> to ⁇ The image sensor according to any one of 4>.
  • ⁇ 6> The image sensor according to any one of ⁇ 1> to ⁇ 5>, wherein the signal processing unit enters an operation state or a standby state according to a result of the calculation.
  • ⁇ 7> The image sensor according to any one of ⁇ 1> to ⁇ 6>, wherein the signal processing unit performs AD conversion of the pixel signal.
  • the same number of vertical control lines as the number of signal processing units arranged in two dimensions in the horizontal direction;
  • the signal processing unit of an image sensor comprising: a horizontal control signal supplied via the horizontal control line; and a calculation unit that performs a calculation using the vertical control signal supplied via the vertical control line as inputs,
  • a processing method that includes steps that operate according to the result of an operation.
  • An optical system that collects the light;
  • An image sensor that receives light and captures an image,
  • the image sensor is A pixel substrate in which a plurality of pixels that perform photoelectric conversion and output a pixel signal are two-dimensionally arranged;
  • the same number of two-dimensionally arranged signal processing units as the pixel blocks in charge of the signal processing of the pixel signals output from the pixels of the pixel block composed of one or more pixels of the pixel substrate;
  • the same number of horizontal control lines as the number of signal processing units arranged in the two-dimensional direction in the vertical direction;
  • the same number of vertical control lines as the number of signal processing units arranged in two dimensions in the horizontal direction;
  • An arithmetic unit that performs an operation using a horizontal control signal supplied via the horizontal control line and a vertical control signal supplied via the vertical control line as inputs;
  • the signal processing unit is an electronic device that operates according to a result of the calculation.

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Abstract

本技術は、低消費電力化を図ることができるようにするイメージセンサ、処理方法、及び、電子機器に関する。 イメージセンサは、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された１以上の画素からなる画素ブロックの画素から出力される画素信号の信号処理を担当する、画素ブロックと同一の数の、２次元に配列された信号処理部と、信号処理部の垂直方向の数と同一の数の水平制御線と、信号処理部の水平方向の数と同一の数の垂直制御線と、水平制御線を介して供給される水平制御信号と、垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と有する。信号処理部は、演算の結果に応じて、動作する。本技術は、例えば、画像を撮影するイメージセンサ等に適用することができる。

Description

イメージセンサ、処理方法、及び、電子機器
　本技術は、イメージセンサ、処理方法、及び、電子機器に関し、特に、低消費電力化を図ることができるようにするイメージセンサ、処理方法、及び、電子機器に関する。
　例えば、特許文献１には、画像を撮影するイメージセンサとして、画素をグループ化し、各グループに、画素が出力する画素信号をAD(Analog to Digital)変換するADC(AD Converter)と、AD変換の結果得られる画素データを記憶するメモリとを設けた画像センサが提案されている。
特開2006-203736号公報
　特許文献１の画像センサでは、すべてのグループのうちの一部のグループのADCが動作すればよい場合であっても、すべてのグループのADCが動作し、そのため、不必要な電力を消費する。
　本技術は、このような状況に鑑みてなされたものであり、低消費電力化を図ることができるようにするものである。
　本技術のイメージセンサ、又は、電子機器は、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備え、前記信号処理部は、前記演算の結果に応じて、動作するイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。
　本技術の処理方法は、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備えるイメージセンサの前記信号処理部が、前記演算の結果に応じて、動作するステップを含む処理方法である。
　本技術のイメージセンサ、処理方法、及び、電子機器においては、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備えるイメージセンサの前記信号処理部が、前記演算の結果に応じて、動作する。
　なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、低消費電力化を図ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。 イメージセンサからの画素データの読み出しの例を説明する図である。 回路基板２０の構成例を示すブロック図である。 回路基板２０の動作を説明するフローチャートである。 論理演算部３２の第１の構成例を示す回路図である。 ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。 ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の他の例を説明する図である。 論理演算部３２の第２の構成例を示す回路図である。 ANDゲート６１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。 論理演算部３２の第３の構成例を示す回路図である。 信号処理部２１の構成例を示すブロック図である。 論理演算部３２の第４の構成例を示す回路図である。 イメージセンサを使用する使用例を示す図である。 イメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
　＜本技術を適用したイメージセンサの一実施の形態＞
　図１は、本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。
　図１において、イメージセンサは、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、２層構造になっている。
　すなわち、イメージセンサは、（半導体）基板である画素基板１０と回路基板２０とが積層されて構成される。
　画素基板１０には、光電変換を行い、画素信号を出力する複数の画素（図示せず）が、例えば、２次元のマトリクス状に配列されている。画素基板１０の各画素での光電変換の結果得られる画素信号は、回路基板２０に出力される。
　なお、画素基板１０を構成する複数の画素は、１以上の画素からなる画素ブロック１１に区分されている。すなわち、画素基板１０は、横×縦がM×N個の画素ブロック１１に区分されている。
　回路基板２０には、横×縦がM×N個の信号処理部２１が構成されている。
　信号処理部２１は、画素基板１０の各画素が出力する画素信号のAD変換や、黒レベルの補正、現像等の信号処理を、必要に応じて行う。
　ここで、回路基板２０において、1個の信号処理部２１は、1個の画素ブロック１１と同程度のサイズになっており、1個の画素ブロック１１に対向する位置に配置される。
　信号処理部２１は、その信号処理部２１と対向する位置にある画素ブロック１１を構成する（１以上の）画素が出力する画素信号の信号処理を担当する。
　このことは、1個の信号処理部２１が信号処理を担当する画素の集合が、1個の画素ブロック１１を構成することを意味する。
　いま、信号処理部２１が少なくともAD変換を行うこととすると、信号処理部２１は、その信号処理部２１と対向する位置にある画素ブロック１１を構成する画素が出力する画素信号のAD変換を担当する。
　このようなAD変換のアーキテクチャは、エリアADC(AD Conversion)アーキテクチャと呼ばれる。エリアADCアーキテクチャによれば、信号処理部２１の数M×Mに等しい数だけ並列に、画素信号のAD変換等の信号処理を行うことができる。
　信号処理部２１は、例えば、画素信号のAD変換を行うAD変換器や、そのAD変換によって得られる画素データを記憶するメモリ等で構成することができる。
　この場合、信号処理部２１を構成するメモリは、回路基板２０とは別の基板に設け、イメージセンサは、画素基板１０、回路基板２０、及び、別の基板を積層した３層構造に構成することができる。
　図２は、図１のイメージセンサからの画素データの読み出しの例を説明する図である。
　図１のイメージセンサは、エリアADCアーキテクチャを採用するため、画素データの読み出しとして、ROI(Region of Interest)読み出しを行うことができる。
　ROI読み出しとは、例えば、図２に示すように、動く被写体（動被写体）を追跡するように、窓読み出しを行う読み出し領域を変化させる読み出しである。窓読み出しでは、イメージセンサから、１フレームを構成する画素すべての画素データを読み出すのではなく、一部の領域（読み出し領域）内の画素だけの画素データが読み出される。
　以上のように、ROI読み出しでは、画素基板１０を構成するすべての画素ではなく、読み出し領域内の画素だけの画素データが読み出される。
　したがって、回路基板２０において、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１は、動作させる必要がある。
　しかしながら、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１以外の信号処理部２１は、動作させる必要がない。そして、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１以外の信号処理部２１を動作させない場合には、動作させる場合に比較して、低消費電力化を図ることができる。
　そこで、本技術では、回路基板２０を構成する信号処理部２１の動作を制御することで、低消費電力化を図ることを可能とする。
　＜回路基板２０の構成例＞
　図３は、図１の回路基板２０の構成例を示すブロック図である。
　図１で説明したように、回路基板２０は、横×縦がM×N個の信号処理部２１を有する。
　さらに、回路基板２０は、制御部３１、M×N個の論理演算部３２、信号処理部２１の垂直（縦）方向の数Nと同一の数の水平制御線４１、及び、信号処理部２１の水平（横）方向の数Mと同一の数の垂直制御線４２を有する。
　制御部３１は、水平制御線４１及び垂直制御線４２のそれぞれに、制御信号を供給することで、信号処理部２１の動作を制御する。
　論理演算部３２は、例えば、信号処理部２１の一部を構成しており、水平制御線４１を介して供給される制御信号と、垂直制御線４２を介して供給される制御信号とを入力として論理演算を行う。
　信号処理部２１は、その信号処理部２１が有する論理演算部３２の論理演算の演算結果に応じて、動作する。
　水平制御線４１は、M×N個の信号処理部２１の各行に配線されている。したがって、水平制御線４１は、信号処理部２１の行数（垂直方向の数）Nと同一の本数だけ配線されている。
　垂直制御線４２は、M×N個の信号処理部２１の各列に配線されている。したがって、垂直制御線４２は、信号処理部２１の列数（水平方向の数）Mと同一の本数だけ配線されている。
　ここで、水平制御線４１を介して論理演算部３２に供給される制御信号を、水平制御信号ともいい、上からn+1本目の水平制御線４１に流れる水平制御信号を、水平制御信号STBY[n]とも記載する（n=0,1,...,N-1)。
　また、垂直制御線４２を介して論理演算部３２に供給される制御信号を、垂直制御信号ともいい、左からm+1本目の垂直制御線４２に流れる垂直制御信号を、垂直制御信号STBX[m]とも記載する（m=0,1,...,M-1)。
　以上のように、図３の回路基板２０では、N本の水平制御線４１とM本の垂直制御線４２とが設けられているので、M×N個の信号処理部２１の動作を個別に制御することができる。
　ここで、左からm番目で、上からn番目の信号処理部２１及び論理演算部３２を、それぞれ、信号処理部２１[m,n]及び論理演算部３２[m,n]とも記載することとする。
　本実施の形態では、論理演算部３２[m,n]において、水平制御信号STBY[n]及び垂直制御信号STBX[m]を入力とする論理演算の演算結果STB[m,n]が、H(High)及びL(Low)レベルのうちの、例えば、Hレベルである場合、信号処理部２１[m,n]は、例えば、スタンバイ状態（非動作状態）となる。
　また、演算結果STB[m,n]が、Lレベルである場合、信号処理部２１[m,n]は、例えば、動作状態となる。
　ここで、回路基板２０では、N本の水平制御線４１及びM本の垂直制御線４２のうちの、N本の水平制御線４１だけを設けること、又は、M本の垂直制御線４２だけを設けることができる。
　但し、N本の水平制御線４１だけを設ける場合には、M×N個の信号処理部２１の動作の制御については、個別の信号処理部２１ごとに行うことはできず、行単位の信号処理部２１ごとに行うことになる。
　同様に、M本の垂直制御線４２だけを設ける場合には、M×N個の信号処理部２１の動作の制御については、個別の信号処理部２１ごとに行うことはできず、列単位の信号処理部２１ごとに行うことになる。
　＜回路基板２０の動作＞
　図４は、図３の回路基板２０の動作を説明するフローチャートである。
　ステップＳ１１において、制御部３１は、例えば、ユーザの操作等に応じて、ROI読み出しを行うかどうか等の動作モードを設定し、処理は、ステップＳ１２に進む。
　ステップＳ１２では、制御部３１は、動作モードに従って、水平制御信号及び垂直制御信号を出力し、信号処理部２１の動作を制御する。
　すなわち、制御部３１が出力する水平制御信号及び垂直制御信号は、水平制御線４１及び垂直制御線４２を、それぞれ介して、論理演算部３２に供給される。
　論理演算部３２は、水平制御信号及び垂直制御信号を入力として、論理演算を行い、その演算結果を出力する。
　信号処理部２１は、その信号処理部２１が有する論理演算部３２が出力する演算結果に応じて、動作状態又はスタンバイ状態となる。
　動作状態になった信号処理部２１では、その信号処理部２１が担当する画素ブロック１１の画素が出力する画素信号のAD変換等の信号処理が行われる。
　一方、スタンバイ状態になった信号処理部２１は、動作を停止し、信号処理を行わない。
　＜論理演算部３２の第１の構成例＞
　図５は、図３の論理演算部３２の第１の構成例を示す回路図である。
　図５では、論理演算部３２は、ORゲート５１を有する。
　ORゲート５１は、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和を演算し、演算結果STB[m,n]として出力する。
　したがって、図５では、水平制御信号STBY[n]及び垂直制御信号STBX[m]のうちの少なくとも一方がHレベルである場合には、演算結果STB[m,n]は、Hレベルとなる。
　また、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方が、Lレベルである場合にのみ、演算結果STB[m,n]は、Lレベルになる。
　以上のように、論理演算部３２において、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和が演算される場合、水平制御信号STBY[n]がHレベルであるときには、第n+1行（上からn+1行目）の信号処理部２１のすべてがスタンバイ状態になる。
　同様に、垂直制御信号STBX[m]がHレベルであるときには、第m+1列（左からm+1列目）の信号処理部２１のすべてがスタンバイ状態になる。
　したがって、ORゲート５１で構成される論理演算部３２によれば、M×N個の画素ブロック１１のうちの、ROI読み出しで画素データの読み出しの対象となる読み出し領域の画素ブロック１１（が出力する画素信号の信号処理）を担当する信号処理部２１だけを動作状態とするとともに、読み出し領域以外の領域の画素ブロック１１を担当する信号処理部２１をスタンバイ状態とすることができる。
　図６は、ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
　なお、図６において（以降の図でも同様）、影を付してある信号処理部２１は、スタンバイ状態の信号処理部２１を表し、影を付してない信号処理部２１は、動作状態の信号処理部２１を表している。
　図６では、垂直制御信号STBX[0]，STBX[1]，STBX[M-1]、及び、水平制御信号STBY[0]，STBY[N-1]がHレベルになっており、他の垂直制御信号、及び、他の水平制御信号はLレベルになっている。
　その結果、図６では、M×N個の信号処理部２１[m,n]のうちの、信号処理部２１[2,1]と２１[M-2,N-2]とを結ぶ線分を対角線とする矩形の領域内にある信号処理部２１が動作状態になっており、他の信号処理部２１（第1行及び第N-1行、並びに、第1列、第2列、及び、第M-1列の信号処理部２１）がスタンバイ状態になっている。
　したがって、図６では、M×N個の信号処理部２１のうちの、矩形の領域内の信号処理部２１だけを動作状態にさせ、その矩形の領域内の画素ブロック１１が出力する画素信号のAD変換等の信号処理を行うことができる。その結果、イメージセンサから、１フレームを構成する画素すべての画素データが読み出されるのではなく、一部の領域（読み出し領域）内の画素だけの画素データが読み出される。
　以上のように、M×N個の信号処理部２１のうちの、矩形の領域内の信号処理部２１だけを動作状態にさせ、他の信号処理部２１をスタンバイ状態にさせることができるので、低消費電力化を図ることができる。
　図７は、ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の他の例を説明する図である。
　図７では、垂直制御信号及び水平制御信号の4回の切り替えを1周期として、垂直制御信号及び水平制御信号の切り替えが周期的に行われる。
　すなわち、図７では、回路基板２０の、横×縦が2×2個単位の信号処理部２１に注目すると、その2×2個の信号処理部２１が、1個ずつ、周期的に動作状態にされる。
　図７のＡは、2×2個単位の信号処理部２１が、1個ずつ、周期的に動作状態になっていく様子を示している。
　1回目の切り替えでは、奇数列の垂直制御信号STBX[2i]、及び、奇数行の水平制御信号[2j]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、偶数列の水平制御信号[2j+1]がHレベルにされる(i=0,1,...,(M-1)/2)(j=0,1,...,(N-1)/2)。
　この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、左上の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
　2回目の切り替えでは、偶数列の垂直制御信号STBX[2i+1]、及び、奇数行の水平制御信号[2j]がLレベルにされるとともに、奇数列の垂直制御信号STBX[2i]、及び、偶数列の水平制御信号[2j+1]がHレベルにされる。
　この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、右上の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
　3回目の切り替えでは、奇数列の垂直制御信号STBX[2i]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、奇数列の水平制御信号[2j]がHレベルにされる。
　この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、左下の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
　4回目の切り替えでは、偶数列の垂直制御信号STBX[2i+1]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、奇数列の垂直制御信号STBX[2i]、及び、奇数列の水平制御信号[2j]がHレベルにされる。
　この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、右下の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
　図７のＢは、2×2個単位の信号処理部２１のうちの、左下の信号処理部２１のみが動作状態になっている様子の詳細を示している。
　図７のＢでは、奇数列の垂直制御信号STBX[2i]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、奇数列の水平制御信号[2j]がHレベルにされている。
　以上のように、垂直制御信号及び水平制御信号の4回の切り替えを1周期として、垂直制御信号及び水平制御信号の切り替えを周期的に行うことで、2×2個の信号処理部２１の単位で、その2×2個の信号処理部２１を、1個ずつ、周期的に動作状態にすることができる。
　例えば、イメージセンサからの画素データの読み出しを高速で行う必要がない場合には、図７に示したように、2×2個の信号処理部２１の単位で、その2×2個の信号処理部２１を、1個ずつ、周期的に動作状態にすることで、同時に動作する信号処理部１２の数を少なくし、低消費電力化を図ることができる。
　なお、以上のように、信号処理部２１を、1個ずつ、周期的に動作状態にすることは、2×2個単位の他、例えば、3×3個単位や、4×2個単位等で行うことができる。
　＜論理演算部３２の第２の構成例＞
　図８は、図３の論理演算部３２の第２の構成例を示す回路図である。
　図８では、論理演算部３２は、ANDゲート６１を有する。
　ANDゲート６１は、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積を演算し、演算結果STB[m,n]として出力する。
　したがって、図８では、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルである場合にのみ、演算結果STB[m,n]は、Hレベルとなる。
　また、水平制御信号STBY[n]及び垂直制御信号STBX[m]のうちの少なくとも一方が、Lレベルである場合には、演算結果STB[m,n]は、Lレベルになる。
　以上のように、論理演算部３２において、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積が演算される場合、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルであるときのみ、第n+1行第m+1列の信号処理部２１[m,n]がスタンバイ状態になる。
　したがって、ANDゲート６１で構成される論理演算部３２によれば、M×N個の画素ブロック１１のうちの、例えば、前景が映っている矩形の前景領域の画素ブロック１１を担当する信号処理部２１をスタンバイ状態とするとともに、前景領域を除いた領域の画素ブロック１１を担当する信号処理部２１だけを動作状態とすることができる。この場合、例えば、背景のみの画素データを得ることができる。
　図９は、ANDゲート６１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
　図９では、垂直制御信号STBX[2]ないしSTBX[M-2]、及び、水平制御信号STBY[1]ないしSTBY[N-2]がHレベルになっており、他の垂直制御信号、及び、他の水平制御信号がLレベルになっている。
　その結果、図９では、信号処理部２１[2,1]と２１[M-2,N-2]とを結ぶ線分を対角線とする矩形の領域内にある信号処理部２１がスタンバイ状態になっており、他の信号処理部２１（第1行及び第N-1行、並びに、第1列、第2列、及び、第M-1列の信号処理部２１）が動作状態になっている。
　したがって、図９では、M×N個の信号処理部２１のうちの、矩形の領域以外の領域内の信号処理部２１だけを動作状態にさせ、その領域内の画素ブロック１１が出力する画素信号のAD変換等の信号処理を行うことができる。その結果、イメージセンサから、１フレームを構成する画素すべての画素データが読み出されるのではなく、一部の領域内の画素だけの画素データが読み出される。
　以上のように、M×N個の信号処理部２１のうちの、矩形の領域以外の領域内の信号処理部２１だけを動作状態にさせ、他の信号処理部２１をスタンバイ状態にさせることができるので、低消費電力化を図ることができる。
　＜論理演算部３２の第３の構成例＞
　図１０は、図３の論理演算部３２の第３の構成例を示す回路図である。
　なお、図中、図５又は図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１０では、論理演算部３２は、図５のORゲート５１、図８のANDゲート６１、及び、セレクタ７１を有する。
　セレクタ７１には、ORゲート５１が出力する演算結果（水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和）と、ANDゲート６１が出力する演算結果（水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積）とが供給される。
　さらに、セレクタ７１には、制御部３１から、セレクタ７１を制御する制御信号としての選択信号SEL_AND_ORが供給される。
　セレクタ７１は、選択信号SEL_AND_ORに応じて、ORゲート５１の論理和、及び、ANDゲート６１の論理積のうちの一方を選択する選択部であり、その論理和及び論理積の中から選択した方を、論理演算の演算結果STB[m,n]として出力する。
　したがって、図１０の論理演算部３２によれば、セレクタ７１において、ORゲート５１の論理和を選択することにより、図５ないし図７で説明したように、水平制御信号STBY[n]がHレベルであるときに、第n+1行の信号処理部２１のすべてをスタンバイ状態にするとともに、垂直制御信号STBX[m]がHレベルであるときに、第m+1列の信号処理部２１のすべてをスタンバイ状態にすることができる。
　また、図１０の論理演算部３２によれば、セレクタ７１において、ANDゲート６１の論理積を選択することにより、図８及び図９で説明したように、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルであるときのみ、第n+1行第m+1列の信号処理部２１[m,n]をスタンバイ状態にすることができる。
　選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、同一の選択信号SEL_AND_ORを供給する第１の供給方法を採用することができる。
　また、選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、列ごと、又は、行ごとに異なる選択信号SEL_AND_ORを供給する第２の供給方法を採用することができる。
　さらに、選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２のそれぞれに個別の選択信号SEL_AND_ORを供給する第３の供給方法を採用することができる。
　第１の供給方法よりも、第２の供給方法の方が、より細かい単位で、論理和、又は、論理積の選択を指定することができる。さらに、第２の供給方法よりも、第３の供給方法の方が、より細かい単位で、論理和、又は、論理積の選択を指定することができる。
　但し、第２の供給方法を採用する場合には、第１の供給方法を採用する場合よりも、制御部３１から論理演算部３２への選択信号SEL_AND_ORの配線数が多くなる。さらに、第３の供給方法を採用する場合には、第３の供給方法を採用する場合よりも、制御部３１から論理演算部３２への選択信号SEL_AND_ORの配線数が多くなる。
　＜信号処理部２１の構成例＞
　図１１は、信号処理部２１の構成例を示すブロック図である。
　図１１において、信号処理部２１は、論理演算部３２の他、所定の処理を行う複数の処理部として、3個の処理部８１，８２、及び、８３を有している。
　ここで、信号処理部２１が行う信号処理として、AD変換に注目し、そのAD変換として、例えば、スロープ方式AD変換が行われることとする。
　スロープ方式AD変換では、画素基板１０の画素が画素信号を出力する信号線(VSL(Vertical Signal Line))（図示せず）の信号線電圧と、一定の傾きで電圧が低下するランプ信号とが比較され、信号線電圧とランプ信号とが一致するまでの時間がカウントされる。そして、その時間のカウント値が、画素信号のAD変換結果として出力される。
　スロープ方式AD変換では、例えば、信号線電圧とランプ信号とを比較する処理を行うコンパレータ、時間をカウントする処理を行うカウンタ、及び、信号線に電流を流す処理を行う電流源等が必要となる。
　信号処理部２１の信号処理として、スロープ方式AD変換が行われる場合には、3個の処理部８１ないし８３は、例えば、それぞれ、コンパレータ、カウンタ、及び、電流源に相当する。
　図１１では、論理演算部３２には、選択信号SEL_AND_OR、垂直制御信号STBX[m]、水平制御信号STBY[n]、並びに、指定信号STB_A，STB_B、及び、STB_Cが、制御部３１から供給される。
　論理演算部３２は、選択信号SEL_AND_OR、垂直制御信号STBX[m]、水平制御信号STBY[n]、並びに、指定信号STB_A，STB_B、及び、STB_Cを入力として論理演算を行い、その論理演算の演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]を出力する。
　ここで、指定信号STB_A，STB_B、及び、STB_Cは、例えば、動作をスタンバイに制御する対象を指定する信号である。
　すなわち、処理部８１をスタンバイ状態に制御する制御対象（以下、スタンバイ制御対象ともいう）とする場合には、指定信号STB_Aは、H及びLレベルのうちの、例えば、Hレベルにされる。同様に、処理部８２をスタンバイ制御対象とする場合には、指定信号STB_Bは、Hレベルにされ、処理部８３をスタンバイ制御対象とする場合には、指定信号STB_Cは、Hレベルにされる。
　論理演算部３２が出力する演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]は、処理部８１ないし８３に、それぞれ供給される。
　処理部８１ないし８３は、それぞれ、演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]に応じて動作する。
　すなわち、演算結果STB_A[m,n]が、H及びLレベルのうちの、例えば、Hレベルである場合、処理部８１は、動作状態及びスタンバイ状態のうちの、例えば、スタンバイ状態になり、演算結果STB_A[m,n]が、Lレベルである場合、処理部８１は動作状態になる。
　同様に、演算結果STB_B[m,n]がHレベルである場合、処理部８２はスタンバイ状態になり、演算結果STB_B[m,n]がLレベルである場合、処理部８２は動作状態になる。また、演算結果STB_C[m,n]がHレベルである場合、処理部８３はスタンバイ状態になり、演算結果STB_C[m,n]がLレベルである場合、処理部８３は動作状態になる。
　なお、指定信号STB_Aを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、同一の指定信号STB_Aを供給する第１の供給方法を採用することができる。
　その他、指定信号STB_Aを論理演算部３２に供給する供給方法としては、図１０で説明した、選択信号SEL_AND_ORを論理演算部３２に供給する場合と同様に、第２の供給方法や、第３の供給方法を採用することができる。
　指定信号STB_BやSTB_Cを論理演算部３２に供給する供給方法についても、同様である。
　＜論理演算部３２の第４の構成例＞
　図１２は、論理演算部３２の第４の構成例を示す回路図である。
　すなわち、図１２は、図１１の論理演算部３２の構成例を示している。
　なお、図中、図１０の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１２の論理演算部３２は、ORゲート５１、ANDゲート６１、及び、セレクタ７１を有する点で、図１０の場合と共通する。
　但し、図１２の論理演算部３２は、ANDゲート９１，９２、及び、９３が新たに設けられている点で、図１０の場合と相違する。
　ANDゲート９１ないし９３には、セレクタ７１が出力する、ORゲート５１の論理和、又は、ANDゲート５１の論理積が供給される。
　さらに、ANDゲート９１には、指定信号STB_Aが、ANDゲート９２には、指定信号STB_Bが、ANDゲート９３には、指定信号STB_Cが、それぞれ供給される。
　ANDゲート９１は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Aとの論理積を演算し、演算結果STB_A[m,n]として、処理部８１に出力する。
　ANDゲート９２は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Bとの論理積を演算し、演算結果STB_B[m,n]として、処理部８２に出力する。
　ANDゲート９３は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Cとの論理積を演算し、演算結果STB_C[m,n]として、処理部８３に出力する。
　したがって、ANDゲート９１では、指定信号STB_Aが、スタンバイ制御対象が処理部８１であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_A[m,n]として、処理部８１に出力される。その結果、処理部８１は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
　ANDゲート９２では、指定信号STB_Bが、スタンバイ制御対象が処理部８２であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_B[m,n]として、処理部８２に出力される。その結果、処理部８２は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
　ANDゲート９３では、指定信号STB_Cが、スタンバイ制御対象が処理部８３であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_C[m,n]として、処理部８３に出力される。その結果、処理部８３は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
　以上のように、指定信号STB_Aや、STB_B，STB_Cによって、処理部８１や、８２，８３を、スタンバイ制御対象に指定し、セレクタ７１が出力する（水平制御信号と垂直制御信号との）論理和又は論理積に応じて、処理部８１ないし８３のうちの、指定信号STB_Aや、STB_B，STB_Cで指定される処理部の動作を制御することができる。
　すなわち、処理部８１ないし８３それぞれの動作を、個別に制御することができる。
　なお、指定信号STB_AがLレベルである場合、セレクタ７１の出力にかかわらず、ANDゲート９１の出力である演算結果STB_A[m,n]は、Lレベルになり、処理部８１は、動作状態となる。同様に、指定信号STB_BがLレベルである場合、処理部８２は、動作状態となり、指定信号STB_CがLレベルである場合、処理部８３は、動作状態となる。
　＜撮像素子の使用例＞
　図１３は、図１のイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
　＜イメージセンサを適用したディジタルカメラ＞
　図１４は、図１のイメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
　ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。
　図１４において、ディジタルカメラは、光学系１０１、イメージセンサ１０２、DSP(Digital Signal Processor)１０３、フレームメモリ１０４、記録装置１０５、表示装置１０６、電源系１０７、操作系１０８、及び、バスライン１０９を有する。ディジタルカメラにおいて、DSP１０３ないし操作系１０８は、バスライン１０９を介して相互に接続されている。
　光学系１０１は、外部からの光を、イメージセンサ１０２上に集光する。
　イメージセンサ１０２は、図１のイメージセンサと同様に構成され、光学系１０１からの光を受光して光電変換し、電気信号としての画像データを出力する。
　DSP１０３は、イメージセンサ１０２が出力する画像データに必要な信号処理を施す。
　フレームメモリ１０４は、DSP１０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。
　記録装置１０５は、イメージセンサ１０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　表示装置１０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ１０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。
　電源系１０７は、イメージセンサ１０２ないし表示装置１０６、及び、操作系１０８に、必要な電源を供給する。
　操作系１０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、信号処理部２１での信号処理は、AD変換に限定されるものではない。
　また、図１１及び図１２では、信号処理部２１が、３個の処理部８１ないし８３を有することとしたが、信号処理部２１は、その他、２個や４個以上の処理部で構成することができる。
　さらに、水平制御信号と垂直制御信号との演算は、論理和や論理積に限定されるものではなく、水平制御信号と垂直制御信号との演算としては、排他的論理和等の、その他の論理演算を採用することができる。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下のような構成をとることができる。
　＜１＞
　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
　を備え、
　前記信号処理部は、前記演算の結果に応じて、動作する
　イメージセンサ。
　＜２＞
　前記演算部は、前記水平制御信号と前記垂直制御信号との論理和、又は、論理積を演算する
　＜１＞に記載のイメージセンサ。
　＜３＞
　前記演算部は、
　前記水平制御信号と前記垂直制御信号との論理和、及び、論理積を演算し、
　前記論理和、及び、前記論理積のうちの一方を選択する選択部を有する
　＜１＞に記載のイメージセンサ。
　＜４＞
　前記信号処理部は、所定の処理を行う複数の処理部を有し、
　前記複数の処理部のそれぞれは、前記演算の結果に応じて、動作する
　＜１＞ないし＜３＞のいずれかに記載のイメージセンサ。
　＜５＞
　前記水平制御線に、前記水平制御信号を供給するとともに、前記垂直制御線に、前記垂直制御信号を供給することにより、前記信号処理部の動作を制御する制御部をさらに備える
　＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
　＜６＞
　前記信号処理部は、前記演算の結果に応じて、動作状態、又は、スタンバイ状態になる
　＜１＞ないし＜５＞のいずれかに記載のイメージセンサ。
　＜７＞
　前記信号処理部は、前記画素信号のAD変換を行う
　＜１＞ないし＜６＞のいずれかに記載のイメージセンサ。
　＜８＞
　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
　を備えるイメージセンサの
　前記信号処理部が、前記演算の結果に応じて、動作する
　ステップを含む
　処理方法。
　＜９＞
　光を集光する光学系と、
　光を受光し、画像を撮影するイメージセンサと
　を備え、
　前記イメージセンサは、
　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
　を有し、
　前記信号処理部は、前記演算の結果に応じて、動作する
　電子機器。
　１０　画素基板，　１１　画素ブロック，　２０　回路基板，　２１　信号処理部，　３１　制御部，　３２　論理演算部，　４１　水平制御線，　４２　垂直制御線，　５１　ORゲート，　６１　ANDゲート，　７１　セレクタ，　８１ないし８３　処理部，　９１ないし９３　ANDゲート，　１０１　光学系，　１０２　イメージセンサ，　１０３　DSP，　１０４　フレームメモリ，　１０５　記録装置，　１０６　表示装置，　１０７　電源系，　１０８　操作系，　１０９　バスライン

Claims (9)

  1. 　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
    　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
    　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
    　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
    　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
    　を備え、
    　前記信号処理部は、前記演算の結果に応じて、動作する
    　イメージセンサ。
  2. 　前記演算部は、前記水平制御信号と前記垂直制御信号との論理和、又は、論理積を演算する
    　請求項１に記載のイメージセンサ。
  3. 　前記演算部は、
    　前記水平制御信号と前記垂直制御信号との論理和、及び、論理積を演算し、
    　前記論理和、及び、前記論理積のうちの一方を選択する選択部を有する
    　請求項１に記載のイメージセンサ。
  4. 　前記信号処理部は、所定の処理を行う複数の処理部を有し、
    　前記複数の処理部のそれぞれは、前記演算の結果に応じて、動作する
    　請求項１に記載のイメージセンサ。
  5. 　前記水平制御線に、前記水平制御信号を供給するとともに、前記垂直制御線に、前記垂直制御信号を供給することにより、前記信号処理部の動作を制御する制御部をさらに備える
    　請求項１に記載のイメージセンサ。
  6. 　前記信号処理部は、前記演算の結果に応じて、動作状態、又は、スタンバイ状態になる
    　請求項１に記載のイメージセンサ。
  7. 　前記信号処理部は、前記画素信号のAD変換を行う
    　請求項１に記載のイメージセンサ。
  8. 　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
    　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
    　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
    　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
    　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
    　を備えるイメージセンサの
    　前記信号処理部が、前記演算の結果に応じて、動作する
    　ステップを含む
    　処理方法。
  9. 　光を集光する光学系と、
    　光を受光し、画像を撮影するイメージセンサと
    　を備え、
    　前記イメージセンサは、
    　光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
    　前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
    　前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
    　前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
    　前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
    　を有し、
    　前記信号処理部は、前記演算の結果に応じて、動作する
    　電子機器。
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