CN116962900A - 扩展的图像传感器像素阵列 - Google Patents

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Abstract

本发明公开了一种扩展的图像传感器像素阵列。本发明涉及一种图像传感器，该图像传感器可通过将第一管芯安装到第二管芯来实现。该第一管芯可包括具有有源像素和非有源像素的图像传感器像素阵列，而该第二管芯可包括经由管芯间连接件耦接到该图像传感器像素阵列的像素控制和读出电路。该图像传感器像素阵列可具有超过该像素读出电路中的对应列读出路径的像素列和/或超过该像素控制电路中的行控制路径的对应组的像素行。可实现选定的一组管芯间连接件以提供期望的一组像素列与有限数量的列读出路径之间的连接件，并提供期望的一组像素行与有限数量组的行控制路径之间的连接件。

Description

扩展的图像传感器像素阵列
技术领域
本公开整体涉及成像系统，并且更具体地涉及成像系统中的图像传感器。
背景技术
图像传感器通常在电子系统或电子设备中用于生成图像数据。在典型布置中，图像传感器包括图像传感器像素阵列。基于沿着控制路径所接收的控制信号，图像传感器像素阵列响应于入射光而生成图像信号。生成的图像信号沿着读出路径被读出，并用于生成电子系统中可用的一个或多个图像帧。
不同的系统或应用程序对于生成的图像数据可具有不同的要求(例如，不同的噪声要求、不同的分辨率要求等)。可能期望提供一种形成满足不同要求的图像传感器的图像传感器架构。
本文的实施方案就是在这种背景下出现的。
附图说明
图1是根据一些实施方案的具有一个或多个图像传感器的例示性系统的功能框图。
图2是根据一些实施方案的具有图像传感器像素阵列和用于该像素阵列的控制和读出电路的例示性图像传感器电路的功能框图。
图3是根据一些实施方案的使用堆叠集成电路管芯实现的例示性图像传感器的图。
图4是根据一些实施方案的例示性传感器集成电路管芯的平面图。
图5是根据一些实施方案的例示性ASIC(专用集成电路)管芯的平面图。
图6是根据一些实施方案的控制和读出电路的一部分与图像传感器像素阵列的一部分之间的例示性连接件的图。
图7是根据一些实施方案的例示性扩展的图像传感器像素阵列以及到控制和读出电路的一部分的例示性连接件的图。
图8是根据一些实施方案的第一具体实施中的扩展的图像传感器像素阵列的第一部分与控制和读出电路的一部分之间的例示性连接件的图。
图9是根据一些实施方案的第二具体实施中的扩展的图像传感器像素阵列的第二部分与控制和读出电路的一部分之间的例示性连接件的图。
具体实施方式
电子系统和/或设备可包括一个或多个图像传感器，该一个或多个图像传感器聚集入射光以捕获图像。图像传感器可包括一个或多个图像传感器像素阵列。图像传感器中的像素可包括将入射光转换成图像信号的光敏元件，诸如光电二极管。图像传感器可具有任何数量(例如，数百或数千或更多)的像素。典型的图像传感器可例如具有数十万或数百万像素(例如，数兆像素)。图像传感器可包括控制电路(诸如，用于操作图像像素的电路)和用于读出图像信号的读出电路，该图像信号与光敏元件所生成的电荷相对应。
图1是例示性成像系统(诸如电子设备)的功能框图，该成像系统使用图像传感器来捕获图像。图1的成像系统10可为便捷式电子设备，诸如相机、蜂窝电话、平板计算机、网络摄像头、摄像机、视频监控系统、机动车成像系统、具有成像能力的视频游戏系统、增强现实和/或虚拟现实系统、无人机系统(例如，无人机)、工业系统或捕获图像数据的任何其他期望的成像系统或设备。相机模块12(有时称为成像模块)可用于将入射光转换成数字图像数据。相机模块12可包括一个或多个透镜14和一个或多个图像传感器16。在图像捕获操作期间，可通过一个或多个透镜14将来自场景的光聚焦到每个图像传感器16上。图像传感器16可包括用于将模拟像素图像信号转换成提供给存储和处理电路18的对应数字图像数据的电路。
存储和处理电路18可包括一个或多个集成电路(例如，图像处理电路、微处理器、诸如随机存取存储器和非易失性存储器的存储设备等)，并且可使用与相机模块分开的部件和/或形成相机模块的一部分的部件(例如，形成包括图像传感器16的集成电路或者与图像传感器16相关联的模块内的集成电路的一部分的电路)来实现。当不同于图像传感器16的集成电路的集成电路上包括存储和处理电路18时，可相对于具有图像传感器16的集成电路竖直地堆叠或封装具有电路18的集成电路。可使用处理电路18处理和存储已被相机模块12捕获的图像数据(例如，使用处理电路18上的图像处理引擎、使用处理电路18上的成像模式选择引擎等)。可根据需要使用耦接到处理电路18的有线通信路径和/或无线通信路径将处理后的图像数据提供给外部装备(例如，计算机、外部显示器或其他设备)。
如图2所示，图像传感器16可包括具有被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列(诸如像素阵列20)以及控制和处理电路24(有时在本文简称为控制电路24)。像素阵列20可包含例如数百或数千行以及数百或数千列的图像传感器像素22。控制电路24可耦接到行控制电路26(例如，行驱动器电路或行驱动器)和列读出和控制电路28(有时称为列控制电路、列读出电路、图像读出电路、读出电路或列解码器电路)。
行控制电路26可从控制电路24接收行地址并通过导电线或导电路径30(例如，像素行控制路径，或简称为控制路径)将对应的行控制信号(诸如复位控制信号、抗光晕控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号)提供给像素22。具体地，每个像素行可通过对应的多个控制路径接收不同的控制信号，使得每个像素行耦接到多个导电路径30。一个或多个导电线或导电路径32(例如，像素列读出路径，或简称为读出路径)可耦接到像素22的每一列。导电路径32可用于从像素22读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素22。作为示例，在像素读出操作期间，可使用行控制电路26选择像素阵列20中的像素行，并且可沿着导电路径32读出由该像素行中的所选图像像素22生成的图像信号。
列读出电路28可通过导电路径32接收图像信号(例如，由像素22生成的模拟像素值)。列读出电路28可包括用于临时存储从阵列20读出的校准信号(例如，复位电平信号、参考电平信号)和/或图像信号(例如，图像电平信号)的存储器或缓冲器电路、放大器电路或乘法器电路、模数转换(ADC)电路、偏置电路、用于选择性启用或禁用列读出电路28的各部分的锁存电路或耦接到阵列20中的一个或多个像素列以用于操作像素22和/或用于从像素22读出图像信号的其他电路。读出电路28中的ADC电路可将从阵列20所接收的模拟像素值转换成对应数字像素值(有时称为数字图像数据或数字像素数据)。列读出电路28可将来自一个或多个像素列中的像素22的数字像素数据提供给控制和处理电路24和/或处理器18(图1)，以便进一步处理和/或存储。
如果需要，像素阵列20可设置有具有多个(颜色)滤波器元件(每个滤波器元件对应于相应像素)的滤波器阵列，该滤波器阵列允许单个图像传感器对不同颜色或不同波长组的光进行采样。
可使用互补金属氧化物半导体(CMOS)技术或电荷耦接器件(CCD)技术或任何其他合适的光敏设备技术在半导体衬底中形成图像传感器像素22。图像传感器像素22可为前照式(FSI)图像传感器像素或背照式(BSI)图像传感器像素。
在本文作为例示性示例描述的一些例示性布置中，图像传感器16可使用集成电路封装或其中多个集成电路管芯或芯片相对于彼此竖直堆叠的其他结构来实现。图3是示出通过将第一管芯安装到第二管芯(例如，将第一管芯40堆叠在第二管芯42的顶部)而实现的图像传感器16的图。在图3的示例中，第一管芯40为传感器集成电路管芯，并且第二管芯42为专用集成电路(ASIC)管芯。
在该布置中，传感器集成电路管芯40可实现像素光敏元件(诸如光电二极管和其他图像传感器像素元件诸如像素晶体管、浮动扩散区、电容器或其他模拟电荷存储元件等)。ASIC管芯40可实现像素控制电路(例如，用于操作像素元件的电路，诸如被配置为向像素晶体管提供控制信号的驱动器电路)、像素读出电路(例如，用于接收和处理来自像素元件的图像信号和其他像素生成信号的电路)以及用于支持图像传感器16的操作的其他支持或周边电路(例如，时钟电路、接口电路、功率管理电路等)。
管芯40可以任何合适的方式安装到管芯42。作为一个例示性示例，管芯40可在每个管芯上的相应粘结表面处粘结到管芯42。管芯40的粘结表面处的导电互连结构41可(电)连接到管芯42的粘结表面处的导电互连结构43。因此，可通过互连结构对41和43形成相应的管芯间电连接，由此促进两个管芯之间的信号传送。作为示例，导电互连结构(例如，每一互连结构41或43)可包括管芯接触垫、导电通孔(连接到接触垫)、一个或多个信号再分配通孔或层、一个或多个金属层等。
在一个例示性布置中，管芯40可使用混合粘结工艺粘结到管芯42，在该混合粘结工艺期间，管芯40和42的相应粘结表面处的导电结构(例如，金属互连结构41和43)和非导电结构(例如，介电材料、衬底(半导体)材料)可熔接在一起。如果需要，管芯40可以任何其他合适的方式(例如，使用引线粘结连接、使用倒装芯片连接等)安装到管芯42。如果需要，管芯40和42之间的安装和管芯间连接工艺中的一些或全部可在晶片到晶片级、在管芯到管芯级、在管芯到晶片级等发生。因此，根据管芯40安装到管芯42的方式和/或电连接到管芯42的方式，在对应的互连结构对41和43之间可存在诸如焊料凸块、微凸块、铜柱等的居间连接元件。如果需要，可使用附加的衬底或中介层来将管芯40安装到管芯42。
其中实现像素电路的第一管芯40安装到实现像素控制和读出电路的第二管芯42的配置在本文作为例示性示例来描述。然而，如上所述的传感器集成电路管芯40和ASIC管芯42之间的元件的功能和分离仅仅是例示性的。如果需要，一些像素元件可在管芯40的外部(例如，在管芯42上或在第三管芯上)实现。如果需要，像素控制、像素读出、图像处理等的ASIC管芯功能可在多个管芯上单独实现，而不是在单个ASIC管芯42内实现。虽然管芯42在本文有时被称为ASIC管芯，但管芯42和/或图像传感器16中的任何其他管芯可使用任何其他类型的设备(例如，使用现场可编程门阵列(FPGA)设备、芯片上系统(SoC)设备等)来实现其功能。
图4是诸如管芯40的传感器集成电路管芯的平面图，其周边侧视图在图3中示出。在图4的示例中，集成电路管芯40可包括诸如半导体衬底44(例如，硅衬底)的半导体衬底，在该半导体衬底上实现像素22(例如，诸如晶体管、光电二极管、浮动扩散区等的像素元件)。像素22可布置成共同形成像素阵列20的列和行。
图5是诸如管芯42的ASIC管芯的平面图，其周边侧视图在图3中示出。在图5的示例中，集成电路管芯42可包括诸如半导体衬底46(例如，硅衬底)的半导体衬底，在该半导体衬底上通过制造无源电结构和有源电结构来实现电路块48(统称为电路块48-1、48-2、48-3和48-4)，该无源电结构和该有源电结构以合适方式互连以实现一个或多个专用功能。
如图5所示，电路块48可沿着衬底46的周边边缘形成。电路块48-1和48-3可沿着管芯42的衬底46的顶部周边边缘和底部周边边缘形成。电路块48-2和48-4可沿着管芯42的衬底46的左周边边缘和右周边边缘形成。电路块48中的一个或多个电路块可实现像素控制功能(例如，图2中的行控制电路26)，可实现像素读出功能(例如，图2中的列读出电路28)，并且可实现一般时序控制和/或信号处理功能(例如，图2中的控制和处理电路24)。
在一个例示性布置中，电路块48-1和48-3可实现至少像素读出功能(例如，可形成图2中的列读出电路28)。作为示例，电路块48-1可从第一组像素接收像素输出信号(例如，使用耦接到布置在第一组列中的第一组像素的第一组列线)。电路块48-3可从第二组像素接收像素输出信号(例如，使用耦接到布置在第二组列中的第二组像素的第二组列线)。如果需要，可省略电路块48-1和48-3中的一者，并且电路块48-1和48-3中的另一者可从阵列中的所有像素接收所有像素输出信号(例如，可耦接到所有列线)。
在一个例示性布置中，电路块48-2和48-4可实现至少像素控制功能(例如，可形成图2中的行控制电路26)。作为示例，电路块48-2可向第一组像素提供像素控制信号(例如，使用耦接到布置在第一组行中的第一组像素的第一组行线)。电路块48-4可向第二组像素提供像素控制信号(例如，使用耦接到布置在第二组行中的第二组像素的第二组行线)。如果需要，可省略电路块48-2和48-4中的一者，并且电路块48-2和48-4中的另一者可向阵列中的所有像素提供所有像素控制信号(例如，可耦接到所有行线)。
如果需要，传感器集成电路管芯40和ASIC管芯42可基于拼接来实现(例如，可各自为拼接式管芯)。具体地，(例如，使用一维拼接或二维拼接形成的)一个或多个拼接式管芯可使用单个标线组上包含的少量图块(诸如四个图块)通过步进和重复曝光过程来构造(例如，可跨传感器管芯在多个位置处曝光相同图块中的每个图块)。
作为示例，标线组可包括左周边图块和右周边图块、顶部周边图块和底部周边图块、拐角周边图块和中心图块。传感器集成电路管芯40可通过拼接中心(像素阵列)图块的多个实例以形成像素阵列20来实现像素阵列20。如果需要，中心图块还可形成像素控制和/或读出电路和其他功能电路的一些部分(例如，可包括非像素电路)。ASIC管芯42可通过拼接左周边图块和右周边图块以及顶部周边图块和底部周边图块的多个实例来实现每个电路块48-1、48-2、48-3和48-4，并通过拼接拐角周边图块的多个实例来实现其他电路块(例如，时钟电路、功率管理电路、接口电路等)。如果需要，周边图块和拐角图块也可形成像素阵列的一些部分(例如，包括图像传感器像素电路)。
如果需要，传感器集成电路管芯40和ASIC管芯42可使用其他工艺形成(例如，管芯40、42中的一者或两者可能并非拼接式管芯)。
图6是像素控制和读出电路与像素阵列之间的例示性连接件的图。在图6的例示性示例中，诸如图2中的行控制电路26的像素控制电路可完全使用诸如电路块48-2的单个电路块(例如，沿着管芯42的一个周边边缘的电路块，而不是如图5中沿着管芯42的两个相对周边边缘的电路块)来实现。诸如图2中的列读出电路28的像素读出电路可完全使用诸如电路块48-1的单个电路块(例如，沿着管芯42的一个周边边缘的电路块，而不是如图5中沿着管芯42的两个相对周边边缘的电路块)来实现。
如结合图3至图5所述，集成电路管芯40上的像素阵列20可连接到集成电路管芯42上的电路块48-1和48-2。将电路块48-1连接到像素阵列20中的像素列的导电线52(例如，图2中的列线32)可由管芯40和42上的相应导电互连结构形成以用于管芯间连接件(例如，由图3中的导电互连结构41和43以及其间的导电互连结构(如果有的话)形成)。将电路块48-2连接到像素阵列20中的像素行的导电线50(例如，图2中的行线30)可由管芯40和42上的相应导电互连结构形成以用于管芯间连接件(例如，由图3中的导电互连结构41和43以及其间的导电互连结构(如果有的话)形成)。
像素读出电路48-1(参考具有像素读出功能的电路块48-1)可包括与像素阵列20中的多个列匹配的多个(列)读出路径，由此使得能够经由耦接到该读出路径的对应导电线52访问每列中的所有像素。类似地，像素控制电路48-2(参考具有像素控制功能的电路块48-2)可包括与像素阵列20中的多个行匹配的多个(行)驱动器电路，由此允许经由每行的对应的一组导电线50控制该行中的所有像素。
然而，不同成像系统和成像应用程序对于形成不同的图像传感器可能具有不同的要求(例如，不同的噪声要求、不同的分辨率要求等)。上述将多个读出路径与像素阵列上的多个列匹配并将多个驱动器电路与该像素阵列上的多个行匹配的系统在形成具有不同特性的多种类型的图像传感器方面可能是低效的。作为示例，基于上述系统，用于形成具有第一像素分辨率的第一类型的图像传感器的一个掩模组(例如，如上所述的一个标线组)不能用于形成具有第二不同像素分辨率的第二类型的图像传感器。作为另一示例，基于上述系统，用于形成被配置为提供第一数量的缓冲像素/参考像素信号(例如，以满足噪声要求)的第一类型的图像传感器的一个掩模组(例如，如上所述的一个标线组)不能用于形成具有不同(例如，更高)噪声要求的不同类型的图像传感器。因此，可能需要不同的掩模(标线)组来设计和形成不同类型的图像传感器，从而增加复杂性和成本。
为了增强形成不同类型的图像传感器的灵活性，图像传感器可被设计和形成为具有冗余像素的扩展的图像像素阵列(例如，使用用于在传感器集成电路管芯40上形成扩展的图像像素阵列以及在ASIC管芯42上形成对应的像素控制和读出电路的单个掩模(标线)组)。图7是包括具有冗余像素的扩展的图像传感器像素阵列的图像传感器的例示性部分的图。
如图7所示，像素阵列20可在横向维度上扩展，使得包括附加像素列。换句话讲，图6的像素阵列可在方向54(图6中所示)上扩展以到达图7中的像素阵列20。因此，扩展像素阵列20包括具有与像素读出电路48-1上的多个读出路径匹配的多个像素列的第一部分20-1和具有附加数量的像素列的第二扩展部分20-1。扩展像素阵列20的像素行(例如，在部分20-1和部分20-2两者中)可经由对应组的行线耦接到像素控制电路，如结合图6类似地描述。
由于扩展像素阵列20中存在比像素读出电路48-1中的读出路径更多的像素列，因此扩展像素阵列20中的多个像素列可从像素读出电路48-1解耦，从而导致这些解耦的像素由于其信号无法被读出而为冗余的。如图7所示，可针对像素读出电路48-1上的读出路径中的一些读出路径中的每个读出路径实现两组或更多组不同的导电线(例如，导电线52-1和导电线52-1)。在形成管芯间连接件(例如，图3中的结构41和43以及它们之间的附加管芯间结构(如果有的话))时，可形成或实现一组导电线。
在图像传感器的第一配置或具体实施中，可存在(例如，实现)导电线52-1，由此将阵列部分20-1中的像素列连接到像素读出电路48-1上的该组读出路径，而导电线52-2可被省略(例如，可不实现或不形成为管芯间连接件的一部分)。换句话讲，在该第一配置中，像素读出电路48-1的该组读出路径可经由导电线52-1访问阵列部分20-1的像素列中的一些像素列，而阵列部分20-2的像素列中的一些或全部像素列是像素读出电路48-1无法访问的(例如，像素读出电路48-1不能接收来自阵列部分20-2的像素列的像素信号)。
在图像传感器的第二配置或具体实施中，可存在(例如，实现)导电线52-2，由此将阵列部分20-2中的像素列连接到像素读出电路48-1上的该组读出路径，而导电线52-1可被省略(例如，可不实现或不形成为管芯间连接件的一部分)。换句话讲，在该第二配置中，像素读出电路48-1的该组读出路径可经由导电线52-2访问阵列部分20-2的像素列中的一些像素列，而阵列部分20-1的像素列中的一些或全部像素列是像素读出电路48-1无法访问的(例如，像素电路48-1不能接收来自阵列部分20-1的像素列的像素信号)。
基于具有冗余像素的扩展像素阵列架构的使用，可首先使用用于形成具有扩展像素阵列的传感器集成电路管芯和具有对应的像素读出和控制电路的ASIC管芯两者的单个掩模(标线)组来形成一般不完整图像传感器。然后，通过制造一组管芯间连接件(例如，图3中的结构41和43和/或它们之间的附加管芯间结构(如果有的话))，可将不完整图像传感器专用于其期望的功能或应用程序(例如，增强像素分辨率、改进噪声性能等)，该组管芯间连接件实现到期望类型的像素列的期望的一组连接件(例如，一组导电线52-1、一组导电线52-2、一部分为导电线52-1中的一些且另一部分为导电线52-2中的一些的一组导电线等)。有利地，这允许在制造满足不同规格的多种类型的图像传感器时使用相同的掩模(标线)组，由此至少降低设计和制造成本。
上文结合图7描述的例示性示例仅仅是例示性的。如果需要，像素阵列20可在其他横向方向上扩展，而不是或除了如图7所示扩展以包括左周边边缘上的附加像素列。作为示例，像素阵列20可被扩展以包括右周边边缘上、顶部周边边缘上(如图6所示的方向56上)和/或底部周边边缘上的附加像素列。在这些场景中的每个场景中，当所选择的一组像素列连接到像素读出电路和/或所选择的一组像素行连接到像素控制电路时，可存在补充像素列和/或补充像素行以扩展所得图像传感器可实现的特性范围(例如，留下一些冗余像素列和/或冗余像素行未连接到对应的读出和/或控制电路)。可使用对应的管芯间连接件以实现期望的行线和/或列线来最终确定特定特性。如果需要，可形成多组管芯间连接件(例如，具有居间开关电路)，使得在制造之后可主动改变所得图像传感器的特性。
如果需要，可以其中沿着ASIC管芯42的相对边缘形成控制电路和/或读出电路的配置实现扩展的图像像素阵列，如图5所示。在这些配置中，扩展像素阵列可具有比沿着ASIC管芯42的两个边缘(顶部边缘和底部边缘)的读出电路上的累积列读出路径数量更多的像素列和/或比沿着ASIC管芯42的两个边缘(左边缘和右边缘)的控制电路上的累积控制路径组数量更多的像素行。
虽然在图7中示出为与像素阵列20横向分离，但当传感器集成电路管芯40安装到ASIC管芯42(例如，堆叠在该ASIC管芯的顶部)时，电路块48-1和48-2(和/或管芯42上的附加电路)可与像素阵列20重叠(例如，在像素阵列20的下面)。如果需要，堆叠图像传感器上的像素阵列和电路块可具有任何合适的相对定位，只要可形成令人满意的管芯间连接件(例如，以实现导电线50和52)。
如本文作为例示性示例所描述，图像传感器的特性可包括像素分辨率、噪声要求或其他性能度量。结合图8和图9进一步详细描述包括具有不同具体实施或管芯间连接件(例如，用于满足不同像素分辨率、不同噪声要求等)的相同基本扩展像素阵列的例示性图像传感器。
图8是在第一具体实施中连接到像素控制电路的扩展像素阵列的例示性部分的图。如图8所示，诸如扩展像素阵列20的像素阵列可包括多个不同类型的像素：有源像素、缓冲像素和/或参考像素。有源像素在本文被称为生成代表成像场景的图像信号的像素(例如，响应于来自场景的入射光而生成图像信号的像素)，从中构建一个或多个图像。参考像素在本文被称为生成代表一个或多个噪声源的参考信号的像素，由此形成可用于对由有源信号生成的图像信号进行去噪的基线信号或参考信号。在本文所述的一些例示性配置中，参考像素可包括(光学)黑色像素，该黑色像素被屏蔽以使其免受来自场景的入射光(例如，不接收来自场景的入射光)。缓冲像素在本文被称为充当其他像素(例如，有源像素、参考像素等)的间隔物的像素和/或也生成代表一个或多个噪声源的参考信号的像素，由此也可用于对图像信号进行去噪。作为示例，缓冲像素可沿着有源像素阵列部分的边缘、沿着屏蔽结构、沿着像素阵列中的其他非像素特征等存在，由此提供与有源像素和/或参考像素的分离。在本文作为示例描述的一些例示性配置中，缓冲像素可包括(电)黑色像素，该黑色像素具有响应于入射光不聚集和/或不累积电荷的光敏元件，由此配置这些电黑色像素以生成指示噪声电平的可用于对图像信号进行去噪的附加参考信号。一般来讲，缓冲像素、参考像素和/或任何其他类型的非有源像素在本文可统称为非有源像素。
图8中示出了像素阵列20的例示性左上拐角部分。具体地，像素阵列20可包括多个像素列56。每个像素列56可包括跨像素阵列20以竖直线布置的N个像素，N为像素阵列20中的行数。
在图8中的像素阵列20的例示性配置中，像素阵列20可包括像素阵列部分64中位于像素阵列20的周边边缘处或附近的参考像素的像素列56。这些参考像素可包括光学黑色像素。可使用由不透明和/或反射材料形成的光屏蔽结构(诸如光屏蔽结构54)在一侧或多侧上屏蔽这些光学黑色像素使其免受入射光的影响。光屏蔽结构54可屏蔽这些光学黑色像素使其免受入射光的影响，这些入射光原本通过阵列部分64的顶部周边边缘和右周边边缘进入。也可采用其他例示性光屏蔽结构来屏蔽光学黑色像素，使其免受来自其他方向的入射光的影响。具体地，光屏蔽结构可与整个像素阵列部分64重叠，使得像素阵列部分64(例如，部分64中的光学黑色像素)在俯视图中被覆盖(例如，不可见，并且因此不接收入射光)。图8中的像素阵列部分64的视图省略重叠的光屏蔽结构，由此暴露阵列部分64中的下层像素列56，以便示出像素阵列部分64的相对位置。
虽然参考像素被示出为形成在像素阵列20的周边区域(例如，部分64)处，但有源像素形成在像素阵列20的中心区域(例如，有源像素阵列部分60)处。像素阵列20还可包括在有源像素阵列部分60和像素阵列部分64之间的像素阵列部分62中的缓冲像素的像素列56。将缓冲像素放置到有源像素阵列部分60周围可帮助增强有源像素的性能(例如，通过最小化来自相邻结构或像素的干扰，通过将有源像素阵列部分60与其他结构隔开，通过提供用于对图像信号进行去噪的电黑色像素参考信号等)。如果需要，可在像素部分64内实现一个或多个缓冲像素，以实现参考像素的类似效果。
除了阵列部分62和64中沿着像素阵列20的左周边边缘(和右周边边缘，如果需要的话)的参考像素和缓冲像素列之外，还可沿着像素阵列20的顶部周边边缘(和底部周边边缘，如果需要的话)包括像素阵列部分62'和64'中的参考像素和缓冲像素行。这些参考像素和缓冲像素行可具有与它们的列对应物类似的配置和功能，并且省略了这些像素行的进一步细节，以便不混淆本公开的实施方案。
如结合图7(以及结合图2中的列读出电路28)所述，像素读出电路48-1(其实现图2中的读出电路28的一个或多个部分)可包括多个并行(列)读出路径。像素读出电路48-1中的每个读出路径可将对应的导电线52(例如，对应的列线32)耦接到该导电线的对应读出电路。像素读出电路48-1中的每个读出电路可包括以下项中的一者或多者：用于暂时存储校准信号(例如，复位电平信号、参考电平信号)和/或图像信号(例如，图像电平信号)的存储器或缓冲器电路、放大器电路或乘法器电路、模/数转换(ADC)电路、偏置电路、用于选择性地启用或禁用像素读出电路48-1的各部分的锁存器电路或其他电路。如果需要，像素读出电路48-1中的多个并行读出路径可耦接到一个或多个共享读出电路(例如，在多个列之间共享的缓冲器电路、在多个像素列之间共享的放大器电路、在多个列之间共享的ADC电路等)。
通过使用扩展像素阵列(诸如图8中的像素阵列20)，在像素阵列20中可存在比像素读出电路48-1中的像素读出路径更多的像素列56。换句话讲，像素阵列20可包括X个像素列，而像素读出电路48-1包括Y个读出路径，Y小于X。因此，仅Y个像素列可耦接到像素读出电路48-1并且可用于读出，而剩余像素列是冗余的。
在图8的例示性配置中，像素读出电路48-1可耦接到有源像素阵列部分60的每一列，使得所有有源像素都能够由至少一个列线访问，并且因此至少能够通过像素读出电路48-1中的一个读出路径读取。具体地，导电线52-1和52-3可将每个有源像素列耦接到像素读出电路48-1中的对应读出路径。导电线52-3可指示具有固定具体实施的列线(例如，始终实现为将有源像素阵列列的子组连接到像素读出电路48-1)。导电线52-1可指示具有灵活具体实施的列线(例如，可实现为根据管芯间连接件的具体实施而将不同组的像素列连接到像素读出电路48-1中的相同读出路径)。
在图8所示的例示性具体实施中，导电线52-1被实现为将有源像素阵列列连接到像素读出电路48-1中的读出路径。在该例示性具体实施中，像素阵列部分62和64中的缓冲像素和参考像素列可从像素读出电路48-1中的任何读出路径解耦(例如，与该读出路径断开、从该读出路径不可访问、不连接到该读出路径等)。换句话讲，来自像素阵列部分62和/或64中的像素的信号(如果生成的话)可能无法被像素读出电路48-1(或任何其他读出电路)访问或读取。
图9是在第二具体实施中连接到像素控制电路的扩展像素阵列的例示性部分(与图8中相同的部分)的图。与图8的具体实施相比，可实现图9中的导电线52-2来代替图8中的导电线52-1。换句话讲，代替提供用于访问有源像素阵列部分60的每一列的导电线(例如，列线)，可省略对一组有源像素阵列列的访问，而仍经由导电线52-3提供对剩余的一组有源像素阵列列的访问。在不存在将该组有源像素阵列列耦接到像素读出电路48-1中的任何读出路径的任何导电线的情况下，该组有源像素阵列列可从像素读出电路48-1解耦。通过使用导电线52-2，像素读出电路48-1中的一些读出路径可耦接到像素阵列部分62和/或64中的(一些或全部)参考像素和/或缓冲像素列。
由于像素分辨率由有源像素的尺寸确定，因此通过使得能够经由对应的列线访问如结合图8所述的每个有源像素，实现图8的配置的图像传感器可相对于实现图9的配置的图像传感器具有改进的像素分辨率，这有效地减少了可用有源像素的数量。另一方面，通过使得能够经由对应的列线访问如结合图9所述的参考像素和缓冲像素，实现图9的配置的图像传感器可相对于实现图8的配置的图像传感器具有改进的噪声性能，这有效地降低了去噪能力(例如，通过不生成或减少生成的可用于去噪的参考数据的量)。
结合图8和图9提供的例示性示例仅仅是例示性的，并且仅为列线连接件组提供两种可能性(例如，一种是连接到所有有源像素，一种是连接到所有参考像素和/或缓冲像素以及所有有源像素的子组)。如果需要，可从像素读出电路上的有限数量的读出路径形成到参考像素列、缓冲像素列和/或有源像素列的连接件的任何合适组合。
从图8和图9中省略了像素控制电路的细节，以避免不必要地混淆实施方案。如果需要，如结合图5至图7所描述的像素控制电路可用于如图8和图9中详细描述的像素读出电路的具体实施中。
如上文结合图7所描述，可提供补充(扩展)像素行来代替补充(扩展)像素列或作为补充(扩展)像素列的补充(如结合图8和图9所详述)。如果需要，结合图8和图9的描述可类似地应用于补充像素行布置(例如，通过考虑其中电路块48-1由电路块48-2替代、像素列由像素行替代且反之亦然、每个导电列线52由对应的一组导电行线50替代等的配置)。
已描述了示出具有扩展的图像传感器像素阵列的图像传感器的各种实施方案。
作为示例，一种图像传感器可包括在第一集成电路管芯上实现的图像传感器像素阵列。该图像传感器像素可包括有源像素和非有源像素(例如，诸如光学黑色像素的参考像素、诸如电黑色像素的缓冲像素等)。该图像传感器还可包括电路块，该电路块经由一组并行导电线耦接到该图像传感器像素阵列，每个导电线耦接到该图像传感器像素阵列中的对应的一组图像传感器像素，其中该电路块是在安装到该第一集成电路管芯的第二集成电路管芯上实现的。该第一集成电路管芯和该第二集成电路管芯包括用于形成管芯间连接件的相应互连结构，并且该并行导电线可使用该管芯间连接件来实现。
该图像传感器像素阵列可包括从该电路块解耦的一组冗余像素。用于此组冗余像素的管芯间连接件可至少部分地不存在(以形成一个或多个断路或缺失的连接件，其将该组冗余像素从该电路块解耦)。解耦的该组冗余像素可包括有源像素或无源像素。
在一个例示性布置中，该电路块可实现像素读出电路。在这种布置中，该导电线可为列线，该组像素可为像素列，并且该组冗余像素可为冗余像素列。
在一个例示性布置中，该电路块(或附加电路块)可实现像素控制电路。在这种布置中，该导电线可为行线，该组像素可为像素行，并且该组冗余像素可为冗余像素行。
如果需要，该有源像素可布置在该图像传感器像素阵列的中心部分中，并且该非有源像素可布置在该图像传感器像素阵列的周边部分中。如果需要，该第一集成电路管芯和该第二集成电路管芯可被实现为拼接式管芯(例如，通过将一个或多个图块的多个实例拼接在一起)。
根据实施方案，一种图像传感器可包括第一集成电路管芯，该第一集成电路管芯包括图像传感器像素阵列，该图像传感器像素阵列具有以多个像素列布置的有源像素和无源像素。该图像传感器可包括第二集成电路管芯，该第二集成电路管芯安装到该第一集成电路管芯。该第二集成电路管芯可包括像素读出电路，该像素读出电路具有少于该多个像素列的多个读出路径。该图像传感器像素阵列中的第一组像素列可经由列线耦接到该像素读出电路中的该读出路径，并且该图像传感器像素阵列中的第二组像素列可从该像素读出电路解耦。
根据另一实施方案，该第一集成电路管芯和该第二集成电路管芯可包括用于形成管芯间连接件的相应互连结构。可使用该管芯间连接件来实现该列线。
根据另一实施方案，用于该第二组像素列的管芯间连接件可至少部分地不存在。
根据另一实施方案，该非有源像素可包括被配置为生成指示噪声电平的参考信号的光学黑色像素。
根据另一实施方案，该光学黑色像素可以该第一组像素列布置在该图像传感器像素阵列中。
根据另一实施方案，该光学黑色像素可以该第二组像素列布置在该图像传感器像素阵列中。
根据另一实施方案，该非有源像素可包括被配置为生成指示噪声电平的参考信号的电黑色像素。
根据另一实施方案，该电黑色像素可以该第一组像素列布置在该图像传感器像素阵列中。
根据另一实施方案，该电黑色像素可以该第二组像素列布置在该图像传感器像素阵列中。
根据另一实施方案，该有源像素可布置在该图像传感器像素阵列的中心部分中，并且该非有源像素可布置在该图像传感器像素阵列的周边部分中。
根据另一实施方案，该第一组像素列和该第二组像素列可各自包括该图像传感器像素阵列的该中心部分中的该有源像素。
根据另一实施方案，该第一组像素列可包括该图像传感器像素阵列的该中心部分中的该有源像素，并且该第二组像素列可包括布置在该图像传感器像素阵列的该周边部分中的该非有源像素。
根据另一实施方案，该第一集成电路管芯和该第二集成电路管芯可被实现为拼接式管芯。
根据实施方案，一种图像传感器可包括第一集成电路管芯，该第一集成电路管芯包括图像传感器像素阵列，该图像传感器像素阵列具有以多个像素行布置的有源像素和无源像素。该图像传感器可包括第二集成电路管芯，该第二集成电路管芯安装到该第一集成电路管芯。该第二集成电路管芯可包括像素控制电路，该像素控制电路具有少于该多个像素行的多组控制路径。该图像传感器像素阵列中的第一组像素行可经由行线耦接到该像素控制电路中的该组控制路径并且该图像传感器像素阵列中的第二组像素行可从该像素控制电路解耦。
根据另一实施方案，该第一集成电路管芯和该第二集成电路管芯可包括用于形成管芯间连接件的相应互连结构。可使用该管芯间连接件来实现该行线。
根据另一实施方案，用于该第二组像素行的管芯间连接件可至少部分地不存在。
根据实施方案，一种图像传感器可包括图像传感器像素阵列和电路块，该电路块经由一组并行导电线耦接到该图像传感器像素阵列。每个导电线可耦接到该图像传感器像素阵列中的对应的一组图像传感器像素。该图像传感器像素阵列可包括从该电路块解耦的一组冗余像素。
根据另一实施方案，该图像传感器像素阵列可在第一集成电路管芯上实现，并且该电路块可在安装到该第一集成电路管芯的第二集成电路管芯上实现。
根据另一实施方案，该组冗余像素可包括有源像素。
根据另一实施方案，该组冗余像素可包括非有源像素。
上述实施方案可单个实施或以任意组合方式实施。本领域的普通技术人员应当理解，本发明的示例性实施方案可在不具有对应的具体细节中一些或全部的情况下实践。在一些情况下，为了避免不必要地使本发明的实施方案难以理解，未详细描述众所周知的操作。前述内容仅仅是对本发明原理的例示性说明，本领域技术人员可以在不脱离本发明的范围和实质的前提下进行多种修改。

Claims (10)

1.一种图像传感器，所述图像传感器包括：
第一集成电路管芯，所述第一集成电路管芯包括图像传感器像素阵列，所述图像传感器像素阵列具有以多个像素列布置的有源像素和非有源像素；和
第二集成电路管芯，所述第二集成电路管芯安装到所述第一集成电路管芯，所述第二集成电路管芯包括像素读出电路，所述像素读出电路具有少于所述多个像素列的多个读出路径，其中所述图像传感器像素阵列中的第一组像素列经由列线耦接到所述像素读出电路中的所述读出路径并且所述图像传感器像素阵列中的第二组像素列从所述像素读出电路解耦。
2.根据权利要求1所述的图像传感器，其中所述第一集成电路管芯和所述第二集成电路管芯包括用于形成管芯间连接件的相应互连结构，并且所述列线是使用所述管芯间连接件来实现的。
3.根据权利要求2所述的图像传感器，其中用于所述第二组像素列的管芯间连接件至少部分地不存在。
4.根据权利要求1所述的图像传感器，其中所述非有源像素包括被配置为生成指示噪声电平的参考信号的光学黑色像素，并且其中所述光学黑色像素以所述第一组像素列布置在所述图像传感器像素阵列中或以所述第二组像素列布置在所述图像传感器像素阵列中。
5.根据权利要求1所述的图像传感器，其中所述非有源像素包括被配置为生成指示噪声电平的参考信号的电黑色像素，并且其中所述电黑色像素以所述第一组像素列布置在所述图像传感器像素阵列中或以所述第二组像素列布置在所述图像传感器像素阵列中。
6.根据权利要求1所述的图像传感器，其中所述有源像素布置在所述图像传感器像素阵列的中心部分中，其中所述非有源像素布置在所述图像传感器像素阵列的周边部分中，并且其中所述第一组像素列和所述第二组像素列各自包括所述图像传感器像素阵列的所述中心部分中的所述有源像素。
7.根据权利要求1所述的图像传感器，其中所述第一集成电路管芯和所述第二集成电路管芯被实现为拼接式管芯。
8.一种图像传感器，所述图像传感器包括：
第一集成电路管芯，所述第一集成电路管芯包括图像传感器像素阵列，所述图像传感器像素阵列具有以多个像素行布置的有源像素和无源像素；和
第二集成电路管芯，所述第二集成电路管芯安装到所述第一集成电路管芯，所述第二集成电路管芯包括像素控制电路，所述像素控制电路具有少于所述多个像素行的多组控制路径，其中所述图像传感器像素阵列中的第一组像素行经由行线耦接到所述像素控制电路中的控制路径的组，并且所述图像传感器像素阵列中的第二组像素行从所述像素控制电路解耦。
9.根据权利要求8所述的图像传感器，其中所述第一集成电路管芯和所述第二集成电路管芯包括用于形成管芯间连接件的相应互连结构，并且所述行线是使用所述管芯间连接件来实现的。
10.一种图像传感器，所述图像传感器包括：
图像传感器像素阵列；和
电路块，所述电路块经由一组并行导电线耦接到所述图像传感器像素阵列，每个导电线耦接到所述图像传感器像素阵列中的对应的一组图像传感器像素，其中所述图像传感器像素阵列包括从所述电路块解耦的一组冗余像素。
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