JP2024012182A - イメージセンサ及びそれを含む電子装置 - Google Patents

Abstract

【課題】イメージセンサ及びそれを含む電子装置を提供する。【解決手段】当該イメージセンサは、第１カラム（column）ラインに連結される第１ピクセル、及び第２カラムラインに連結される第２ピクセルを含み、第１ピクセル及び第２ピクセルそれぞれは、フローティングディフュージョンノードを共有する第１フォトダイオード（ＰＤ）及び第２ＰＤを含み、第１ＰＤに基づいて、第１モード及び第２モードで動作し、第２ＰＤに基づいて、第３モード及び第４モードで動作するピクセルアレイと、第１カラムライン及び第２カラムラインを通じて出力されるピクセル信号をアナログ・デジタル変換し、ピクセル信号をリードする第１相関二重サンプリング（ＣＤＳ）回路、第２ＣＤＳ回路及び第３ＣＤＳ回路を含むアナログ・デジタル変換回路と、を含み、第１ＣＤＳ回路は、第１カラムライン及び第２カラムラインに時分割的に連結される。【選択図】 図６

Description

本発明は、イメージセンサに関し、より詳しくは、拡張したダイナミックレンジ及び高画質のイメージを提供するイメージセンサ及びそれを含む電子装置に関する。

イメージセンサは、対象物の二次元的または三次元的イメージをキャプチャする装置である。イメージセンサは、対象物から反射される光の強度によって反応する光電変換素子を利用して、対象物のイメージを生成する。ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）技術が発展するにつれて、ＣＭＯＳを利用したＣＭＯＳイメージセンサが広く使用されている。最近、イメージセンサが多様な装置に搭載されるにつれて、低照度及び高照度においてハイダイナミックレンジ（ＨＤＲ）の特性及び信号対ノイズ比（ＳＮＲ）の特性が向上するイメージセンサが要求されている。

本発明が解決しようとする課題は、駆動トランジスタを共有する複数の光電変換素子を含み、デュアルコンバージョンゲインモードを支援するピクセルを含むイメージセンサにおいて、高いダイナミックレンジ及び向上した信号対ノイズ比を有するイメージデータを生成するイメージセンサ、及び、それを含む電子装置を提供することである。

本発明の例示的な実施形態による、イメージセンサは、第１カラム（column）ラインに連結される第１ピクセル、及び、第２カラムラインに連結される第２ピクセルを含み、前記第１ピクセル及び前記第２ピクセルそれぞれは、駆動トランジスタを共有する第１フォトダイオード（ＰＤ）及び第２ＰＤを含み、前記第１ＰＤに基づいて、第１モード及び第２モードで動作し、前記第２ＰＤに基づいて、第３モード及び第４モードで動作する、ピクセルアレイと、前記第１カラムライン及び前記第２カラムラインを通じて出力されるピクセル信号をアナログ・デジタル変換し、前記ピクセル信号をリードする第１相関二重サンプリング（ＣＤＳ）回路、第２ＣＤＳ回路及び第３ＣＤＳ回路を含むアナログ・デジタル変換回路と、を含み、前記第１ＣＤＳ回路は、前記第１カラムライン及び前記第２カラムラインに時分割的に連結される。

本発明の技術的思想によるイメージセンサ及びイメージセンサの動作方法によれば、複数の光電変換素子が駆動トランジスタを共有するピクセル構造を有するイメージセンサにおいて、リードアウト回路のサイズ増加を最小化しながら、ローコンバージョンゲインモードにおいて完全な相関二重サンプリング（complete CDS）を支援することができる。これにより、ローコンバージョンゲインモードにおいてＳＮＲ（signal to noise）特性が向上し、画質が向上し、イメージセンサのＨＤＲ（high dynamic range）性能が向上し得る。

本発明の例示的な実施形態による、イメージセンサを示すブロック図である。 本発明の例示的な実施形態による、ピクセル構造を示す回路図である。 本発明の例示的な実施形態による、ピクセル構造を示す回路図である。 本発明の例示的な実施形態による、ピクセルのスプリットフォトダイオード構造を説明する図面である。 本発明の例示的な実施形態による、ピクセルのスプリットフォトダイオード構造を説明する図面である。 本発明の例示的な実施形態による、イメージセンサに具備されるＣＤＳ回路を例示的に示す回路図である。 本発明の例示的な実施形態による、イメージセンサに具備されるＣＤＳ回路を例示的に示す回路図である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を概略的に示す図面である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を概略的に示す図面である。 図５Ａ及び図５ＢのピクセルとＣＤＳ回路との動作を示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサの比較例によるイメージセンサにおいて、ピクセルのＨＣＧモード及びＬＣＧモードにおけるピクセル信号リードアウト方式を示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサのリードアウト方式、及び比較例によるリードアウト方式に対する照度別ＳＮＲ特性を示す図面である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 図９Ａのピクセルのリードアウトを示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 図１０Ａのピクセルのリードアウトを示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 図１１Ａ及び図１１Ｂのピクセルのリードアウトを示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 図１２Ａ及び図１２Ｂのピクセルのリードアウトを示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示す図面である。 図１３Ａのピクセルのリードアウトを示すタイミング図である。 本発明の例示的な実施形態による、イメージセンサのスタック構造を示す図面である。 本発明の例示的な実施形態による、イメージセンサのスタック構造を示す図面である。 本発明の例示的な実施形態による、イメージセンサを含む電子装置を概略的に示すブロック図である。

以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。

図１は、本発明の例示的な実施形態による、イメージセンサを示すブロック図である。

イメージセンサ１００は、イメージまたは光のセンシング機能を有する電子機器にも搭載される。例えば、イメージセンサ１００は、カメラ、スマートフォン、ウェアラブル機器、モノのインターネット（Internet of Things：IoT）機器、集電機器、タブレットＰＣ（Personal Computer）、ＰＤＡ（Personal Digital Assistant）、ＰＭＰ（Portable Multimedia Player）、ナビゲーション（navigation）、ドーロン（drone）、先進運転支援システム（Advanced Drivers Assistance System：ADAS）のような電子機器にも搭載される。また、イメージセンサ１００は、車両、家具、製造設備、ドア、各種計測機器などに部品として備えられる電子機器にも搭載される。

図１を参照すれば、イメージセンサ１００は、ピクセルアレイ１１０と、ロウドライバ１２０と、アナログ・デジタル変換回路１３０（以下、ＡＤＣ回路という）と、ランプ信号生成器１４０と、タイミングコントローラ１５０と、イメージ信号プロセッサ１６０とを含むものでもある。ロウドライバ１２０、ＡＤＣ回路１３０、ランプ信号生成器１４０、及びタイミングコントローラ１５０は、リードアウト回路とも称される。

ピクセルアレイ１１０は、複数のロウラインＲＬと、複数のカラムラインＣＬと、複数のロウラインＲＬ及び複数のカラムラインＣＬと連結され、行列に配列された複数のピクセルＰＸとを含む。複数のピクセルＰＸは、ＡＰＳ（active pixel sensor）でもある。

実施形態において、同一カラム（column）に配置されたピクセルＰＸが、複数のカラムラインＣＬにも接続される。例えば、同一カラムに配置されたピクセルＰＸが、２本のカラムライン、例えば、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に交互に連結され得る。しかし、それに制限されるものではなく、同一カラムに配置されたピクセルＰＸが、同一カラムラインＣＬに連結されることも可能である。

ピクセルＰＸは、光電変換素子を利用して光を感知し、感知された光による電気信号であるイメージ信号を出力することができる。光電変換素子は、フォトダイオード（無機フォトダイオード）、有機フォトフィルム、ペロブスカイトフォトダイオード、フォトトランジスタ、フォトゲートまたは埋め込みフォトダイオード（pinned photodiode）のように、有機物質または無機物質で構成される光感知素子であってもよく、前記光感知素子を含んでもよい。以下、光電変換素子として、フォトダイオードを例として説明する。

複数のピクセルＰＸそれぞれの上部、または隣接したピクセルＰＸで構成されるピクセルグループそれぞれの上部に、集光のためのマイクロレンズが配置され得る。複数のピクセルＰＸそれぞれの上部には、特定スペクトル領域の光を透過させるためのカラーフィルタが配置され、複数のピクセルＰＸそれぞれは、対応するカラーフィルタに基づいて、マイクロレンズを通じて受信された光から特定スペクトル領域の光を感知することができる。例えば、ピクセルアレイ１１０は、レッド（red）スペクトル領域の光を電気信号に変換するためのレッドピクセル、グリーン（green）スペクトル領域の光を電気信号に変換するためのグリーンピクセル、及びブルー（blue）スペクトル領域の光を電気信号に変換するためのブルーピクセルを含んでもよい。しかし、それに制限されるものではなく、ピクセルアレイ１１０は、ホワイトピクセルを、さらに含むこともでき、あるいは、ピクセルアレイ１１０は、他の色相組み合わせによるピクセル、例えば、シアン（cyan）ピクセル、イエロー（yellow）ピクセル、グリーンピクセル、及びマゼンタ（magenta）ピクセルを含むこともできる。ピクセルＰＸは、ベイヤーパターンにも配列される。しかし、それに制限されるものではない。

本発明の実施形態によるピクセルアレイ１１０において、ピクセルＰＸは、複数のフォトダイオード、例えば、第１フォトダイオード及び第２フォトダイオードがピクセルＰＸの回路の一部構成、例えば、リセットトランジスタＲＸ（図２Ａ）、駆動トランジスタＤＸ（図２Ａ）、及び選択トランジスタＳＸ（図２Ａ）を共有するピクセル構造を有することができる。フォトダイオードの受光面積は、互いに異なってもいる。例えば、第１フォトダイオードの受光面積が、第２フォトダイオードの受光面積よりも広い。第１フォトダイオードは、ラージフォトダイオードＬＰＤ（図２Ａ）とも称され、第２フォトダイオードは、スモールフォトダイオードＳＰＤ（図２Ａ）とも称される。また、ピクセルは、第２フォトダイオード、すなわち、スモールフォトダイオードＳＰＤからオーバーフローされる電荷を保存する高容量キャパシタＣ_ＬＯＦ（図２Ａ）を具備することもできる。

ラージフォトダイオードＬＰＤの受光面積が広いので、同一受光条件でスモールフォトダイオードＳＰＤより多い電荷（例えば、さらに多い電子－正孔の対）を生成することができる。例えば、ラージフォトダイオードＬＰＤは、スモールフォトダイオードＳＰＤより高い感度を有することができる。そのような特性に起因して、低照度である場合、ラージフォトダイオードＬＰＤで生成された電荷に基づいたピクセル信号を利用し、高照度である場合、スモールフォトダイオードＳＰＤで生成された電荷に基づいたピクセル信号を利用して、イメージ信号を生成することができる。以下、説明の便宜上、ピクセルＰＸが、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤを含むことを前提として説明する。しかし、それに限定されるものではなく、ピクセルＰＸは、受光面積が互いに同一、または、互いに異なる複数のフォトダイオードを含むこともできる。

ピクセルＰＸは、複数のモード（動作モード）によって順次に動作することができる。実施形態において、ピクセルＰＸは、第１フォトダイオードに基づいて、第１モード及び第２モードで動作し、第２フォトダイオードに基づいて、第３モード及び第４モードで動作することができる。第１モード及び第２モードは、コンバージョンゲインによって区分され、ここで、コンバージョンゲインは、フォトダイオード、例えば、第１フォトダイオードで生成された電荷が電気信号（例えば、ピクセル電圧）に変換される割合を示し、コンバージョンゲインは、フローティングディフュージョンノードに連結される寄生キャパシタのキャパシタンス（以下、簡単にフローティングディフュージョンノードのキャパシタンスと称する）によっても可変である。例えば、ピクセルＰＸは、デュアルコンバージョンゲインモードを支援し、第１モードは、第１フォトダイオードに基づいたローコンバージョンゲインモードであり、第２モードは、第１フォトダイオードに基づいたハイコンバージョンゲインモードでもある。第３モード及び第４モードは、ピクセルＰＸに具備される高容量キャパシタに保存された第２フォトダイオードのオーバーフローされた電荷による信号をリードアウト（または、リード）するか否かに基づいても区分される。ピクセルＰＸの構造及びモードについて、以下、図２Ａないし図３Ｂ、及び、図５Ａないし図６を参照して、詳細に後述する。

第１ないし第４モードによってリードアウトされる第１モードないし第４モードのピクセル信号は、互いに異なる照度区間に対応している。例えば、第２モードによる第２モードピクセル信号は、最も低い照度区間である第１照度区間に対応し、第１モードによる第１モードピクセル信号は、第１照度区間より高い照度区間である第２照度区間に対応し、第３モードによる第３モードピクセル信号、及び第４モードによる第４モードピクセル信号は、第２照度区間より高い照度区間である第３照度区間及び第４照度区間に対応する。第４照度区間は、最も高い照度区間でもある。第１ないし第４モードピクセル信号は、ピクセルアレイ１１０が１回露出された後にスキャンされる１つのフレーム区間内でも生成される。

ピクセルアレイ１１０の複数のピクセルそれぞれから出力される第１ないし第４モードピクセル信号それぞれに基づいて生成される少なくとも４つのデジタル信号、例えば、第１ないし第４モードデジタル信号が、１つのイメージにも合成され、合成されたイメージは、ハイダイナミックレンジを有することができる。

一部実施形態において、複数のピクセルＰＸそれぞれは、１回の露出を行う単一露出（single exposure）方式、または複数回の露出を行う多重露出（multiple exposure）方式で動作することができる。例えば、ピクセルＰＸは、１回の露出動作以後、第１フォトダイオード及び／又は第２フォトダイオードを通じてピクセル信号を生成する単一露出方式で動作することができる。他の例として、ピクセルＰＸは、第１露出動作に対応して、第１フォトダイオード及び／又は第２フォトダイオードを通じてピクセル信号を生成した後、第２露出動作に対応して、第１フォトダイオード及び／又は第２フォトダイオードを通じてピクセル信号をさらに生成する多重露出方式で動作することもできる。

ロウドライバ１２０は、ピクセルアレイ１１０を１つまたは複数のロウ単位で駆動する。ロウドライバ１２０は、タイミングコントローラ１５０から受信されるロウ制御信号（例えば、ロウアドレス）をデコーディングし、デコーディングされたロウ制御信号に応答して、ピクセルアレイ１１０の複数のピクセルロウのうち、リードアウトされる少なくとも１つのピクセルロウを選択することができる。

ロウドライバ１２０は、選択された２つ以上のピクセルロウに、ロウラインＲＬを通じて、制御信号、例えば、１つ以上の選択信号、伝送制御信号、コンバージョン制御信号、スイッチ制御信号などを提供することができる。ロウドライバ１２０から提供された選択信号によって選択されるピクセルロウに含まれるピクセルＰＸは、ピクセル信号、例えば、ピクセル電圧を出力する。ピクセルＰＸは、第１ないし第４モードによって順次に動作することができ、第１モード及び第２モードによって動作した後、第３モード及び第４モードによって動作することができる。ピクセルＰＸは、第１ないし第４モードそれぞれに対応する第１ないし第４モードピクセル信号を出力することができる。ロウドライバ１２０は、ピクセルＰＸが第１ないし第４モードで動作するように制御する制御信号を生成し、生成された制御信号をピクセルアレイ１１０に提供することができる。

実施形態において、ピクセルアレイ１１０の速いリードアウトのために、ロウドライバ１２０は、１つ以上のロウを同時に選択することができる。選択された２つ以上のロウに含まれ、同一カラムに配置される２つ以上のピクセルは、互いに異なるカラムラインＣＬに連結され得る。互いに異なるカラムラインＣＬに連結される２つ以上のピクセルがリードアウトされる期間が一部オーバーラップされもする。例えば、１つのロウに含まれるピクセルＰＸが第１モード及び第２モードで動作するとき、他のロウに含まれるピクセルＰＸは、第３モード及び第４モードで動作することができる。これにより、ピクセルアレイ１１０の複数のロウは、図１１Ｃ、図１２Ｂ、及び図１３Ｂを参照して後述するように、ずれてリードアウト（staggered readout）される。

ランプ信号生成器１４０は、所定の勾配（例えば、動的に決定されるか、あるいは、事前に決定される勾配）で増加または減少するランプ信号ＲＡＭＰを生成し、ランプ信号ＲＡＭＰをＡＤＣ回路１３０の複数のＡＤＣ１３５それぞれに提供することができる。実施形態において、ランプ信号生成器１４０は、第１ランプ信号及び第２ランプ信号を生成し、第１ランプ信号をＡＤＣ１３５の第１ＣＤＳ回路１３１及び第２ＣＤＳ回路１３２に提供し、第２ランプ信号をＡＤＣ１３５の第３ＣＤＳ回路１３３に提供することができる。実施形態において、ランプ信号生成器１４０は、第１ランプ信号、第２ランプ信号、及び第３ランプ信号を生成し、第１ないし第３ランプ信号を第１ないし第３ＣＤＳ回路１３１、１３２、１３３に、それぞれ提供することができる。

ＡＤＣ回路１３０は、ピクセルアレイ１１０から出力されるピクセル信号（例えば、アナログピクセル値のようなピクセル電圧）を、デジタル信号であるピクセル値に変換することができる。ＡＤＣ回路１３０は、複数のＡＤＣ１３５及びスイッチング回路ＳＷＣを含み、複数のＡＤＣそれぞれが、ＣＤＳ方式によってピクセル信号をピクセル値に変換することができる。複数のカラムラインＣＬそれぞれを通じて受信されるピクセル信号は、複数のＡＤＣ１３５のうち対応するＡＤＣにおいてピクセル値に変換される。

ＡＤＣ１３５は、ＣＤＳ回路、例えば、第２ＣＤＳ回路（ＣＤＳ２）１３２または第３ＣＤＳ回路（ＣＤＳ３）１３３、及びカウンタ１３４を含むものでもある。また、隣接した２本のカラムラインＣＬ、例えば、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に対応する隣接した２つのＡＤＣ回路１３５は、第１ＣＤＳ回路（ＣＤＳ１）１３１を共有することができる。すなわち、隣接した２本のカラムラインＣＬが、第１ＣＤＳ回路１３１を共有することができる。

実施形態において、隣接した２本のカラムラインＣＬに対応する隣接した２つのＡＤＣ回路１３５は、第１ないし第３ＣＤＳ回路（ＣＤＳ１、ＣＤＳ２、ＣＤＳ３）を共有することもできる。

スイッチング回路ＳＷＣは、複数のスイッチを含み、カラムラインＣＬの出力それぞれを、対応するＡＤＣ１３５に提供することができる。このとき、隣接した２本のカラムラインの出力それぞれを、第１ＣＤＳ回路１３１に時分割的に提供してもよく、隣接した２本のカラムラインの出力それぞれを、第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３に時分割的に提供してもよい。例えば、スイッチング回路ＳＷＣは、第１カラムラインＣＬ１の出力及び第２カラムラインＣＬ２の出力を、第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３に時分割的に提供することができる。これについて、図５Ａないし図６を参照して、詳細に後述する。

このように、スイッチング回路ＳＷＣの動作によって、隣接した２本のカラムラインそれぞれが、隣接した２つのＡＤＣ１３５が共有する第１ＣＤＳ回路１３１に時分割的に連結されてもよく、隣接した２つのＡＤＣ１３５が共有する第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３に時分割的に連結されてもよい。

ＣＤＳ回路（例えば、第１ないし第３ＣＤＳ回路１３１、１３２、１３３それぞれ）は、カラムラインＣＬを通じて受信されるピクセル信号をランプ信号ＲＡＭＰと比較し、比較結果を出力することができる。ＣＤＳ回路は、ランプ信号ＲＡＭＰの電圧レベルと、ピクセル信号の電圧レベルとが同一であるとき、第１レベル（例えば、ロジックハイ）から第２レベル（例えば、ロジックロー）に遷移する比較結果信号を出力することができる。比較信号のレベルが遷移される時点は、ピクセル信号の電圧レベルによっても決定される。

ＣＤＳ回路は、ＣＤＳ方式によってピクセルＰＸから提供されるピクセル信号をサンプリング及びホールドし、特定ノイズのレベル、例えば、リセットレベルと信号レベルとを二重にサンプリングすることができる。ＣＤＳ回路は、リセットレベルに対応する比較結果信号、及び、信号レベルに対応する比較結果信号を生成することができる。ここで、リセットレベルをリードアウトした後に信号レベルをリードアウトする方式を、完全ＣＤＳ（complete CDS）方式とも称し、信号レベルをリードアウトした後にリセットレベルをリードアウトする方式を、不完全ＣＤＳ（in-complete CDS）方式またはＤＲＳ（Delta Reset Sampling）方式とも称する。

１つのピクセルＰＸから、第１モードピクセル信号及び第２モードピクセル信号を、完全ＣＤＳ方式によってリードアウトするために、第１モード及び第２モードそれぞれ、すなわち、第１フォトダイオードに基づいたローコンバージョンゲインモード及びハイコンバージョンゲインモードそれぞれに対応する２つのＣＤＳ回路が必要であり、２つのＣＤＳ回路のうち、第２モードに対応するＣＤＳ回路が第３モード及び第４モードにも対応する。あるいは、２つのＣＤＳ回路とは別途に、第３モード及び第４モードに対応するＣＤＳ回路が、もう１つ必要でもある。

前述のように、ずれたリードアウトによって、隣接した２本のカラムラインＣＬのうち１本のカラムラインを通じて、第１モードピクセル信号及び第２モードピクセル信号が出力されるとき、他の１本のカラムラインＣＬを通じて、第３モードピクセル信号及び第４モードピクセル信号が出力される。したがって、第１モードに対応する第１ＣＤＳ回路１３１が、隣接した２つのＡＤＣ１３５にも共有される。あるいは、第１モード及び第２モードにそれぞれ対応する第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、並びに、第３モード及び第４モードに対応する第３ＣＤＳ回路１３３が、隣接した２つのＡＤＣ１３５にも共有される。

カウンタ（ＣＮＴ）１３４は、第１ないし第３ＣＤＳ回路１３１、１３２、１３３からそれぞれ出力される比較結果信号のレベルが遷移される時点をカウントすることができる。これにより、第１ないし第４モードそれぞれに対し、リセット値及び信号値が獲得され、信号値からリセット値が差し引かれた値がピクセル値としても生成される。

ＡＤＣ回路１３０に提供される制御信号、例えば、スイッチ回路ＳＷＣに提供されるスイッチング信号、及び、第１ないし第３ＣＤＳ回路１３１、１３２、１３３に提供されるオートゼロ信号は、タイミングコントローラ１５０から提供されるか、あるいは、タイミングコントローラ１５０の制御の下で、ロウドライバ１２０から提供される。

タイミングコントローラ１５０は、ロウドライバ１２０、ＡＤＣ回路１３０、及びランプ信号生成器１５０それぞれにタイミング制御信号を出力し、ロウドライバ１２０、ＡＤＣ回路１３０、及びランプ信号生成器１５０の動作及び動作タイミングを制御することができる。

イメージ信号プロセッサ１６０は、ＡＤＣ回路１３０から出力されるイメージデータ、例えば、第１ないし第４モードピクセル信号それぞれに対応する第１ないし第４イメージデータに対して、多様な信号処理を行うことができる。例えば、イメージ信号プロセッサ１６０は、受信されるイメージデータに対して、画質補償、ビニング、ダウンサイジングなどの信号処理を行い、画質補償は、例えば、ブラックレベル補償、レンズシェーディング補償、クロストーク補償、及びバッドピクセル補正、などの信号処理を含むこともできる。

イメージ信号プロセッサ１６０から出力されるイメージデータＩＤＴは、外部プロセッサへ伝送され得る。例えば、外部プロセッサは、イメージセンサ１００が搭載される電子装置のホストプロセッサでもある。例えば、外部プロセッサは、モバイル端末のアプリケーションプロセッサでもある。イメージセンサ１００は、設定されたインターフェース、例えば、ＭＩＰＩ（Mobile Industry Processor Interface）に基づいたデータ通信方式によって、イメージデータを外部プロセッサへ伝送することができる。外部プロセッサは、第１ないし第４イメージを併合し、ＨＤＲイメージを生成することができる。

図２Ａ及び図２Ｂは、本発明の例示的な実施形態による、ピクセル構造を示す回路図である。図２Ａ及び図２ＢのピクセルＰＸａ、ＰＸｂは、図１のピクセルアレイ１１０のピクセルＰＸとしても適用される。

図２Ａを参照すれば、ピクセルＰＸａは、複数のフォトダイオード、例えば、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤを含むものでもある。ピクセルＰＸａは、複数のトランジスタ、例えば、第１伝送トランジスタＬＴＸ、第２伝送トランジスタＳＴＸ、リセットトランジスタＲＸ、駆動トランジスタＤＸ、選択トランジスタＳＸ、ゲイン制御トランジスタＤＲＸ（または、コンバージョンゲイン制御トランジスタともいう）、スイッチトランジスタＳＷＴ、及びキャパシタＣ_ＬＯＦを含むものでもある。ピクセルＰＸａには、制御信号ＳＴＳ、ＬＴＳ、ＲＳ、ＳＥＬ、ＧＣＳ、ＳＷＳが印加され、前記制御信号は、ロウドライバ１２０（図１）からも提供される。

ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤは、光の強度によって可変である光電荷（例えば、電子－正孔の対）を生成することができる。例えば、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤは、入射された光量に比例して、電荷、例えば、負の電荷である電子と、正の電荷である正孔とを生成することができる。ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤで生成された光電荷は、フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３のうち少なくとも１つに伝送されて、蓄積されもする。フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３それぞれには、寄生キャパシタ（図示せず）が形成されたり、実際のキャパシタ素子が連結されたりする。

第１伝送トランジスタＬＴＧは、ラージフォトダイオードＬＰＤと第１フローティングディフュージョンノードＦＤ１との間に連結され、第１伝送制御信号ＬＴＳに応答して、ターンオンまたはターンオフされる。第１伝送トランジスタＬＴＧは、ターンオンされ、ラージフォトダイオードＬＰＤで生成された光電荷を第１フローティングディフュージョンノードＦＤ１へ伝送することができる。

ピクセルＰＸａは、コンバージョンゲイン制御トランジスタＤＲＸを含むこともできる。コンバージョンゲイン制御トランジスタＤＲＸは、第１フローティングディフュージョンノードＦＤ１と第２フローティングディフュージョンノードＦＤ２にも連結される。コンバージョンゲイン制御トランジスタＤＲＸは、ゲイン制御信号ＧＣＳに応答して、ターンオンまたはターンオフされる。コンバージョンゲイン制御トランジスタＤＲＸは、ターンオンされ、第１フローティングディフュージョンノードＦＤ１と第２フローティングディフュージョンノードＦＤ２とを互いに連結することができる。第１フローティングディフュージョンノードＦＤ１及び第２フローティングディフュージョンノードＦＤ２が連結されれば（例えば、互いに直列連結されれば）、第１フローティングディフュージョンノードＦＤ１のキャパシタンスが増加し、コンバージョンゲインは減少し得る。コンバージョンゲイン制御トランジスタＤＲＸがターンオンされれば、ローコンバージョンゲインモード（以下、ＬＣＧモードという）で動作することができる。逆に、コンバージョンゲイン制御トランジスタＤＲＸがターンオフされれば、ハイコンバージョンゲインモード（以下、ＨＣＧモードという）で動作することができる。

第２伝送トランジスタＳＴＸは、スモールフォトダイオードＳＰＤとフローティングディフュージョンノードＦＤ２との間にも連結される。第２伝送トランジスタＳＴＸは、第２伝送制御信号ＳＴＳに応答して、ターンオンまたはターンオフされる。第２伝送トランジスタＳＴＸはターンオンされ、スモールフォトダイオードＳＰＤで生成された光電荷を第３フローティングディフュージョンノードＦＤ３へ伝送することができる。

キャパシタＣ_ＬＯＦの第１端子は、第３フローティングディフュージョンノードＦＤ３に連結され、キャパシタＣ_ＬＯＦの第２端子には、リセット電圧ＶＲＤが印加される。実施形態において、リセット電圧ＶＲＤは、ピクセル電源電圧ＶＰＩＸとも同一である。キャパシタＣ_ＬＯＦのキャパシタンスは、第１フローティングディフュージョンノードＦＤ１及び第２フローティングディフュージョンノードＦＤ２それぞれに生成される、寄生キャパシタのキャパシタンスよりも大きい。例えば、キャパシタＣ_ＬＯＦは、高容量キャパシタでもある。スモールフォトダイオードＳＰＤからオーバーフローされた電荷が、第３フローティングディフュージョンノードＦＤ３を経てキャパシタＣ_ＬＯＦに蓄積されもする。

スイッチトランジスタＳＷＴは、第２フローティングディフュージョンノードＦＤ２と第３フローティングディフュージョンノードＦＤ３にも連結される。スイッチトランジスタＳＷＴは、スイッチ制御信号ＳＷＳに応答して、ターンオンまたはターンオフされる。スイッチトランジスタＳＷＴがターンオンされれば、第２及び第３フローティングディフュージョンノードＦＤ２、ＦＤ３が互いに連結され、キャパシタＣ_ＬＯＦは、第２フローティングディフュージョンノードＦＤ２に形成された寄生キャパシタとも並列に連結される。これにより、第２フローティングディフュージョンノードＦＤ２のキャパシタンスが増加し得る。

リセットトランジスタＲＸの第１端子は、第２フローティングディフュージョンノードＦＤ２に連結され、第２端子には、リセット電圧ＶＲＤが印加される。リセットトランジスタＲＸは、リセット制御信号ＲＳに応答して、ターンオン及びターンオフされる。リセットトランジスタＲＸがターンオンされるとき、ゲイン制御トランジスタＤＲＸがターンオンされもする。第１フローティングディフュージョンノードＦＤ１及び第２フローティングディフュージョンノードＦＤ２にリセット電圧ＶＲＤが印加されることにより、第１フローティングディフュージョンノードＦＤ１及び第２フローティングディフュージョンノードＦＤ２が、リセットされる。すなわち、第１フローティングディフュージョンノードＦＤ１及び第２フローティングディフュージョンノードＦＤ２の寄生キャパシタに蓄積された電荷が、全体的、または少なくとも部分的に除去される。リセットトランジスタＲＸがターンオンされるとき、ゲイン制御トランジスタＤＲＸ及びスイッチトランジスタＳＷＴがターンオンされもする。第１ないし第３フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３にリセット電圧ＶＲＤが印加されることにより、第１ないし第３フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３が、リセットされる。

駆動トランジスタＤＸの第１端子は、選択トランジスタＳＸに連結され、駆動トランジスタＤＸの第２端子には、ピクセル電源電圧ＶＰＩＸが印加される。選択トランジスタＳＸの第１端子は、駆動トランジスタＤＸにも連結され、選択トランジスタＳＸの第２端子は、カラムラインＣＬにも連結される。選択トランジスタＳＸは、選択信号ＳＥＬに応答して、ターンオンまたはターンオフされ、リードアウト動作において選択トランジスタＳＸがターンオンされれば、駆動トランジスタＤＸは、カラムラインＣＬに連結された電流ソースＣＳにより生成されるバイアス電流ＩＬに基づいて、ソースフォロワとして動作することができ、駆動トランジスタＤＸは、第１フローティングディフュージョンノードＦＤ１に蓄積された電荷に対応する電圧を、ピクセル信号として出力することができる。

本発明の例示的な実施形態によれば、ラージフォトダイオードＬＰＤのリードアウト期間に、ゲイン制御トランジスタＤＲＸがターンオンまたはターンオフされることにより、ピクセルＰＸは、第１モードまたは第２モードで動作することができる。ゲイン制御トランジスタＤＲＸがターンオンされれば、第１フローティングディフュージョンノードＦＤ１が、第２フローティングディフュージョンノードＦＤ２と連結され、ピクセルＰＸは、ＬＣＧモードで動作することができる。ゲイン制御トランジスタＤＲＸがターンオフされれば、第１フローティングディフュージョンノードＦＤ１が、第２フローティングディフュージョンノードＦＤ２との電気的連結が遮断され、ピクセルＰＸは、ＨＣＧモードで動作することができる。

スモールフォトダイオードＳＰＤのリードアウト期間に、ゲイン制御トランジスタＤＲＸ及びスイッチトランジスタＳＷＴがターンオンされもする。スモールフォトダイオードＳＰＤのリードアウト期間に、スモールフォトダイオードＳＰＤは、２回リードアウトされ得る。

このとき、キャパシタＣ_ＬＯＦに蓄積されたオーバーフロー電荷による信号がリードアウトされるか否かに基づいて、ピクセルＰＸは、第３モードまたは第４モードで動作することができる。信号レベルがリードアウトされた後で、フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３がリセットされた後にリセットレベルがリードアウトされる場合、キャパシタＣ_ＬＯＦに蓄積されたオーバーフロー電荷による信号がリードアウトされ得る。したがって、スモールフォトダイオードＳＰＤのリードアウト期間に、リセットレベルがリードアウトされた後で、信号レベルがリードアウトされる場合、ピクセルＰＸは、第３モードで動作し、信号レベルがリードアウトされた後で、リセットレベルがリードアウトされる場合、ピクセルＰＸ４は、第４モードで動作することができる。第３モードは、ＣＤＳモードとも称され、第４モードは、ＬＯＦＩＣ（lateral overflow integration capacitor）モードとも称される。

図２Ｂを参照すれば、ピクセルＰＸｂは、複数のフォトダイオード、例えば、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤを含むものでもある。ピクセルＰＸｂは、複数のトランジスタ、例えば、第１伝送トランジスタＬＴＸ、第２伝送トランジスタＳＴＸ、リセットトランジスタＲＸ、駆動トランジスタＤＸ、選択トランジスタＳＸ、ゲイン制御トランジスタＤＲＸ（または、コンバージョンゲイン制御トランジスタともいう）、スイッチトランジスタＳＷＴ及びキャパシタＣ_ＬＯＦを含むものでもある。ピクセルＰＸｂには、制御信号ＳＴＳ、ＬＴＳ、ＲＳ、ＳＥＬ、ＧＣＳ、ＳＷＳが印加され、前記制御信号は、ロウドライバ１２０（図１）からも提供される。

図２ＢのピクセルＰＸｂの構造及び動作は、図２ＡのピクセルＰＸａの構造及び動作と同様である。但し、図２ＢのピクセルＰＸｂにおいて、第２伝送トランジスタＳＴＸは、スモールフォトダイオードＳＰＤと第２フローティングディフュージョンノードＦＤ２との間にも連結されている。スモールフォトダイオードＳＰＤのリードアウト期間に、スイッチトランジスタＳＷＴがターンオンまたはターンオフされ、スイッチトランジスタＳＷＴがターンオンされた状態で、キャパシタＣ_ＬＯＦに蓄積されたオーバーフロー電荷による信号がリードアウトされ得る。したがって、スイッチトランジスタＳＷＴがターンオン状態である場合、ピクセルＰＸｂは、第４モードで動作し、スイッチトランジスタＳＷＴがターンオフ状態である場合、ピクセルＰＸｂは、第３モードで動作することができる。

図２Ａに示された第１伝送トランジスタＬＴＸ、第２伝送トランジスタＳＴＸ、リセットトランジスタＲＸ、駆動トランジスタＤＸ、選択トランジスタＳＸ、ゲイン制御トランジスタＤＲＸ、スイッチトランジスタＳＷＴなどのそれぞれのトランジスタは、図２Ｂに示された対応するトランジスタと同一または相異なる電気的特性及び／又は物理的特性を有することができる。また、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤのように、図２Ａに示されたそれぞれのフォトダイオードは、図２Ｂに示された対応するフォトダイオードと同一または相異なる電気的特性及び／又は物理的特性を有することができる。さらに、図２Ａに示されたキャパシタＣ_ＬＯＦは、図２Ｂに示されたキャパシタＣ_ＬＯＦと同一または相異なる電気的特性及び／又は物理的特性を有することができる。実施形態がそれに限定されるものではない。

図３Ａ及び図３Ｂは、本発明の例示的な実施形態による、ピクセルのスプリットフォトダイオード構造を説明する図面である。

図３Ａを参照すれば、ピクセルアレイ１１０ａは、Ｘ－Ｙ平面上で行列に配列された複数のピクセルＰＸを含むものでもある。複数のピクセルＰＸそれぞれは、光電変換部及びピクセル回路部を含むこともできる。光電変換部は、ピクセル回路部に垂直にオーバーラップされもする。

光電変換部は、マイクロレンズ、カラーフィルタ、及びフォトダイオードを含むものでもある。一部実施形態において、光電変換部は、カラーフィルタ、保護層、及び絶縁構造を、さらに含んでもよい。マイクロレンズは、フォトダイオードの上部に配置され、外部から入射される光を集光して、光電変換素子に入射させるように構成され得る。

ピクセルＰＸは、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤを含むものでもある。ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤが形成される領域は、ＤＴＩ（Deep Trench Isolation）構造のような孤立領域によって、互いに分離されている。各ピクセルＰＸのラージフォトダイオードＬＰＤは、広い受光面積を有し、スモールフォトダイオードＳＰＤは、狭い受光面積を有することができる。ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤのうちいずれか１つまたは両方の形状は、多角形状でもあるが、それに限定されるものではない。

図３Ａに示されるように、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤは、四角形状を有することができる。図３Ｂに示されるように、ラージフォトダイオードＬＰＤは、正八角形のような八角形状を有し、スモールフォトダイオードＳＰＤは、四角形状を有することができる。しかし、それに制限されるものではなく、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤの形態は、多様に変形可能である。

ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤそれぞれの上部には、外部から入射される光を集光するマイクロレンズが配置され、マイクロレンズとフォトダイオードＬＰＤ、ＳＰＤとの間にカラーフィルタ、保護層、及び絶縁構造物が載置される。

フォトダイオードＬＰＤ、ＳＰＤの下部にピクセル回路部が形成され、ピクセル回路部は、フローティングディフュージョンノード、トランジスタのソース／ドレイン、及びゲート、負荷抵抗、ビアコンタクト、並びに、配線構造物を含むものでもある。

図４Ａ及び図４Ｂは、本発明の例示的な実施形態による、イメージセンサに具備されるＣＤＳ回路を例示的に示す回路図である。

図４Ａ及び図４ＢのＣＤＳ回路ＣＤＳＣａ、ＣＤＳＣｂは、図１の第１ないし第３ＣＤＳ回路１３１、１３２、１３３にも適用される。

図４Ａを参照すれば、ＣＤＳ回路ＣＤＳＣａは、比較器１１、第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２、並びに、第１キャパシタ及び第２キャパシタＣ１、Ｃ２を含むものでもある。

比較器１１は、差動増幅器として具現され、例えば、ＯＴＡ（Operational Transconductance Amplifier）としても具現される。第１オートゼロスイッチＳＡＺ１は、比較器１１の第１入力端ＩＮＰ及び第２出力端ＯＮに連結され、第２オートゼロスイッチＳＡＺ２は、比較器１１の第２入力端ＩＮＮ及び第１出力端ＯＰに連結されている。第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２は、オートゼロ信号ＡＺに応答して、ターンオン及びターンオフされる。実施形態において、第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２は、トランジスタとしても具現される。

第１キャパシタＣ１の一端にランプ信号ＲＡＭＰが印加され、他端は、比較器１１の第１入力端ＩＮＰにも連結される。第２キャパシタＣ２の一端にピクセル信号ＶＰＳが印加され、他端は、比較器１１の第２入力端ＩＮＮにも連結される。すなわち、ランプ信号ＲＡＭＰ及びピクセル信号ＶＰＳは、それぞれ第１キャパシタＣ１及び第２キャパシタＣ２を通じて、比較器１１の第１入力端ＩＮＰ及び第２入力端ＩＮＮにそれぞれ提供される。このとき、第１キャパシタＣ１及び第２キャパシタＣ２は、カップリングキャパシタであって、ランプ信号ＲＡＭＰ及びピクセル信号ＶＰＳの直流成分を全体的、または、少なくとも部分的に遮断し、交流成分を比較器１１の第１入力端ＩＮＰ及び第２入力端ＩＮＮにそれぞれ提供することができる。

ＣＤＳ回路ＣＤＳＣａは、比較動作前に、ピクセル信号ＶＰＳとして提供されるリセットレベル（ＬＣＧモードにおけるリセットレベル、またはＨＣＧモードにおけるリセットレベル）に基づいて、オートゼロ動作を行うことができる。第１及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２が、オートゼロ信号ＡＺに応答して、ターンオンされ、比較器１１の第１入力端ＩＮＰと第２出力端ＯＮとが連結され、第２入力端ＩＮＮと第１出力端ＯＰとが連結され得る。これにより、比較器１１のオフセットが除去または減少し、比較器１１のＤＣ動作レベルが決定されもする。

第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２がターンオンされ、比較器１１の第１入力端ＩＮＰ、第２入力端ＩＮＮ、第１出力端ＯＰ、及び第２出力端ＯＮの電圧レベルが、同一にもなる。第１入力端ＩＮＰ、第２入力端ＩＮＮ、第１出力端ＯＰ、及び第２出力端ＯＮの電圧レベルは、オートゼロ電圧とも称される。オートゼロ電圧は、ピクセル信号ＶＰＳ、ランプ信号ＲＡＭＰ、及び、比較器１１のオフセットによっても決定される。オートゼロ電圧が比較器１１のＤＣ動作レベルでもある。

オートゼロ動作後、比較動作時、第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２はターンオンされ、ランプ信号ＲＡＭＰ及びピクセル信号ＶＰＳの交流成分がオートゼロ電圧に加えられ、比較器１１の第１入力端ＩＮＰ及び第２入力端ＩＮＮにも印加される。比較動作時、オートゼロ動作時の電圧レベルにオフセットが加えられた電圧レベルを有するランプ信号ＲＡＭＰが、第１キャパシタＣ１を通じて第１入力端ＩＮＰに印加されることにより、第１入力端ＩＮＰの電圧レベルが第２入力端ＩＮＮの電圧レベルより高くなり、比較器１１は、ロジックハイ信号を出力することができる。以後、ランプ信号ＲＡＭＰが所定の勾配で減少するにつれて、第１入力端ＩＮＰの電圧レベルが低くなる。第１入力端ＩＮＰの電圧レベルが第２入力端ＩＮＮの電圧レベル以下に低くなれば、比較器１１は、ロジックロー信号を出力することができる。ランプ信号ＲＡＭＰが減少し始めた時点から、比較器１１がロジックロー信号を出力する時点までの期間が、カウンタ１３４（図１）によってピクセル信号（例えば、リセットレベルまたは信号レベル）に対応するデジタル値として生成される。

図４Ｂを参照すれば、ＣＤＳ回路ＣＤＳＣｂは、比較器１１、第１オートゼロスイッチ及び第２オートゼロスイッチＳＡＺ１、ＳＡＺ２、第１キャパシタ及び第２キャパシタＣ１、Ｃ２、並びに、増幅器１２を含むものでもある。

図４ＡのＣＤＳ回路ＣＤＳＣａと比較すれば、ＣＤＳ回路ＣＤＳＣｂは、増幅器１２をさらに含むものでもある。増幅器１２は、例えば、ＯＴＡとしても具現される。増幅器１２は、インバータまたはバッファとして動作することができる。増幅器１２は、比較器１１から出力される比較結果信号を、増幅または反転増幅して、出力することができる。

図５Ａ及び図５Ｂは、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を概略的に示す図面である。

図５Ａを参照すれば、第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３と、第１カラムラインＣＬ１及び第２カラムラインＣＬ２との間には、スイッチング回路ＳＷＣが配置され、スイッチング回路ＳＷＣに具備される複数のスイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２が、時分割的に第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３を、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に連結することができる。

スイッチＳＷ１１、ＳＷ２１、ＳＷ３１は、スイッチング信号ＳＳ１１、ＳＳ２１、ＳＳ３１に、それぞれ応答して、ターンオンまたはターンオフされ、スイッチＳＷ１２、ＳＷ２２、ＳＷ３２は、スイッチング信号ＳＳ１２、ＳＳ２２、ＳＳ３２にそれぞれ応答し、てターンオンまたはターンオフされる。

スイッチＳＷ１１はターンオンされ、第１カラムラインＣＬ１と第１ＣＤＳ回路１３１とを連結し、スイッチＳＷ２１はターンオンされ、第１カラムラインＣＬ１と第２ＣＤＳ回路１３２とを連結し、スイッチＳＷ３１はターンオンされ、第１カラムラインＣＬ１と第３ＣＤＳ回路１３３とを連結することができる。スイッチＳＷ１１、ＳＷ２１、及びＳＷ３１は、同時にターンオンされず、互いに異なる期間に時分割的にターンオンされる。これにより、第１ピクセルＰＸ１から第１カラムラインＣＬ１を通じて出力される第１ピクセル信号ＶＰＳ１が、時分割的に第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３にも提供される。

スイッチＳＷ１２、ＳＷ２２、ＳＷ３２は、スイッチング信号ＳＳ１２、ＳＳ２２、ＳＳ３２にそれぞれ応答して、ターンオンまたはターンオフされる。スイッチＳＷ１２は、ターンオンされ、第２カラムラインＣＬ２と第１ＣＤＳ回路１３１とを連結し、スイッチＳＷ２２は、ターンオンされ、第２カラムラインＣＬ２と第２ＣＤＳ回路１３２とを連結し、スイッチＳＷ３２は、ターンオンされ、第２カラムラインＣＬ２と第３ＣＤＳ回路１３３とを連結することができる。スイッチＳＷ１２、ＳＷ２２、及びＳＷ３２は、同時にターンオンされず、時分割的にターンオンされる。これにより、第２ピクセルＰＸ２から第２カラムラインＣＬ２を通じて出力される第２ピクセル信号ＶＰＳ２が、時分割的に第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３にも提供される。

ここで、スイッチＳＷ１１及びＳＷ１２は、同時にターンオンされず、互いに異なる期間にターンオンされ、第１ＣＤＳ回路１３１を選択的に第１カラムラインＣＬ１または第２カラムラインＣＬ２に連結することができる。スイッチＳＷ２１及びＳＷ２２は、同時にターンオンされず、互いに異なる期間にターンオンされ、第２ＣＤＳ回路１３２を選択的に第１カラムラインＣＬ１または第２カラムラインＣＬ２に連結することができる。スイッチＳＷ３１及びＳＷ３２は、同時にターンオンされず、互いに異なる期間にターンオンされ、第３ＣＤＳ回路１３３を選択的に第１カラムラインＣＬ１または第２カラムラインＣＬ２に連結することができる。

そのような複数のスイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２のスイッチング動作によって、第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３が、時分割的に第１カラムラインＣＬ１及び第２カラムラインＣＬ２に連結され、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に連結されたピクセル、例えば、第１ピクセルＰＸ１及び第２ピクセルＰＸ２をリードアウトすることができる。第１ＣＤＳ回路１３１は、第１ピクセルＰＸ１及び第２ピクセルＰＸ２から、ＬＣＧモードのリセットレベルを示すピクセル信号に基づいて、ＬＣＧモードにおける比較結果信号Ｒ＿ＬＣＧを生成し、第２ＣＤＳ回路１３２は、第１ピクセルＰＸ１及び第２ピクセルＰＸ２から、ＨＣＧモードのリセットレベルを示すピクセル信号に基づいて、ＨＣＧモードにおける比較結果信号Ｒ＿ＬＣＧを生成し、第３ＣＤＳ回路１３３は、第１ピクセルＰＸ１及び第２ピクセルＰＸ２から、スモールフォトダイオードＳＰＤによるレベルを示すピクセル信号に基づいて、スモールフォトダイオードＳＰＤの読み出しモード（例えば、後述するＳＣモード及びＳＬＯＦモード）における比較結果信号Ｒ＿ＳＰＤを生成することができる。

第１カラムラインＣＬ１及び第２カラムラインＣＬ２が、第１ＣＤＳ回路１３１、第２ＣＤＳ回路１３２、及び第３ＣＤＳ回路１３３を共有するので、図９Ｂを参照して後述するように、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に連結されるピクセル、例えば、第１ピクセルＰＸ１及び第２ピクセルＰＸ２のリードアウト期間が、一部オーバーラップされもする。第１カラムラインＣＬ１及び第２カラムラインＣＬ２を通じて出力されるピクセル信号、例えば、第１ピクセル信号ＶＰＳ１及び第２ピクセル信号ＶＰＳ２は、キャパシタＣ１２、Ｃ２２、及びＣ３２それぞれを通じて、第１比較器１１＿１の第２入力端ＩＮＮ１、第２比較器１１＿２の第２入力端ＩＮＮ２、及び第３比較器１１＿３の第３入力端ＩＮＮ３に時分割的に印加され得る。このとき、第１ランプ信号ＲＡＭＰ１がキャパシタＣ１１、Ｃ２１を通じて第１比較器１１＿１の第１入力端ＩＮＰ１及び第２比較器１１＿２の第１入力端ＩＮＰ２に印加され、第２ランプ信号ＲＡＭＰ２がキャパシタＣ３１を通じて第３比較器１１＿３の第１入力端ＩＮＰ３に印加される。

図５Ｂを参照すれば、複数のスイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ３２が、時分割的に第１ＣＤＳ回路１３１及び第２ＣＤＳ回路１３２を第１カラムラインＣＬ１に連結し、第１ＣＤＳ回路１３１及び第３ＣＤＳ回路１３３を第２カラムラインＣＬ２に連結することができる。

スイッチＳＷ１１及びＳＷ１２は、スイッチング信号ＳＳ１１及びＳＳ１２に応答して、第１ＣＤＳ回路１３１を第１カラムラインＣＬ１または第２カラムラインＣＬ２に連結することができる。ここで、スイッチＳＷ１１及びＳＷ１２は、同時にターンオンされず、選択的に、第１ＣＤＳ回路１３１を第１カラムラインＣＬ１または第２カラムラインＣＬ２に連結することができる。

スイッチＳＷ２１はターンオンされ、第１カラムラインＣＬ１と第２ＣＤＳ回路１３２とを連結することができる。スイッチＳＷ１１及びＳＷ２１は、同時にターンオンされず、互いに異なる期間に時分割的にターンオンされる。これにより、第１ピクセルＰＸ１から第１カラムラインＣＬ１を通じて出力される第１ピクセル信号ＶＰＳ１が、時分割的に第１ＣＤＳ回路１３１及び第２ＣＤＳ回路１３２にも提供される。

スイッチＳＷ３２はターンオンされ、第１カラムラインＣＬ１と第２ＣＤＳ回路１３２とを連結することができる。スイッチＳＷ１２及びＳＷ３２は、同時にターンオンされず、互いに異なる期間に、時分割的にターンオンされる。これにより、第２ピクセルＰＸ２から第２カラムラインＣＬ２を通じて出力される第２ピクセル信号ＶＰＳ２が、時分割的に、第１ＣＤＳ回路１３１及び第３ＣＤＳ回路１３３にも提供される。

図６は、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との動作を示すタイミング図である。

図５Ａ及び図６を共に参照して、ピクセルＰＸ（図１）、例えば、第１ピクセルＰＸ１のリードアウト動作について説明する。第１ピクセルＰＸ１のリードアウト動作は、他のピクセルＰＸにも同様に適用可能である。

図６において、制御信号、例えば、スイッチング信号ＳＳ１１ないしＳＳ２３、選択信号ＳＥＬ、リセット信号ＲＳ、ゲイン制御信号ＧＣＳ、スイッチ制御信号ＳＷＳ、第１伝送制御信号ＬＴＳ、第２伝送制御信号ＳＴＳ、第１オートゼロ信号ＡＺ１、第２オートゼロ信号ＡＺ２、及び第３オートゼロ信号ＡＺ３の活性レベルが、ロジックハイ（第１レベル）であり、非活性レベルが、ロジックロー（第２レベル）であるものと仮定する。

第１ピクセルＰＸ１のリードアウト期間は、一水平期間とも称され、一水平期間は、垂直同期信号によっても区分される。第１ピクセルＰＸ１のリードアウト期間に、ロジックハイの選択信号ＳＥＬに応答して、選択トランジスタＳＸがターンオンされる。これにより、第１ピクセルＰＸ１が第１カラムラインＣＬ１に連結され、第１ピクセルＰＸ１がリードアウトされ得る。第１ピクセルＰＸ１のリードアウト期間は、第１期間Ｐ１及び第２期間Ｐ２を含むものでもある。第１期間Ｐ１には、ラージフォトダイオードＬＰがリードアウトされ、第２期間Ｐ２には、スモールフォトダイオードＳＰがリードアウトされ得る。

第１期間Ｐ１は、第１ないし第４サブ期間Ｓ１１、Ｓ１２、Ｓ１３及びＳ１４を含むものでもある。第１サブ期間Ｓ１１及び第４サブ期間Ｓ１４に、第１ピクセルＰＸ１は、ラージフォトダイオードＬＰＤに基づいたＬＣＧモードで動作することができる。活性レベルのスイッチング信号ＳＳ１１に応答して、スイッチＳＷ１１がターンオンされ、第１ピクセル信号ＶＰＳ１を、第１カラムラインＣＬ１を通じて第１ＣＤＳ回路１３１に提供することができる。第１サブ期間Ｓ１１に、第１ＣＤＳ回路１３１がＬＣＧモードにおけるリセットレベルＬＣＧ ＲＳＴ（以下、ＬＣＧリセットレベルという）をリードアウトし、第４サブ期間Ｓ１４に、第１ＣＤＳ回路１３１がＬＣＧモードにおける信号レベルＬＣＧ ＳＩＧ（以下、ＬＣＧ信号レベルという）をリードアウトすることができる。

第２サブ期間Ｓ１２及び第３サブ期間Ｓ１３に、第１ピクセルＰＸ１は、ラージフォトダイオードＬＰＤに基づいたＨＣＧモードで動作することができる。活性レベルのスイッチング信号ＳＳ１２に応答して、スイッチＳＷ１２がターンオンされ、第１ピクセル信号ＶＰＳ１を、第１カラムラインＣＬ１を通じて第２ＣＤＳ回路１３２に提供することができる。第２サブ期間Ｓ１２に、第２ＣＤＳ回路１３２がＨＣＧモードにおけるリセットレベルＨＣＧ ＲＳＴ（以下、ＨＣＧリセット信号という）をリードアウトし、第３サブ期間Ｓ１３に、第２ＣＤＳ回路１３２がＨＣＧモードにおける信号レベルＨＣＧ ＳＩＧ（以下、ＨＣＧイメージ信号という）をリードアウトすることができる。

第１サブ期間Ｓ１１にロジックハイからロジックローに遷移されるリセット信号ＲＳに応答して、リセットトランジスタＲＸがターンオン状態からターンオフ状態にも変更される。ゲイン制御トランジスタＤＲＸは、ロジックハイのゲイン制御信号ＧＣＳに応答してターンオンされる。ピクセルＰＸは、ＬＣＧモードで動作し、ＬＣＧリセットレベルが第１ピクセル信号ＶＰＳ１としても出力される。

第１サブ期間Ｓ１１に、スイッチＳＷ１１が活性レベルのスイッチング信号ＳＳ１１に応答してターンオンされ、第１カラムラインＣＬ１は、第１ＣＤＳ回路１３１の第２入力端ＩＮＮ１に連結される。第１オートゼロ信号ＡＺ１が活性レベルにトグリングされ、第１オートゼロ信号ＡＺ１に応答して、第１ＣＤＳ回路１３１の第１及び第２オートゼロスイッチＳＡＺ１１、ＳＡＺ１２がターンオンされることにより、第１ＣＤＳ回路１３１がオートゼロ動作を行うことができる。オートゼロ動作が行われるにつれて、第１ＣＤＳ回路１３１の比較器１１＿１の第１入力端ＩＮＰ１及び第２入力端ＩＮＮ１の電圧レベルが第１オートゼロレベルと同一にもなる。

以後、第１入力端ＩＮＰ１の電圧レベルが第１ランプ信号ＲＡＭＰ１の変化によって増加した後、所定の勾配で減少し得る。第１ＣＤＳ回路１３１の出力、すなわち、第１比較結果信号は、第１入力端ＩＮＰ１の電圧レベルが第２入力端ＩＮＮ１の電圧レベル以下となる時点にロジックハイからロジックローにも遷移される。このように、比較器１１＿１の比較動作によって、第１ピクセルＰＸ１のＬＣＧリセットレベルがリードアウトされ得る。

第２サブ期間Ｓ１２に、スイッチＳＷ１１が非活性レベルのスイッチング信号ＳＳ１１に応答してターンオフされ、スイッチＳＷ１２が活性レベルのスイッチング信号ＳＳ１２に応答してターンオンされる。第１カラムラインＣＬ１は、第２ＣＤＳ回路１３２の第２入力端ＩＮＮ２に連結される。ゲイン制御信号ＧＣＳは、ロジックハイからロジックローに遷移され、ゲイン制御トランジスタＤＲＸは、ゲイン制御信号ＧＣＳに応答してターンオフされる。ピクセルＰＸは、ＨＣＧモードで動作し、ＨＣＧリセットレベルが第１ピクセル信号ＶＰＳ１としても出力される。

第２オートゼロ信号ＡＺ２が活性レベルにトグリングされ、第２オートゼロ信号ＡＺ２に応答して、第２ＣＤＳ回路１３２の第１及び第２オートゼロスイッチＳＡＺ２１、ＳＡＺ２２がターンオンされることにより、第２ＣＤＳ回路１３２がオートゼロ動作を行うことができる。オートゼロ動作が行われることにより、第２ＣＤＳ回路１３２の比較器１１＿２の第１入力端ＩＮＰ２及び第２入力端ＩＮＮ２の電圧レベルが第２オートゼロレベルと同一にもなる。以後、比較器１１＿２の比較動作によって、第１ピクセルＰＸのＨＣＧリセットレベルがリードアウトされ得る。

第３サブ期間Ｓ１３に、第１カラムラインＣＬ１は、第２ＣＤＳ回路１３２の第２入力端ＩＮＮ２に連結される。第３サブ期間Ｓ１３に、第１ピクセルＰＸ１は、ＨＣＧモードで動作し、ＨＣＧイメージ信号がピクセル信号ＶＰＳとしても出力される。第３サブ期間Ｓ１３に、第１伝送制御信号ＬＴＳが活性レベルにトグリングされ、第１伝送制御信号ＬＴＳに応答して、第１伝送制御トランジスタＬＴＸがターンオンされる。ラージフォトダイオードＬＰＤで生成された電荷が第１フローティングディフュージョンノードＦＤ１へ伝送され、第１フローティングディフュージョンノードＦＤ１、具体的には、第１フローティングディフュージョンノードＦＤ１に連結される寄生キャパシタに蓄積されもする。第１フローティングディフュージョンノードＦＤ１の電位に対応する第１ピクセル信号ＶＰＳ１、すなわち、第１ピクセルＰＸ１のＨＣＧ信号レベルが、第１カラムラインＣＬ１を通じて第２ＣＤＳ回路１３２の第２入力端ＩＮＮ２にも印加される。これにより、第２入力端ＩＮＮ２の電圧レベルが第２オートゼロレベルよりも低くなる。以後、比較器１１＿２の比較動作によって、第１ピクセルＰＸ１のＨＣＧ信号レベルがリードアウトされ得る。カウンタ１３４（図１）は、ＨＣＧ信号レベルに該当する値と、ＨＣＧリセットレベルに該当する値との差をＨＣＧモードのピクセル値として算出することができる。

第４サブ期間Ｓ１４に、スイッチＳＷ１２が非活性レベルのスイッチング信号ＳＳ１２に応答してターンオフされ、スイッチＳＷ１１が活性レベルのスイッチング信号ＳＳ１１に応答してターンオンされる。第１カラムラインＣＬ１は、再び第１ＣＤＳ回路１３１の第２入力端ＩＮＮ１にも連結される。ゲイン制御信号ＧＣＳは、ロジックローからロジックハイに遷移され、ゲイン制御トランジスタＤＲＸは、ゲイン制御信号ＧＣＳに応答してターンオンされる。第１フローティングディフュージョンノードＦＤ１と第２フローティングディフュージョンノードＦＤ２とが連結され、第１ピクセルＰＸ１は、ＬＣＧモードで動作し、ＬＣＧ信号レベルが第１ピクセル信号ＶＰＳ１としても出力される。

第１伝送制御信号ＬＴＳが活性レベルにトグリングされ、第１伝送制御信号ＬＴＳに応答して、第１伝送制御トランジスタＬＴＸがターンオンされる。ラージフォトダイオードＬＰＤに残っていた電荷が第１フローティングディフュージョンノードＦＤ１へ伝送され、第１フローティングディフュージョンノードＦＤ１に蓄積されもする。

第１フローティングディフュージョンノードＦＤ１の電位に対応する第１ピクセル信号ＶＰＳ１、すなわち、第１ピクセルＰＸ１のＬＣＧ信号レベルが、第１カラムラインＣＬ１を通じて第２ＣＤＳ回路１３２の第２入力端ＩＮＮ１にも印加される。第１ＣＤＳ回路１３１の第２入力端ＩＮＮ１の電圧レベルが、第１サブ期間Ｓ１１で決定された第１オートゼロレベルよりも低い。以後、比較器１１＿１の比較動作によって、第１ピクセルＰＸ１のＬＣＧ信号レベルがリードアウトされ得る。カウンタ１３４（図１）は、ＬＣＧ信号レベルに該当する値と、ＬＣＧリセットレベルに該当する値との差をＬＣＧモードのピクセル値として算出することができる。

第２期間Ｐ２には、スモールフォトダイオードＳＰＤがリードアウトされ得る。第２期間Ｐ２は、第５ないし第８サブ期間Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４を含むものでもある。第５サブ期間Ｓ２１及び第６サブ期間Ｓ２２に、ピクセルＰＸは、スモールフォトダイオードＳＰＤに基づいたＣＤＳモード（以下、ＳＣモードという）で動作し、第７サブ期間Ｓ２３及び第８サブ期間Ｓ２４に、ピクセルＰＸは、スモールフォトダイオードＳＰＤに基づいたＬＯＦＩＣモード（以下、ＳＬＯＦモードという）で動作することができる。

第２期間Ｐ２には、スイッチＳＷ１１が非活性レベルのスイッチング信号ＳＳ１１に応答してターンオフされ、スイッチＳＷ１３が活性レベルのスイッチング信号ＳＳ１３に応答してターンオンされる。第３ＣＤＳ回路１３３が第１カラムラインＣＬ１に連結され、第３ＣＤＳ回路１３３が、ＳＣモードにおけるリセットレベルＳＣ ＲＳＴ及び信号レベルＳＣ ＳＩＧ（以下、ＳＣリセット信号及びＳＣイメージ信号という）をリードアウトし、ＳＬＯＦモードにおけるリセットレベルＳＬＯＦ ＲＳＴ及び信号レベルＳＬＯＦ ＳＩＧ（以下、ＳＬＯＦリセット信号及びＳＬＯＦイメージ信号という）をリードアウトすることができる。

第１カラムラインＣＬ１を通じて出力される第１ピクセル信号ＶＰＳ１は、キャパシタＣ３２を通じて第３比較回路１１＿３の第２入力端ＩＮＮ３に提供され、第２ランプ信号ＲＡＭＰ２は、キャパシタＣ３１を通じて第３比較回路１１＿３の第１入力端ＩＮＰ３にも提供される。

第５サブ期間Ｓ２１に、ロジックローのリセット信号ＲＳに応答して、リセットトランジスタＲＸはターンオフされ、ロジックハイのスイッチ制御信号ＳＷＳに応答して、スイッチトランジスタＳＷＴがターンオンされる。これにより、第１フローティングディフュージョンノードＦＤ１、第２フローティングディフュージョンノードＦＤ２及び第３フローティングディフュージョンノードＦＤ３が電気的に連結され、１つのフローティングディフュージョンノードを構成することができる。このように、第１ピクセルＰＸ１は、ＳＣモードで動作し、ＳＣリセットレベルが第１ピクセル信号ＶＰＳ１としても出力される。

第３オートゼロ信号ＡＺ３が活性レベルにトグリングされ、第３オートゼロ信号ＡＺ３に応答して、第３ＣＤＳ回路１３３の第１及び第２オートゼロスイッチＳＡＺ３１、ＳＡＺ３２がターンオンされることにより、第３ＣＤＳ回路１３３がオートゼロ動作を行うことができる。オートゼロ動作が行われるにつれて、第３ＣＤＳ回路１３３の比較器１１＿３の第１入力端ＩＮＰ３及び第２入力端ＩＮＮ３の電圧レベルが第３オートゼロレベルと同一にもなる。以後、比較器１１＿３の比較動作によって、ＳＣリセットレベルがリードアウトされ得る。

第６サブ期間Ｓ２２に、第１ピクセルＰＸ１は、ＳＣモードで動作し、ＳＣ信号レベルが第１ピクセル信号ＶＰＳ１としても出力される。第２伝送制御信号ＳＴＳが活性レベルにトグリングされ、第２伝送制御信号ＳＴＳに応答して、第２伝送制御トランジスタＳＴＸがターンオンされる。スモールフォトダイオードＳＰＤで生成された電荷がフローティングディフュージョンノード、すなわち、電気的に連結された第１ないし第３フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３にも伝送される。フローティングディフュージョンノードの電位に対応する第１ピクセル信号ＶＰＳ１、すなわち、第１ピクセルＰＸ１のＳＣ信号レベルが、第１カラムラインＣＬ１を通じて第３ＣＤＳ回路１３３の第２入力端ＩＮＮ３にも印加される。これにより、第２入力端ＩＮＮ３の電圧レベルが第３オートゼロレベルよりも低くなる。以後、比較器１１＿３の比較動作によって、第１ピクセルＰＸ１のＳＣ信号レベルがリードアウトされ得る。

第７サブ期間Ｓ２３に、第１ピクセルＰＸ１は、ＳＬＯＦモードで動作し、ＳＬＯＦ信号レベルが第１ピクセル信号ＶＰＳ１としても出力される。第２伝送制御信号ＳＴＳが活性レベルにトグリングされ、第２伝送制御信号ＳＴＳに応答して、第２伝送制御トランジスタＳＴＸがターンオンされる。スモールフォトダイオードＳＰＤに残っていた電荷がフローティングディフュージョンノードにも伝送される。第１フローティングディフュージョンノードＦＤ１の電位に対応する第１ピクセル信号ＶＰＳ１、すなわち、第１ピクセルＰＸ１のＳＬＯＦ信号レベルが、第１カラムラインＣＬ１を通じて第３ＣＤＳ回路１３３の第２入力端ＩＮＮ３にも印加される。

第３オートゼロ信号ＡＺ３が活性レベルにトグリングされ、第３オートゼロ信号ＡＺ３に応答して、第３ＣＤＳ回路１３３の第１及び第２オートゼロスイッチＳＡＺ３１、ＳＡＺ３２がターンオンされることにより、第３ＣＤＳ回路１３３がオートゼロ動作を行うことができる。オートゼロ動作が行われるにつれて、第３ＣＤＳ回路１３３の比較器１１＿３の第１入力端ＩＮＰ３及び第２入力端ＩＮＮ３の電圧レベルが第４オートゼロレベルと同一にもなる。以後、比較器１１＿３の比較動作によって、ＳＬＯＦ信号レベルがリードアウトされ得る。

第８サブ期間Ｓ２４に、第１ピクセルＰＸ１は、ＳＬＯＦモードで動作し、ＳＬＯＦリセットレベルが第１ピクセル信号ＶＰＳ１としても出力される。

リセット信号ＲＳが活性レベルにトグリングされ、リセット信号ＲＳに応答して、リセットトランジスタＲＸがターンオンされ、リセット電圧ＶＲＤをフローティングディフュージョンノード、すなわち、電気的に連結された第１ないし第３フローティングディフュージョンノードＦＤ１、ＦＤ２、ＦＤ３に印加することができる。これにより、フローティングディフュージョンノードの電位が増加することになる。ＳＬＯＦリセットレベルが第１ピクセル信号ＶＰＳ１として出力され、第１ピクセル信号ＶＰＳ１の変化によって、第２入力端ＩＮＮ３の電圧レベルが増加することになる。以後、比較器１１＿３の第１入力端ＩＮＰ３の電圧レベルと、第２入力端ＩＮＮ３の電圧レベルとの比較動作によって、第１ピクセルＰＸ１のＳＬＯＦ信号レベルがリードアウトされ得る。

一方、第２期間Ｐ２に、第３ＣＤＳ回路１３３が第１カラムラインＣＬ１を通じて第１ピクセルＰＸ１に連結され、ＳＣモード及びＳＬＯＦモードで動作する第１ピクセルＰＸ１のピクセル信号ＶＰＳをリードアウトするとき、第１ＣＤＳ回路１３１及び第２ＣＤＳ回路１３２は、第２カラムラインＣＬ２を通じて他のピクセル、例えば、第２ピクセルＰＸ２に連結され、ＬＣＧモード及びＨＣＧモードで動作する第２ピクセルＰＸ２をリードアウトすることができる。

第５サブ期間Ｓ２１及び第８サブ期間Ｓ２４に、活性レベルを有するスイッチング信号ＳＳ２１に応答して、スイッチＳＷ１２がターンオンされ、第２カラムラインＣＬ２を第１ＣＤＳ回路１３１の第２入力端ＩＮＮ１に連結することができる。ＬＣＧモードによる第２ピクセルＰＸ２からの第２ピクセル信号ＶＰＳ２が、第２カラムラインＣＬ２を通じて第１ＣＤＳ回路１３１にも提供される。第６サブ期間Ｓ２２及び第７サブ期間Ｓ２３に、活性レベルを有するスイッチング信号ＳＳ２２に応答して、スイッチＳＷ２２がターンオンされ、第２カラムラインＣＬ２を第２ＣＤＳ回路１３２の第２入力端ＩＮＮ１に連結することができる。ＨＣＧモードによる第２ピクセルＰＸ２からの第２ピクセル信号ＶＰＳ２が、第２カラムラインＣＬ２を通じて第２ＣＤＳ回路１３２にも提供される。第２期間Ｐ２の第２ピクセルＰＸ２の動作は、第１期間Ｐ１の第１ピクセルＰＸ１の動作と同一であるところ、重複説明は省略する。

このように、第１ないし第３ＣＤＳ回路１３１、１３２、１３３が２本のカラムラインに共有され、第１ピクセルＰＸ１及び第２ピクセルＰＸ２を時間上にずれてリードアウトすることができる。

前述のように、本発明の例示的な実施形態による、イメージセンサにおいて、ＬＣＧモードでは第１ＣＤＳ回路１３１が利用され、ＨＣＧモードでは第２ＣＤＳ回路１３２が利用され、ＳＣモード及びＳＬＯＦモードでは第３ＣＤＳ回路１３３が利用される。第１ないし第３ＣＤＳ回路１３１、１３２、１３３それぞれが特定モードに対応して動作するので、対応するモードによってカスタマイジング（customizing）される。例えば、第１ないし第３ＣＤＳ回路１３１、１３２、１３３は、対応するモードによる入力信号をカバー可能に設計され、動作範囲が互いに異なっている。これにより、第１ないし第３ＣＤＳ回路１３１、１３２、１３３それぞれに具備されるトランジスタのサイズが互いに異なっており、したがって、第１ないし第３ＣＤＳ回路１３１、１３２、１３３のレイアウト面積が互いに異なっている。このように、第１ないし第３ＣＤＳ回路１３１、１３２、１３３それぞれが特定モードに対応して動作するので、第１ないし第３ＣＤＳ回路１３１、１３２、１３３の性能が向上し、第１ないし第３ＣＤＳ回路１３１、１３２、１３３を含むＡＤＣ回路１３０（図１）の回路サイズ（すなわち、レイアウト面積）が減少し得る。

また、ずれたリードアウトによって、第１ないし第３ＣＤＳ回路１３１、１３２、１３３が隣接した２本のカラムラインに共有されるので、各カラムラインに第１ないし第３ＣＤＳ回路１３１、１３２、１３３がそれぞれ具備される場合よりＡＤＣ回路１３０の回路サイズが減少し得る。

図５Ｂに示されるように、第１カラムラインＣＬ１に第１及び第２ＣＤＳ回路１３１、１３２が連結され、第２カラムラインＣＬ２に第１及び第３ＣＤＳ回路１３１、１３３が連結される場合、第１カラムラインＣＬ１に連結されたピクセル、例えば、第１ピクセルＰＸ１のＬＣＧピクセル信号のリードアウトは、第１ＣＤＳ回路１３１が行い、ＨＣＧピクセル信号及びスモールフォトダイオードＳＰＤのリードアウトは、第２ＣＤＳ回路１３２が行うことができる。すなわち、第１期間Ｐ１には、図６に示されるように、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が第１ピクセルＰＸ１のＬＣＧピクセル信号及びＨＣＧピクセル信号をリードアウトし、第２期間Ｐ２には、第２ＣＤＳ回路ＣＤＳ２が、第１ピクセルＰＸ１のＳＣピクセル信号及びＳＬＯＦピクセル信号をリードアウトすることができる。第２期間Ｐ２に、第２ピクセルＰＸ２のＬＣＧピクセル信号のリードアウトは、第１ＣＤＳ回路１３１が行い、ＨＣＧピクセル信号及びスモールフォトダイオードＳＰＤのリードアウトは、第３ＣＤＳ回路１３３が行うことができる。

このように、２本のカラムラインそれぞれに対し、対応するＣＤＳ回路、例えば、第２ＣＤＳ回路１３２及び第３ＣＤＳ回路１３３がリードアウト動作を行うが、第１ＣＤＳ回路１３１が２本のカラムラインに共有され、第１ＣＤＳ回路１３１が２本のカラムラインに連結されるピクセルＰＸのＬＣＧピクセル信号をリードアウトすることができる。これにより、２本のカラムラインに連結されたピクセルＰＸが、ずれてリードアウトされ得る。

図５Ｂに示されたような、２本のカラムラインが第１ないし第３ＣＤＳ回路１３１、１３２、１３３を共有する実施形態、及び図５Ａに示されたような、２本のカラムラインが第１ＣＤＳ回路１３１を共有する実施形態について、図９Ａ及び図９Ｂを参照して後述する。

図７は、本発明の例示的な実施形態による、イメージセンサの比較例によるイメージセンサにおいて、ピクセルのＨＣＧモード及びＬＣＧモードにおけるピクセル信号リードアウト方式を示すタイミング図である。

図７を参照すれば、比較例によるイメージセンサにおいては、１つのＣＤＳ回路がピクセルＰＸをリードアウトすることができる。これにより、１つのＣＤＳ回路がＨＣＧモード及びＬＣＧモードに対応して動作することができる。

図６を参照して説明したように、リードアウト期間のうち第１期間Ｐ１に、ラージフォトダイオードＬＰＤがリードアウトされ得る。第１期間Ｐ１は、第１ないし第４サブ期間Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を含み、第１サブ期間Ｓ１１に、ＨＣＧリセットレベルがリードアウトされ、第２サブ期間Ｓ１２に、ＨＣＧ信号レベルがリードアウトされ、第３サブ期間Ｓ１３に、ＬＣＧ信号レベルがリードアウトされ、第４サブ期間Ｓ１４に、ＬＣＧリセットレベルがリードアウトされる。スモールフォトダイオードＳＰＤがリードアウトされる第２期間Ｐ２の動作は、図６を参照して説明した本発明の例示的な実施形態による、イメージセンサの第２期間Ｐ２の動作と同一であるところ、重複説明は省略する。

比較例において、１つのＣＤＳ回路がＨＣＧピクセル信号とＬＣＧピクセル信号の両方をリードアウトするので、ＨＣＧピクセル信号のリードアウト後、ＬＣＧピクセル信号をリードアウトするとき、リセットレベルではない信号レベルが先にリードアウトされた後、活性レベルのリセット信号ＲＳに応答して、リセットトランジスタＲＸが第１及び第２フローティングディフュージョンノードＦＤ１、ＦＤ２にリセット電圧ＶＲＤを印加し、第１及び第２フローティングディフュージョンノードＦＤ１、ＦＤ２がリセットされ、以後、ＬＣＧリセットレベルがリードアウトされ得る。このように、不完全ＣＤＳ（in-complete CDS）方式によりピクセル信号がリードアウトされる場合、ＣＤＳ回路の比較動作を通じてリセットレベルが決定される前に、第１及び第２フローティングディフュージョンノードＦＤ１、ＦＤ２がリセットされることにより、信号レベルとリセットレベルとの間に相関関係（correlation）がなくなる。ピクセル信号がピクセル値にアナログ・デジタル変換されるとき、ピクセルＰＸのｋＴ／Ｃノイズが除去されず、ＳＮＲ特性が良好でない。したがって、比較例によれば、ＬＣＧピクセル信号のリードアウト時、ＳＮＲ特性が良好でない。

しかし、図５Ａ及び図６を参照して説明したように、本発明の実施形態によるイメージセンサは、ＬＣＧモードで動作し、２本のカラムラインに共有される第１ＣＤＳ回路を別途に具備し、ＨＣＧモード及びＬＣＧモードで互いに異なるＣＤＳ回路が動作するところ、ＨＣＧモード及びＬＣＧモードにおいて、ピクセルＰＸが完全ＣＤＳ方式によりリードアウトされ得る。

図８は、本発明の例示的な実施形態による、イメージセンサのリードアウト方式、及び比較例によるリードアウト方式に対する照度別ＳＮＲ特性を示す図面である。

図８を参照すれば、ＨＣＧモードが最も低い照度領域に対応し、ＬＣＧモードがＨＣＧモードより高い照度領域に対応し、ＳＬＯＦモードが最も高い照度領域に対応し、ＳＣモードがＳＬＯＦモードより低い照度領域に対応する。

外部プロセッサ、例えば、アプリケーションプロセッサは、ＨＣＧモード、ＬＣＧモード、ＳＣモード及びＳＬＯＦモードそれぞれで生成されたイメージデータを合成し、ＨＤＲイメージを生成することができる。

図７を参照して説明したように、比較例によるイメージセンサは、ＬＣＧモードで不完全ＣＤＳ方式によりＬＣＧピクセル信号をリードアウトし、本発明の例示的な実施形態による、イメージセンサは、図６を参照して説明したように、ＬＣＧモードで完全ＣＤＳ方式によりＬＣＧピクセル信号をリードアウトする。

不完全ＣＤＳ方式によりＬＣＧピクセル信号をリードアウトする場合、ＨＣＧモードとＬＣＧモードとの間にＳＮＲ Ｄｉｐが発生し得る。ＨＣＧモードとＬＣＧモードとの間のＳＮＲ Ｄｉｐは、ＨＣＧモードのアナログゲインが大きくなるほど、さらに増加し得る。

本発明の例示的な実施形態による、イメージセンサは、図５及び図６を参照して説明したように、第１ＣＤＳ回路１３１がＬＣＧピクセル信号をリードアウトし、第２ＣＤＳ回路１３２がＨＣＧピクセル信号をリードアウトすることにより、ＬＣＧピクセル信号及びＨＣＧピクセル信号の両方が完全ＣＤＳ方式によりリードアウトされ得る。これにより、ＬＣＧピクセル信号のＳＮＲ特性が良好であり、ＨＣＧモードとＬＣＧモードとの間にＳＮＲ Ｄｉｐが減少し得る。ＬＣＧモードのＳＮＲ特性が向上することにより、ＨＤＲイメージの画質が向上し得る。また、ＨＣＧモードとＬＣＧモードとの間のＳＮＲ Ｄｉｐの減少により、ＨＣＧモードで高いアナログゲインを使用することが可能になる。したがって、量子化ノイズが減少し、ＨＤＲ性能が改善され、低照度ＳＮＲ改善によって見かけの感度が増加し得る。

図９Ａは、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示し、図９Ｂは、図９Ａのピクセルのリードアウトを示すタイミング図である。

図９Ａを参照すれば、ピクセルアレイ１１０ａの第ＮピクセルＰＸ_Ｎ、第Ｎ＋１ピクセルＰＸ_Ｎ＋１、第Ｎ＋２ピクセルＰＸ_Ｎ＋２、及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３は、同一カラムに配置され（Ｘ軸方向において同一位置）、互いに異なるロウ、例えば、第ＮロウＲ_Ｎ、第Ｎ＋１ロウＲ_Ｎ＋１、第Ｎ＋２ロウＲ_Ｎ＋２、及び第Ｎ＋３ロウＲ_Ｎ＋３にそれぞれ配置される。第ＮピクセルＰＸ_Ｎ、第Ｎ＋１ピクセルＰＸ_Ｎ＋１、第Ｎ＋２ピクセルＰＸ_Ｎ＋２、及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３は、第１コンタクトＣＴ１を通じて、互いに異なるカラムラインＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４にも連結される。

第ＮピクセルＰＸ_Ｎ、第Ｎ＋１ピクセルＰＸ_Ｎ＋１、第Ｎ＋２ピクセルＰＸ_Ｎ＋２、及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３は、第２コンタクトＣＴ２を通じて、複数のロウラインＲＬ_Ｎ、ＲＬ_Ｎ＋１、ＲＬ_Ｎ＋２、及びＲＬ_Ｎ＋３のうち対応するロウラインにも連結される。第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２は、第ＮロウラインＲＬ_Ｎ及び第Ｎ＋２ロウラインＲＬ_Ｎ＋２を通じて、同一制御信号（例えば、選択信号、伝送制御信号、コンバージョン制御信号、スイッチ制御信号）を受信することができる。第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３は、第Ｎ＋１ロウラインＲＬ_Ｎ＋１及び第Ｎ＋３ロウラインＲＬ_Ｎ＋３を通じて、同一制御信号を受信することができる。ここで、各ピクセルに連結される第２コンタクトＣＴ２及びロウラインは、それぞれ１つであるように図示されているが、これは、説明の便宜のためのものであり、各ピクセルに連結される第２コンタクトＣＴ２及びロウラインは、複数でもあり、制御信号の個数によっても決定される。

第ＮピクセルＰＸ_Ｎ、第Ｎ＋１ピクセルＰＸ_Ｎ＋１、第Ｎ＋２ピクセルＰＸ_Ｎ＋２、及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３それぞれは、図２Ａ及び図２Ｂを参照して説明したように、ラージフォトダイオードＬＰＤ及びスモールフォトダイオードＳＰＤを含むものでもある。

ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３、ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３は、ピクセルアレイ１１０ａの両側面にも配置される。しかし、それに制限されるものではなく、ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３、ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３は、ピクセルアレイ１１０ａの一側面にも配置される。

ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３、ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３は、スイッチング回路ＳＷＣａ、ＳＷＣｂ（または、マルチプレクサという）を通じて、第１ないし第４カラムラインＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４にも連結される。ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３は、第１及び第２カラムラインＣＬ１、ＣＬ２に連結され、ＣＤＳ回路ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３は、第３及び第４カラムラインＣＬ３、ＣＬ４に連結される。スイッチング回路ＳＷＣａ、ＳＷＣｂは、図５Ａを参照して説明したように、複数のスイッチを含み、ピクセルＰＸ_Ｎ、ＰＸ_Ｎ＋１、ＰＸ_Ｎ＋２、ＰＸ_Ｎ＋３のリードアウト期間に、ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３を、時分割的に第１及び第２カラムラインＣＬ１、ＣＬ２に連結し、ＣＤＳ回路ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３を、時分割的に第３及び第４カラムラインＣＬ３、ＣＬ４に連結することができる。

図９Ｂを参照して後述する第１期間Ｐ１に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１、及び、第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が、第１カラムラインＣＬ１及び第３カラムラインＣＬ３にもそれぞれ連結される。例えば、第ＮピクセルＰＸ_ＮのＬＣＧリセットレベルに対応するピクセル信号が出力される期間に、ＣＤＳ回路ＣＤＳ１１が、第１カラムラインＣＬ１に連結され、以後、第ＮピクセルＰＸ_ＮのＨＣＧリセットレベル及びＨＣＧ信号レベルに対応するピクセル信号が出力される期間に、ＣＤＳ回路ＣＤＳ１２が、第１カラムラインＣＬ１に連結され、以後、第ＮピクセルＰＸ_ＮのＬＣＧ信号レベルに対応するピクセル信号が出力される期間に、ＣＤＳ回路ＣＤＳ１１が、第１カラムラインＣＬ１に再び連結される。このように、第１期間Ｐ１に、時分割的に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１、及び第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が、第１カラムラインＣＬ１及び第３カラムラインＣＬ３にもそれぞれ連結される。

第２期間Ｐ２に、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が、第１カラムラインＣＬ１及び第３カラムラインＣＬ３にもそれぞれ連結される。また、第２期間Ｐ２に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１及び第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が第２カラムラインＣＬ２及び第４カラムラインＣＬ４にもそれぞれ連結される。以後、第３期間Ｐ３に、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が第２カラムラインＣＬ２及び第４カラムラインＣＬ４にもそれぞれ連結される。

これにより、第１及び第２カラムラインＣＬ１、ＣＬ２は、ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３を共有し、第３及び第４カラムラインＣＬ３、ＣＬ４は、ＣＤＳ回路ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３を共有することができる。

第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１は、ＬＣＧモードのピクセル信号をリードアウトし、第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２は、ＨＣＧモードのピクセル信号をリードアウトし、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３は、ＳＣモード及びＳＬＯＦモードのピクセル信号をリードアウトすることができる。すなわち、ピクセルアレイ１１０ａの下部に位置した第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１及び第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２は、ラージフォトダイオードＬＰＤによるピクセル信号をリードアウトし、ピクセルアレイ１１０ａの上部に位置した第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３は、スモールフォトダイオードＳＰＤによるピクセル信号をリードアウトすることができる。

図９Ｂを参照すれば、第１リードアウト期間ＲＤ１に、第１カラムライン及び第３カラムラインＣＬ１、ＣＬ３に連結されたピクセル、例えば、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２が、リードアウトされ得る。第２リードアウト期間ＲＤ２に、第２及び第４カラムラインＣＬ２、ＣＬ４に連結されたピクセル、例えば、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３が、リードアウトされ得る。第１リードアウト期間ＲＤ１は、第１期間Ｐ１及び第２期間Ｐ２を含み、第２リードアウト期間ＲＤ２は、第２期間Ｐ２及び第３期間Ｐ３を含む。第１リードアウト期間ＲＤ１の一部及び第２リードアウト期間ＲＤ２の一部である第２期間Ｐ２が、オーバーラップされもする。

第１期間Ｐ１に、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２のＬＣＧリセットレベルＬＣＧ＿ＲＳＴ、ＨＣＧリセットレベルＨＣＧ＿ＲＳＴ、ＨＣＧ信号レベルＨＣＧ＿ＳＩＧ、及びＬＣＧ信号レベルＬＣＧ＿ＳＩＧが、順次にリードアウトされ、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１が、ＬＣＧリセットレベルＬＣＧ＿ＲＳＴ及びＬＣＧ信号レベルＬＣＧ＿ＳＩＧをリードアウトすることができる。第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が、ＨＣＧリセットレベルＨＣＧ＿ＲＳＴ及びＨＣＧ信号レベルＨＣＧ＿ＳＩＧをリードアウトすることができる。

第２期間Ｐ２に、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２のＳＣリセットレベルＳＣ＿ＲＳＴ、ＳＣ信号レベルＳＣ＿ＳＩＧ、ＳＬＯＦ信号レベルＳＬＯＦ＿ＳＩＧ及びＳＬＯＦリセットレベルＳＬＯＦ＿ＲＳＴを順次にリードアウトすることができる。また、第２期間Ｐ２に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１が、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＬＣＧリセットレベルＬＣＧ＿ＲＳＴ、ＨＣＧリセットレベルＨＣＧ＿ＲＳＴ、ＨＣＧ信号レベルＨＣＧ＿ＳＩＧ、及びＬＣＧ信号レベルＬＣＧ＿ＳＩＧを、順次にリードアウトすることができる。

第３期間Ｐ３に、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＳＣリセットレベルＳＣ＿ＲＳＴ、ＳＣ信号レベルＳＣ＿ＳＩＧ、ＳＬＯＦ信号レベルＳＬＯＦ＿ＳＩＧ、及びＳＬＯＦリセットレベルＳＬＯＦ＿ＲＳＴを、順次にリードアウトすることができる。

図９Ａに示されるように、第ＮロウＲ_Ｎ及び第Ｎ＋２ロウＲ_Ｎ＋２に配置された第ＮピクセルＰＸ_Ｎ、及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２は、同一制御信号を受信し、第Ｎ＋１ロウＲ_Ｎ＋１及び第Ｎ＋３ロウＲ_Ｎ＋３に配置された第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３は、同一制御信号を受信する。したがって、図９Ｂに示されるように、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２が、同時にリードアウトされ、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３が、同時にリードアウトされる。第ＮピクセルＰＸ_Ｎ及び第Ｎ＋１ピクセルＰＸ_Ｎ＋１にそれぞれ連結された第１カラムラインＣＬ１及び第２カラムラインＣＬ２が、ＣＤＳ回路ＣＤＳ１１、ＣＤＳ１２、ＣＤＳ１３を共有し、第Ｎ＋２ピクセルＰＸ_Ｎ＋２及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３にそれぞれ連結された第３カラムラインＣＬ３、及び第４カラムラインＣＬ４が、ＣＤＳ回路ＣＤＳ２１、ＣＤＳ２２、ＣＤＳ２３を共有するので、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２と、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３とがそれぞれ同時にリードアウトされ得る。また、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２がリードアウトされる時点と、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３がリードアウトされる時点とがずれたものになる。

図１０Ａは、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示しており、図１０Ｂは、図１０Ａのピクセルのリードアウトを示すタイミング図である。

図９Ａを参照して説明した、ピクセルアレイ１１０ａ、ＣＤＳ回路の配置、及びスイッチ回路ＳＷＣａ、ＳＷＣｂに係わる説明、並びに、図９Ａのピクセルのリードアウト動作は、図１０Ａ及び図１０Ｂにも同様に適用されるところ、重複説明は省略し、相違点を説明する。

図１０Ｂを参照して後述する第１期間Ｐ１に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１及び第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が、第１カラムラインＣＬ１及び第３カラムラインＣＬ３にもそれぞれ連結される。第２期間Ｐ２に、第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２が、第１カラムラインＣＬ１及び第３カラムラインＣＬ３にも、それぞれ連結される。また、第２期間Ｐ２に、第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１、及び第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が、第２カラムラインＣＬ２及び第４カラムラインＣＬ４にも、それぞれ連結される。第３期間Ｐ３に、第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３が、第２カラムラインＣＬ２及び第４カラムラインＣＬ４にも、それぞれ連結される。

このように、第１カラムライン及び第２カラムラインＣＬ１、ＣＬ２は、第１ＣＤＳ回路ＣＤＳ１１を共有し、第３カラムライン及び第４カラムラインＣＬ３、ＣＬ４は、第１ＣＤＳ回路ＣＤＳ２１を共有することができる。第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１は、第１期間Ｐ１に、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２のＬＣＧモードのピクセル信号をリードアウトし、第２期間Ｐ２に、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＬＣＧモードのピクセル信号をリードアウトすることができる。第２ＣＤＳ回路ＣＤＳ１２、ＣＤＳ２２は、第１期間Ｐ１に、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２のＨＣＧモードのピクセル信号をリードアウトし、第２期間Ｐ２に、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋２ピクセルＰＸ_Ｎ＋２のＳＣモードのピクセル信号及びＳＬＯＦモードのピクセル信号をリードアウトすることができる。第３ＣＤＳ回路ＣＤＳ１３、ＣＤＳ２３は、第２期間Ｐ２に、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＨＣＧモードのピクセル信号をリードアウトし、第３期間Ｐ３に、第Ｎ＋１ピクセルＰＸ_Ｎ＋１及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＳＣモードのピクセル信号及びＳＬＯＦモードのピクセル信号をリードアウトすることができる。

すなわち、第２ＣＤＳ回路ＣＤＳ１２及び第３ＣＤＳ回路ＣＤＳ１３が、それぞれ第１カラムラインＣＬ１及び第２カラムラインＣＬ２に連結されたピクセル、例えば、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋１ピクセルＰＸ_Ｎ＋１をリードアウトするが、第１ＣＤＳ回路ＣＤＳ１１が、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に共有されるので、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋１ピクセルＰＸ_Ｎ＋１のＬＣＧピクセル信号をリードアウトすることができる。また、第２ＣＤＳ回路ＣＤＳ２２及び第３ＣＤＳ回路ＣＤＳ２３が、それぞれ第３カラムラインＣＬ３及び第４カラムラインＣＬ４に連結されたピクセル、例えば、第Ｎ＋２ピクセルＰＸ_Ｎ＋２及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３をリードアウトするが、第１ＣＤＳ回路ＣＤＳ２１が、第３カラムラインＣＬ３及び第４カラムラインＣＬ４に共有されるので、第３カラムラインＣＬ３及び第４カラムラインＣＬ４に連結された第Ｎ＋２ピクセルＰＸ_Ｎ＋２、及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３のＬＣＧピクセル信号を、リードアウトすることができる。

第１ＣＤＳ回路ＣＤＳ１１が、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に共有されるので、すなわち、第１ＣＤＳ回路ＣＤＳ１１が、第１カラムラインＣＬ１及び第２カラムラインＣＬ２に、時分割的に連結されるので、第ＮピクセルＰＸ_Ｎ及び第Ｎ＋１ピクセルＰＸ_Ｎ＋１が、ずれてリードアウトされ得る。第１ＣＤＳ回路ＣＤＳ２１が、第３カラムラインＣＬ３及び第４カラムラインＣＬ４に共有されるので、すなわち、第１ＣＤＳ回路ＣＤＳ２１が第３カラムラインＣＬ３及び第４カラムラインＣＬ４に、時分割的に連結されるので、第Ｎ＋２ピクセルＰＸ_Ｎ＋２及び第Ｎ＋３ピクセルＰＸ_Ｎ＋３が、ずれてリードアウトされう得る。

図９Ａ及び図１０Ａを参照して説明したように、本発明の例示的な実施形態による、イメージセンサにおいては、隣接した２本のカラムライン、例えば、第１カラムライン及び第２カラムラインＣＬ１、ＣＬ２、並びに、第３カラムライン及び第４カラムラインＣＬ３、ＣＬ４が、ＬＣＧピクセル信号をリードアウトする第１ＣＤＳ回路ＣＤＳ１１、ＣＤＳ２１を共有し、ピクセルを、ずれてリードアウトすることができる。これにより、ＣＤＳ回路のレイアウト面積が、ＬＣＧピクセル信号をリードアウトするために、第１ないし第４カラムラインＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４それぞれに対応するＣＤＳ回路が具備される場合よりも減少する。

図１１Ａ及び図１１Ｂは、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示し、図１１Ｃは、図１１Ａ及び図１１Ｂのピクセルのリードアウトを示すタイミング図である。

図１１Ａを参照すれば、ＡＤＣ回路１３０は、ピクセルアレイ１１０の一側面に配置され、第１ＣＤＳ回路ＣＤＳ１、第２ＣＤＳ回路ＣＤＳ２、及び第３ＣＤＳ回路ＣＤＳ３を含むものでもある。１つのピクセルピッチＰＰＣごとに、第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が、それぞれ配置され得る。

ピクセルアレイ１１０において、同一カラムに配置されたピクセルＰＸは、互いに隣接した２本のカラムラインＣＬに交互に連結され、スイッチ回路ＳＷＣは、ピクセルアレイ１１０とＡＤＣ回路１３０との間に配置され、各２本のカラムラインを、時分割的に第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３に連結することができる。

図１１Ｂを参照すれば、ＡＤＣ回路１３０ａ、１３０ｂは、ピクセルアレイ１１０の対向する両側面に配置され、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、ピクセルアレイ１１０の一側面に配置され、第３ＣＤＳ回路ＣＤＳ３が、ピクセルアレイ１１０の他の側面に配置されている。スイッチ回路ＳＷＣａは、ピクセルアレイ１１０とＡＤＣ回路１３０ａとの間に配置され、各２本のカラムラインを、時分割的に第１及び第２ＣＤＳ回路ＣＤＳ１、ＣＤＳ２に連結することができる。スイッチ回路ＳＷｂは、ピクセルアレイ１１０とＡＤＣ回路１３０ｂとの間に配置され、各２本のカラムラインを時分割的に第３ＣＤＳ回路ＣＤＳ３に連結することができる。

図１１Ｃを参照すれば、ピクセルアレイ１１０の複数のロウ、例えば、第Ｎないし第Ｎ＋３ロウＲ_Ｎ、Ｒ_Ｎ＋１、Ｒ_Ｎ＋２、Ｒ_Ｎ＋３にそれぞれ配置されたピクセルが、ずれてリードアウトされ得る。

Ｔ１期間に、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第ＮロウＲ_Ｎに配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトし、Ｔ２期間に、第３ＣＤＳ回路ＣＤＳ３（または、第２ＣＤＳ回路ＣＤＳ２）が、第ＮロウＲ_Ｎに配置されたピクセルＰＸから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２（または、第３ＣＤＳ回路ＣＤＳ３）が、第Ｎ＋１ロウＲ_Ｎ＋１に配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

Ｔ３期間に、第３ＣＤＳ回路ＣＤＳ３が、第Ｎ＋１ロウＲ_Ｎ＋１に配置されたピクセルＰＸから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第Ｎ＋２ロウＲ_Ｎ＋２に配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

このように、隣接した２本のカラムラインＣＬに第１ＣＤＳ回路ＣＤＳ１が共有されるか、あるいは、隣接した２本のカラムラインＣＬに第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が共有されるので、複数のロウに配置されたピクセルＰＸがずれてリードアウトされ得る。また、２つのロウに配置されたピクセルが同時にリードアウトされることにより、フレームレートが増加し得る。

図１２Ａを参照すれば、ＡＤＣ回路１３０ａは、ピクセルアレイ１１０ａの一側面に配置され、第１ＣＤＳ回路ＣＤＳ１、第２ＣＤＳ回路ＣＤＳ２、及び第３ＣＤＳ回路ＣＤＳ３を含むものでもある。１つのピクセルピッチＰＰＣごとに、第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が、それぞれ２対ずつ配置され得る。

ピクセルアレイ１１０ａにおいて、同一カラムに配置されたピクセルＰＸは、互いに隣接した４本のカラムラインＣＬに、交互に連結され得る。スイッチ回路ＳＷＣは、ピクセルアレイ１１０ａとＡＤＣ回路１３０との間に配置され、各２本のカラムラインを、時分割的に第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３に連結することができる。

図１２Ｂを参照すれば、ＡＤＣ回路１３０ａ、１３０ｂは、ピクセルアレイ１１０ａの対向する両側面に配置され、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、ピクセルアレイ１１０ａの一側面に配置され、第３ＣＤＳ回路ＣＤＳ３が、ピクセルアレイ１１０ａの他の側面に配置される。スイッチ回路ＳＷＣａは、ピクセルアレイ１１０ａとＡＤＣ回路１３０ａとの間に配置され、各２本のカラムラインを、時分割的に第１及び第２ＣＤＳ回路ＣＤＳ１、ＣＤＳ２に連結することができる。スイッチ回路ＳＷｂは、ピクセルアレイ１１０ａとＡＤＣ回路１３０ｂとの間に配置され、各２本のカラムラインを、時分割的に第３ＣＤＳ回路ＣＤＳ３に連結することができる。

図１２Ｃを参照すれば、ピクセルアレイ１１０ａの複数のロウ、例えば、第Ｎないし第Ｎ＋３ロウＲ_Ｎ、Ｒ_Ｎ＋１、Ｒ_Ｎ＋２、Ｒ_Ｎ＋３にそれぞれ配置されたピクセルが、ずれてリードアウトされ得る。

Ｔ１期間に、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第ＮロウＲ_Ｎ及び第Ｎ＋２ロウＲ_Ｎ＋２に配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトし、Ｔ２期間に、第３ＣＤＳ回路ＣＤＳ３（または、第２ＣＤＳ回路ＣＤＳ２）が、第ＮロウＲ_Ｎ及び第Ｎ＋２ロウＲ_Ｎ＋２に配置されたピクセルＰＸから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２（または、第３ＣＤＳ回路ＣＤＳ３）が、第Ｎ＋１ロウＲ_Ｎ＋１及び第Ｎ＋３ロウＲ_Ｎ＋３に配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

Ｔ３期間に、第３ＣＤＳ回路ＣＤＳ３が、第Ｎ＋１ロウＲ_Ｎ＋１及び第Ｎ＋３ロウＲ_Ｎ＋３に配置されたピクセルＰＸから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第Ｎ＋４ロウＲ_Ｎ＋４及び第Ｎ＋６ロウＲ_Ｎ＋６に配置されたピクセルＰＸから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

このように、隣接した２本のカラムラインＣＬに第１ＣＤＳ回路ＣＤＳ１が共有されるか、あるいは、隣接した２本のカラムラインＣＬに第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が共有されるので、複数のロウに配置されたピクセルＰＸが、ずれてリードアウトされ得る。また、４つのロウに配置されたピクセルが同時にリードアウトされることにより、フレームレートが増加し得る。

図１３Ａは、本発明の例示的な実施形態による、イメージセンサにおいて、ピクセルとＣＤＳ回路との連結を例示的に示し、図１３Ｂは、図１３Ａのピクセルのリードアウトを示すタイミング図である。

図１３Ａを参照すれば、ＡＤＣ回路１３０は、ピクセルアレイ１１０ｂの一側面に配置され、第１ＣＤＳ回路ＣＤＳ１、第２ＣＤＳ回路ＣＤＳ２、及び第３ＣＤＳ回路ＣＤＳ３を含むものでもある。２つのピクセルピッチＰＰＣごとに、第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が、それぞれ配置され得る。

ピクセルアレイ１１０ｂにおいて、同一カラムに配置されたピクセルＰＸは、同一カラムラインＣＬにも連結される。スイッチ回路ＳＷＣは、ピクセルアレイ１１０ｂとＡＤＣ回路１３０との間に配置され、各２本のカラムラインを、時分割的に第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３に連結することができる。

図１３Ｂを参照すれば、ピクセルアレイ１１０ｂの複数のロウ、例えば、第Ｎないし第Ｎ＋３ロウＲ_Ｎ、Ｒ_Ｎ＋１、Ｒ_Ｎ＋２、Ｒ_Ｎ＋３にそれぞれ配置されたピクセルが、ずれてリードアウトされ得る。

Ｔ１期間に、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第ＮロウＲ_Ｎの奇数番目のカラムに配置されたピクセルＰＸ_Ｏから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。Ｔ２期間に、第３ＣＤＳ回路ＣＤＳ３（または、第２ＣＤＳ回路ＣＤＳ２）が、第ＮロウＲ_Ｎの奇数番目のカラムに配置されたピクセルＰＸ_Ｏから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２（または、第３ＣＤＳ回路ＣＤＳ３）が、第ＮロウＲ_Ｎの偶数番目のカラムに配置されたピクセルＰＸ_Ｅから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

Ｔ３期間に、第３ＣＤＳ回路ＣＤＳ３が、第ＮロウＲ_Ｎの偶数番目のカラムに配置されたピクセルＰＸ_Ｅから、ＳＣモードのピクセル信号ＳＣ及びＳＬＯＦモードのピクセル信号ＳＬをリードアウトすることができる。このとき、第１ＣＤＳ回路ＣＤＳ１及び第２ＣＤＳ回路ＣＤＳ２が、第Ｎ＋１ロウＲ_Ｎ＋１の奇数番目のカラムに配置されたピクセルＰＸ_Ｏから、ＬＣＧモードのピクセル信号Ｌ及びＨＣＧモードのピクセル信号Ｈをリードアウトすることができる。

このように、隣接した２本のカラムラインＣＬ（例えば、奇数番目のカラムライン及び偶数番目のカラムライン）に第１ＣＤＳ回路ＣＤＳ１が共有されるか、あるいは、隣接した２本のカラムラインＣＬに第１ないし第３ＣＤＳ回路ＣＤＳ１、ＣＤＳ２、ＣＤＳ３が共有されるので、複数のロウの奇数番目のカラムに配置されたピクセルＰＸ_Ｏ及び偶数番目のカラムに配置されたピクセルＰＸ_Ｅが、ずれてリードアウトされ得る。

図１４Ａ及び図１４Ｂは、本発明の例示的な実施形態による、イメージセンサのスタック構造を示す図面である。

図１４Ａを参照すれば、本発明の実施形態によるイメージセンサ１は、積層された複数のチップを含むものでもある。例えば、イメージセンサ１は、ピクセルアレイ領域またはセンシング領域ＳＡを具備した上部チップ４０、回路領域ＬＣを具備した中間チップ５０、及びメモリ領域ＭＣを具備した下部チップ６０を含む。実施形態において、下部チップ６０は、ダミー領域ＤＣを含むこともできる。ダミー領域ＤＣには、ダミーセルが具備されてもよい。一部実施形態において、上部チップ４０と中間チップ５０とは、ウェーハレベルで互いに積層され、下部チップ６０は、チップレベルで中間チップ５０の下部にも付着される。

上部チップ４０は、複数のピクセルＰＸが配置されたセンシング領域ＳＡと、センシング領域ＳＡ周辺の第１パッド領域ＰＡ１と、を含むものでもある。第１パッド領域ＰＡ１には、複数の上部パッドＰＡＤが配置され得る。複数の上部パッドＰＡＤは、ビア（via）などを通じて中間チップ５０の第２パッド領域ＰＡ２に配置されたパッドに連結され、回路領域ＬＣの回路にも連結される。

中間チップ５０は、アナログ回路及びデジタル回路が配置された回路領域ＬＣと、回路領域ＬＣ周辺の第２パッド領域ＰＡ２と、を含むものでもある。回路領域ＬＣの回路は、上部チップ４０に配置されたピクセル回路を駆動するための回路、例えば、ロウドライバ１２０（図１）、ＡＤＣ回路１３０（図１）、及びタイミングコントローラ１５０（図１）などを含んでもよい。

下部チップ６０は、メモリ領域ＭＣと、ダミー領域ＤＣと、を含むものでもある。一部実施形態において、ダミー領域ＤＣは、省略可能である。また、一部実施形態において、下部チップ６０は、パッケージ構造を有することができる。例えば、メモリ領域ＭＣとダミー領域ＤＣそれぞれがチップとして製造され、密封材で共に密封されることにより、下部チップ６０は、２つのチップを具備したパッケージ構造を有することができる。メモリ領域ＭＣには、ＤＲＡＭ（dynamic random access memory）素子またはＳＲＡＭ（static random access memory）素子のようなメモリ素子が配置されもする。しかし、メモリ領域ＭＣに配置されたメモリ素子が、ＤＲＡＭ素子またはＳＲＡＭ素子に限定されるものではない。ダミー領域ＤＣには、メモリ素子が配置されないのである。ダミー領域ＤＣは、データを保存する機能ではないチップ５０、６０を支持する機能を行うことができる。メモリ領域ＭＣのメモリ素子は、バンプや貫通電極などを通じて、中間チップ５０の回路領域ＬＣの回路のうち、少なくとも一部と電気的に連結可能である。

図１４Ｂを参照すれば、本実施形態のイメージセンサ２は、上部チップ７０と、下部チップ８０と、を含むものでもある。上部チップ７０は、複数のピクセルＰＸが設けられるセンシング領域ＳＡ、複数のピクセルＰＸを駆動するための素子が設けられる回路領域ＬＣ、及びセンシング領域ＳＡと回路領域ＬＣ周辺のパッド領域ＰＡを含むものでもある。パッド領域ＰＡには、複数の上部パッドＰＡＤが配置され、複数の上部パッドＰＡＤは、ビアなどを通じて下部チップ８０に設けられたメモリ領域ＭＣのメモリ素子とも連結される。下部チップ８０は、メモリ領域ＭＣとダミー領域ＤＣとを含むものでもある。下部チップ８０は、図１４Ａのイメージセンサ１の下部チップ６０と実質的に同一であるので、下部チップ８０に係わる詳細な説明は省略する。

図１５は、本発明の例示的な実施形態による、イメージセンサを含む電子装置を概略的に示すブロック図である。

図１５を参照すれば、電子装置１０００は、イメージセンサ１１００及びアプリケーションプロセッサ（ＡＰ）１２００を含むものでもある。電子装置１０００は、照度センサのような多様なセンサ及び通信モジュールなど、をさらに含んでもよい。

アプリケーションプロセッサ１２００は、イメージセンサ１１００の動作を制御する制御信号をイメージセンサ１１００に提供することができる。制御信号の伝送は、例えば、Ｉ２Ｃに基づいたインターフェースに基づいて行われる。また、制御信号は、レンズシェーディング補正値、クロストーク係数、アナログゲイン、デジタルゲイン、フレームレート設定値のようなイメージセンサ１１００の構成データを、さらに含むこともできる。

イメージセンサ１１００は、受信された制御信号に基づいて、対象物を撮像し、イメージデータＩＤＴを生成することができる。イメージデータＩＤＴは、静止画及び動画を含むこともできる。イメージセンサ１１００は、イメージデータＩＤＴに対して、画質補償、ビニング、ダウンサイジングなどの信号処理を行い、画質補償は、例えば、ブラックレベル補償、レンズシェーディング補償、クロストーク補償、及びバッドピクセル補正などの信号処理を含むこともできる。

図１ないし図１４Ｂを参照して説明したイメージセンサ１００がイメージセンサ１１００としても適用される。イメージセンサ１１００のピクセルアレイ１１０（図１）に具備される複数のピクセルそれぞれは、第１フォトダイオード（例えば、ラージフォトダイオード）及び第２フォトダイオード（例えば、スモールフォトダイオード）を含み、第１フォトダイオードに基づいて、第１モード及び第２モード（例えば、ＬＣＧモード及びＨＣＧモード）で動作し、第２フォトダイオードに基づいて、第３モード及び第４モード（例えば、ＳＣモード及びＳＬＯＦモード）で動作することができる。

第１ないし第３ＣＤＳ回路１３１、１３２、１３３（図１）が、隣接した２本のカラムラインに連結されたピクセルをリードアウトすることができ、前記２本のカラムラインが、ＬＣＧモードのピクセル信号をリードアウトする第１ＣＤＳ回路１３１（図１）を共有するか、あるいは、第１ないし第３ＣＤＳ回路１３１、１３２、１３３（図１）を共有することができる。

１つのＣＤＳ回路が、ＬＣＧモード、ＨＣＧモード、ＳＣモード、及びＳＬＯＦモードのピクセル信号を全てリードアウトするものではなく、第１ＣＤＳ回路１３１が、ＬＣＧモードのピクセル信号をリードアウトするところ、ＬＣＧモードのピクセル信号が、完全ＣＤＳ方式によりリードアウトされるので、ＬＣＧモードのＳＮＲ特性が向上し得る。ずれたリードアウト方式によって、第１ＣＤＳ回路１３１が２本のカラムラインに共有されるところ、カラムラインそれぞれに第１ＣＤＳ回路１３１が連結される場合より、回路サイズ、すなわち、ＣＤＳ回路のレイアウト面積が減少し得る。また、第１ないし第３ＣＤＳ回路１３１、１３２、１３３（図１）が、隣接した２本のカラムラインに共有される場合、第１ないし第３ＣＤＳ回路１３１、１３２、１３３（図１）それぞれが特定モードに対応して動作するので、対応するモードによってカスタマイジングされるため、第１ないし第３ＣＤＳ回路１３１、１３２、１３３の性能が向上し、回路サイズが減少し得る。

イメージセンサ１１００は、イメージデータＩＤＴ、または、信号処理されたイメージデータＩＤＴを、アプリケーションプロセッサ１２００へ伝送することができる。イメージセンサ１１００は、第１ないし第４モードに対応する第１ないし第４モードイメージを含むイメージデータＩＤＴをアプリケーションプロセッサ１２００へ伝送することができる。

イメージデータＩＤＴの伝送は、例えば、ＭＩＰＩ（Mobile Industry Processor Interface）に基づいたＣＳＩ（Camera Serial Interface）を利用して行われるが、実施形態が、それに制限されるものではない。

アプリケーションプロセッサ１２００は、受信されたイメージデータＩＤＴに対し、不良ピクセル補正（bad pixel correction）、３Ａ調整（Auto-focus correction，Auto-white balance，Auto-exposure）、ノイズ除去（noise reduction）、シャープニング（sharpening）、ガンマ調整（gamma control）、リモザイク（remosaic）、デモザイク、解像度スケーリング（ビデオ／プレビュー）、などのイメージ処理を行うことができる。

また、アプリケーションプロセッサ１２００は、第１ないし第４モードイメージをＨＤＲ処理し、高いダイナミックレンジを有するイメージを生成することができる。

前述の素子及び／又は機能ブロックのうちいずれか１つは、論理回路を含むハードウェアのような処理回路、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせ、または、それらの組み合わせによっても具現される。例えば、処理回路は、非制限的に、ＣＰＵ（central processing unit）、ＡＬＵ（arithmetic logic unit）、デジタル信号プロセッサ、マイクロコンピュータ、ＦＰＧＡ（field programmable gate array）、ＳｏＣ（system-on-chip）、プログラマブル論理装置、マイクロプロセッサ、ＡＳＩＣ（application specific integrated circuit）などを含むこともできる。処理回路は、トランジスタ、抵抗器、及びキャパシタのうち、少なくとも１つのような電気構成要素を含むこともできる。処理回路は、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、及びＮＯＴゲートのうち少なくとも１つを含む、ロジックゲートのような電気構成要素を含むこともできる。

以上のように、図面と明細書で例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態を説明したが、それは、単に本発明の技術的思想を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当該技術分野における通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。

１３１ 第１ＣＤＳ回路
１３２ 第２ＣＤＳ回路
１３３ 第３ＣＤＳ回路
ＡＺ１ 第１オートゼロ信号
ＡＺ２ 第２オートゼロ信号
ＡＺ３ 第３オートゼロ信号
ＣＬ１ 第１カラムライン
ＣＬ２ 第２カラムライン
ＧＣＳ ゲイン制御信号
ＬＴＳ 第１伝送制御信号
ＰＸ１ 第１ピクセル
ＰＸ２ 第２ピクセル
ＲＳ リセット信号
ＳＥＬ 選択信号
ＳＳ１１，ＳＳ１２，ＳＳ１３，ＳＳ２１，ＳＳ２２，ＳＳ２３ スイッチング信号
ＳＴＳ 第２伝送制御信号
ＳＷＳ スイッチ制御信号

Claims (20)

1. イメージセンサであって、
   ピクセルアレイであり、
   第１カラム（column）ラインに連結される第１ピクセル、及び、第２カラムラインに連結される第２ピクセルを含み、
   前記第１ピクセル及び前記第２ピクセルそれぞれは、駆動トランジスタを共有する第１フォトダイオード（ＰＤ）及び第２ＰＤを含み、
   前記第１ピクセル及び前記第２ピクセルは、前記第１ＰＤに基づいて、コンバージョンゲインによる第１モード及び第２モードで動作し、前記第２ＰＤに基づいて、第３モード及び第４モードで動作する、
   ピクセルアレイと、
   アナログ・デジタル変換回路であり、
   前記第１カラムライン及び前記第２カラムラインを通じて出力されるピクセル信号をリード（read）する第１相関二重サンプリング（ＣＤＳ）回路、第２ＣＤＳ回路、及び第３ＣＤＳ回路を含む、
   アナログ・デジタル変換回路と、
   を含み、
   前記第１ＣＤＳ回路は、前記第１カラムライン及び前記第２カラムラインに時分割的に連結される、
   イメージセンサ。
2. 前記第１ＣＤＳ回路は、
   第１期間に、前記第１カラムラインを通じて出力される前記第１ピクセルの第１モードピクセル信号をリードし、
   前記第１期間以後の第２期間に、前記第２カラムラインを通じて出力される前記第２ピクセルの第１モードピクセル信号をリードする、
   ことを特徴とする、請求項１に記載のイメージセンサ。
3. 前記第１モードピクセル信号は、リセットレベル及び信号レベルを含み、
   前記第１ＣＤＳ回路は、前記リセットレベルをリードした後で、前記信号レベルをリードする、
   ことを特徴とする、請求項２に記載のイメージセンサ。
4. 前記第２ＣＤＳ回路は、
   前記第１期間に、前記第１カラムラインを通じて出力される前記第１ピクセルの第２モードピクセル信号をリードし、
   前記第２期間に、前記第２カラムラインを通じて出力される前記第２ピクセルの第２モードピクセル信号をリードする、
   ことを特徴とする、請求項２に記載のイメージセンサ。
5. 前記第１期間は、第１サブ期間、第２サブ期間、第３サブ期間、及び第４サブ期間を含み、
   前記第１サブ期間に、前記第１ＣＤＳ回路が前記第１モードピクセル信号のリセットレベルをリードし、
   前記第２サブ期間に、前記第２ＣＤＳ回路が前記第２モードピクセル信号のリセットレベルをリードし、
   前記第３サブ期間に、前記第２ＣＤＳ回路が前記第２モードピクセル信号の信号レベルをリードし、
   前記第４サブ期間に、前記第１ＣＤＳ回路が前記第１モードピクセル信号の信号レベルをリードし、かつ、
   前記第１モードの第１コンバージョンゲインは、前記第２モードの第２コンバージョンゲインより低い、
   ことを特徴とする、請求項４に記載のイメージセンサ。
6. 前記第３ＣＤＳ回路は、
   前記第２期間に、前記第１カラムラインを通じて出力される前記第１ピクセルの第３モードピクセル信号及び第４モードピクセル信号をリードアウトする、
   ことを特徴とする、請求項２に記載のイメージセンサ。
7. 前記第１ＣＤＳ回路、前記第２ＣＤＳ回路、及び前記第３ＣＤＳ回路のうち少なくとも１つのレイアウト面積は、前記第１ＣＤＳ回路、前記第２ＣＤＳ回路、及び前記第３ＣＤＳ回路のうち他の少なくとも１つと互いに異なっている、
   ことを特徴とする、請求項１に記載のイメージセンサ。
8. 前記第１ＰＤの受光面積は、前記第２ＰＤの受光面積より大きい、
   ことを特徴とする、請求項１に記載のイメージセンサ。
9. 前記第１ピクセル及び前記第２ピクセルそれぞれは、さらに、
   前記第１ＰＤ及び第１フローティングディフュージョンノード（ＦＤ）に連結される第１伝送トランジスタと、
   前記第１ＦＤ及び第２ＦＤに連結されるゲイン制御トランジスタと、
   前記第２ＦＤに連結され、一端に第１電源電圧が印加されるリセットトランジスタと、
   前記第２ＰＤ及び第３ＦＤに連結される第２伝送トランジスタと、
   前記第２ＦＤ及び前記第３ＦＤに連結されるスイッチングトランジスタと、
   前記第３ＦＤに連結され、一端に前記第１電源電圧が印加されるキャパシタと、 を含む、ことを特徴とする、請求項１に記載のイメージセンサ。
10. 前記キャパシタは、
    前記第２ＰＤからオーバーフロー（overflow）される電荷を保存する、
    ことを特徴とする、請求項９に記載のイメージセンサ。
11. 前記第１モードにおいては、前記ゲイン制御トランジスタがターンオンされ、前記スイッチングトランジスタ、及び前記リセットトランジスタはターンオフされ、
    前記第２モードにおいては、前記ゲイン制御トランジスタ、前記スイッチングトランジスタ、及び前記リセットトランジスタがターンオフされ、
    前記第３モードにおいては、前記ゲイン制御トランジスタ及び前記スイッチングトランジスタがターンオンされ、前記リセットトランジスタはターンオフされ、
    前記第４モードにおいては、前記ゲイン制御トランジスタ及び前記スイッチングトランジスタがターンオンされ、前記リセットトランジスタは１回トグリングされる、
    ことを特徴とする、請求項９に記載のイメージセンサ。
12. 前記第１ピクセル及び前記第２ピクセルは、同一カラム及び隣接したロウに配置される、
    ことを特徴とする、請求項１に記載のイメージセンサ。
13. 前記第１ピクセル及び前記第２ピクセルは、隣接したカラム及び同一ロウに配置される、
    ことを特徴とする、請求項１に記載のイメージセンサ。
14. イメージセンサであって、
    ピクセルアレイであり、
    複数のピクセル、前記複数のピクセルに制御信号を提供する複数のロウライン、及び、前記複数のピクセルから生成される複数のピクセル信号を出力する複数のカラムラインを含み、
    前記複数のピクセルそれぞれが、駆動トランジスタを共有する第１フォトダイオード（ＰＤ）及び第２ＰＤを含む、
    ピクセルアレイと、
    アナログ・デジタル変換器であり、
    前記複数のカラムラインを通じて出力される複数のピクセル信号をアナログ・デジタル変換し、
    前記複数のカラムラインのうち第１カラムライン及び第２カラムラインを通じて受信されるピクセル信号を受信して、リードする第１ＣＤＳ回路、第２ＣＤＳ回路、及び第３ＣＤＳ回路を含む、
    アナログ・デジタル変換器と、
    スイッチング回路であり、
    第１期間に、前記第１カラムラインを前記第１ＣＤＳ回路及び前記第２ＣＤＳ回路に時分割的に連結し、前記第２カラムラインを前記第３ＣＤＳ回路に連結し、
    第２期間に、前記第２カラムラインを前記第１ＣＤＳ回路及び前記第２ＣＤＳ回路に時分割的に連結し、前記第１カラムラインを前記第３ＣＤＳ回路に連結する、
    スイッチング回路と、
    を含む、イメージセンサ。
15. 前記複数のピクセルそれぞれは、
    前記第１ＰＤに基づいて、コンバージョンゲインによる第１モード及び第２モード、並びに、前記第２ＰＤに基づいて、リセットレベルと信号レベルの出力順序による第３モード及び第４モードで動作する、
    ことを特徴とする、請求項１４に記載のイメージセンサ。
16. 前記第１期間に、
    前記第１ＣＤＳ回路が、前記第１カラムラインを通じて受信される第１ピクセルの第１モード信号をリードし、
    前記第２ＣＤＳ回路が、前記第１カラムラインを通じて受信される前記第１ピクセルの第２モード信号をリードし、
    前記第３ＣＤＳ回路が、前記第２カラムラインを通じて受信される第２ピクセルの第３モード信号及び第４モード信号をリードし、
    前記第２期間に、
    前記第１ＣＤＳ回路が、前記第２カラムラインを通じて受信される第３ピクセルの第１モード信号をリードし、
    前記第２ＣＤＳ回路が、前記第２カラムラインを通じて受信される前記第３ピクセルの第２モード信号をリードし、
    前記第３ＣＤＳ回路が、前記第１カラムラインを通じて受信される前記第１ピクセルの第３モード信号及び第４モード信号をリードする、
    ことを特徴とする、請求項１５に記載のイメージセンサ。
17. 前記第１ＣＤＳ回路及び前記第２ＣＤＳ回路は、前記ピクセルアレイの第１側面に配置され、
    前記第３ＣＤＳ回路は、前記ピクセルアレイの第２側面に配置され、
    前記第１側面及び前記第２側面は、前記第１カラムライン及び前記第２カラムラインが延びる方向に垂直な面である、
    ことを特徴とする、請求項１４に記載のイメージセンサ。
18. 電子装置であって、
    １回の露出に基づいて、第１モードイメージ、第２モードイメージ、第３モードイメージ、及び第４モードイメージを生成するイメージセンサと、
    アプリケーションプロセッサであり、
    前記イメージセンサから、前記第１モードイメージ、前記第２モードイメージ、前記第３モードイメージ、及び前記第４モードイメージそれぞれを受信し、
    前記第１モードイメージ、前記第２モードイメージ、前記第３モードイメージ、及び前記第４モードイメージを合成し、
    高いダイナミックレンジを有するイメージを生成する、
    アプリケーションプロセッサと、を含み、
    前記イメージセンサは、
    複数のピクセルを含むピクセルアレイであり、
    それぞれのピクセルが、駆動トランジスタを共有する第１フォトダイオード（ＰＤ）及び第２ＰＤを含み、
    前記第１ＰＤの受光面積が前記第２ＰＤの受光面積より大きく、
    第１モード及び第２モードにおいて、前記第１ＰＤからの電荷に基づいて生成される第１モード信号及び第２モード信号をピクセル信号として出力し、
    第３モード及び第４モードにおいて、前記第２ＰＤからの電荷に基づいて生成される第３モード信号及び第４モード信号を前記ピクセル信号として出力する、 複数のピクセルを含むピクセルアレイと、
    前記複数のピクセルのうち、第１カラムラインに連結される第１ピクセル、及び、第２カラムラインに連結される第２ピクセルをそれぞれ時分割的にリードアウトする、第１相関二重サンプリング（ＣＤＳ）回路、第２ＣＤＳ回路、及び第３ＣＤＳ回路と、
    を含む、電子装置。
19. 前記第１ＣＤＳ回路は、
    第１期間に、前記第１カラムラインを通じて出力される前記第１ピクセルの前記第１モード信号をリードし、
    第２期間に、前記第２カラムラインを通じて出力される前記第２ピクセルの前記第１モード信号をリードし、
    前記第１モードは、ローコンバージョンゲインモードである、
    ことを特徴とする、請求項１８に記載の電子装置。
20. 前記第１モード信号は、リセットレベル及び信号レベルを含み、
    前記第１ＣＤＳ回路は、前記リセットレベルをリードした後で、前記信号レベルをリードする、
    ことを特徴とする、請求項１９に記載の電子装置。
    

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