KR100871056B1 - 듀얼 변환 이득 이미저 - Google Patents

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하워드 이. 로드스
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마이크론 테크놀로지, 인크
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Abstract

듀얼 변환 이득 유동 확산 영역을 구비한 이미저로서, 상기 듀얼 변환 이득 영역은 (1)우수한 저 광 수행(low light performance)을 달성할 수 있는 높은 변환 이득 및 감도와 (2)높은 동적 범위를 달성할 수 있는 높은 풀 웰 용량(high full well capacity) 및 변환 이득을 제공한다. 듀얼 변환 이득 소자는 각 유동 확산 노드와 각 커패시터 사이에 결합된다. 상기 듀얼 변환 이득 소자는 상기 커패시터의 커패시턴스 내에서 스위치하여, 상기 유동 확산 영역 노드의 변환 이득을 제1 변환 이득에서 제2 변환 이득으로 변경한다. 본 이미저는 CMOS 또는 CCD 타입의 이미저일 수 있다.

Description

듀얼 변환 이득 이미저{DUAL CONVERSION GAIN IMAGERS}
본 발명의 상기한 장점 및 특징들, 그리고 다른 장점 및 특징들은 아래 첨부도면을 참조로 하는 바람직한 실시예의 상세한 설명에 의해 보다 명백해 질 것이다.
도 1a 내지 1d는 본 발명의 바람직한 실시예에 따라 구성된 CMOS 이미저 픽셀들의 회로도이다;
도 2a 내지 2d는 제1 광 조건 하에서 도 1a에 도시된 픽셀이 작동하는 동안 전하의 전송을 나타내는 전위 다이어그램이다;
*도 3은 도 1a에 도시된 픽셀의 작동에 관한 타이밍 다이어그램이다;
도 4a 내지 4c는 제2 광 조건 하에서 도 1a에 도시된 픽셀이 작동하는 동안 전하의 전송을 나타내는 전위 다이어그램이다;
도 5a는 도 1a에 도시된 픽셀이 작동하는 동안의 픽셀 신호 대 광 노출을 나타내는 그래프이다;
도 5b는 도 1a에 도시된 픽셀이 작동하는 동안의 픽셀 신호 대 광 유도된 전자를 나타내는 그래프이다;
도 6은 도 1a에 도시된 픽셀의 바람직한 레이아웃을 위에서 바라본 도면이 다;
도 7은 본 발명의 또 다른 바람직한 실시예에 따라 구성된 CMOS 이미저 픽셀들의 회로도이다;
도 8은 도 7에 도시된 픽셀의 바람직한 레이아웃을 나타낸 도면이다;
도 9a 및 9b는 제1 광 조건 하에서 도 7에 도시된 픽셀이 작동하는 동안 전하의 전송을 나타내는 전위 다이어그램이다;
도 10a 및 10b는 제2 광 조건 하에서 도 7에 도시된 픽셀이 작동하는 동안 전하의 전송을 나타내는 전위 다이어그램이다;
도 11은 본 발명의 바람직한 실시예에 따라 구성된 CCD 이미저의 일부를 나타낸 도면이다;
도 12는 본 발명의 실시예에 따라 구성된 바람직한 이미저이다;
도 13은 본 발명의 실시예에 따라 구성된 하나 이상의 이미저 장치를 포함하는 프로세서 시스템이다.
본 발명은 전반적으로 이미지 장치들에 관한 것으로서, 더욱 상세하게는 듀얼 변환 이득 이미지 장치들에 관한 것이다.
전하 결합 장치(CCD; charge coupled devices) 및 상보성 금속 산화막 반도체(CMOS; complementary metal oxide semiconductor) 이미저(imagers)를 포함하는 이미지 장치들은 통상적으로 포토-이미지 어플리케이션들에 사용된다.
CMOS 이미저 회로는 픽셀 소자들(pixel cells)의 초점 평면 배열(focal plane array)을 포함한다. 상기 소자들의 각각은, 상기 배열 기판의 일부에서 포토 발생 전하(photo generated charge)를 발생시키고 축적하기 위한 포토전환 장치(photoconversion device)를 포함하거나, 또는 예컨대, 포토게이트(photogate), 포토컨덕터(photoconductor) 또는 포토다이오드(photodiode)와 같은 포토센서(photosensor)를 포함한다. 독출회로(readout circuit)는 각 픽셀 소자에 연결되고, 하나 이상의 출력 트랜지스터를 포함한다. 상기 출력 트랜지스터는 도핑된 확산 영역(doped diffusion region)으로부터 포토 발생 전하들을 수신하고, 픽셀 억세스 트랜지스터를 통해 독출될 수 있는 출력신호를 생성한다.
전형적인 CMOS 이미저 픽셀 회로 중 하나인 3-트랜지스터(3T) 픽셀은, 확산영역으로 포토 발생 전하를 공급하기 위한 포토센서; 상기 확산 영역을 리셋하기 위한 리셋 트랜지스터; 상기 확산 영역과 연결된 게이트를 구비하고 출력신호를 생성하기 위한 소스 팔로워 트랜지스터; 및 상기 소스 팔로워 트랜지스터를 픽셀 배열(pixel array)의 컬럼 라인(column line)에 선택적으로 연결하기 위한 로 선택 트랜지스터(row select transistor)를 포함한다. 다른 전형적인 CMOS 이미저 픽셀(CMOS imager pixel)은 4-트랜지스터(4T) 구성을 채택한다. 상기 4T 구성은 3T 구성과 유사하나, 상기 포토센서로부터 상기 확산 영역으로의 게이트 축적을 위해 전송 트랜지스터(transfer transistor)를 활용하고, 출력을 위해 상기 소스 팔로워 트랜지스터를 활용한다.
대표적인 CMOS 이미지 회로들과 그들의 처리 과정들, 그리고 이미지 회로의 다양한 CMOS 요소들의 기능에 대한 상세한 설명이, 예컨대, 로드스(Rhode)의 미국 특허 제6,140,630호, 로드스의 미국 특허 제6,376,868호, 로드스 외(Rhode et al.)의 미국 특허 제6,310,366호, 로드스의 미국 특허 제6,326,652호, 로드스의 미국 특허 제6,204,524호, 로드스의 미국 특허 제6,333,205호에 기재되어 있다. 상기 각 개시된 문헌들은 참조를 위해 본 명세서에 포함되어 있다.
일반적으로 2가지 타입의 이미저가 있다. 첫 번째 타입은 저용량 포토센서(low capacitance photosensor)와 저용량 유동 확산영역(low capacitance floating diffusion region)이 결합된 것이다. 이 결합은, 고 변환 이득(high conversion gain) 및 우수한 저 광 감도(excellent low light sensitivity)를 갖지만 빈약한 동적 범위(poor dynamic range)와 낮은 풀 웰 용량(low full well capacity)을 갖는 이미저를 야기한다. 두 번째 타입의 이미저는, 높은 전하 용량 포토센서(high charge capacity photosensor)를 높은 전하 용량 유동 확산 영역(high charge capacity floating diffusion region)에 결합시켜서 높은 풀 웰 용량 및 동적 범위를 달성한다. 그러나, 이 이미저는 낮은 변환 이득 및 빈약한 저 광 감도를 갖는다.
따라서, 우수한 저 광 수행(excellent low light performance) 및 높은 동적 범위를 갖는 이미저가 요구되고 있다.
본 발명은 개선된 저 광 수행 및 높은 동적 범위를 갖는 이미저를 제공한다.
상기한 특징 및 장점, 그리고 다른 특징 및 장점들은, 듀얼 변환 이득 유동 확산 영역들을 구비한 이미저를 제공하는 본 발명의 다양한 실시예에 의해 달성된다. 상기 듀얼 변환 이득 영역들은, (1)우수한 저 광 수행을 달성하기 위한 높은 변환 이득 및 높은 감도를 제공하고, (2)높은 동적 범위를 달성하기 위한 높은 풀 웰 용량 및 변환 이득을 제공한다. 듀얼 변환 이득 소자(dual conversion gain element)는 각 유동 확산 노드와 각각의 커패시터 사이에 결합된다. 상기 듀얼 변환 이득 소자는 상기 커패시터의 커패시턴스 내에서 스위치하여, 제1 변환 이득에서 제2 변환 이득으로 상기 FD 노드의 변환 이득을 변경시킨다. 상기 이미저는 CMOS 또는 CCD 타입의 이미저일 수 있다.
이하, 본 발명을 실행할 수 있는 다양한 실시예가 본 명세서의 일부로서 첨부된 도면을 참조로 하여 상세히 설명된다. 이러한 실시예들은 본 발명의 기술분야에 속하는 당업자들이 본 발명을 제조하고 이용하는 데 충분할 정도로 상세히 설명될 것이다. 본 발명의 사상과 범위를 벗어남 없이, 다른 실시예를 구현할 수 있고, 사용되는 물질의 변경뿐만 아니라 구조적, 논리적 및 전기적 변경이 이루어질 수 있음이 이해되어야 한다. 또한, 특정 공정 단계가 설명되고 특정 순서대로의 공정 단계가 개시된다; 그러나, 상기 공정 순서는 여기에서 설정된 것으로 한정되지 않고, 본 기술 분야에서 공지된 바에 따라 어느 특정 순서에서 필수적으로 발생되는 공정 단계를 제외하면서 변경될 수 있다.
"웨이퍼(wafer)" 및 "기판(substrate)"이라는 용어는, 상호 혼용될 수 있는 용어이고, 실리콘, 실리콘-온-인슐레이터(SOI; silicon-on-insulator) 또는 실리콘-온-사파이어(SOS; silicon-on-sapphire), 도핑되거나 도핑되지 않은 반도체들, 기본 반도체 기초물(base semiconductor foundation)에 의해 지지되는 실리콘의 에피택셜 층들, 및 다른 반도체 구조물들을 포함하는 것으로서 이해되어야 한다. 나아가, 이하의 설명에서 "웨이퍼" 또는 "기판"을 언급하는 경우, 상기 기본 반도체 구조물 또는 기초물 상에서, 또는 그들 안에서 영역들(regions), 접합들(junctions) 또는 물질층들(material layers)을 생성하기 위해 이전의 처리 과정들이 활용될 수 있을 것이다. 게다가, 상기 반도체는 실리콘 기반이어야만 하는 것은 아니고, 실리콘-게르마늄(silicon-germanium), 게르마늄(germanium), 갈륨-아세나이드(gallium-arsenide), 또는 다른 공지된 반도체 물질들을 기반으로 할 수 있다.
"픽셀"이라는 용어는, 포토-소자 단위 셀(photo-element unit cell)을 의미하는 것으로서, 이는 포토변환 장치(photoconversion device)에 의해 감지된 전자기 복사광(electromagnetic radiation)으로부터 전기선 신호를 처리하기 위한 포토변환 장치 또는 포토센서 및 트랜지스터들을 포함한다. 본 명세서에서 언급되는 픽셀들은, 단지 예시를 위해, 4-트랜지스터(4T) 픽셀 회로들의 개선된 변형체로서 도시되고 설명되어진다. 그러나 본 발명은 4-트랜지스터(4T) 픽셀에 한정되지 않고, 4-트랜지스터보다 더 적은(예컨대, 3T) 또는 더 많은(예컨대, 5T) 트랜지스터를 갖는 다른 픽셀 배열들이 이용될 수 있다. 비록 본 발명은, 본 명세서에서 하나의 픽셀의 구조 및 제작에 관해 언급하면서 설명되었지만, 이는 이미저 장치의 배열 내 복수의 픽셀들 중의 대표로서 이해되어져야 한다. 게다가, 이하에서 비록 본 발명 이 CMOS 이미저를 참조로 하면서 설명되지만, 본 발명은 픽셀들을 갖는 다른 고정된 상태의 이미지 장치(solid state imaging device)에 응용될 수 있다. 그러므로, 이하의 상세한 설명은 한정하는 의미로 해석되어서는 안 되며, 본 발명의 범위는 오직 첨부된 특허청구범위에 의해서 한정된다.
도면을 참조함에 있어, 유사한 요소는 유사한 참조번호가 지정된다. 도 1a는 본 발명의 CMOS 이미저 픽셀(10a)의 바람직한 실시예를 나타낸다. 대부분의 4T 픽셀들과 유사하게, 픽셀(10a)는 포토센서(12), 유동 확산 노드(22)(FD), 전송 트랜지스터(14) 또는 전송 게이트(TGT), 리셋 트랜지스터(16), 소스 팔로워 트랜지스터(18) 및 로 선택 트랜지스터(20)를 포함한다. 그러나, 상기 실시예에서 픽셀(10a)은 또한 트랜지스터(30)(DCGT) 및 인-픽셀 커패시터(in-pixel capacitor)(32) (CAP)로서 구성된 듀얼 변환 이득 소자를 포함한다. 따라서, 픽셀(10a)은, 이하에서 그 작동에 대해 더 자세히 설명될, 새로운 5T 픽셀로서 구성된다. 이하에서 명백히 설명되는 바와 같이, 듀얼 변환 이득 트랜지스터(30) 및 커패시터(32)는 유동 확산 노드(floating diffusion node)(22)에 관한 변환 이득 변경 회로(conversion gain altering circuit)를 형성한다.
포토센서(12)는 고 전하 용량 포토센서(high charge capacity photosensor)이다. 상기 고 전하 용량 포토센서(12)는 높은 피닝 전압(high pinning voltage) Vpin, 커패시터와 연결된 포토다이오드, 포토게이트, 또는 다른 유사한 고 전하 용량을 가지는 포토센시티브 장치(photosensitive device)일 수 있다. 본 명세서에서포토센서, 포토센시티브 장치(photosensitive device) 및 감광성 소자(photosensitive device)는 동일한 의미로 사용된다. 도시된 실시예에서, 고 전하 용량 포토센서(12)는 높은 Vpin(예컨대, 2.3 볼트)을 갖는 포토다이오드(PD)이다. 그러나, 앞서 언급했던 어떠한 포토센서들도 본 발명을 실행하는 데 사용될 수 있다. 포토센서(12)는 전송 트랜지스터(14)를 경유하여 유동 확산 노드(22)에 결합된다. 유동 확산 노드(22)는, 20 μV/e부터 150 μV/e 또는 바람직하게 30 μV/e부터 70 μV/e의 높은 변환 이득을 가지도록, 낮은 용량을 갖는 것이 바람직하다.
고 전하 용량 포토센서(12)와 저 용량 유동 확산 노드(22)의 조합은 새로운 접근법으로서, 이하에서 명백하게 설명되는 바와 같이, 픽셀(10a)에 높은 동적 범위를 제공한다. 과거에, 이러한 조합은 회피되었는데, 이는 저 용량 유동 확산 노드(22)가, 고 전하 용량 포토센서(12)로부터 수집된 모든 전하들을 수신하기에 충분한 전하 조절 용량(charge handling capacity)을 가지지 못하기 때문이다. 과거에 이 조합은, 밝은 광에 노출될 경우 전하 분배(charge sharing) 및 지연 문제(lag issues)를 일으키는데, 전하 분배 및 지연 문제로 인해 야기되는 이미지 품질 저하(image degradation) 때문에 픽셀 설계시 이들은 전형적으로 회피되어야 한다. 그러나, 이하에서 설명되는 바와 같이, 고 전하 용량 포토센서(12)와 저 용량 유동 확산 노드(22)는 듀얼 변환 이득 트랜지스터(30) 및 커패시터(32)와 함께 사용될 때, 필요한 이익을 제공할 수 있다.
듀얼 변환 이득 트랜지스터(30)는 유동 확산 노드(22)에 연결된 소스(source) 단자 및 인-픽셀 커패시터(in-pixel capacitor)(32)의 제1 측부에 연결 된 드레인(drain)을 갖는다. 듀얼 변환 이득 트랜지스터(30)의 게이트는 듀얼 변환 이득 제어 신호 DCG에 연결된다. 상기 커패시터의 제2 측부는 배열 픽셀 공급 전압(array pixel supply voltage) Vaa-pix에 연결된다. 참조를 위해 본 명세서에 그 개시된 내용이 포함된 로드스의 미국특허 제6,429,470호는, 인-픽셀 커패시터(32)로서 사용될 수 있는 바람직한 저장 커패시터(storage capacitor)를 설명하고 있다. 커패시터(32)의 용량은, QPD ≤QCAP+QFD 조건을 만족하도록 설정(set)되는 것이 바람직하다. 여기서 QPD 는 포토센서(12)의 전하 조절 용량(charge handling capacitance)이고, QCAP 은 커패시터(32)의 전하 조절 용량이고, QFD 는 유동 확산 노드(22)의 전하 조절 용량이다. 듀얼 변환 이득 신호 DCG는 이미지 프로세서 또는, 픽셀의 작동을 제어하는 다른 제어 회로에 의해 발생된다. 상기 프로세서 또는 제어 회로는, (이하에서 설명하는 바와 같이) 처리되는 빛의 양을 결정하기 위해, 그리고 신호를 적절히 발생시키기 위해, 포토센서들 또는 논-이미지 픽셀들(non-imaging pixels)을 추가하여 활용할 수 있다.
이미지 프로세서(또는 다른 제어 회로소자)가 듀얼 변환 이득 신호 DCG를 듀얼 변환 이득 트랜지스터(30)에 인가할 때, 커패시터(32)의 용량은 픽셀(10a)로 스위치되고 유동 확산 노드(22)에 결합된다. 이하에서 명백하게 설명되는 바와 같이, DCG 신호는 어플리케이션 및/또는 사용자 기호에 따라 시간을 달리하여 발생될 수 있다. 일단 커패시터(32)가 유동 확산 노드(22)에 결합되면, 유동 확산 노드(22)의 변환 이득은 대략 22-150 μV/e 로부터 대략 2-20 μV/e로 감소될 것이다. 따라서, 듀얼 변환 이득 신호 DCG가 듀얼 변환 이득 트랜지스터(30)를 턴 온 시킬때, 유동 확산 노드(22)는 제2 변환 이득을 갖는다. 이와 같이, 듀얼 변환 이득 트랜지스터(30) 및 커패시터(32)는, 유동 확산 노드(22)에 관하여 변환 이득 변경 회로 (conversion gain altering circuit)를 형성한다.
도 1b 내지 도 1d는 본 발명의 다른 바람직한 실시예를 도시한 것이다. 도 1b는 픽셀(10b)를 도시한 것으로서, 그 안에서 커패시터(32)가 듀얼 변환 이득 트랜지스터(30)와 (배열 픽셀 공급 전압 Vaa-pix 이 아닌) 접지 사이에 결합된다. 도 1c는 픽셀(10c)를 도시한 것으로서, 그 안에서 커패시터(32) 및 듀얼 변환 이득 트랜지스터(30)의 위치는, (도 1a 및 1b의 픽셀(10a), 픽셀(10b)에서의 그들의 위치에 관해) 스위치된다. 도 1d는 또 다른 실시예인 픽셀(10d)를 도시한 것으로서, 그 안에서 커패시터(32) 및 듀얼 변환 이득 트랜지스터(30)의 위치는 (도 1a 및 1b의 픽셀(10a), 픽셀(10b)에서의 그들의 위치에 관해) 스위치 되는데, 듀얼 변환 이득 트랜지스터(30)가 (배열 픽셀 공급 전압 Vaa-pix 대신에) 접지에 연결되도록 수정된 구성을 갖는다.
픽셀(10a, 10b, 10c, 10d)의 나머지 회로소자는 다음과 같이 연결된다. 리셋 트랜지스터(16)는 유동 확산 노드(22) 및 배열 픽셀 공급 전압 Vaa-pix(예컨대, 3.3 볼트) 사이에 연결된다. 리셋 제어 신호(RESET)는, 리셋 트랜지스터(16)를 활성화시키기 위해 사용되는데, 리셋 트랜지스터(16)는 본 기술분야에서 공지된 바와 같이, 포토센서(12) 및 유동 확산 노드(22)를 리셋시킨다. 단순화를 위해, 리셋 트랜지스터(16)를, Vaa-pix + Vt-reset 의 "온(on)" 전압과 함께 활성화 시킨다. 여 기서 Vt-reset은, 전형적으로 0.7 볼트의 값을 갖는, 리셋 트랜지스터(16)의 트랜지스터 문턱 전압(transistor threshold voltage)이다. 이러한 리셋 트랜지스터(16)의 "집중적 구동(overdriving)"은, 유동 확산 노드(22)가 배열 픽셀 공급 전압 Vaa-pix에 리셋 되도록 한다. 이는 장점이기는 하지만, 본 발명의 실행에 있어 필수적 요구사항은 아니다. 소스 팔로워 트랜지스터(18)는, 유동 확산 노드(22)에 연결된 게이트를 가지며, 배열 픽셀 공급 전압 Vaa-pix 및 로 선택 트랜지스터(20) 사이에 연결된다. 소스 팔로워 트랜지스터(18)는 유동 확산 노드(22)에 저장된 전하를 전기적 출력 전압 신호 Vout으로 전환한다. 로 선택 트랜지스터(20)는, 소스 팔로워 트랜지스터(18) 및 출력 전압 신호 Vout을 픽셀 배열의 컬럼 라인에 선택적으로 연결하기 위해, 로 선택 신호(RS)에 의해 제어될 수 있다.
광 노출이 낮은 상태에서의 도 1a의 픽셀(10a) 작동의 예를, 도 1a, 도 2a-2d 및 도 3을 참조로 하여 설명한다. 도 2a 내지 2d는 제1 광 조건 하에서 픽셀(10a)이 작동하는 동안 전하의 전송을 나타내는 전위 다이어그램(potential diagram)이다. 도 3은 픽셀(10a)의 작동에 관한 타이밍 다이어그램(timing diagram)이다.
먼저, 픽셀(10a)이 속하는 로(row)는, 적절한 로 선택 신호(RS)의 활성화 상태에서 선택된다. 활성화된 로의 유동 확산 노드(22)(FD) 및 커패시터(32)(CAP)는, 리셋 트랜지스터(16) 및 듀얼 변환 이득 트랜지스터(30) 모두의 펄싱 온(pulsing on)에 의해 리셋 된다. 그러고 나서 리셋 트랜지스터(16) 및 듀얼 변환 이득 트랜지스터(30)는 턴 온 되어, 도 2a에 도시된 바와 같은 전위 다이어그램(potential diagram)을 형성한다. 도시된 유동 확산 노드(FD)는 Vaa-pix 전압으로 리셋 된다. 제1 샘플 및 홀드 신호(sample and hold signal) SHR이 발생되어, 이미저의 컬럼 라인에 연결된 샘플 및 홀드 회로소자가, 리셋된 픽셀(10a)과 연관된 소스 팔로워 트랜지스터(18)의 출력에서 임의의 신호를 입력, 샘플링 및 홀드한다.
일단 리셋 되면, 픽셀(10a)은, 처리되고 있는 이미지로부터 나오는 광에 노출된다. 도 2b의 전위 다이어그램은 낮은 광 노출(low light exposure)에 기인한, PD 영역 내 저장된 전하를 나타내고 있다. 낮은 광 노출의 경우, 포토다이오드 전하 용량 웰(photodiode charge capacity well)은 단지 광 발생 전자들(light-generated electrons)로 얇게 채워진다. 전송 게이트 제어신호 TG 는 전송 트랜지스터(14)를 턴 온시키는데, 이는, 도 2c에 도시된 바와 같이, PD에 저장된 전하가 FD 노드로 전송되도록 한다. 이 시점에서, 유동 확산 노드(22)(FD)는 낮은 용량 및 높은 변환 이득을 가지는데, 이는 듀얼 변환 이득 트랜지스터(30)가 여전히 오프 상태로 유지되기 때문이다. 모든 전기적 전하가 PD에서 FD로 전송되어 전하 분배(charge sharing)가 존재하지 않는데, 이는 광 노출이 낮고, Vaa-pix > Vpin 이기 때문이다. 또 다른 샘플 및 홀드 신호 SHS1이 발생되어, 이미저의 컬럼 라인에 연결된 샘플 및 홀드 회로소자가, (트랜지스터(18)을 경유하여) 상기 전송된 전하와 연관된 신호를 입력, 샘플링 및 홀드한다. 그러고 나서, 서로 연관된 더블 샘플링은, 픽셀(10a)로의 광 노출의 결과로서의 픽셀 신호 출력값 변화를 결정하기 위해, 샘플링된 리셋 신호(SHR; sampled reset signal)로부터 샘플링된 노출 신호(SHS1; sampled exposure signal)를 빼는 데에 사용될 수 있다.
SHS1 신호가 읽혀진 후, 그리고 전송 게이트 제어 신호 TG 가 전송 트랜지스터(14)(TGT)를 온 상태로 유지하는 동안, 듀얼 변환 이득 신호 DCG가 발생되는데, 이는 듀얼 변환 이득 트랜지스터(30)(DCGT)를 활성화 시키고, 도 2d의 전위 다이어그램에 나타난 바와 같이, 커패시터(32)(CAP)의 용량 내에서 스위치한다. 유동 확산 노드(22)(FD) 상에서의 극도로 낮은 신호는 커패시터(32)(CAP)의 추가된 용량으로부터 기인한다. 또 다른 샘플 및 홀드 신호 SHS2가 발생되어, 이미저의 컬럼 라인에 연결된 샘플 및 홀드 회로소자는, (트랜지스터(18)을 경유한) 이 낮은 광 전하(low light charge)와 연관된 신호를 입력, 샘플링 및 홀드하고, 듀얼 변환 이득 트랜지스터(30)는 이제 턴 온 된다. 그러고 나서, 서로 연관된 더블 샘플링은, 픽셀(10a)로의 광 노출의 결과로서의 픽셀 신호 출력값 변화를 결정하기 위해, 샘플링된 리셋 신호(SHR)로부터 샘플링된 노출 신호(SHS2)를 빼는 데에 사용될 수 있다. 이미지 프로세서는 이 픽셀 출력 신호 변화, 이전에 계산된 출력 신호 변화, 또는 어플리케이션에 따르는 두 신호들의 조합을 이용할 수 있다. 이러한 방식으로, 듀얼 변환 이득 이미지 센서가 달성된다. 광 신호는, 처음에 높은 변환 이득 유동 확산 노드(FD)를 가지는 SHS1-SHR 로서 감지되고, 그러고 나서 낮은 변환 이득 유동 확산 노드(FD)를 가지는 SHS2-SHR 로서 샘플링된다.
밝은 또는 강렬한 광에 노출된 상태에서의 픽셀(10a)의 작동 예를, 도 1a, 도 3 및 도 4a 내지 4c를 참조로 하여 설명한다. 먼저, 픽셀(10a)은 리셋 되고, 위에서 도 2를 참조하여 설명한 것처럼, 리셋 상태에 연관된 신호가 얻어진다. 일단 리셋 되면 픽셀(10a)은, 처리되고 있는 이미지로부터 나오는 빛에 노출된다. 도 4a 의 전위 다이어그램은 밝은 광 노출에 의해 야기되는 전하 포화된 PD (charge saturated PD)를 나타낸 것이다. PD 전하 용량 웰 (PD charge capacity well)은 광 노출에 의해 발생된 전하들에 의해 완전히 채워진다. 전송 게이트 제어 신호 TG는 전송 트랜지스터(14)(TGT)를 턴 온 시키는데, 이는, 도 4b에 도시된 바와 같이, PD와 유동 확산 노드(FD) 사이에 전하 분배를 야기한다. 전하 분배는, PD와 유동 확산 노드(22)(FD)의 전하 조절 용량(charge handling capacitance)이 포토센서(12)의 전하 조절 용량보다 적기 때문에 발생한다. 샘플 및 홀드 신호 SHS1이 발생되어, 이미저의 컬럼 라인에 연결된 샘플 및 홀드 회로소자가 (트랜지스터(18)을 경유하여) 상기 포화된 분배 전하에 연관된 신호를 입력, 샘플링 및 홀드한다. 그러고 나서, 서로 연관된 더블 샘플링은, 픽셀(10a)로의 광 노출의 결과로서의 픽셀 신호 출력값 변화를 결정하기 위해, 샘플링된 리셋 신호(SHR)로부터 샘플링된 노출 신호(SHS1)를 빼는 데에 사용될 수 있다.
신호가 읽혀진 후, 그리고 전송 게이트 제어 신호 TG가 전송 트랜지스터(14)(TGT)를 온 상태로 유지하는 동안, 듀얼 변환 이득 신호 DCG가 발생되는데, 이는 듀얼 변환 이득 트랜지스터(30)(DCGT)를 활성화 시키고, 커패시터(32)(CAP)의 전하 조절 용량 내에서 스위치한다. 지금, PD의 전하 조절 용량은 유동 확산 노드(22)(FD)와 커패시터(32)의 조합 전하 조절 용량(combined charge handling capacitance)보다 적다. 이는, 도 4c에 도시된 바와 같이, 유동 확산 노드(22)(FD)로의 풀 전하 전송(full charge transfer)이 가능하게 되었음을 의미하고, 유동 확산 노드(22)(FD)는 이제 추가적인 용량에 기인하여 낮은 변환 이득 노드로 된다. 이는 샘플 및 홀드 신호 SHS2가 발생될 때 높은 풀 웰 신호(high full well signal)의 샘플링을 가능하게 한다. 그러고 나서, 서로 연관된 더블 샘플링은 픽셀 신호 출력값 변경을 결정하기 위해 사용될 수 있다.
밝은 광 노출 상태에서의 전하 분배 및 지연 문제를 회피하기 위해, 커패시터(32)(CAP)를 주의해서 선택해야 한다. 핀 처리된 포토다이오드 (pinned photodiode)의 전하 조절 용량을
Figure 112007028948518-pat00001
로 정의한다. 유동 확산 노드(22)(FD)의 전하 조절 용량은
Figure 112007028948518-pat00002
이다. 커패시터(32)(CAP)의 전하 조절 용량은 QCAP = CCAP[Vaa-pix - Vpin]이다. SHS2가 측정되고 이미지 지연 문제를 초래하지 않을 때, QPD < QFD + QCAP 조건을 더욱 더 만족시키게끔 커패시터(32)의 용량 CCAP 값을 선택할수록, 밝은 광 노출 상태에서의 전하 분배(charge sharing)는 없어질 것이다. 특정 타이밍 어플리케이션들에서, 인-픽셀 커패시터(32)(CAP)의 용량 CCAP을 대략적으로 설정(set)하는 것이 유익하지만, 이것은 본 발명의 실행에 있어서의 요구사항은 아니다.
도 5a는 도 1a에 도시된 픽셀(10a)이 작동하는 동안의 픽셀 신호(pixel signals) 대 광 노출(light exposure)을 나타내는 그래프이다. 라인 50은, 듀얼 변환 이득 트랜지스터(30)가 오프 상태일 때, 유동 확산 노드(22)에 저장된 전하에 연관된 신호를 나타낸다. 즉, 유동 확산 노드(22)가 낮은 용량 및 높은 변환 이득 을 가질 때, 라인 50은 출력신호 Vout이 특정 문턱에 도달하여 포화되는 것을 반영하고 있는데, 도시된 예에서, 문턱전압은 대략 Vthreshold = Vaa-pix - Vpin = 3.3 볼트 - 2.3 볼트 = 1.0 볼트이다. 이는, 도시된 실시예에서 50μV/e의 높은 변환 이득에 대응하는, 약 20Ke 전자와 연관된 신호(SHS1-SHR)이다. 이 시점에서, 신호 대 잡음비(S/N)는 대략 140db 인데, 이는 수용가능한 수치이다. 라인 60은, 듀얼 변환 이득 트랜지스터(30)가 온 상태일 때 유동 확산 노드(22)에 저장된 전하에 연관된 신호를 나타낸다. 즉, 유동 확산 노드(22)가 높은 용량 및 낮은 변환 이득을 가질 때, 라인 60은 출력신호 Vout이 20Ke 문턱에서 포화되지 않음을 반영한다. 만약 5 μV/e 의 낮은 변환 이득이 설정되면, 200Ke가 수집될 때까지 그 출력(SHS2-SHR)은 포화되지 않는다. 이 시점에서, S/N은 447로 증가될 것이다. 만약 독출된 노이즈가 예컨대, 5e 이면, 달성되는 동적 범위는 100db 이다. 도 5b는 유동 확산 노드(22)가 처음에 높은 변환 이득을 가질 때 생기는 조절된 픽셀 신호 (adjusted pixel signal)(70)를 나타내는 그래프로서, 상기 높은 변환 이득은 (위에서 도 1-4를 참조하여 설명한 바와 같이) 뒤이어 낮은 변환 이득으로 스위치된다. 광 동적 범위(light dynamic range)는 10배까지 개선된다. 포화된 SHS2-SHR 출력신호를 달성하기 위하여 10배 이상의 광자(light photons)가 소요된다. 도 5b가 듀얼 변환 이득 트랜지스터가 턴 온 될 때 출력신호에서의 드랍(drop)을 나타내고 있는 반면, 신호 대 잡음비(S/N)에 의해 측정된 수행능력은 나빠지지 않는다. 본 발명의 작동 및 타이밍의 설명 예에서, 상기 3개의 신호(SHR, SHS1 및 SHS2)를 저장하기 위해 3개의 샘플 및 홀드 커패시터들이 요구된다.
도 6은 도 1a에 도시된 5-트랜지스터(5T) 픽셀(10a)의 바람직한 레이아웃을 위에서 바라본 것이다. 상기한 바와 같이, 커패시터(32)는 바람직하게는 미국특허 제6,429,470호에 따라 제조될 수 있는 인-픽셀 커패시터일 수 있다. 본 발명의 픽셀(10a)은 전송 트랜지스터(14)를 요구하지 않는다는 사실을 이해하여야 한다. 즉, 본 발명의 다른 실시예에서 포토센서(12) 및 유동 확산 노드(22)는 중재 트랜지스터(intervening transistor) 없이 연결될 수 있다. 듀얼 변환 이득 트랜지스터(30) 및 인-픽셀 커패시터(32)는 동일한 방식으로 제어될 수 있고, 동일한 기능을 수행할 수 있으며, 앞서 도 1-5를 참조로 설명한 바와 같은 방식으로, 유동 확산 노드(22)의 변환 이득을 변경할 수 있다. 따라서, 본 발명은 전송 게이트 또는 전송 트랜지스터를 포함하는 픽셀로 한정되지 않는다.
본 발명의 다양한 실시예에 관한 다른 작동 모드는, 픽셀 레벨에서 사용자가 조절가능한 이득(user adjustable gain)을 설정하는 것이다. 즉, 듀얼 변환 이득 트랜지스터(30)는 (광 조건에 의해 보증되는 것과 같은) 사진 촬영을 위해 턴 온되거나 턴 오프될 수 있다. 만약 듀얼 변환 이득 트랜지스터(30)가 오프(off) 되면, FD 노드의 변환 이득은 대략 50μV/e이다. 만약 듀얼 변환 이득 트랜지스터(30)가 온(on) 되면, FD 노드의 변환 이득은 대략 5μV/e이다. 이러한 작동 모드에서, 단지 두 개의 전압 레벨이 샘플 및 홀드 회로소자에 저장되는데, 이는 (1)리셋 작동과 연관된 전압 레벨; 및 (2)포토센서로부터 유동 확산 노드(22)로 보내지는 전하와 연관된 전압 레벨이다.
도 7 및 도 8은 본 발명의 또 다른 바람직한 실시예에 따라 구성된 CMOS 이 미저 픽셀(110)을 나타낸 것이다. 픽셀(110)은 본질적으로 도 1a에 도시된 픽셀(10a)과 동일하다. 그러나, 본 실시예에서의 픽셀(110)은 종래의 폴리실리콘 인-픽셀 커패시터(polysilicon in-pixel capacitor)(132) 및 다른 종래의 포토센서(112)를 이용한다. 비록 도 7 및 도 8은 5-트랜지스터(5T) 픽셀 구성을 나타내고 있지만, 전송 트랜지스터(14)는 본 발명의 실행에 있어서 요구되지 않을 수 있음을 이해하여야 한다.
도 9a 및 도 9b는 낮은 광 조건 하에서, 도 7에 도시된 픽셀(110)이 작동하는 동안의 전하 전송을 나타내는 전위 다이어그램이다. 픽셀(110)은, 미리 리셋되었고, 이미지 신호를 수신하는 중이다. 일단 포토센서가 낮은 광에 노출되면, 도 9a에 도시된 바와 같이, PD 내에 전하가 축적된다. 전송 게이트 제어 신호 TG는 전송 트랜지스터(14)(TGT)를 턴 온시켜서, 도 9b에 도시된 바와 같이, PD에 저장된 전하를 유동 확산 노드(22)(FD)로 전송한다. 이 시점에서, 유동 확산 노드(22)(FD)는 낮은 용량 및 높은 변환 이득을 갖는다. 광 노출(light exposure)이 낮기 때문에 전하 분배(charge sharing)는 발생하지 않는다. 이미저의 컬럼 라인에 연결된 샘플 및 홀드 회로소자는, (트랜지스터(18)을 경유하여) 유동 확산 노드(22)에 저장된 전하와 연관된 신호를 입력, 샘플링 및 홀드한다. 그러고 나서, 서로 연관된 더블 샘플링(correlated double sampling)은 픽셀 신호 출력값을 결정하는 데에 사용될 수 있다.
앞서 설명한 본 발명의 다른 실시예에서처럼, 포토센서가 낮은 광 신호를 수신할 때에는 높은 변환 이득이 바람직하다. 이는 단지 낮은 용량의 유동 확산 노 드(22)를 사용함으로써 달성할 수 있다(즉, 듀얼 변환 이득 트랜지스터(30)는 턴 온되지 않는다).
도 10a 및 도 10b는 밝은 광 조건 하에서, 도 7에 도시된 픽셀(110)이 작동하는 동안의 전하의 전송을 나타내는 전위 다이어그램이다. 픽셀(110)은, 미리 리셋되었고, 이미지 신호를 수신하는 중이다. 일단 포토센서가 밝은 광에 노출되면, PD 내에 전하가 축적된다(도 10a). 도 10a의 전위 다이어그램은, 밝은 광 노출에 의해 야기된, PD 내에 저장된 많은 양의 전하를 나타낸 것이다. 전송 게이트 제어 신호 TG는 전송 트랜지스터(14)(TGT)를 턴 온시키고, 듀얼 변환 이득 신호 DCG는 듀얼 변환 이득 트랜지스터(30)(DCGT)를 활성화시켜서 커패시터 132(CAP)의 용량 내에서 스위치 시킨다. 듀얼 변환 이득 신호(DCG)는, 이미지 프로세서 또는 픽셀의 작동을 제어하는 다른 제어 회로에 의해 발생된다. 전송 게이트 제어 신호 TG 및 듀얼 변환 이득 신호 DCG는 동시에 또는 실질적으로 동시에 발생될 수 있다. 지금, PD의 전하 조절 용량은, 유동 확산 노드(22) 및 커패시터(132)의 조합된 전하 조절 용량(combined charge handling capacitance)보다 적다. 이것은 유동 확산 노드(22)에 풀 전하 전송(full charge transfer)이 가능함을 의미하는 것으로서, 용량을 조절하는 추가적인 전하에 기인하여 유동 확산 노드(22)는 이제 낮은 변환 이득 노드로 된다. 이것은 높은 풀 웰 신호(full well signal)의 샘플링을 가능하게 한다.
상기한 바와 같이, 본 발명은 CMOS 이미저에 한정되지 않는다. 예컨대, 본 발명의 듀얼 변환 이득 원리는 CCD 이미저에 적용될 수 있다. 도 11은 본 발명의 바람직한 실시예에 따라 구성된 CCD 이미저(200)의 일부를 나타낸 것이다. CCD 이미저는 이미저(200)의 포토센시티브 장치로부터 입력되는 전하를 시프팅하기 위한 시프트 레지스터(202)를 포함한다. 레지스터(202)는 CCD 이미저(200)의 전하 결합 장치(charge coupled device)로서 자주 언급된다. 레지스터(202)의 최종단 또는 출력단(204)은 유동 확산 노드(22)에 결합된다. 유동 확산 노드(22)와 공급 전압 Vcc 사이에 리셋 트랜지스터의 게이트(206)가 결합된다. 소스 팔로워 트랜지스터(208)는 유동 확산 노드(22)에 연결된 게이트를 갖는다. 소스 팔로워 트랜지스터(208)는공급 전압 Vcc 와 부하(214) 사이에 결합되고, 유동 확산 노드(22) 상에 저장된 전하에 해당하는 신호 Vout을 출력한다. 지금까지 설명한 모든 회로소자는 CCD 이미저 분야에서 통상적인 것이고 공지된 것이다.
도시된 이미저(200)는 또한 듀얼 변환 이득 트랜지스터(210)(DCGT) 및 커패시터(212)(CAP)를 포함한다. 듀얼 변환 이득 트랜지스터(210)는 유동 확산 노드(22) 와 커패시터(212) 사이에 결합되고, 듀얼 변환 이득 제어 신호 DCG에 의해 제어된다. 커패시터(212)는 듀얼 변환 이득 트랜지스터(210)와 공급전압 Vcc 사이에 결합된다. 작동에 있어서, 듀얼 변환 이득 트랜지스터(210) 및 커패시터(212)는, 유동 확산 노드(22)의 변환 이득을 제1 변환 이득 또는 높은 변환 이득 상태(즉, DCG가 발생되어 이미저(200)의 듀얼 변환 이득 트랜지스터(210)가 오프 되고 커패시터(212)가 스위치 아웃되었다)로부터 제2 변환 이득 또는 낮은 변환 이득 상태(즉, DCG가 발생되어 듀얼 변환 이득 트랜지스터(210)가 온 되고 커패시터(212)가 유동 확산 노드(22)에 연결되었다)로 스위치시키는 데 사용된다. 따라서, 듀얼 변환 이득 트랜지스터(210) 및 커패시터(212)는 듀얼 변환 이득 용량(dual conversion gain capability)을 CCD 이미저(200)에 제공하는데, 이는 높은 동적 범위(high dynamic range) 및 우수한 저 광 수행(low light performance)을 가져온다.
도 12는, 도 1 내지 도 10 과 관련하여 앞서 설명한 방식으로 구성된 픽셀들(10,110)을 포함하는 픽셀 배열(225)을 갖는 CMOS 이미저 장치(308)에 관한 블록도이다. 픽셀 배열(225)은 소정 개수의 컬럼(columns) 및 로(rows) 내에서 정렬된 복수의 픽셀들로 구성된다. 배열(225)에서 각 로의 픽셀들은 로 선택 라인에 의해 모두 동시에 턴 온될 수 있고, 각 컬럼의 픽셀들은 컬럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로 라인 및 컬럼 라인들은 전체 배열(225)에 관하여 제공된다. 로 라인들은 로 어드레스 디코더(row address decoder)(230)에 응하여 로 구동기(row driver)(240)에 의해 선택적으로 활성화되고, 컬럼 선택 라인들은 컬럼 어드레스 디코더(column address decoder)(270)에 응하여 컬럼 구동기(column driver)(260)에 의해 선택적으로 활성화된다. 따라서, 로 및 컬럼 어드레스는 배열(225) 내 각 픽셀에 관하여 제공된다.
CMOS 이미저 장치(308)는 제어 회로(250)에 의해 작동되는데, 상기 제어 회로(250)는 픽셀 독출에 관한 적절한 로 및 컬럼 라인을 선택하기 위한 어드레스 디코더들(230,270)을 제어하고, 선택된 로 및 컬럼 라인들의 구동 트랜지스터들(drive transistors)에 구동 전압들(driving voltages)을 인가하는 로 및 컬럼 구동기(240,260)를 제어한다. 전형적으로, 이미저 장치(308)에서의 신호 흐름은, 그 수신하는 포토 입력의 수신 및 전하 발생시 시작된다. 상기 신호는 독출회로(read-out circuit)로 출력되고, 그러고 나서 아날로그-디지털 변환 장치로 출력된다. 그러고 나서 상기 신호는 이미저 프로세서로 전송되어 직렬화 되고, 그러고 나서 상기 신호는 이미저 장치로부터 출력된다.
도 13은 시스템(300) 및 시스템(300)으로의 입력장치를 나타낸 것으로서, 시스템(300)은 도 12에서와 같은 이미저 장치(308)를 포함하도록 변형된, 전형적인 프로세서 기반 시스템이다. 이미저 장치(308)는 또한 시스템(300)으로부터 제어 또는 다른 데이터를 수신할 수도 있다. 이미저 장치(308)를 채택할 수 있는 프로세서 기반 시스템들의 예로서, 컴퓨터 시스템(computer systems), 스캐너(scanner), 머신 비젼 시스템(machine vision systems), 차량 항법 시스템(vehicle navigation systems), 비디오 전화(video telephones), 감시 시스템(surveillance systemㄴ), 자동 초점 시스템(auto focus systems), 행성 추적 시스템(star tracker systems), 동작 탐지 시스템(motion detection systems), 이미지 안정화 시스템(image stbilization systems) 및 기타 시스템들을 포함할 수 있으며, 다만 이에 한정되는 것은 아니다.
시스템(300)은, 버스(304)를 통해 다양한 장치들과 통신하는 중앙처리장치(CPU)(302)를 포함한다. 버스(304)에 연결된 장치들 중 일부는 시스템(300) 외부와의 통신을 수행하는 데, 실례로서 입출력(I/O) 장치 및 이미저 장치(308)가 이에 포함된다. 버스(304)에 연결된 다른 장치들 메모리를 제공하는 데, 실례로서 랜덤 억세스 메모리(RAM)(310), 하드 드라이브(312), 및 플로피 디스크 드라이브(314) 및 컴팩트 디스크(316)와 같은 하나 이상의 주변 메모리 장치가 이에 포함된다. 이미저 장치(308)는, 도시된 임의의 실시예에 따라 구성된 CCD 이미저 또는 CMOS 이미저일 수 있다.
따라서, 본 발명은 (1)높은 변환 이득(conversion gain) 및 감도(sensitivity)로 우수한 저 광 수행(low light performance)을 달성하고, (2)높은 풀 웰 용량(full well capacity) 및 변환 이득으로 높은 동적 범위를 달성하는 데, 이는 종래 이미지 기술로는 달성할 수 없는 것들이다.
본 발명의 듀얼 변환 이득 원리는, 다른 많은 이미저 장치들(CCD 또는 CMOS) 및 이미저 구성들(예컨대, 2-트랜지스터(2T), 3T, 4T 등)에 적용될 수 있음을 이해하여야 한다. 본 발명의 원리는 임의의 직렬 커패시터-트랜지스터 구성과 함께 활용될 수 있다. 또한 본 발명은 듀얼 변환 이득 원리에 유일하게 한정되지 않음을 이해하여야 한다. 즉, 원하는 경우 둘보다 많은 변환 이득들을 가지는 유동 확산 노드를 제공하기 위해, 유동 확산 노드는 다중 듀얼 변환 이득 트랜지스터들(multiple dual conversion gain transistors) 및 연관된 커패시터들에 연결될 수 있다. 그리고, 본 발명이 하나의 타이밍 다이어그램(도 3)의 실시예를 통해 설명되었지만, 다른 타이밍들을 사용하는 것도 가능하다. 예컨대, 커패시터(32)가 선택될 수 있게 함으로써 SHS2 샘플링 동안 전하 분배가 존재하도록 하는 어플리케이션의 구현이 가능할 것이다. SHS2가 샘플링된 후, 전송 게이트, 듀얼 변환 이득 및 리셋 트랜지스터들은 동시에 턴 온되고 모든 노드들은 리셋 된다. 이는 분배된 전하를 제거하고, 다음 독출 프레임(readout frame)에서의 지연 문제(lag issues)를 방지한다. 이것은 새로운 듀얼 변환 이득 개념과 연관된 장점을 갖는 선택적인 타이밍의 예이다.
상기한 처리과정들 및 장치들은 사용되거나 생산될 수 있는 바람직한 방법 및 그것의 많은 전형적인 장치들을 나타낸 것이다. 상기한 설명 및 도면들은 본 발명의 목적, 특징 및 장점들을 달성할 수 있는 실시예들을 나타낸 것이다. 그러나, 본 발명은 상기한 설명 및 실시예들로 엄격하게 한정하는 것으로 의도되지 않았다. 비록 현재 예측할 수는 없지만, 이하에 기재되는 청구항들의 사상 및 범위 내에 속하는 본 발명의 다른 변형예들은 본 발명의 일부로서 고려되어야 할 것이다.

Claims (33)

  1. 포토 발생 전하를 발생시키는 감광성 소자의 전하 저장 용량보다 작은 전하 저장 용량을 가지는 확산 영역 내에 포토 발생 전하를 저장하는 단계;
    상기 저장된 포토 발생 전하를 나타내는 제1 신호를 출력하는 단계;
    상기 확산 영역의 전하 저장 용량을 변경함으로써 상기 확산 영역의 변환 이득을 변경하는 단계; 및
    상기 변경된 변환 이득을 구비한 상기 확산 영역 내에서 상기 저장된 포토 발생 전하를 나타내는 제2 신호를 출력하는 단계를 포함하고,
    상기 포토 발생 전하를 저장하기 이전에 상기 확산 영역을 배열 공급 전압(array supply voltage)으로 리셋 하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제3 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  2. 제1항에 있어서, 상기 변경 단계는, 상기 확산 영역의 커패시턴스를 변경하는 단계를 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  3. 제1항에 있어서, 상기 변경 단계는, 상기 확산 영역의 커패시턴스를 증가시키는 단계를 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  4. 제1항에 있어서,
    상기 제1, 제2 및 제3 신호를 샘플링 및 홀딩하는 단계; 및
    서로 연관된 출력값을 얻기 위해 상기 샘플링되고 홀딩된 제1, 제2 및 제3 신호를 이용하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  5. 제1항에 있어서,
    상기 포토 발생 전하를 상기 확산 영역 내에 저장하기 이전에, 상기 확산 영역과 상기 포토 발생 전하를 제공하는 감광성 소자를 동시에 리셋하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제3 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  6. 제5항에 있어서,
    상기 제1, 제2 및 제3 신호를 샘플링 및 홀딩하는 단계; 및
    서로 연관된 출력값을 얻기 위해 상기 샘플링되고 홀딩된 제1, 제2 및 제3 신호를 이용하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  7. 제1항에 있어서,
    상기 확산 영역, 상기 포토 발생 전하를 제공하는 감광성 소자 및 상기 변환 이득을 변경하는 데 이용되는 용량성 영역(capacitive region)을 동시에 리셋하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  8. 제7항에 있어서, 상기 리셋 단계는 분배된 전하들을 실질적으로 제거함을 특징으로 하는 이미저 장치의 작동 방법.
  9. 제7항에 있어서, 상기 리셋 단계는, 후속하는 독출 작동에 관한 지연을 실질적으로 제거함을 특징으로 하는 이미저 장치의 작동 방법.
  10. 포토 발생 전하를 발생시키는 감광성 소자의 전하 저장 용량보다 작은 전하 저장 용량을 가지는 확산 영역으로 포토 발생 전하를 전송하는 단계;
    상기 전송된 전하의 양을 판단하는 단계;
    판단된 상기 전하의 양을 미리 정해진 문턱값(threshold)과 비교하는 단계;
    전송된 전하량이 상기 문턱값을 초과하는 경우 상기 확산 영역의 전하 저장 용량을 변경함으로써 상기 확산 영역의 변환 이득을 변경하는 단계; 및
    상기 확산 영역 내에서의 상기 전하를 나타내는 제1 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  11. 제10항에 있어서, 상기 변경 단계는, 상기 확산 영역의 커패시턴스를 변경하는 단계를 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  12. 제10항에 있어서, 상기 변경 단계는, 상기 확산 영역의 커패시턴스를 증가시키는 단계를 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  13. 제10항에 있어서,
    상기 포토 발생 전하를 저장하기 이전에 상기 확산 영역을 배열 공급 전압(array supply voltage)으로 리셋 하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제2 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  14. 제13항에 있어서,
    상기 제1 신호 및 제2 신호를 샘플링 및 홀딩하는 단계; 및
    서로 연관된 출력값을 얻기 위해 상기 샘플링되고 홀딩된 제1 신호 및 제2 신호를 이용하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  15. 제10항에 있어서,
    상기 포토 발생 전하를 상기 확산 영역 내에 저장하기 이전에, 상기 확산 영역과 상기 포토 발생 전하를 제공하는 감광성 소자를 동시에 리셋하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제2 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  16. 제15항에 있어서,
    상기 제1 신호 및 제2 신호를 샘플링 및 홀딩하는 단계; 및
    서로 연관된 출력값을 얻기 위해 상기 샘플링되고 홀딩된 제1 신호 및 제2 신호를 이용하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  17. 제10항에 있어서,
    상기 확산 영역, 상기 포토 발생 전하를 제공하는 감광성 소자 및 상기 변환 이득을 변경하는 데 이용되는 용량성 영역(capacitive region)을 동시에 리셋하는 단계를 더 포함하는 것을 특징으로 하는 이미저 장치의 작동 방법.
  18. 제17항에 있어서, 상기 리셋 단계는 분배된 전하들을 제거함을 특징으로 하는 이미저 장치의 작동 방법.
  19. 제17항에 있어서, 상기 리셋 단계는 후속하는 독출 작동에 관한 지연을 제거함을 특징으로 하는 이미저 장치의 작동 방법.
  20. 제1 커패시턴스를 구비한 포토센서를 제공하는 단계;
    상기 제1 커패시턴스보다 적은 값의 제2 커패시턴스를 구비한 확산 영역을 제공하는 단계;
    상기 확산 영역 내에 상기 포토센서로부터의 포토 발생 전하를 저장하는 단계;
    상기 저장된 전하의 양을 판단하는 단계;
    상기 저장된 전하의 양을 미리 정해진 문턱값(threshold)과 비교하는 단계;
    상기 저장된 전하량이 상기 문턱값을 초과하는 경우, 상기 확산 영역에 제3 커패시턴스를 추가하는 단계로서 상기 제2 및 제3 커패시턴스의 조합이 상기 제1 커패시턴스보다 더 큰 단계를 포함하고,
    상기 저장된 전하를 나타내는 제1 신호를 샘플링 및 홀딩하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  21. 제20항에 있어서, 상기 추가 단계는 상기 확산 영역의 변환 이득을 변경함을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  22. 제20항에 있어서, 상기 포토 발생 전하를 저장하기 이전에 상기 확산 영역을 배열 공급 전압(array supply voltage)으로 리셋 하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제2 신호를 샘플링 및 홀딩하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  23. 제20항에 있어서,
    상기 포토 발생 전하를 상기 확산 영역 내에 저장하기 이전에, 상기 확산 영역과 상기 포토센서를 동시에 리셋하는 단계; 및
    상기 리셋된 확산 영역을 나타내는 제2 신호를 샘플링 및 홀딩하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  24. 삭제
  25. 제20항에 있어서,
    상기 확산 영역, 상기 포토센서 및 상기 변환 이득을 변경하는 데 이용되는 용량성 영역(capacitive region)을 동시에 리셋하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  26. 제25항에 있어서, 상기 리셋 단계는 분배된 전하들을 제거함을 특징으로 하 는 CMOS 이미저 장치의 작동 방법.
  27. 제25항에 있어서, 상기 리셋 단계는 후속하는 독출 작동에 관한 지연을 제거함을 특징으로 하는 CMOS 이미저 장치의 작동 방법.
  28. 기판을 제공하는 단계;
    포토센시티브 영역을 상기 기판 내에 제공하는 단계;
    제1 커패시턴스를 구비한 유동 확산 영역을 상기 기판 내에 제공하는 단계; 및
    변환 이득 변경 회로를 상기 기판 내에 제공하는 단계를 포함하여 구성하되, 상기 변환 이득 변경 회로는 상기 확산 영역의 커패시턴스에 제2 커패시턴스를 추가하도록 제어될 수 있으며,
    상기 변환 이득 변경 회로를 제공하는 단계는,
    용량성 소자를 상기 기판 내에 형성하는 단계; 및
    트랜지스터를 상기 기판 내에 형성하는 단계를 포함하되, 상기 트랜지스터는 상기 확산 영역과 상기 용량성 소자 사이에 연결됨으로써 상기 트랜지스터가 활성화될 때, 상기 용량성 소자의 커패시턴스가 상기 제1 커패시턴스에 추가됨을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
  29. 제28항에 있어서, 상기 포토센시티브 영역을 제공하는 단계는, 상기 유동 확산 영역의 저장 용량보다 큰 저장 용량을 가지는 포토다이오드를 상기 기판 내에 제공하는 단계를 포함하는 것을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
  30. 제28항에 있어서, 상기 포토센시티브 영역을 제공하는 단계는,
    포토다이오드를 상기 기판 내에 제공하는 단계; 및
    상기 포토다이오드를 커패시터에 연결하는 단계를 포함하는 것을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
  31. 제28항에 있어서, 상기 포토센시티브 영역을 제공하는 단계는, 포토게이트를 상기 기판 내에 제공하는 단계를 포함하는 것을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
  32. 기판을 제공하는 단계;
    포토센시티브 영역을 상기 기판 내에 제공하는 단계;
    픽셀을 리셋하기 위한 제1 트랜지스터를 상기 기판 내에 형성하는 단계;
    제1 커패시턴스를 구비한 유동 확산 영역을 상기 기판 내에 제공하는 단계;
    상기 포토센시티브 영역과 상기 유동 확산 영역 사이에 연결되고, 상기 포토센시티브 영역에서 상기 유동 확산 영역으로 전하를 전송하도록 제어될 수 있는 제2 트랜지스터를 제공하는 단계;
    용량성 소자를 상기 기판 내에 형성하는 단계; 및
    제3 트랜지스터를 상기 기판 내에 형성하는 단계를 포함하되, 상기 제3 트랜지스터는 상기 유동 확산 영역과 상기 용량성 소자 사이에 연결됨으로써 상기 제3 트랜지스터가 활성화될 때, 상기 용량성 소자의 커패시턴스가 상기 제1 커패시턴스에 추가되고,
    상기 포토센시티브 영역을 제공하는 단계는 상기 유동 확산 영역의 저장 용량보다 큰 저장 용량을 가지는 포토다이오드를 상기 기판 내에 제공하는 단계를 포함하는 것을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
  33. 기판을 제공하는 단계;
    포토센시티브 영역을 상기 기판 내에 제공하는 단계;
    픽셀을 리셋하기 위한 제1 트랜지스터를 상기 기판 내에 형성하는 단계;
    제1 커패시턴스를 구비하며 상기 포토센시티브 영역에 연결되는 유동 확산 영역을 상기 기판 내에 제공하는 단계;
    용량성 소자를 상기 기판 내에 형성하는 단계; 및
    제2 트랜지스터를 상기 기판 내에 형성하는 단계를 포함하되, 상기 제2 트랜지스터는 상기 유동 확산 영역과 상기 용량성 소자 사이에 연결됨으로써 상기 제2 트랜지스터가 활성화될 때, 상기 용량성 소자의 커패시턴스가 상기 제1 커패시턴스에 추가되고,
    상기 포토센시티브 영역을 제공하는 단계는 상기 유동 확산 영역의 저장 용량보다 큰 저장 용량을 가지는 포토다이오드를 상기 기판 내에 제공하는 단계를 포함하는 것을 특징으로 하는 듀얼 변환 이득 픽셀의 제조 방법.
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