JP6663209B2 - 撮像装置、撮像システム及び撮像装置の駆動方法 - Google Patents

撮像装置、撮像システム及び撮像装置の駆動方法 Download PDF

Info

Publication number
JP6663209B2
JP6663209B2 JP2015233675A JP2015233675A JP6663209B2 JP 6663209 B2 JP6663209 B2 JP 6663209B2 JP 2015233675 A JP2015233675 A JP 2015233675A JP 2015233675 A JP2015233675 A JP 2015233675A JP 6663209 B2 JP6663209 B2 JP 6663209B2
Authority
JP
Japan
Prior art keywords
capacitance
input node
capacitance value
unit
control unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015233675A
Other languages
English (en)
Other versions
JP2017103537A5 (ja
JP2017103537A (ja
Inventor
林　英俊
英俊 林
真太郎 竹中
真太郎 竹中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2015233675A priority Critical patent/JP6663209B2/ja
Priority to US15/360,833 priority patent/US10432880B2/en
Publication of JP2017103537A publication Critical patent/JP2017103537A/ja
Publication of JP2017103537A5 publication Critical patent/JP2017103537A5/ja
Application granted granted Critical
Publication of JP6663209B2 publication Critical patent/JP6663209B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、撮像装置、撮像システム及び撮像装置の駆動方法に関する。
特許文献１は、画素内のフローティングディフュージョンと電源線との間にトランジスタ及び付加容量が直列接続された構成を有する撮像装置を開示している。当該撮像装置は、トランジスタの接続又は非接続を制御することにより、付加容量とフローティングディフュージョンとの接続又は非接続を切り替えることができる。この動作によって生じるフローティングディフュージョンの容量値の変化に応じて、フローティングディフュージョンでの電荷電圧変換比が変化する。そのため、当該撮像装置は、撮像時のゲインを可変とすることができる。
米国特許出願公開第２００９／００９６８９０号明細書
しかしながら、特許文献１には、ゲイン可変用の付加容量の接続又は非接続を制御するための制御部の構成について明確に開示されていない。
本発明は、フローティングディフュージョンの容量値の制御をより好適に行い得る撮像装置を提供することを目的とする。
本発明の一実施形態によれば、入射光に応じた電荷を生成する光電変換部と、入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、前記入力ノードを所定の電圧でリセットするリセットトランジスタと、前記入力ノードの容量値を可変とする容量可変手段と、をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、を有し、前記第１の制御部は、前記走査回路が前記読み出し走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御し、前記第２の制御部は、前記走査回路が前記シャッタ走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御することを特徴とする撮像装置が提供される。
本発明の一実施形態によれば、入射光に応じた電荷を生成する光電変換部と、入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、前記入力ノードを所定の電圧でリセットするリセットトランジスタと、前記入力ノードの容量値を可変とする容量可変手段と、をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、を有し、同一フレームの画像を取得するための一連の前記読み出し走査と前記シャッタ走査において、前記第１の制御部及び前記第２の制御部は、前記読み出し走査における前記入力ノードの容量値と、前記シャッタ走査における前記入力ノードの容量値とを同一の容量値に設定するように、前記容量可変手段を制御することを特徴とする撮像装置が提供される。
本発明によれば、フローティングディフュージョンの容量値の制御をより好適に行い得る撮像装置が提供される。
第１実施形態に係る撮像装置の構成を示すブロック図である。 第１実施形態に係る画素の構成を示す回路図である。 第１実施形態に係る撮像装置の駆動方法を模式的に示す図である。 第１実施形態に係る容量制御部の構成を示すブロック図である。 第１実施形態に係る垂直走査回路の構成を示す回路図である。 第１実施形態に係る撮像装置の動作タイミング図である。 比較例に係る撮像装置の構成を示すブロック図である。 比較例に係る撮像装置の駆動方法を模式的に示す図である。 比較例に係る撮像装置におけるノイズ発生要因を示す図である。 第２実施形態に係る画素アレイの配列図である。 第２実施形態に係る撮像装置の駆動方法を模式的に示す図である。 第２実施形態に係る容量制御部の構成を示すブロック図である。 第３実施形態に係る撮像装置の構成を示すブロック図である。 第３実施形態に係る撮像装置の駆動方法を模式的に示す図である。 第３実施形態に係る容量制御部の構成を示すブロック図である。 第３実施形態に係る垂直走査回路の構成を示す回路図である。 第３実施形態に係る撮像装置の動作タイミング図である。 比較例に係る撮像装置の駆動方法を模式的に示す図である。 第４実施形態に係る撮像装置の駆動方法を模式的に示す図である。 第５実施形態に係る撮像装置の駆動方法を模式的に示す図である。 第５実施形態に係る垂直走査回路の構成を示す回路図である。 第５実施形態に係る撮像装置の動作タイミング図である。 第６実施形態に係る画素の構成を示す回路図である。 第６実施形態に係る撮像装置の動作タイミング図である。 第７実施形態に係る撮像システムのブロック図である。
以下、本発明の実施形態に係る撮像装置について図面に基づいて説明する。複数の図面にわたって同様の機能を有する部分には同一の符号を付し、重複する説明は省略又は簡略化することもある。
（第１実施形態）
図１は、第１実施形態に係る撮像装置の構成を示すブロック図である。撮像装置は、画素アレイ１００、垂直走査回路１１０（ＶＳＣ）、列読み出し部１２０、メモリ部１３０、出力回路１４０、及び水平走査回路１５０を有する。撮像装置は、さらにこれらの各部に信号を供給して制御する、第１容量制御部１６０、第２容量制御部１７０、及びタイミング制御部１８０（ＴＧ）を有する。画素アレイ１００は、複数の行及び複数の列をなすマトリクス状に配列された複数の画素１０１を含む。垂直走査回路１１０は、行ごとに複数の制御信号を画素アレイ１００の各画素１０１に出力する。ここで、垂直走査回路から各画素に供給される制御信号は、ＲＥＳ［０］〜［ｎ］、ＴＸ［０］〜［ｎ］、ＦＤＩＮＣ［０］〜［ｎ］、ＳＥＬ［０］〜［ｎ］である。なお、添字は画素アレイ１００の行番号を示すものとするが、行番号を特定する必要がない場合には、添字を省略することもある。また、本明細書では行番号及び列番号は、いずれも０から始まるものとする。したがって、画素１０１の行数はｎ＋１である。画素１０１は、垂直走査回路１１０からの制御信号ＳＥＬ［０］〜［ｎ］により行ごとに順次選択される（垂直走査）。選択された行の画素１０１から出力される信号が列ごとに共通に設けられた垂直出力線１０２を介して読み出される。
列読み出し部１２０は、画素アレイ１００の列ごとに配された複数の列読み出し回路１２１を含む。各列読み出し回路１２１には、垂直出力線１０２を介して画素１０１からの信号が入力される。列読み出し回路１２１は、バッファリング、増幅、ＡＤ(Analog-to-Digital)変換、相関二重サンプリング等の機能を有し得る。
メモリ部１３０は、画素アレイ１００の列ごとに配された複数の信号保持部１３１を含む。列読み出し回路１２１がＡＤ変換の機能を有しない場合は、信号保持部１３１は、アナログ信号を保持するサンプルホールド回路等により構成され得る。列読み出し回路１２１がＡＤ変換の機能を有する場合は、信号保持部１３１は、デジタル信号を保持するデジタルメモリ等により構成され得る。
水平走査回路１５０は、タイミング制御部１８０からの制御信号に応じて、複数の信号保持部１３１に、各々が保持している信号を順次出力させる。複数の信号保持部１３１から出力された信号は出力回路１４０に入力される。出力回路１４０は、入力された信号にバッファリング、増幅等の処理を行い、出力端子ＯＵＴから出力させる。
タイミング制御部１８０は、デジタルカメラ等の撮像装置が搭載される装置から伝送路を介してシリアル通信等により供給される信号を受けて動作する。この通信に基づき、タイミング制御部１８０は、垂直走査回路１１０、水平走査回路１５０、第１容量制御部１６０、及び第２容量制御部１７０にタイミング信号等の信号を供給する。第１容量制御部１６０は、タイミング制御部１８０からの信号に基づき垂直走査回路１１０に第１出力許可信号を出力する。第２容量制御部１７０は、タイミング制御部１８０からの信号に基づき垂直走査回路１１０に第２出力許可信号を出力する。これらの出力許可信号の生成方法、垂直走査回路１１０、第１容量制御部１６０、第２容量制御部１７０の動作の詳細等は後述する。
図２は、第１実施形態に係る画素１０１の構成を示す回路図である。画素１０１は、光電変換部ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４、トランジスタＭ５、フローティングディフュージョンＦＤ及び付加容量Ｃｉｎｃを有する。各トランジスタは、一例としてＮＭＯＳトランジスタであるものとするが、例えばＰＭＯＳトランジスタであってもよい。転送トランジスタＭ１のゲートには制御信号ＴＸが入力される。リセットトランジスタＭ２のゲートには制御信号ＲＥＳが入力される。選択トランジスタＭ４のゲートには制御信号ＳＥＬが入力される。
光電変換部ＰＤは、フォトダイオード等により構成される、入射光に応じた電荷を生成する素子である。以下の説明では、光電変換部ＰＤはフォトダイオードであるものとする。光電変換部ＰＤのアノードは接地され、カソードは転送トランジスタＭ１のソースに接続される。
フローティングディフュージョンＦＤは、転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース、増幅トランジスタＭ３のゲート及びトランジスタＭ５のドレインに接続される。すなわち、フローティングディフュージョンＦＤは、増幅トランジスタＭ３の入力ノードである。フローティングディフュージョンＦＤは半導体基板上に形成される不純物拡散領域を含み、所定の容量を有する。フローティングディフュージョンＦＤの容量は、不純物拡散領域が形成するＰＮ接合による容量成分を含み得る。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは所定の電圧ＳＶＤＤを供給する電源線に接続される。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続される。選択トランジスタＭ４のソースは、垂直出力線１０２に接続される。トランジスタＭ５のソースは付加容量Ｃｉｎｃの一端に接続される。付加容量Ｃｉｎｃの他端は接地される。
制御信号ＴＸ及び制御信号ＲＥＳがハイレベルになり、転送トランジスタＭ１及びリセットトランジスタＭ２がオンになると、光電変換部ＰＤ及びフローティングディフュージョンＦＤの電荷がリセットされる。その後、制御信号ＴＸ及び制御信号ＲＥＳがローレベルになり、転送トランジスタＭ１及びリセットトランジスタＭ２がオフになると、この時刻から光電変換部ＰＤへの電荷の蓄積が開始される。以下、この一連の動作を、シャッタ動作と呼び、垂直走査回路１１０が、各行の画素１０１に順次シャッタ動作を行わせる処理をシャッタ走査と呼ぶ。
制御信号ＴＸがハイレベルになり、転送トランジスタＭ１がオンになると、光電変換により光電変換部ＰＤで生成され蓄積された電荷がフローティングディフュージョンＦＤに転送される。増幅トランジスタＭ３及び不図示の電流源はソースフォロア回路として動作し、転送された電荷に基づく電圧が垂直出力線１０２に出力される。垂直出力線１０２に出力された電圧は、列読み出し回路１２１によって増幅等の処理がなされ、信号保持部１３１に保持される。以下、この一連の動作を読み出し動作と呼び、垂直走査回路１１０が、各行の画素１０１に順次読み出し動作を行わせる処理を読み出し走査と呼ぶ。なお、シャッタ動作から読み出し動作までの時間が、光電変換部ＰＤに電荷を蓄積する蓄積時間である。
制御信号ＦＤＩＮＣに応じてトランジスタＭ５がオン又はオフに切り替わることにより、フローティングディフュージョンＦＤと付加容量Ｃｉｎｃとの接続・非接続が切り替わる。これにより、フローティングディフュージョンＦＤに生じる容量が変化する。言い換えると、トランジスタＭ５及び付加容量Ｃｉｎｃは、入力ノードの容量値を可変とする容量可変手段として機能する。このとき、フローティングディフュージョンＦＤに転送された電荷に対する増幅トランジスタＭ３の出力電圧の変換比、すなわちゲインを切り替えることができる。付加容量ＣｉｎｃがフローティングディフュージョンＦＤに接続され、フローティングディフュージョンＦＤの容量値が増加すると、非接続状態の場合と比べてゲインが小さくなる（以下、この状態を「ＦＤ容量大」と呼ぶ。）。逆に、付加容量ＣｉｎｃがフローティングディフュージョンＦＤに非接続となると、フローティングディフュージョンＦＤの容量値が減少し、接続状態と比べてゲインは大きくなる（以下、この状態を「ＦＤ容量小」と呼ぶ。）。このように、本実施形態の撮像装置は、制御信号ＦＤＩＮＣに応じて画素１０１のゲインを切り替えることができる。
なお、本実施形態の付加容量Ｃｉｎｃ及びトランジスタＭ５は、図２のように分離された２つの素子で構成されていてもよいが、この構成には限定されず、少なくとも「ＦＤ容量大」と「ＦＤ容量小」の２つの状態とすることが可能であればよい。例えば、これらは、同様の機能を有する１つの素子で構成されていてもよい。一例としては、ＭＯＳ型容量を用いることで、付加容量Ｃｉｎｃ及びトランジスタＭ５の機能を１つの素子で兼ねることができる。その一例は、ＭＯＳＦＥＴのソース及びドレインを短絡した端子と、ゲート端子との間の容量を用いたＭＯＳ型容量である。このＭＯＳ型容量は、端子間の電圧により容量が変化する可変容量素子として機能し得るため、入力ノードの容量値を可変とする容量可変手段として適用可能である。このＭＯＳ型容量は、ＭＯＳＦＥＴのソース及びドレインの一方を省略した構成であってもよい。
図３は、第１実施形態に係る撮像装置の駆動方法を模式的に示す図である。図３は、撮像装置がカメラ等の撮像システムからフローティングディフュージョンＦＤの容量（ＦＤ容量）を変化させる指示を受けた際の、撮像装置の動作タイミングの概略を示している。図３では、一例として、撮像装置が、最初にＦＤ容量小の指示を受け、次にＦＤ容量大の指示を受け、その後再びＦＤ容量小の指示を受けた場合の動作を示している。また、図３の動作は、動画撮影等のシャッタ走査と読み出し走査を繰り返す動作を前提としている。
なお、上述のようにＦＤ容量を大きくすると、ゲインは小さくなるが、蓄積可能な電荷量が多くなる。そのため、入射光量が多い撮影条件に好適な設定となる。逆に、ＦＤ容量を小さくすると、蓄積可能な電荷量は少なくなるが、ゲインが大きくなる。そのため、入射光量が少ない撮影条件に好適な設定となる。撮像システムは、ＩＳＯ感度の設定、被写体からの入射光量等の所定の条件に基づいて、撮像装置にＦＤ容量小又はＦＤ容量大の指示を行う。
時刻Ｔ１０において、タイミング制御部１８０は、ＦＤ容量小により読み出し走査（Ｒ）を行う指示を示す信号を受信する。この信号は、タイミング制御部１８０（ＴＧ）内のレジスタに保持される。時刻Ｔ１１において、タイミング制御部１８０は、ＦＤ容量大によりシャッタ走査（Ｓ）を行う指示を示す信号を受信する。この信号は、タイミング制御部１８０（ＴＧ）内のレジスタに保持される。
時刻Ｔ１２において、タイミング制御部１８０は、読み出し走査を開始するためのトリガとなるパルス信号（内部ＶＤ）を出力する。垂直走査回路１１０はこのパルスを受けて読み出し走査を開始する。ここで、タイミング制御部１８０は、各行の走査タイミングを決定するためのパルス信号（内部ＨＤ）を一定の周期で出力している。垂直走査回路１１０は、この内部ＨＤのパルスを受けるごとに順次読み出し行のアドレスを進める。これにより、先頭行から最終行までの読み出し走査が順次行われる。
同時刻Ｔ１２において、タイミング制御部１８０は、内部ＶＤのパルスを第１容量制御部１６０にも出力する。これを受けて、第１容量制御部１６０は、第１出力許可信号を垂直走査回路１１０に出力する。このとき、第１出力許可信号は、ＴＧ内レジスタの信号に基づき、ＦＤ容量小を示すローレベルの信号となる。垂直走査回路１１０は、第１出力許可信号に基づき、読み出し動作を行う行の画素に対し制御信号ＦＤＩＮＣをローレベルとする。これにより、当該行の画素１０１のトランジスタＭ５は読み出し動作時にオフであり、ＦＤ容量小で読み出し動作が行われる。すなわち、第１容量制御部１６０は、ＦＤ容量の指示を示す第１出力許可信号の出力タイミングを時刻Ｔ１０から時刻Ｔ１２まで遅延させることにより、垂直走査回路１１０が読み出し走査を開始するタイミングと同期させる機能を有している。
時刻Ｔ１３において、タイミング制御部１８０は、シャッタ走査を開始するためのトリガとなるパルス信号（シャッタスタート）を出力する。垂直走査回路１１０はこのパルスを受けてシャッタ走査を開始する。垂直走査回路１１０は、内部ＨＤのパルスを受けるごとに順次読み出し行のアドレスを１つずつ進める。これにより、先頭行から最終行までのシャッタ走査が順次行われる。
同時刻Ｔ１３において、タイミング制御部１８０は、シャッタスタートのパルスを第２容量制御部１７０にも出力する。これを受けて、第２容量制御部１７０は、第２出力許可信号を垂直走査回路１１０に出力する。第２出力許可信号は、ＴＧ内レジスタの信号に基づき、ＦＤ容量大を示すハイレベルの信号となる。垂直走査回路１１０は、第２出力許可信号に基づき、シャッタを行う行の画素に対し制御信号ＦＤＩＮＣをハイレベルとする。これにより、当該行の画素１０１のトランジスタＭ５はシャッタ動作時にオンであり、ＦＤ容量大でシャッタ動作が行われる。すなわち、第２容量制御部１７０は、ＦＤ容量の指示を示す第２出力許可信号の出力タイミングを時刻Ｔ１１から時刻Ｔ１３まで遅延させて、垂直走査回路１１０がシャッタ走査を開始するタイミングと同期させる機能を有している。
時刻Ｔ１４において、タイミング制御部１８０は、ＦＤ容量大により読み出し走査（Ｒ）を行う指示を示す信号を受信する。この信号は、タイミング制御部１８０（ＴＧ）内のレジスタに保持される。時刻Ｔ１５において、タイミング制御部１８０は、ＦＤ容量小によりシャッタ走査（Ｓ）を行う指示を示す信号を受信する。この信号は、タイミング制御部１８０（ＴＧ）内のレジスタに保持される。
時刻Ｔ１６において、時刻Ｔ１２から開始される読み出し走査と同様にして、読み出し走査が開始される。ただし、時刻Ｔ１６からの読み出しにおいて、第１出力許可信号は、ＴＧ内レジスタの信号に基づき、ＦＤ容量大を示す。したがって、時刻Ｔ１６からの読み出し走査は、ＦＤ容量大の状態で行われる。なお、図３に示されるシャッタ走査及び読み出し走査の線は、これらの線が実線の場合にはシャッタ走査及び読み出し走査がＦＤ容量大で行われることを示している。また、これらの線が破線の場合にはシャッタ走査及び読み出し走査がＦＤ容量小で行われることを示している。なお、時刻Ｔ１６以降もシャッタ走査は継続される。すなわち、シャッタ走査の一部と読み出し走査の一部は同一の期間に並行して行われ得る。
上述のように、シャッタ動作から読み出し動作までの時間が光電変換部ＰＤへの蓄積時間である。すなわち、時刻Ｔ１３から開始されるシャッタ走査と時刻Ｔ１６から開始される読み出し走査は同一フレームの画像を取得するための垂直走査である。このとき、当該シャッタ走査と当該読み出し走査はいずれもＦＤ容量大で行われている。このように、本実施形態では、第１容量制御部は、読み出し走査に対してＦＤ容量を変化させる指示を読み出し走査の開始と同期させ、第２容量制御部は、シャッタ走査に対してＦＤ容量を変化させる指示をシャッタ走査の開始と同期させている。これにより、全ての行のシャッタ走査及び読み出し走査の開始から終了までの期間内に、ＦＤ容量が変更されないように垂直走査が行われる。さらに、同一フレームの画像を取得するためのシャッタ走査と読み出し走査について、ＦＤ容量の設定が一致しており、ＦＤ容量が同一の状態で垂直走査が行われる。
時刻Ｔ１７において、時刻Ｔ１３から開始されるシャッタ走査と同様にして、シャッタ走査が開始される。ただし、時刻Ｔ１７からのシャッタ走査において、第２出力許可信号は、ＴＧ内レジスタの信号に基づき、ＦＤ容量小を示す。したがって、時刻Ｔ１７からのシャッタ走査は、ＦＤ容量小の状態で行われる。
時刻Ｔ１８において、タイミング制御部１８０は、ＦＤ容量小により読み出し走査（Ｒ）を行う指示を示す信号を受信する。この信号は、タイミング制御部１８０（ＴＧ）内のレジスタに保持される。時刻Ｔ１９において、時刻Ｔ１２、Ｔ１６から開始される読み出し走査と同様にして、読み出し走査が開始される。ただし、時刻Ｔ１９からの読み出し走査において、第１出力許可信号は、ＴＧ内レジスタの信号に基づき、ＦＤ容量小を示す。したがって、時刻Ｔ１９からの読み出し走査は、ＦＤ容量小の状態で行われる。時刻Ｔ１７から開始されるシャッタ走査と時刻Ｔ１９から開始される読み出し走査は同一フレームの垂直走査であり、当該シャッタ走査と当該読み出し走査はいずれもＦＤ容量小で行われている。すなわち、当該シャッタ走査と当該読み出し走査の関係においても、同一フレームの画像を取得するためのシャッタ走査と読み出し走査について、ＦＤ容量の設定が同一の状態で垂直走査が行われる。
以下、図３に示す撮像装置の駆動方法を実現するための第１容量制御部１６０、第２容量制御部１７０及び垂直走査回路１１０の具体的な構成の一例を説明する。図４（ａ）は、第１実施形態に係る第１容量制御部１６０の構成を示すブロック図である。第１容量制御部１６０は、デコーダ４０１及びＤラッチ回路４０２を含む。第１容量制御部１６０には、タイミング制御部１８０から、その内部のレジスタ（ＴＧ内レジスタ）に保持されたＦＤ容量の設定を示す信号と内部ＶＤのパルス信号とが入力される。
デコーダ４０１は、タイミング制御部１８０に保持された信号をデコードして、読み出し動作用のレジスタ値がＦＤ容量小を示す場合は０（ローレベル）を出力し、読み出し動作用のレジスタ値がＦＤ容量大を示す場合は１（ハイレベル）を出力する。デコーダ４０１の出力信号はＤラッチ回路４０２のデータ端子Ｄに入力される。内部ＶＤのパルス信号は、Ｄラッチ回路４０２のクロック端子に入力される。Ｄラッチ回路４０２の出力端子Ｑは第１容量制御部１６０の出力端子を構成し、垂直走査回路１１０に第１出力許可信号を出力する。
デコーダ４０１から出力されるＦＤ容量の設定を示す信号は、Ｄラッチ回路４０２により、内部ＶＤのパルスが入力される時刻、すなわち、読み出し走査の開始時刻まで遅延されて出力される。この出力信号は、第１出力許可信号として垂直走査回路１１０に入力される。
図４（ｂ）は、第１実施形態に係る第２容量制御部１７０の構成を示すブロック図である。第２容量制御部１７０は、デコーダ４０３及びＤラッチ回路４０２を含む。第１容量制御部１６０の説明と重複する部分については説明を省略する。デコーダ４０３は、タイミング制御部１８０に保持された信号をデコードし、シャッタ動作用のレジスタ値がＦＤ容量小を示す場合は０（ローレベル）を出力し、シャッタ動作用のレジスタ値がＦＤ容量大を示す場合は１（ハイレベル）を出力する。デコーダ４０３から出力されるＦＤ容量の設定を示す信号は、Ｄラッチ回路４０２により、シャッタスタートのパルスが入力される時刻、すなわち、シャッタ走査の開始時刻まで遅延されて出力される。この出力信号は、第２出力許可信号として垂直走査回路１１０に入力される。なお、タイミング制御部１８０での読み出し動作用レジスタ値、及びシャッタ動作用のレジスタ値がそれぞれＦＤ容量大のときに１（ハイレベル）、ＦＤ容量小のときに０（ローレベル）と設定されていてもよい。その場合、図４（ａ）のデコーダ４０１及び図４（ｂ）のデコーダ４０３は省略できる。
図５は、第１実施形態に係る垂直走査回路１１０の構成を示す回路図である。垂直走査回路１１０は、制御信号ＲＥＳ［０］〜［ｎ］、ＴＸ［０］〜［ｎ］、ＦＤＩＮＣ［０］〜［ｎ］、ＳＥＬ［０］〜［ｎ］を行ごとに順次生成する回路である。これらの制御信号を生成する行の選択は、デコードされた行アドレスを示すアドレス信号ＡＤＤＲ［０］〜［ｎ］に基づき、タイミング制御部１８０により制御される。なお、アドレス信号ＡＤＤＲ［０］〜［ｎ］は、選択されている行についてはハイレベル（１）、非選択の行についてはローレベル（０）となる信号である。また、垂直走査回路１１０には、上述の第１容量制御部１６０及び第２容量制御部１７０からそれぞれ第１出力許可信号及び第２出力許可信号が入力される。さらに、垂直走査回路１１０には、タイミング制御部１８０から信号Ｐ＿ＬＡＴ＿ＲＤ、Ｐ＿ＬＡＴ＿ＳＨ、Ｐ＿ＳＥＬ、Ｐ＿ＴＸ、Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣが入力される。
垂直走査回路１１０は、画素アレイ１００の行ごとに各制御信号を生成するブロックが分かれている。アドレス信号ＡＤＤＲ［０］〜［ｎ］は、対応する第０行から第ｎ行のブロックにそれぞれ入力される。第１出力許可信号、第２出力許可信号、信号Ｐ＿ＬＡＴ＿ＲＤ、Ｐ＿ＬＡＴ＿ＳＨ、Ｐ＿ＳＥＬ、Ｐ＿ＴＸ、Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣは、垂直走査回路の第０行から第ｎ行のブロックに共通の信号線を介して入力される。以下、第０行（先頭行）の制御信号ＲＥＳ［０］、ＴＸ［０］、ＦＤＩＮＣ［０］、ＳＥＬ［０］を生成する第０行目のブロックについて説明する。
垂直走査回路１１０は、Ｄラッチ回路５０１、５０２、ＡＮＤ回路５０３、５０４、５０５、５０６、５０７、５０８及びＯＲ回路５０９、５１０を有する。アドレス信号ＡＤＤＲ［０］は、Ｄラッチ回路５０１のデータ端子Ｄ及びＤラッチ回路５０２のデータ端子Ｄに入力される。Ｄラッチ回路５０１のゲート端子Ｇには信号Ｐ＿ＬＡＴ＿ＲＤが入力される。Ｄラッチ回路５０２のゲート端子Ｇには信号Ｐ＿ＬＡＴ＿ＳＨが入力される。アドレス信号ＡＤＤＲ［０］がハイレベルとなった場合、Ｄラッチ回路５０１の出力端子Ｑから出力される信号は信号Ｐ＿ＬＡＴ＿ＲＤとしてパルスが入力された時刻からハイレベルになる。Ｄラッチ回路５０２についても同様である。
Ｄラッチ回路５０１の出力端子Ｑから出力される信号は、ＡＮＤ回路５０３、５０６及びＯＲ回路５０９の各々の２つの入力端子のうちの一方に入力される。ＡＮＤ回路５０３の他方の入力端子には、信号Ｐ＿ＳＥＬが入力される。ＡＮＤ回路５０３は、Ｄラッチ回路５０１の出力と信号Ｐ＿ＳＥＬの論理積を制御信号ＳＥＬ［０］として０行目に配された画素１０１に出力する。
Ｄラッチ回路５０２の出力端子Ｑから出力される信号は、ＡＮＤ回路５０５、５０７の各々の２つの入力端子のうちの一方及び、ＯＲ回路５０９の他方の入力端子に入力される。ＯＲ回路５０９は、Ｄラッチ回路５０１の出力とＤラッチ回路５０２の出力の論理和をＡＮＤ回路５０４の２つの入力端子のうちの一方に出力する。ＡＮＤ回路５０４の他方の入力端子には、信号Ｐ＿ＴＸが入力される。ＡＮＤ回路５０４は、ＯＲ回路５０９の出力と信号Ｐ＿ＴＸの論理積を制御信号ＴＸ［０］として０行目に配された画素１０１に出力する。ＡＮＤ回路５０５の他方の入力端子には、信号Ｐ＿ＲＥＳが入力される。ＡＮＤ回路５０５は、Ｄラッチ回路５０２の出力と信号Ｐ＿ＲＥＳの論理積を制御信号ＲＥＳ［０］として０行目に配された画素１０１に出力する。
ＡＮＤ回路５０６の他方の入力端子には、第１出力許可信号が入力される。ＡＮＤ回路５０６は、Ｄラッチ回路５０１の出力と第１出力許可信号の論理積をＯＲ回路５１０の２つの入力端子のうちの一方に出力する。ＡＮＤ回路５０７の他方の入力端子には、第２出力許可信号が入力される。ＡＮＤ回路５０７は、Ｄラッチ回路５０２の出力と第２出力許可信号の論理積をＯＲ回路５１０の他方の入力端子に出力する。ＯＲ回路５１０は、ＡＮＤ回路５０６の出力とＡＮＤ回路５０７の出力の論理和をＡＮＤ回路５０８の２つの入力端子のうちの一方に出力する。ＡＮＤ回路５０８の他方の入力端子には、信号Ｐ＿ＦＤＩＮＣが入力される。ＡＮＤ回路５０８は、ＯＲ回路５１０の出力と信号Ｐ＿ＦＤＩＮＣの出力の論理積を制御信号ＦＤＩＮＣ［０］として０行目に配された画素１０１に出力する。
なお、垂直走査回路１１０の第１行目から第ｎ行目までのブロックも同様の構成を有する。第１行目から第ｎ行目までのブロックの構成は、上述の説明において各信号に付された添え字［０］を［１］から［ｎ］とそれぞれ読み替えたものとなる。また、各制御信号を出力する出力端子には、不図示のバッファ回路が設けられていてもよい。
次に、上述の垂直走査回路１１０により生成される各制御信号の出力タイミングについて図６を参照しつつ具体的に述べ、撮像装置のより具体的な動作を説明する。図６は、図３における時刻Ｔ１６付近の３行分の垂直走査期間において、垂直走査回路１１０、第１容量制御部１６０、第２容量制御部１７０、タイミング制御部１８０で入出力される各信号のタイミング図である。なお、以下の説明においては、ｎの値は２０００、すなわち、画素アレイ１００の行数が２００１行であるものとする。
上述のように、第１出力許可信号、第２出力許可信号は、それぞれ、第１容量制御部１６０、第２容量制御部１７０からの出力信号である。内部ＶＤ、内部ＨＤ、信号Ｐ＿ＳＥＬ、Ｐ＿ＲＥＳ、Ｐ＿ＴＸ、Ｐ＿ＦＤＩＮＣ、ＲＯＷ＿ＡＤＤＲ、Ｐ＿ＬＡＴ＿ＲＤ、Ｐ＿ＬＡＴ＿ＳＨ、ＰＨは、タイミング制御部１８０からの出力信号である。ＯＵＴは、撮像装置の出力端子ＯＵＴからの出力信号を示している。さらに、第０行、第１９９９行、第２０００行、第８行、第９行、第１０行についての制御信号ＳＥＬ、ＲＥＳ、ＴＸ、ＦＤＩＮＣのタイミングが示されている。第０行、第１９９９行、第２０００行は読み出し走査が行われる行であり、第８行、第９行、第１０行はシャッタ走査が行われる行である。
ここで、信号ＲＯＷ＿ＡＤＤＲは読み出し動作及びシャッタ動作を行う行アドレスを示している。例えば、時刻Ｔ２１においては、信号ＲＯＷ＿ＡＤＤＲが示す行アドレスは１９９９なので、アドレス信号ＡＤＤＲ［１９９９］がハイレベルとなる。
次に、図６を参照して、撮像装置の動作を時間経過に沿って順次説明する。時刻Ｔ２０において、内部ＨＤのパルスと同期して、信号ＲＯＷ＿ＡＤＤＲが示す行アドレスが１９９９に遷移し始める。また、同時刻に、信号Ｐ＿ＳＥＬがハイレベルからローレベルになる。時刻Ｔ２１において、タイミング制御部１８０は、信号Ｐ＿ＬＡＴ＿ＲＤのパルスを垂直走査回路１１０に出力する。このパルスはＤラッチ回路５０１のゲート端子Ｇに入力される。このとき、アドレス信号ＡＤＤＲ［１９９９］がハイレベルであるため、１９９９行目のＤラッチ回路５０１の出力がハイレベルになる。言い換えると、読み出しアドレスが１９９９行目に遷移し始める。
時刻Ｔ２２において、信号Ｐ＿ＳＥＬがハイレベルになる。これにより、１９９９行目のＡＮＤ回路５０３の出力、すなわち、制御信号ＳＥＬ［１９９９］がハイレベルになる。そのため、１９９９行目の画素１０１の選択トランジスタＭ４がオンになり、１９９９行目の画素１０１からの読み出し動作が可能となる。
時刻Ｔ２３において、信号Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣがハイレベルになる。この時点において、各行のＤラッチ回路５０２の出力はローレベルなので、ＡＮＤ回路５０５の出力、すなわち、制御信号ＲＥＳはローレベルのままである。また、この時点において、第１容量制御部の設定はＦＤ容量小なので、第１出力許可信号はローレベルであり、制御信号ＦＤＩＮＣもローレベルのままである。また、同時刻Ｔ２３において、信号ＲＯＷ＿ＡＤＤＲが示す行アドレスが８に遷移し始める。
時刻Ｔ２４において、タイミング制御部１８０は、信号Ｐ＿ＬＡＴ＿ＳＨのパルスを垂直走査回路１１０に出力する。このパルスはＤラッチ回路５０２のゲート端子Ｇに入力される。時刻Ｔ２５において、アドレス信号ＡＤＤＲ［８］がハイレベルであるため、８行目のＤラッチ回路５０２の出力がハイレベルになり、シャッタアドレスが８行目となる。これにより、８行目のＡＮＤ回路５０５、５０８の出力がハイレベルになる。すなわち、制御信号ＲＥＳ［８］、ＦＤＩＮＣ［８］がハイレベルになる。この動作により、８行目の画素１０１のリセットトランジスタＭ２がオンになる。また、８行目の画素１０１のトランジスタＭ５がオンになり、フローティングディフュージョンＦＤに付加容量Ｃｉｎｃが接続され、ＦＤ容量大の状態となる。
時刻Ｔ２６において、信号Ｐ＿ＴＸがハイレベルになる。これにより、８行目のＡＮＤ回路５０４の出力と１９９９行目のＡＮＤ回路５０４の出力、すなわち、制御信号ＴＸ［８］、ＴＸ［１９９９］がハイレベルになる。この動作により、８行目の画素１０１の転送トランジスタＭ１がオンになる。このとき、８行目の転送トランジスタＭ１とリセットトランジスタＭ２がともにオンであるため、８行目の画素１０１の光電変換部ＰＤ及びフローティングディフュージョンＦＤの電荷がリセットされる。言い換えると、８行目の画素１０１のシャッタ動作が行われる。さらに、１９９９行目の画素１０１の転送トランジスタＭ１がオンになる。１９９９行目の画素１０１の光電変換部ＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。１９９９行目の画素１０１からの信号は列読み出し部１２０により読み出され、メモリ部１３０に保持される。言い換えると、１９９９行目の画素１０１の読み出し動作が行われる。
時刻Ｔ２７において信号Ｐ＿ＴＸがローレベルになり、８行目及び１９９９行目の画素１０１の転送トランジスタＭ１がオフになる。時刻Ｔ２８において、信号Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣがローレベルになり、８行目及び１９９９行目の画素１０１のリセットトランジスタＭ２がオフになり、かつ８行目のトランジスタＭ５がオフになる。
時刻Ｔ２９において、タイミング制御部１８０は、信号ＰＨのパルスを水平走査回路１５０に出力する。信号ＰＨにより、メモリ部１３０内の信号保持部１３１が順次選択される。メモリ部１３０に保持された１９９９行目の画素１０１から出力された信号が順次出力端子ＯＵＴに出力される。以上のようにして時刻Ｔ２０から時刻Ｔ２９の期間において、１９９９行目の読み出し動作と８行目のシャッタ動作が行われる。
時刻Ｔ３０から時刻Ｔ３９の期間において、同様にして２０００行目の読み出し動作と９行目のシャッタ動作が行われる。各時刻の動作の内容は行番号の違いを除いて同様なので、説明を省略する。なお、２０００行目は最終行であるため、この読み出し動作は、当該フレームの最終行の読み出しである。
時刻Ｔ１６において、内部ＶＤのパルスの立ち上がりにより、撮像装置の動作は、次のフレームの撮像に移行する。これを受けて、第１容量制御部から垂直走査回路１１０に出力される第１出力許可信号がハイレベルになる。
時刻Ｔ４０から時刻Ｔ４２の期間において、時刻Ｔ２０から時刻Ｔ２２と同様の動作が行われる。時刻Ｔ４３において、信号Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣがハイレベルになる。このとき、時刻Ｔ２３の時点とは異なり、第１容量制御部の設定はＦＤ容量大なので、第１出力許可信号はハイレベルである。そのため、制御信号ＦＤＩＮＣ［０］がハイレベルになり、トランジスタＭ５がオンになる。この動作により、フローティングディフュージョンＦＤに付加容量Ｃｉｎｃが接続され、ＦＤ容量大の状態となる。
その後の時刻Ｔ４４から時刻Ｔ４７までの動作も時刻Ｔ２４から時刻Ｔ２７と同様である。なお、０行目の画素１０１に対しては、ＦＤ容量大の状態で読み出し動作が行われる点が上述の１９９９行目、２０００行目の読み出し動作と異なる。時刻Ｔ４８において、信号Ｐ＿ＲＥＳ、Ｐ＿ＦＤＩＮＣがローレベルになり、０行目及び１０行目の画素１０１のリセットトランジスタＭ２及びトランジスタＭ５がオフになる。
以上のように、本実施形態の撮像装置は、シャッタ走査に対応する第１出力許可信号を出力する第１容量制御部１６０と、読み出し走査に対応する第２出力許可信号を出力する第２容量制御部１７０とを有する。そして、付加容量ＣｉｎｃとフローティングディフュージョンＦＤとを接続又は非接続とするトランジスタＭ５は、第１出力許可信号と第２出力許可信号とに基づき生成される制御信号ＦＤＩＮＣ［０］〜［ｎ］により制御される。すなわち、シャッタ走査に対応する制御部と読み出し動作に対応する制御部の２つの制御部を個別に動作させることが可能である。したがって、本実施形態によれば、フローティングディフュージョンの容量値の制御をより好適に行い得る撮像装置を提供することができる。
図７から図９を参照して、本実施形態に対する比較例を説明する。そして、比較例と第１実施形態とを対比しつつ、第１実施形態の効果をより詳細に説明する。図７は、比較例に係る撮像装置の構成を示すブロック図である。比較例の撮像装置は、第１実施形態の第１容量制御部１６０及び第２容量制御部１７０に代えて容量制御部７６０を有する。言い換えると、比較例の撮像装置は、容量制御部の個数が１つであり、出力される出力許可信号も１つである。
図８は、比較例に係る撮像装置の駆動方法を模式的に示す図である。容量制御部の個数が１つである場合、ＦＤ容量の設定はシャッタ走査と読み出し走査とで共通となる。このとき、１フレーム分の画像撮影のための読み出し走査期間中にＦＤ容量の設定を変えることはできないので、フレームとフレームの間、例えば、先頭行の読み出し動作の直前がＦＤ容量の設定を変更するタイミングとなる。図８の例では、時刻Ｔ５０から時刻Ｔ５２の期間及び時刻Ｔ５４以降の期間においてＦＤ容量小であり、時刻Ｔ５２から時刻Ｔ５４の期間においてＦＤ容量大である。言い換えると、時刻Ｔ５２にＦＤ容量小からＦＤ容量大への切り替えが行われており、時刻Ｔ５４にＦＤ容量大からＦＤ容量小への切り替えが行われている。
ここで、時刻Ｔ５３（シャッタポジション）から開始されるシャッタ走査に着目する。蓄積時間の設定によっては、図８に示すように、シャッタ走査の一部と読み出し走査の一部が、同一の期間に並行して行われることがある。この場合、シャッタ走査の途中で時刻Ｔ５４のＦＤ容量の切り替え時刻となり、時刻Ｔ５４の前後でＦＤ容量の設定が異なる状態でシャッタ走査が行われることになる。これにより、時刻Ｔ５４の時点にシャッタ動作を行う行の付近において、画質劣化の要因となり得るノイズが生じることがある。
このノイズが生じる要因の一例を図９（ａ）及び図９（ｂ）を参照しつつ説明する。図９（ａ）は、垂直走査回路１１０における制御信号ＴＸ［９］、ＴＸ［１０］を出力する増幅器９０１とその周辺の回路構成を示す図である。増幅器９０１は、画素１０１の各行に対応して設けられる。図９（ａ）では９行目と１０行目に対応する増幅器９０１のみが図示され、他の行については省略されている。増幅器９０１は、垂直走査回路１１０の出力段に設けられており、画素１０１に制御信号ＴＸを供給するバッファ回路としての機能を有する。増幅器９０１の電源端子には電源電圧ＶＴＸが入力される。増幅器９０１の２つの入力端子のうちの一方の入力端子には、例えば、図５に示すような論理回路の出力端子が接続される。増幅器９０１の他方の入力端子には、基準電圧線９０２が接続される。この基準電圧線９０２は各行の増幅器９０１に共通に接続される。
図９（ｂ）は、時刻Ｔ５４の前後の期間におけるタイミング図である。時刻Ｔ５４の前の期間では第２０００行目の読み出し動作と第９行目のシャッタ動作が行われる。時刻Ｔ５４の前の期間では第０行目の読み出し動作と第１０行目のシャッタ動作が行われる。上述のように、時刻Ｔ５４にＦＤ容量大からＦＤ容量小への切り替えが行われているため、制御信号ＴＸ［９］が入力される時点と、制御信号ＴＸ［１０］が入力される時点とではフローティングディフュージョンＦＤの容量が異なっている。
図９（ｂ）のＶＴＸのグラフは、増幅器９０１の電源端子に供給される電源電圧ＶＴＸの時間変動を示す。転送トランジスタＭ１に制御信号ＴＸ［９］、ＴＸ［１０］が入力される際には、これらの制御信号の電圧変動により、電源電圧ＶＴＸも変動する。ここで、制御信号ＴＸ［９］が入力される際の電源電圧ＶＴＸの変動量と、制御信号ＴＸ［１０］が入力される際の電源電圧ＶＴＸの変動量とは異なる値となる。これは、フローティングディフュージョンＦＤの容量が異なることによる影響によるものである。電源電圧ＶＴＸの変動は、基準電圧線９０２等を経由して隣接する行の増幅器９０１の動作に影響し、隣接行の制御信号ＴＸに対して波形変動等の影響を与えることがある。電源電圧ＶＴＸの変動量がある行の付近で急激に変化すると、その付近の行において上述の波形変動の量が急激に変化するため、画質に影響を与えることがある。そのため、時刻Ｔ５４の前後の期間にシャッタ動作が行われる行の付近、すなわち、第９行目、第１０行目付近において、画質劣化が生じ得る。また、第９行目、第１０行目付近が後述するＯＢ(Optical Black)画素領域である場合には、基準レベルがずれることによる画質劣化が生じ得る。
これに対し、第１実施形態では、図３に示すように、シャッタ走査の開始に同期してフローティングディフュージョンＦＤの容量が変化するように第２容量制御部１７０が第２出力許可信号の出力を遅延させている。そのため、シャッタ走査の途中でフローティングディフュージョンＦＤの容量の設定が変化しないように制御可能であるため、第１実施形態によれば、上述の比較例において生じうる画質劣化を低減し得る。
（第２実施形態）
図１０は、第２実施形態に係る画素アレイの配列図である。画素アレイ１０００は、ＮＵＬＬ画素（ダミー画素）が配列されたＮＵＬＬ画素領域１０００ａと、ＯＢ画素（遮光画素）が配列されたＯＢ画素領域１０００ｂと、第１実施形態で述べた画素１０１（有効画素）が配列された有効画素領域１０００ｃとを有する。これらの画素領域は、画素アレイ１０００の先頭行から順に、ＮＵＬＬ画素領域１０００ａ、ＯＢ画素領域１０００ｂ、有効画素領域１０００ｃの順に並んでいる。ＮＵＬＬ画素とは、光電変換部ＰＤを有しない画素であり、暗電流の影響を含まない基準信号を取得可能な画素である。ＯＢ画素とは、光電変換部ＰＤが可視光を透過しない金属等の遮光膜で覆われている画素であり、暗電流の影響を含む基準信号を得ることができる。これらの基準信号を用いて有効画素領域１０００ｃから得られた信号を補正することにより、高精度な撮像が可能となる。
図１１は、第２実施形態に係る撮像装置の駆動方法を模式的に示す図である。本実施形態の駆動方法が第１実施形態の駆動方法と異なる点は、ＮＵＬＬ画素領域１０００ａ、ＯＢ画素領域１０００ｂを考慮した垂直走査が行われる点と、第２容量制御部の構成及び動作が異なる点である。
まず、本実施形態の垂直走査方法について説明する。なお、第１実施形態と重複する部分についての説明は省略する。時刻Ｔ１２において、内部ＶＤのパルスに応じて読み出し走査が開始される。読み出し走査の先頭行はＮＵＬＬ画素領域１０００ａであるため、時刻Ｔ１２から時刻Ｔ６１までの期間においては、ＮＵＬＬ画素領域１０００ａの読み出し走査が行われる。なお、ＮＵＬＬ画素領域１０００ａの読み出し走査は２回行われる。この回数は１回であってもよく、３回以上であってもよい。なお、ＮＵＬＬ画素領域１０００ａを複数回読み出し走査する理由は、複数回の走査により得られた信号を平均化して精度を高めるためである。
時刻Ｔ６１において、ＮＵＬＬ画素領域１０００ａの読み出し走査が終了し、ＯＢ画素領域の読み出し走査が開始される。ＯＢ画素領域の全行の読み出し走査が終了すると、継続して有効画素領域の読み出し走査が開始される。時刻Ｔ１３において、シャッタ走査が開始される。シャッタ走査は、ＮＵＬＬ画素領域１０００ａに対しては行われず、ＯＢ画素領域１０００ｂから開始される。ＮＵＬＬ画素領域１０００ａは光電変換部ＰＤを有しないためである。
次に、本実施形態の第２容量制御部１２７０の構成を説明する。図１２は、第２実施形態に係る第２容量制御部１２７０の構成を示すブロック図である。第２容量制御部１２７０は、デコーダ４０３とＤラッチ回路１２０１、１２０２、４０２とを含む。すなわち、第２容量制御部１２７０には、内部ＶＤのパルス信号がクロック端子に入力されるＤラッチ回路１２０１と、ＯＢ画素領域１０００ｂの先頭行のトリガとなるパルス信号がクロック端子に入力されるＤラッチ回路１２０２とが追加されている。
図１１の第２容量制御部に関する動作及び図１２を参照しつつ、本実施形態のシャッタ走査に係る第２容量制御部１２７０の動作を説明する。時刻Ｔ１１において、第１実施形態の場合と同様に、デコーダ４０３からＤラッチ回路１２０１のデータ端子Ｄに、ＦＤ容量大を示すハイレベルの信号が入力される。時刻Ｔ１２において、内部ＶＤのパルス信号がＤラッチ回路１２０１のクロック端子に入力され、Ｄラッチ回路１２０１の出力端子ＱからＤラッチ回路１２０２のデータ端子ＤにＦＤ容量大を示すハイレベルの信号が出力される。時刻Ｔ６１において、ＯＢ先頭行を示すパルス信号がＤラッチ回路１２０２のクロック端子に入力され、Ｄラッチ回路１２０２の出力端子ＱからＤラッチ回路４０２のデータ端子ＤにＦＤ容量大を示すハイレベルの信号が出力される。その後、Ｔ１３において、第１実施形態の場合と同様にシャッタスタートのパルスに基づきＤラッチ回路４０２から第２出力許可信号が出力される。
以上のように、本実施形態の第２容量制御部１２７０は、読み出し走査の開始、ＯＢ画素領域１０００ｂの先頭行の読み出し開始、シャッタスタート信号に順次同期するＤラッチ回路を有する。言い換えると、第２出力許可信号の出力タイミングに対しＮＵＬＬ画素領域１０００ａの読み出し走査の開始、ＯＢ画素領域１０００ｂの読み出し走査の開始が行われた後のシャッタ走査の開始に同期するように遅延が与えられる。ＦＤ容量を変更する通信は非同期であるため、その直後にシャッタスタートの信号が入力されることがある。この間隔が短すぎるとＦＤ容量変更等に関する処理が困難になる場合がある。本実施形態では、読み出し走査の開始、ＯＢ先頭行の読み出し開始を待った後のシャッタスタート信号に同期してＦＤ容量の変更に係る第２出力許可信号の出力が行われるので、ＦＤ容量を変更する通信を受けてからの時間が確保できる。そのため、上述の問題の影響が低減され得る。
なお、第２容量制御部１２７０のラッチ回路の配置、トリガとする信号の種類は画素構成に併せて適宜変更可能である。例えば、ＮＵＬＬ画素領域１０００ａとＯＢ画素領域１０００ｂの配置が逆の場合は、Ｄラッチ回路１２０２のクロック端子に入力される信号はＮＵＬＬ画素の先頭行を示すパルス信号とすることができる。
（第３実施形態）
図１３は、第３実施形態に係る撮像装置の構成を示すブロック図である。本実施形態では、第２容量制御部１３７０及び垂直走査回路１３１０の構成が第１、第２実施形態と異なる。第２容量制御部１３７０は、第２出力許可信号Ａと第２出力許可信号Ｂの２つの信号を垂直走査回路１３１０に出力する。
図１４は、第３実施形態に係る撮像装置の駆動方法を模式的に示す図である。本実施形態に係る撮像装置は、内部ＶＤの１パルスごと（すなわち１フレームごと）に第２出力許可信号Ａと第２出力許可信号Ｂとが交互に有効になる構成となっている。時刻Ｔ７１に開始されるシャッタ走査に対しては、第２出力許可信号Ｂに基づいてＦＤ容量の制御がなされる（図中の「シャッタ同期ラッチＢ」）。その次のフレームのシャッタ走査である、時刻Ｔ７２に開始されるシャッタ走査に対しては、第２出力許可信号Ａに基づいてＦＤ容量の制御がなされる（図中の「シャッタ同期ラッチＡ」）。以下、この動作を実現する第２容量制御部１３７０及び垂直走査回路１３１０の構成を説明する。
図１５は、第３実施形態に係る第２容量制御部１３７０の構成を示すブロック図である。第２容量制御部１３７０は、第２実施形態の第２容量制御部１２７０のＤラッチ回路４０２に代えて、Ｄラッチ回路１５０１、１５０２、ＮＯＴ回路１５０３及びＡＮＤ回路１５０４、１５０５を有する。以下、第２実施形態の第２容量制御部１２７０と異なる部分について説明する。
Ｄラッチ回路１２０２の出力端子Ｑから出力される信号は、ＡＮＤ回路１５０４の２つの入力端子のうちの一方、及びＡＮＤ回路１５０５の２つの入力端子のうちの一方に入力される。ＡＮＤ回路１５０５の他方の入力端子には、タイミング制御部１８０から入力されるシャッタ同期Ｂ有効信号が入力される。このシャッタ同期Ｂ有効信号は、内部ＶＤの１パルスごとにハイレベルとローレベルを交互に繰り返す信号である。ＡＮＤ回路１５０４の他方の入力端子には、シャッタ同期Ｂ有効信号が、ＮＯＴ回路１５０３を介して入力される。ＡＮＤ回路１５０４からの出力信号はＤラッチ回路１５０１のデータ端子Ｄに入力される。ＡＮＤ回路１５０５からの出力信号はＤラッチ回路１５０２のデータ端子Ｄに入力される。Ｄラッチ回路１５０１、１５０２のクロック端子にはシャッタスタートのパルス信号が入力される。Ｄラッチ回路１５０１の出力端子Ｑからは第２出力許可信号Ａが出力され、Ｄラッチ回路１５０２の出力端子Ｑからは第２出力許可信号Ｂが出力される。
第３実施形態に係る第２容量制御部１３７０では、シャッタ同期Ｂ有効信号がハイレベルのときは、ＡＮＤ回路１５０４の出力が常にローレベルであるため、Ｄラッチ回路１５０２のみが有効となる。また、シャッタ同期Ｂ有効信号がローレベルのときは、ＡＮＤ回路１５０５の出力が常にローレベルであるため、Ｄラッチ回路１５０１のみが有効となる。そのため、第２出力許可信号Ａによる制御と第２出力許可信号Ｂによる制御を内部ＶＤの１パルスごとに交互に行う制御が実現される。
図１６は、第３実施形態に係る垂直走査回路１３１０の構成を示す回路図である。垂直走査回路１３１０は、第１、第２実施形態の垂直走査回路１１０のＡＮＤ回路５０７に代えて、Ｄラッチ回路１６０１、ＡＮＤ回路１６０２、１６０３及びＯＲ回路１６０４を有する。以下、第１、第２実施形態の垂直走査回路１１０と異なる部分について説明する。
Ｄラッチ回路１６０１のデータ端子Ｄには、アドレス信号ＡＤＤＲ［０］が入力される。Ｄラッチ回路１６０１のゲート端子Ｇには信号Ｐ＿ＬＡＴ＿ＳＨＢが入力される。アドレス信号ＡＤＤＲ［０］がハイレベルとなった場合、Ｄラッチ回路１６０１の出力端子Ｑから出力される信号は、信号Ｐ＿ＬＡＴ＿ＳＨＢとしてパルスが入力された時刻からハイレベルになる。
Ｄラッチ回路１６０１の出力端子Ｑから出力される信号は、ＡＮＤ回路１６０２の２つの入力端子のうちの一方に入力される。ＡＮＤ回路１６０２の他方の入力端子には、第２出力許可信号Ｂが入力される。ＡＮＤ回路１６０２は、Ｄラッチ回路１６０１の出力と第２出力許可信号Ｂの論理積をＯＲ回路１６０４の２つの入力端子のうちの一方に出力する。ＡＮＤ回路１６０３の２つの入力端子には、第２出力許可信号Ａ及びＤラッチ回路５０２の出力信号が入力され、ＡＮＤ回路１６０３はこれらの論理積をＯＲ回路１６０４の他方の入力端子に出力する。ＯＲ回路１６０４は、ＡＮＤ回路１６０２、１６０３からの信号の論理和をＯＲ回路５１０の２つの入力端子のうちの一方に出力する。
図１７は、第３実施形態に係る撮像装置の動作タイミング図である。図１７では、タイミング制御部１８０からの出力信号に関連する部分のみが示されている。図６と同じ時刻が付されている箇所の動作は第１実施形態と同様であるため説明を省略する。信号Ｐ＿ＬＡＴ＿ＳＨのパルスが出力される時刻Ｔ２４の後の時刻Ｔ８１において、タイミング制御部１８０は、信号Ｐ＿ＬＡＴ＿ＳＨＢのパルスを垂直走査回路１３１０に出力する。上述のように、第２出力許可信号Ａによる制御と第２出力許可信号Ｂによる制御が交互に有効となっているため、時刻Ｔ２０から時刻Ｔ２８の期間の駆動において、シャッタアドレスは１０８行目又は９２行目のいずれかとなる。このように、本実施形態では、第２容量制御部１３７０は第２出力許可信号Ａと第２出力許可信号Ｂの２つの信号を出力可能であるため、シャッタ走査において２つの行に対し互いに異なるＦＤ容量の設定が可能となる。
以上のような回路構成及び動作タイミングに基づき、図１４に示す撮像装置の駆動が実現される。本実施形態では、シャッタ走査におけるＦＤ容量の制御が、１フレームごとに交互に第２出力許可信号Ａと第２出力許可信号Ｂに基づき行われる。また、シャッタ走査において２つの行に対し互いに異なるＦＤ容量の設定が可能である。
第３実施形態がこのような構成を有することによる効果を比較例と対比して説明する。撮像装置により動画を撮影する際に、撮影条件に応じて蓄積時間を変更する場合がある。この蓄積時間の変更はシャッタスタートのタイミングを変更することにより行われる。第３実施形態の比較例では、このようなシャッタスタートのタイミング変更が行われた場合以下の問題点が生じ得る。
図１８は、比較例に係る撮像装置の駆動方法を模式的に示す図である。図１８は、第２実施形態において時刻Ｔ１３に開始されるシャッタ走査が、シャッタスタートのタイミング変更により、時刻Ｔ９１に遅れた場合の動作を示している。これにより、時刻Ｔ９１から開始するシャッタ走査と時刻Ｔ１６から開始する読み出し走査との間の蓄積時間が短くなっている。同様に、第２実施形態において時刻Ｔ１７に開始されるシャッタ走査が、時刻Ｔ９２に早められている。これにより、時刻Ｔ９２から開始するシャッタ走査と時刻Ｔ１９から開始する読み出し走査の間の蓄積時間が長くなっている。このような場合、シャッタ走査の間隔が短くなり、時刻Ｔ９１から開始されるシャッタ走査が終了する前に、次のフレームのシャッタ走査（時刻Ｔ９２から開始されるシャッタ走査）が開始し、一部が重複することがある。時刻Ｔ９１からのシャッタ走査はＦＤ容量大の設定になっており、時刻Ｔ９２からのシャッタ走査はＦＤ容量小の設定になっているため、シャッタ走査の途中でＦＤ容量の設定が変化し、第１実施形態の比較例で述べた理由と同様の理由による画質劣化が生じ得る。
これに対し、第３実施形態では、比較例のようにシャッタ走査の期間が一部重複したとしても、シャッタ走査の途中でＦＤ容量の設定を変更しない動作が可能である。よって、本実施形態の撮像装置によれば、上述の要因による画質劣化が低減され得る。
（第４実施形態）
図１９は、第４実施形態に係る撮像装置の駆動方法を模式的に示す図である。本実施形態は第３実施形態の駆動方法に、撮像装置のリセット時のデフォルト設定（初期設定）をＦＤ容量大としたものである。以下、撮像装置の電源がオンになった直後の駆動について説明する。
時刻Ｔ１００において、撮像装置の電源がオンになる。時刻Ｔ１０１において、非同期リセット（ＲＥＳＥＴ＿Ｘ）のローレベルのパルスが入力される。図１９の例ではこのリセットは電源をオンしたことに基づくものであるが、例えば、ユーザ操作に基づくリセット等であってもよい。このとき、第１容量制御部１６０及び第２容量制御部１３７０は、デフォルト設定としてＦＤ容量大を示すハイレベルの信号を出力する。これに基づき、トランジスタＭ５がオンになり、フローティングディフュージョンＦＤと付加容量Ｃｉｎｃが接続される。
時刻Ｔ１０２において、タイミング制御部１８０は、ＦＤ容量小によりシャッタ動作（Ｓ）を行う指示を示す信号を受信する。この指示に基づき時刻Ｔ１０５からのシャッタ走査がＦＤ容量小で行われる。この動作については第３実施形態と同様である。時刻Ｔ１０３において、ＦＤ容量大による読み出し走査が行われる。これは、上述のように非同期リセットによるデフォルト設定がＦＤ容量大であるためである。その後、時刻Ｔ１０６において、タイミング制御部１８０が、ＦＤ容量小により読み出し走査（Ｒ）を行う指示を示す信号を受信すると、第３実施形態と同様の動作により、時刻Ｔ１０７からの読み出し走査がＦＤ容量小で行われる。
以上のように、本実施形態では、リセット後の初期動作において、デフォルト設定をＦＤ容量大とすることにより、ＦＤ容量を指定する指示を受ける前のフレームにおいてはＦＤ容量大で読み出し走査又はシャッタ走査を行うことができる。初期動作時にＦＤ容量が小であると、初期の数フレームの読み出し走査又はリセット走査において、付加容量Ｃｉｎｃがフローティング状態になる。これにより、付加容量Ｃｉｎｃの電位が不定になり、ノイズの要因等となり得る。本実施形態では、デフォルト設定をフローティングディフュージョンＦＤと付加容量Ｃｉｎｃを接続するＦＤ容量大としているので、付加容量Ｃｉｎｃがフローティング状態にならず、上述の問題の影響が低減され得る。
（第５実施形態）
図２０は、第５実施形態に係る撮像装置の駆動方法を模式的に示す図である。本実施形態の撮像装置は、第４実施形態の撮像装置において、さらに、メカニカルシャッタ（メカシャッタ）を備え、かつメカシャッタにより蓄積時間を制御する静止画撮影が可能となっている。メカシャッタによる露光時間制御が行われるため、本実施形態では、第１から第４の形態で述べたようなシャッタ走査は行われない。
以下、静止画撮影の動作を説明する。メカニカルシャッタを用いた静止画撮影時において、第４実施形態のリセット時と同様に、第２容量制御部は、常にデフォルト設定であるＦＤ容量大とする制御を行うように設定される。時刻Ｔ１１０から時刻Ｔ１１１の期間において、画素アレイ１０００の全ての行の画素１０１に対して光電変換部ＰＤのリセットが行われる（全行フォトダイオードリセット）。この動作については後述する。なお、この時点において、メカシャッタは閉状態となっている。
時刻Ｔ１１２において、メカシャッタの開動作が開始し、画素アレイ１００先頭行から順次露光され始める。時刻Ｔ１１３において、タイミング制御部１８０は、ＦＤ容量小により読み出し走査（Ｒ）を行う指示を示す信号を受信する。時刻Ｔ１１４において、メカシャッタの閉動作が開始し、画素アレイ１００の露光が先頭行から順次終了する。メカシャッタが開いてから閉じるまでの時間、すなわち、時刻Ｔ１１２から時刻Ｔ１１４までの時間が蓄積時間となる。例えば、メカニカルシャッタが先幕と後幕を有するシャッタであるものとすると、時刻Ｔ１１２は先幕の走行開始時刻に相当し、時刻Ｔ１１４は後幕の走行開始時刻に相当する。時刻Ｔ１１５において、ＦＤ容量小による読み出し走査が順次行われる。以下、この動作を実現する垂直走査回路２１１０及びその動作を説明する。
図２１は、第５実施形態に係る垂直走査回路２１１０の構成を示す回路図である。本実施形態の垂直走査回路２１１０は、Ｄラッチ回路５０１のデータ端子Ｄの前段にＯＲ回路２１０１をさらに有する点で第３、第４実施形態に係る図１７の回路と異なる。ＯＲ回路２１０１の２つの入力端子のうちの一方には、アドレス信号ＡＤＤＲ［０］〜［ｎ］が入力され、他方の入力端子には信号Ｐ＿ＬＡＴ＿ＲＤＡＬＬが入力される。信号Ｐ＿ＬＡＴ＿ＲＤＡＬＬは各行のＯＲ回路２１０１に共通に入力されているため、信号Ｐ＿ＬＡＴ＿ＲＤＡＬＬがハイレベルのとき、全ての行のＯＲ回路２１０１の出力がハイレベルになる。言い換えると全ての行が選択された状態となる。信号Ｐ＿ＬＡＴ＿ＲＤＡＬＬがローレベルのときは、ＯＲ回路２１０１の出力はアドレス信号ＡＤＤＲ［０］〜［ｎ］のレベルと一致する。
図２２は、第５実施形態に係る撮像装置の全行フォトダイオードリセットの期間における動作タイミング図である。時刻Ｔ１２０において、内部ＨＤのパルスを受けて信号Ｐ＿ＬＡＴ＿ＲＤＡＬＬは一時的にローレベルになり、その後Ｔ１２１に再びハイレベルになる。これにより、各行のＯＲ回路２１０１の出力がハイレベルになり、これらが、各行のＤラッチ回路５０１のデータ端子Ｄに入力される。時刻Ｔ１２２において、信号Ｐ＿ＬＡＴ＿ＲＤのパルスが各行のＤラッチ回路５０１のゲート端子Ｇに入力され、Ｄラッチ回路５０１の出力端子Ｑからの出力がハイレベルになる。
時刻Ｔ１２３において、信号Ｐ＿ＲＥＳ、Ｐ＿ＴＸがハイレベルになる。これにより、制御信号ＲＥＳ［０］〜［ｎ］と制御信号ＴＸ［０］〜［ｎ］が全てハイレベルになる。すなわち、全行の転送トランジスタＭ１とリセットトランジスタＭ２が全てオンになり、全行の光電変換部ＰＤに蓄積されている電荷がリセットされる。その後、時刻Ｔ１２４において、信号Ｐ＿ＲＥＳ、Ｐ＿ＴＸがローレベルになり、全行の転送トランジスタＭ１とリセットトランジスタＭ２が全てオフになる。これらの動作は、全行フォトダイオードリセットの期間が終了するまで繰り返される。以上の動作により、メカシャッタの開閉による電荷蓄積の準備として、各光電変換部ＰＤの電荷を全行一斉にリセットすることができる。なお、信号ＲＯＷ＿ＡＤＤＲが示す行アドレスの値、すなわち、アドレス信号ＡＤＤＲ［０］〜［ｎ］は本動作に影響しないので任意である。
以上のように、本実施形態によれば、第４実施形態の撮像装置に対して、メカシャッタにより蓄積時間を制御する静止画撮影の機能を追加することができる。メカシャッタを用いているため、各行の電荷蓄積タイミングの時間差が少なくなり、ローリングシャッタに起因する画像の歪みが低減され得る。また、全行フォトダイオードリセット時及び電荷蓄積時には、第２容量制御部により、デフォルト設定としてＦＤ容量大、すなわちフローティングディフュージョンＦＤと付加容量Ｃｉｎｃを接続するものとしている。そのため、付加容量Ｃｉｎｃがフローティング状態にならず、第４実施形態で述べた問題の影響も低減され得る。
（第６実施形態）
図２３は、第６実施形態に係る画素の構成を示す回路図である。本実施形態は、画素２３０１の構成が、第１乃至第５実施形態の画素１０１と異なる。本実施形態の画素２３０１は、２つの光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂと２つの転送トランジスタＭ１Ａ、Ｍ１Ｂを有する。画素２３０１は半導体基板上に形成される。光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂが形成されている部分の上部には、入射光を光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに導くための１つのマイクロレンズＭＬが形成されている。言い換えると、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂは１つのマイクロレンズＭＬに共有されている。
光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂのアノードは接地される。光電変換部ＰＤ＿Ａのカソードは転送トランジスタＭ１Ａのソースに接続される。光電変換部ＰＤ＿Ｂのカソードは転送トランジスタＭ１Ｂのソースに接続される。転送トランジスタＭ１Ａ、Ｍ１ＢのドレインはフローティングディフュージョンＦＤに接続される。転送トランジスタＭ１Ａのゲートには制御信号ＴＸＡが入力され、転送トランジスタＭ１Ｂのゲートには制御信号ＴＸＢが入力される。
図２４は、第６実施形態に係る撮像装置の動作タイミング図である。本実施形態の動作において、第１乃至第５実施形態と異なる点は、第１乃至第５実施形態の信号Ｐ＿ＴＸが、本実施形態では信号Ｐ＿ＴＸＡ、Ｐ＿ＴＸＢの２つに分かれている点である。信号Ｐ＿ＴＸＡは、制御信号ＴＸＡ［０］〜［ｎ］のパルスを制御する信号であり、信号Ｐ＿ＴＸＢは、制御信号ＴＸＢ［０］〜［ｎ］のパルスを制御する信号である。これらの制御信号のパルスを生成する垂直走査回路内の構成及び動作は、上述の第１乃至第５実施形態とほぼ同様であるため説明を省略する。
時刻Ｔ１３０において、信号Ｐ＿ＴＸＡがハイレベルになる。これにより、制御信号ＴＸＡ［８］、ＴＸＡ［１９９９］がハイレベルになる。この動作により、第１実施形態と同様に、８行目の画素２３０１の光電変換部ＰＤ＿Ａ及びフローティングディフュージョンＦＤの電荷がリセットされ、かつ１９９９行目の画素２３０１の光電変換部ＰＤ＿Ａに基づく信号の読み出し動作が行われる。その後、時刻Ｔ１３１において、信号Ｐ＿ＴＸＡがローレベルになる。
時刻Ｔ１３２において、信号Ｐ＿ＴＸＡ、Ｐ＿ＴＸＢがハイレベルになる。これにより、制御信号ＴＸＡ［８］、ＴＸＡ［１９９９］、ＴＸＢ［８］、ＴＸＢ［１９９９］がハイレベルになる。この動作により、８行目の画素２３０１の光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂ及びフローティングディフュージョンＦＤの電荷がリセットされる。さらに、１９９９行目の画素２３０１の光電変換部ＰＤ＿Ａ及びＰＤ＿Ｂに基づく信号の読み出し動作が行われる。その後、時刻Ｔ１３３において、信号Ｐ＿ＴＸＡ、Ｐ＿ＴＸＢがローレベルになる。
以上のように、本実施形態では、まず、時刻Ｔ１３０から時刻Ｔ１３１の期間において、光電変換部ＰＤ＿Ａで生成された電荷に基づく信号（Ａ信号）が画素２３０１から読み出される。そして、信号ＰＨが順次ハイレベルとなることにより、各列の信号保持部１３１からＡ信号が読み出される。その後、時刻Ｔ１３２から時刻Ｔ１３３の期間において、光電変換部ＰＤ＿Ａ及びＰＤ＿Ｂで生成された電荷の和に基づく信号（Ａ＋Ｂ信号）が画素２３０１から読み出される。そして、信号ＰＨが順次ハイレベルとなることにより、各列の信号保持部１３１からＡ＋Ｂ信号が読み出される。撮像装置内又は撮像装置の後段の信号処理部でＡ＋Ｂ信号からＡ信号を減算することにより、光電変換部ＰＤ＿Ｂで生成された電荷に基づく信号（Ｂ信号）が算出され得る。Ａ信号及びＢ信号は、例えば撮像装置の位相差オートフォーカスに用いることができる。Ａ＋Ｂ信号は、画像の生成に用いることができる。すなわち、本実施形態によれば、第１乃至第５実施形態の撮像装置を１つの画素が複数の光電変換部を有する画素構成の撮像装置に適用可能である。これにより得られた複数の信号を画像の生成だけでなく、例えば位相差オートフォーカス等にも用いることができる。
なお、本実施形態では、画素２３０１は２つの光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂを有しているものとしたが、光電変換部の個数は３個以上であってもよい。
（第７実施形態）
第７実施形態に係る撮像システムについて説明する。撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図２５に、撮像システムの一例としてデジタルスチルカメラのブロック図を示す。
撮像システム２５００は、光学系及び撮像部として、バリア２５０６、レンズ２５０２、絞り２５０４及び撮像装置２５０１を備える。バリア２５０６はレンズ２５０２を保護する部材である。レンズ２５０２は被写体の光学像を撮像装置２５０１の画素アレイ１００に結像させる。絞り２５０４はレンズ２５０２を通る光量を可変する。撮像装置２５０１には、上述の各実施形態で説明した撮像装置が用いられる。撮像装置２５０１は、レンズ２５０２により画素アレイ１００に結像された光学像を画像データに変換する。ここで、撮像装置２５０１はＡＤ変換部を含んでいてもよく、撮像装置２５０１の後段にさらに不図示のＡＤ変換部が追加されていてもよい。
撮像システム２５００は、制御、信号処理等を行う部分として、信号処理部２５０８、タイミング供給部２５２０、全体制御・演算部２５１８をさらに含む。撮像システム２５００は、データの記録、インターフェース（Ｉ／Ｆ）等のための部分として、バッファメモリ部２５１０、記録媒体制御Ｉ／Ｆ部２５１６、記録媒体２５１４、外部Ｉ／Ｆ部２５１２をさらに含む。
信号処理部２５０８は、撮像装置２５０１から出力された画像データに各種の補正、データ圧縮等の処理を行う。この処理には相関二重サンプリング処理及びデジタルゲイン補正処理が含まれ得る。タイミング供給部２５２０は、撮像装置２５０１及び信号処理部２５０８に、各種タイミング信号を出力する。全体制御・演算部２５１８は、デジタルスチルカメラ全体を制御する。バッファメモリ部２５１０は、画像データを一時的に記憶するフレームメモリである。記録媒体制御Ｉ／Ｆ部２５１６は、記録媒体２５１４に対しデータの記録又は読み出しを行うためのインターフェース部である。記録媒体２５１４は、例えば、画像データを記録する半導体メモリ等の不揮発性の記録媒体である。記録媒体２５１４は、撮像システム２５００に内蔵されていてもよく、着脱可能であってもよい。外部Ｉ／Ｆ部２５１２は、撮像システム２５００と外部コンピュータ等との間で通信を行うためのインターフェース部である。ここで、タイミング信号などの制御信号は撮像システム２５００の外部から入力されてもよい。撮像システム２５００は、少なくとも撮像装置２５０１と、撮像装置２５０１から出力される信号を処理する信号処理部２５０８とを有すればよい。
以上のように、本実施形態の撮像システムは、上述の実施形態のいずれかの撮像装置２５０１を適用して撮像動作を行うことが可能である。
本発明を適用し得る実施形態は、上述の実施形態のみに限定されない。例えば、いずれかの実施形態の一部の構成を、他の実施形態に追加した実施形態、あるいは他の実施形態の一部の構成と置換した実施形態も本発明を適用し得る実施形態であると理解されるべきである。
また、第７実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の撮像装置を適用可能な撮像システムは図２５に示した構成に限定されるものではない。
１００ 画素アレイ
１０１ 画素
１１０ 垂直走査回路
１６０ 第１容量制御部
１７０ 第２容量制御部

Claims (14)

  1. 入射光に応じた電荷を生成する光電変換部と、
    入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、
    前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、
    前記入力ノードを所定の電圧でリセットするリセットトランジスタと、
    前記入力ノードの容量値を可変とする容量可変手段と、
    をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、
    前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、
    前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、
    前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、
    を有し、
    前記第１の制御部は、前記走査回路が前記読み出し走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御し、
    前記第２の制御部は、前記走査回路が前記シャッタ走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御する
    ことを特徴とする撮像装置。
  2. 同一フレームの画像を取得するための一連の前記読み出し走査と前記シャッタ走査において、前記第１の制御部及び前記第２の制御部は、前記読み出し走査における前記入力ノードの容量値と、前記シャッタ走査における前記入力ノードの容量値とを同一の容量値に設定するように、前記容量可変手段を制御することを特徴とする請求項１に記載の撮像装置。
  3. 前記画素アレイは、複数の行をなすように配され、前記光電変換部を含まない複数のダミー画素と、複数の行をなすように配され、前記光電変換部が遮光された複数の遮光画素と、をさらに含み、
    前記第２の制御部は、前記走査回路が前記ダミー画素及び前記遮光画素の前記読み出し走査を開始した後に、前記走査回路が前記シャッタ走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御することを特徴とする請求項１又は２に記載の撮像装置。
  4. 入射光に応じた電荷を生成する光電変換部と、
    入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、
    前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、
    前記入力ノードを所定の電圧でリセットするリセットトランジスタと、
    前記入力ノードの容量値を可変とする容量可変手段と、
    をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、
    前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、
    前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、
    前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、
    を有し、
    同一フレームの画像を取得するための一連の前記読み出し走査と前記シャッタ走査において、前記第１の制御部及び前記第２の制御部は、前記読み出し走査における前記入力ノードの容量値と、前記シャッタ走査における前記入力ノードの容量値とを同一の容量値に設定するように、前記容量可変手段を制御する
    ことを特徴とする撮像装置。
  5. 入射光に応じた電荷を生成する光電変換部と、
    入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、
    前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、
    前記入力ノードを所定の電圧でリセットするリセットトランジスタと、
    前記入力ノードの容量値を可変とする容量可変手段と、
    をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、
    前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、
    前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、
    前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、
    を有し、
    前記画素アレイは、複数の行をなすように配され、前記光電変換部を含まない複数のダミー画素と、複数の行をなすように配され、前記光電変換部が遮光された複数の遮光画素と、をさらに含み、
    前記第２の制御部は、前記走査回路が前記ダミー画素及び前記遮光画素の前記読み出し走査を開始した後に、前記走査回路が前記シャッタ走査を開始するタイミングと同期して、前記容量可変手段が前記入力ノードの容量値を設定するように、前記容量可変手段を制御する
    ことを特徴とする撮像装置。
  6. 入射光に応じた電荷を生成する光電変換部と、
    入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、
    前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、
    前記入力ノードを所定の電圧でリセットするリセットトランジスタと、
    前記入力ノードの容量値を可変とする容量可変手段と、
    をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、
    前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、
    前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、
    前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、
    を有し、
    前記第２の制御部は、前記画素アレイの２つの行の前記入力ノードに対し互いに異なる容量値を設定し得る
    ことを特徴とする撮像装置。
  7. 入射光に応じた電荷を生成する光電変換部と、
    入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅トランジスタと、
    前記光電変換部で生成された電荷を前記入力ノードに転送する転送トランジスタと、
    前記入力ノードを所定の電圧でリセットするリセットトランジスタと、
    前記入力ノードの容量値を可変とする容量可変手段と、
    をそれぞれが含む複数の画素が、複数の行をなすように配された画素アレイと、
    前記転送トランジスタと前記リセットトランジスタとをオンにすることによって、前記光電変換部の電荷をリセットする処理を前記複数の画素のそれぞれの行に順次行うシャッタ走査と、前記転送トランジスタをオンにすることによって、前記光電変換部の電荷を前記入力ノードに転送する処理を前記複数の画素のそれぞれの行に順次行う読み出し走査と、のそれぞれを行う走査回路と、
    前記読み出し走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第１の制御部と、
    前記シャッタ走査において、前記容量可変手段を制御して前記入力ノードの容量値を設定する第２の制御部と、
    を有し、
    前記容量可変手段は、前記入力ノードの容量値を、少なくとも第１の容量値と、前記第１の容量値よりも大きい第２の容量値とのいずれかに可変とする構成を有し、
    撮像装置の初期設定において、前記第１の制御部及び前記第２の制御部は、いずれも前記容量可変手段を制御して前記入力ノードの容量値を前記第２の容量値に設定する
    ことを特徴とする撮像装置。
  8. 一部の行の前記シャッタ走査と一部の行の前記読み出し走査は、同一の期間に並行して行われることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
  9. 前記走査回路が、前記複数の画素の全ての行の前記読み出し走査を行っている間に、前記第１の制御部は、前記容量可変手段が前記入力ノードの容量値を変更しないように前記容量可変手段を制御し、
    前記走査回路が、前記複数の画素の全ての行の前記シャッタ走査を行っている間に、前記第２の制御部は、前記容量可変手段が前記入力ノードの容量値を変更しないように前記容量可変手段を制御する
    ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
  10. 前記容量可変手段は、前記入力ノードが有する所定の容量に対し付加される容量値を変化させることにより、前記入力ノードの容量値を可変とすることを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
  11. 前記容量可変手段は、付加容量を含み、前記付加容量を前記入力ノードが有する所定の容量に対し接続又は非接続とすることにより、前記入力ノードの容量値を可変とすることを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
  12. 前記容量可変手段は、前記入力ノードの容量値を、少なくとも第１の容量値と、前記第１の容量値よりも大きい第２の容量値とのいずれかに可変とする構成を有し、
    メカニカルシャッタを用いた静止画撮影時において、前記第２の制御部は、前記容量可変手段を制御して前記入力ノードの容量値を常に前記第２の容量値に設定することを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。
  13. 前記複数の画素のそれぞれは、
    １つのマイクロレンズによって導かれた光が入射される複数の前記光電変換部と、
    前記複数の光電変換部のそれぞれで生成された電荷を前記入力ノードにそれぞれ転送する複数の前記転送トランジスタと、
    を含むことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
  14. 請求項１乃至１３のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理部と
    を有する撮像システム。
JP2015233675A 2015-11-30 2015-11-30 撮像装置、撮像システム及び撮像装置の駆動方法 Expired - Fee Related JP6663209B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015233675A JP6663209B2 (ja) 2015-11-30 2015-11-30 撮像装置、撮像システム及び撮像装置の駆動方法
US15/360,833 US10432880B2 (en) 2015-11-30 2016-11-23 Imaging apparatus, imaging system, and driving method for imaging apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015233675A JP6663209B2 (ja) 2015-11-30 2015-11-30 撮像装置、撮像システム及び撮像装置の駆動方法

Publications (3)

Publication Number Publication Date
JP2017103537A JP2017103537A (ja) 2017-06-08
JP2017103537A5 JP2017103537A5 (ja) 2019-01-17
JP6663209B2 true JP6663209B2 (ja) 2020-03-11

Family

ID=58778314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015233675A Expired - Fee Related JP6663209B2 (ja) 2015-11-30 2015-11-30 撮像装置、撮像システム及び撮像装置の駆動方法

Country Status (2)

Country Link
US (1) US10432880B2 (ja)
JP (1) JP6663209B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016012904A (ja) * 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246436B1 (en) * 1997-11-03 2001-06-12 Agilent Technologies, Inc Adjustable gain active pixel sensor
US6512544B1 (en) * 1998-06-17 2003-01-28 Foveon, Inc. Storage pixel sensor and array with compression
US20030076431A1 (en) * 2001-10-24 2003-04-24 Krymski Alexander I. Image sensor with pixels having multiple capacitive storage elements
US7075049B2 (en) * 2003-06-11 2006-07-11 Micron Technology, Inc. Dual conversion gain imagers
JP4931232B2 (ja) * 2007-07-04 2012-05-16 キヤノン株式会社 撮像装置及びその処理方法
US8077237B2 (en) 2007-10-16 2011-12-13 Aptina Imaging Corporation Method and apparatus for controlling dual conversion gain signal in imaging devices
US8324550B2 (en) * 2010-06-22 2012-12-04 Aptina Imaging Corporation High dynamic range imaging systems
TWI456990B (zh) * 2011-04-08 2014-10-11 Pixart Imaging Inc 高動態範圍影像感測電路及高動態範圍影像讀取方法
KR101241466B1 (ko) * 2011-04-13 2013-03-11 엘지이노텍 주식회사 픽셀 어레이, 이를 포함하는 이미지센서 및 그 구동 방법
US9628732B2 (en) * 2013-08-23 2017-04-18 Semiconductor Components Industries, Llc Imaging systems and methods for performing column-based image sensor pixel gain adjustments
JP5623607B2 (ja) * 2013-08-30 2014-11-12 キヤノン株式会社 撮像装置及び撮像システム
US9929204B2 (en) * 2014-03-13 2018-03-27 Samsung Electronics Co., Ltd. Unit pixel of image sensor, image sensor including the same and method of manufacturing image sensor
JP6075646B2 (ja) * 2014-03-17 2017-02-08 ソニー株式会社 固体撮像装置およびその駆動方法、並びに電子機器
JP6339851B2 (ja) * 2014-05-01 2018-06-06 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5897752B1 (ja) * 2015-05-14 2016-03-30 ブリルニクスジャパン株式会社 固体撮像装置およびその駆動方法、電子機器

Also Published As

Publication number Publication date
JP2017103537A (ja) 2017-06-08
US10432880B2 (en) 2019-10-01
US20170155857A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
US11758305B2 (en) Comparator, ad converter, solid-state imaging device, electronic apparatus, and method of controlling comparator
CN107079116B (zh) 摄像元件、驱动方法和电子装置
US9635290B2 (en) Solid-state image sensing device and electronic device
JP6776011B2 (ja) 撮像装置及び撮像システム
KR101340112B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 촬상 장치
JP6482186B2 (ja) 撮像装置及びその駆動方法
US9025064B2 (en) Solid-state imaging device, imaging device, and signal readout method
JP5205155B2 (ja) 固体撮像素子
US8004587B2 (en) Solid-state imaging device, signal processing method for the same, and imaging apparatus
JP2012195734A (ja) 固体撮像装置、撮像装置、電子機器、及び、固体撮像装置の駆動方法
JP5630991B2 (ja) 撮像装置
US9100600B2 (en) Anti-blooming shutter control in image sensors
US8848079B2 (en) Solid-state imaging device and imaging system using buffered counter value of a counter
JP6223000B2 (ja) 撮像装置
JP2013051575A (ja) 固体撮像装置、撮像装置および撮像方法
JP5475482B2 (ja) 撮像素子及び撮像装置
JP2012134666A (ja) 固体撮像装置
JP2006217421A (ja) 固体撮像装置
JP6663209B2 (ja) 撮像装置、撮像システム及び撮像装置の駆動方法
JPH11261899A (ja) 固体撮像装置
US20210006742A1 (en) Image sensor and timing controller thereof
WO2012020520A1 (ja) 固体撮像素子
JP2016092594A (ja) 撮像装置及び固体撮像素子の駆動方法
JP6632357B2 (ja) 撮像装置の駆動方法、撮像装置、撮像システム
JP2014064211A (ja) 撮像素子及び撮像装置

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20171214

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200214

R151 Written notification of patent or utility model registration

Ref document number: 6663209

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees