JP5475482B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は水平方向および垂直方向にマトリクス状に配置された複数の画素を有する撮像素子における読み出し時間を短縮する技術に関する。

近年撮像素子の多画素化が進んでおり、それに伴いフレームレートを確保することが必要となっている。フレームレートを確保するためには、多画素化された撮像素子から画素を間引いて読み出す必要がある。しかしながら画素を間引いて読み出すと、画素の情報が欠落するために画質が劣化するという問題があった。

このような問題を解決するために、例えば特開２００５−２４４９９５号公報（特許文献１）では、同色画素が出力回路に連結され、加算して読み出す方法が提案されている。

特開２００５−２４４９９５号公報

しかしながら、従来の技術では、以下の様な問題があった。即ち特許文献１では、２画素の加算までしかできず、さらに読み出し時間を短縮しようとすると間引いて読み出すしかなく、画質が劣化する。

本発明は、上述した課題に鑑みてなされたものであり、その目的は、垂直方向の加算画素数または加算平均する画素数を多くし、画質を保持しながら動画撮影時の読み出し時間を短縮できるようにすることである。

本発明に係わる撮像素子は、複数の画素が行方向と列方向に配置され、各列において異なる色の画素が交互に配置された撮像素子であって、各列において前記列方向に隣り合う少なくとも２つの同色画素で１つを共有する複数の画素アンプと、各列に２本ずつ配置された複数の垂直出力線と、同列に配置された２本の前記垂直出力線に出力される同色画素の信号を加算平均する加算平均手段と、を備え、各列において第１色の画素で共有され、前記列方向に隣り合う複数の画素アンプが各列に配置された前記２本の垂直出力線の各々に交互に接続されるとともに、各列において第２色の画素で共有され、前記列方向に隣り合う複数の画素アンプが各列に配置された前記２本の垂直出力線の各々に交互に接続されることを特徴とする。

本発明によれば、垂直方向の加算画素数または加算平均する画素数を多くし、画質を保持しながら動画撮影時の読み出し時間を短縮することが可能となる。

本発明の第１の実施形態に係る撮像素子の構成を示す図。 本発明の第１の実施形態に係る撮像素子の動作を示す図。 本発明の第１の実施形態に係る撮像素子の出力信号を示す図。 本発明の第２の実施形態に係る撮像素子の構成を示す図。 本発明の第２の実施形態に係る撮像素子の動作を示す図。 本発明の第２の実施形態に係る撮像素子の出力信号を示す図。 本発明の第３の実施形態に係る撮像装置の構成を示す図。 本発明の第３の実施形態に係る撮像装置の操作部の構成を示す図。 本発明の第３の実施形態に係る撮像素子の動作を示す図。 本発明の第３の実施形態に係る撮像装置の動作選択表示を示す図。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像素子の構成を示した図である。本実施形態の撮像素子は、複数の画素が水平方向である行方向と垂直方向である列方向に２次元的に配列されたＣＭＯＳ型の撮像素子である。図１において、撮像素子の有効画素領域は垂直方向に配置された画素セット１２ａ、１２ａ’、１２ｂ、１２ｂ’、１２ｃ、１２ｃ’、１２ｄ、１２ｄ’で形成される。画素セット１２ａ、１２ｂ、１２ａ’、１２ｂ’はこの順に垂直方向に配置されている。この下に画素セット１２ｃ、１２ｄ、１２ｃ’、１２ｄ’がこの順に垂直方向に配置されている。画素セット１２ａ、１２ａ’、１２ｂ、１２ｂ’、１２ｃ、１２ｃ’、１２ｄ、１２ｄ’はフォトダイオード１、転送スイッチ２を備えている。また、有効画素領域には、２つの画素で共有される信号転送部１３ａ、１３ｂ、１３ｃ、１３ｄが設けられており、それぞれリセットスイッチ３、電源４，５、行選択スイッチ６、容量９、画素アンプ１０を備えている。なお、１１は画素アンプ１０のゲートである。信号転送部１３ａには２つの画素のセット１２ａと１２ａ’が接続されており、信号転送部１３ｂ、１３ｃ、１３ｄについてもそれぞれ２つの画素のセット１２ｂと１２ｂ’、１２ｃと１２ｃ’、１２ｄと１２ｄ’が接続されている。

この様な画素構造とすることで、従来各画素に対して必要であったリセットスイッチ、画素アンプ、行選択スイッチを２画素で兼用することが可能である。そのため、従来２画素あたり８Ｔｒ（トランジスタ）で構成されていたものが本画素構造では２画素あたり５Ｔｒ（トランジスタ）で構成できる。よって相対的にフォトダイオード１の面積を大きく確保することが可能となる効果を有している。

画素セット１２ａ、１２ａ’のうち、画素１２ａの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ）に接続されている。また、画素１２ａ’の転送スイッチのゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋２）に接続されている。また、画素１２ｂの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋１）に接続され、画素１２ｂ’の転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋３）に接続されている。

画素セット１２ｃ、１２ｃ’、１２ｄ、１２ｄ’についても同様に、画素セット１２ｃと１２ｃ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｎ＋４）、ＰＴＸ（ｎ＋６）に、画素セット１２ｄと１２ｄ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｎ＋５）、ＰＴＸ（ｎ＋７）に接続されている。

信号転送部１３ａのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｎ）に接続されている。また、信号転送部１３ｂのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｎ＋２）に接続されている。同様に信号転送部１３ｃ、１３ｄのリセットスイッチ３のゲートはそれぞれＰＲＥＳ（ｎ＋４）、ＰＲＥＳ（ｎ＋６）に接続され、行選択スイッチ６のゲートはそれぞれＰＳＥＬ（ｎ＋４）、ＰＳＥＬ（ｎ＋６）に接続されている。

また連続する信号転送部１３ａと１３ｄは、それぞれ撮像素子内部を縦断する垂直出力線１５ａに接続され、連続する信号転送部１３ｂと１３ｃはそれぞれ垂直出力線１５ｂに接続される。この様に１列の画素列につき２本ある垂直出力線において、一方の垂直出力線へ信号転送部が隣接して２つ続けて接続され、それが交互に繰り返される。これによって、信号転送部１３ａ、１３ｂの２本の垂直出力線１５ａ、１５ｂへの接続は、信号転送部１３ｃ、１３ｄの垂直出力線１５ａ、１５ｂへの接続に対して、信号転送部１３ｂと信号転送部１３ｃの間を境界として対称になる。

同様に、画素セット１２ａ、１２ａ'、１２ｂ、１２ｂ'、１２ｃ、１２ｃ'、１２ｄ、１２ｄ'が並ぶ列に隣接する、画素セット１２ｅ、１２ｅ’、１２ｆ、１２ｆ’、１２ｇ、１２ｇ’、１２ｈ、１２ｈ’についても以下の様な構成となる。

すなわち、図１において、撮像素子の有効画素領域の垂直方向は画素セット１２ｅ、１２ｅ’、１２ｆ、１２ｆ’、１２ｇ、１２ｇ’、１２ｈ、１２ｈ’で形成される。画素セット１２ｅ、１２ｆ、１２ｅ’、１２ｆ’はこの順に垂直方向に配置されている。この下に画素セット１２ｇ、１２ｈ、１２ｇ’、１２ｈ’がこの順に垂直方向に配置されている。画素セット１２ｅ、１２ｅ’、１２ｆ、１２ｆ’、１２ｇ、１２ｇ’、１２ｈ、１２ｈ’はフォトダイオード１、転送スイッチ２を備えている。また、有効画素領域には信号転送部１３ｅ、１３ｆ、１３ｇ、１３ｈが設けられており、それぞれリセットスイッチ３、画素アンプ１０、行選択スイッチ６を備えている
信号転送部１３ｅには２つの画素のセット１２ｅ、１２ｅ’が接続されており、信号転送部１３ｆ、１３ｇ、１３ｈについてもそれぞれ２つの画素のセット１２ｆと１２ｆ’、１２ｇと１２ｇ’、１２ｈと１２ｈ’が接続されている。

２つの画素のセット１２ｅ、１２ｅ’のうち、画素１２ｅの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ）に接続されている。また、画素１２ｅ’の転送スイッチのゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋２）に接続されている。また、画素１２ｆの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋１）に接続され、画素１２ｆ’の転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｎ＋３）に接続されている。

画素セット１２ｇ、１２ｇ’、１２ｈ、１２ｈ’についても同様に、画素セット１２ｇ、１２ｇ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｎ＋４）、ＰＴＸ（ｎ＋６）に、画素セット１２ｈ、１２ｈ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｎ＋５）、ＰＴＸ（ｎ＋７）に接続されている。

信号転送部１３ｅのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｎ）に接続されている。また、信号転送部１３ｆのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｎ＋２）に接続されている。同様に信号転送部１３ｇ、１３ｈのリセットスイッチ３のゲートはそれぞれＰＲＥＳ（ｎ＋４）、ＰＲＥＳ（ｎ＋６）に接続され、行選択スイッチ６のゲートはそれぞれＰＳＥＬ（ｎ＋４）、ＰＳＥＬ（ｎ＋６）に接続されている。

また信号転送部１３ｅと１３ｈは、それぞれ撮像素子内部を縦断する垂直出力線１５ｃに接続され、信号転送部１３ｆと１３ｇはそれぞれ垂直出力線１５ｄに接続される。この様に１列の画素列につき２本ある垂直出力線において、一方の垂直出力線へ信号転送部が隣接して２つ続けて接続され、それが交互に繰り返される。これによって、信号転送部１３ｅ、１３ｆの２本の垂直出力線１５ｃ、１５ｄへの接続は、信号転送部１３ｇ、１３ｈの垂直出力線１５ｃ、１５ｄへの接続に対して、信号転送部１３ｆと信号転送部１３ｇの間を境界として対称になる
奇数列の垂直出力線１５ａ、１５ｂは定電流源１６ａ、１６ｂで駆動され、各垂直出力線はカラムアンプ１７ａ、１７ｂに接続される。なお、カラムアンプ１７ａ、１７ｂは有効画素領域の上下のうちの上側に配置される。カラムアンプ１７ａ、１７ｂの出力は転送ゲート１８ａ、１８ｂを介して保持容量２０ａ、２０ｂに接続され、また転送ゲート１９ａ、１９ｂを介して保持容量２１ａ、２１ｂに接続される。さらに水平走査回路２７ａからの制御信号ＰＨ１、ＰＨ２によって駆動される出力転送スイッチ２２ａ、２２ｂ及び２３ａ，２３ｂにより、共通の水平出力線２４ａおよび２４ｂに接続される。この水平出力線２４ａ、２４ｂには読み出しアンプ２５ａが接続され、それぞれの差分出力に所定ゲインを乗じた信号を出力する。この読み出しアンプ２５ａの出力はそれぞれ撮像素子の出力端子２６ａから外部に出力される。

同様に、偶数列の垂直出力線１５ｃ、１５ｄは定電流源１６ｃ、１６ｄで駆動され、各垂直出力線はカラムアンプ１７ｃ、１７ｄに接続される。なお、カラムアンプ１７ｃ、１７ｄは同様に有効画素領域の下側（カラムアンプ１７ａ、１７ｂとは反対側）に配置される。カラムアンプ１７ｃ、１７ｄの出力は転送ゲート１８ｃ、１８ｄを介して保持容量２０ｃ、２０ｄに接続され、また転送ゲート１９ｃ、１９ｄを介して保持容量２１ｃ、２１ｄに接続される。さらに水平走査回路２７ｂからの制御信号ＰＨ１、ＰＨ２によって駆動される出力転送スイッチ２２ｃ、２２ｄ及び２３ｃ、２３ｄにより、共通の水平出力線２４ｃおよび２４ｄに接続される。この水平出力線２４ｃ、２４ｄには読み出しアンプ２５ｂが接続され、それぞれの差分出力に所定ゲインを乗じた信号を出力する。この読み出しアンプの出力はそれぞれ撮像素子の出力端子２６ｂから外部に出力される。

また、保持容量２０ａ、２０ｂは撮像素子内部の不図示の回路からの出力、または外部入力のＰＡＤＤＳによって制御されるスイッチ２８ａによって接続される。保持容量２１ａ、２１ｂは撮像素子内部の不図示の回路からの出力、または外部入力のＰＡＤＤＮによって制御されるスイッチ２８ｂによって接続される。

同様に、保持容量２０ｃ、２０ｄは撮像素子内部の不図示の回路からの出力、または外部入力のＰＡＤＤＳによって制御されるスイッチ２８ｃによって接続される。保持容量２１ｃ、２１ｄは撮像素子内部の不図示の回路からの出力、または外部入力のＰＡＤＤＮによって制御されるスイッチ２８ｄによって接続される。

図２は図１の撮像素子の動作タイミングを示す図である。この図に従って各部の動作を説明する。

全画素リセット期間であるｔ１〜ｔ２のタイミングで、ＰＴＸ（ｎ）、ＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋２）、ＰＴＸ（ｎ＋３）、ＰＴＸ（ｎ＋４）、ＰＴＸ（ｎ＋５）、ＰＴＸ（ｎ＋６）、ＰＴＸ（ｎ＋７）がアクティブなる。ここでは特定行の制御信号のみ示しているが、この期間全ての行のＰＴＸがアクティブとなり、全画素セットのフォトダイオード１の電荷は、転送スイッチ２を介して画素アンプ１０のゲート１１に転送され、フォトダイオード１はリセットされる。

その後時刻ｔ３で、全画素同時に蓄積を開始する。時刻ｔ４では、不図示の撮像素子の外部の機構により撮像素子に照射される光を遮断する。このｔ３〜ｔ４間が蓄積期間となり、この状態ではフォトダイオード１には信号電荷が蓄積されている。なお、ここでは全画素同時に蓄積を開始する構成としたが、これに限定されるものではない。例えば、フォトダイオード１のリセットは、行毎にされてもよい。

次に蓄積された信号電荷の読み出し動作がスタートする。時刻ｔ５に制御信号ＰＳＥＬ（ｎ）、ＰＳＥＬ（ｎ＋４）がアクティブになり、行選択スイッチ６がオンする。第ｎ行に配置されている信号転送部１３ａ、１３ｅ、及び第ｎ＋４行に配置されている信号転送部１３ｃ、１３ｇの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ６にＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋４）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ａ、１３ｃ、１３ｅ、１３ｇの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ７でＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋４）がネゲートされた後、時刻ｔ８にＰＴＮがアクティブになる。これにより各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１９ａ、１９ｂ、１９ｃ、１９ｄがオンする。そして、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにこのダークレベル出力が保持される。この後時刻ｔ９で転送動作を完了した後、時刻ｔ１０にＰＴＸ（ｎ）、ＰＴＸ（ｎ＋２）、ＰＴＸ（ｎ＋４）、ＰＴＸ（ｎ＋６）をアクティブにすることで画素セット１２ａ、１２ａ’、１２ｃ、１２ｃ’、１２ｅ、１２ｅ’、１２ｇ、１２ｇ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ａ、１３ｃ、１３ｅ、１３ｇの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

なお、この動作時には、信号転送部１３ａのゲートには画素セット１２ａ、１２ａ’からの信号電荷が転送されるので、リセットレベルからの電位の変動は２画素分となり、即ち２画素の信号の加算となる。信号転送部１３ｃ、１３ｅ、１３ｇについても同様である。

転送が十分に終了した時刻ｔ１１にて、ＰＴＸ（ｎ）、ＰＴＸ（ｎ＋２）、ＰＴＸ（ｎ＋４）、ＰＴＸ（ｎ＋６）をネゲートした後、時刻ｔ１２にＰＴＳがアクティブになる。これにより、各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１８ａ、１８ｂ、１８ｃ、１８ｄがオンし、信号レベルが保持容量２０ａ、２０ｂ、２０ｃ、２０ｄに保持される。この後時刻ｔ１３でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ａには画素セット１２ａ、１２ａ’の加算された信号レベルが保持され、保持容量２０ｂには画素セット１２ｃ、１２ｃ’の加算された信号レベルが保持されている。同様に保持容量２０ｃには画素セット１２ｅ、１２ｅ’の加算された信号レベルが保持され、保持容量２０ｄには画素セット１２ｇ、１２ｇ’の加算された信号レベルが保持されている。また、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれ画素セット１２ａと１２ａ’、１２ｃと１２ｃ’、１２ｅと１２ｅ’、１２ｇと１２ｇ’のダークレベルが保持されている。

画素からの信号出力を終了したので時刻ｔ１４で各行の選択制御信号ＰＳＥＬ（ｎ）及びＰＳＥＬ（ｎ＋４）をネゲートする。

次に時刻ｔ１５で、制御信号ＰＡＤＤＳ及びＰＡＤＤＮをアクティブにし、スイッチ２８ａ、２８ｂ、２８ｃ、２８ｄをオンとする。これにより保持容量２０ａと２０ｂ、２１ａと２１ｂ、２０ｃと２０ｄ、２１ｃと２１ｄがそれぞれ短絡される。これにより、画素セット１２ａ、１２ａ’の加算信号と、画素セット１２ｃ，１２ｃ'の加算信号の、平均された信号が保持容量２０ａに保持される。また、保持容量２０ｃには画素セット１２ｅ，１２ｅ'の加算信号と、画素セット１２ｇ，１２ｇ'の加算信号の、平均された信号が保持される。また、保持容量２１ａには画素セット１２ａ、１２ａ'と画素セット１２ｃ、１２ｃ’のダークレベルの平均が、保持容量２１ｃには画素セット１２ｅ、１２ｅ’と画素セット１２ｇ、１２ｇ’のダークレベルの平均が保持される。後に時刻ｔ１６でＰＡＤＤＳとＰＡＤＤＮをネゲートし、加算平均動作が完了する。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｃ、２３ｃを制御することで、保持容量２０ａ、２１ａ、２０ｃ、２１ｃを水平出力線に接続する動作を行う。時刻ｔ１７にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素セット１２ａ、１２ａ’、１２ｃ、１２ｃ’のダークレベルの平均と、画素セット１２ａ、１２ａ’、１２ｃ、１２ｃ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素セット１２ｅ、１２ｅ’、１２ｇ、１２ｇ’のダークレベルの平均と、画素セット１２ｅ、１２ｅ’、１２ｇ、１２ｇ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。

以上で第ｎ行、第ｎ＋２行、第ｎ＋４行、第ｎ＋６行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、これをこの２列を一単位として順次最終列まで繰り返す。

続いて、第ｎ＋１行、第ｎ＋３行、第ｎ＋５行、第ｎ＋７行の読み出し動作について説明する。

時刻ｔ１９に制御信号ＰＳＥＬ（ｎ＋２）、ＰＳＥＬ（ｎ＋６）がアクティブになり、行選択スイッチ６がオンする。第ｎ＋２行に配置されている信号転送部１３ｂ、１３ｆ、及び第ｎ＋６行に配置されている信号転送部１３ｄ、１３ｈの該画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ２０にＰＲＥＳ（ｎ＋２）、ＰＲＥＳ（ｎ＋６）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ｂ、１３ｄ、１３ｆ、１３ｈの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ２１でＰＲＥＳ（ｎ＋２）、ＰＲＥＳ（ｎ＋６）がネゲートされた後、時刻ｔ２２にＰＴＮがアクティブになる。これにより各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１９ｂ、１９ａ、１９ｄ、１９ｃがオンする。そして、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにこのダークレベル出力が保持される。この後時刻ｔ２３で転送動作を完了した後、時刻ｔ２４にＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）、ＰＴＸ（ｎ＋５）、ＰＴＸ（ｎ＋７）をアクティブにすることで画素セット１２ｂ、１２ｂ’、１２ｄ、１２ｄ’、１２ｆ、１２ｆ’、１２ｈ、１２ｈ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ｂ、１３ｄ、１３ｆ、１３ｈの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。なお、この動作時には、信号転送部１３ｂのゲートには画素セット１２ｂ、１２ｂ’からの信号電荷が転送されるので、リセットレベルからの電位の変動は２画素分となり、即ち２画素の信号の加算となる。信号転送部１３ｄ、１３ｆ、１３ｈについても同様である。

転送が十分に終了した時刻ｔ２５にて、ＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）、ＰＴＸ（ｎ＋５）、ＰＴＸ（ｎ＋７）をネゲートした後、時刻ｔ２６にＰＴＳがアクティブになる。これにより、各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１８ｂ、１８ａ、１８ｄ、１８ｃがオンする。そして、信号レベルが保持容量２０ｂ、２０ａ、２０ｄ、２０ｃに保持される。この後時刻ｔ２７でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ｂには画素セット１２ｂ、１２ｂ’の加算された信号レベルが保持され、保持容量２０ａには画素セット１２ｄ、１２ｄ’の加算された信号レベルが保持されている。同様に保持容量２０ｄには画素セット１２ｆ、１２ｆ’の加算された信号レベルが保持され、保持容量２０ｃには画素セット１２ｈ、１２ｈ’の加算された信号レベルが保持されている。また、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにはそれぞれ画素セット１２ｂと１２ｂ’、１２ｄと１２ｄ’、１２ｆと１２ｆ’、１２ｈと１２ｈ’のダークレベルが保持されている。

画素からの信号出力を終了したので時刻ｔ２８で各行の選択制御信号ＰＳＥＬ（ｎ＋２）及びＰＳＥＬ（ｎ＋６）をネゲートする。

次に時刻ｔ２９で、制御信号ＰＡＤＤＳ及びＰＡＤＤＮをアクティブにし、スイッチ２８ａ、２８ｂ、２８ｃ、２８ｄをオンとする。これにより保持容量２０ａと２０ｂ、２１ａと２１ｂ、２０ｃと２０ｄ、２１ｃと２１ｄがそれぞれ短絡される。これにより、画素セット１２ｂ、１２ｂ’の加算信号と、画素セット１２ｄ、１２ｄ’の加算信号の、平均された信号が保持容量２０ａに保持される。また、保持容量２０ｃには画素セット１２ｆ、１２ｆ’の加算信号と、画素セット１２ｈ、１２ｈ’の加算信号の、平均された信号が保持される。また、保持容量２１ａには画素セット１２ｂと１２ｂ’、１２ｄと１２ｄ’のダークレベルの平均が、保持容量２１ｃには画素セット１２ｆと１２ｆ’、画素セット１２ｈと１２ｈ’のダークレベルの平均が保持される。後に時刻ｔ３０でＰＡＤＤＳとＰＡＤＤＮをネゲートし、加算平均動作が完了する。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｃ、２３ｃを制御することで、保持容量２０ａ、２１ａ、２０ｃ、２１ｃを水平出力線に接続する動作を行う。時刻ｔ３１にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素セット１２ｂ、１２ｂ’、１２ｄ、１２ｄ’のダークレベルの平均と、画素セット１２ｂ、１２ｂ’と画素セット１２ｄ、１２ｄ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素セット１２ｆ、１２ｆ’、１２ｈ、１２ｈ’のダークレベルの平均と、画素セット１２ｆ、１２ｆ’と画素セット１２ｈ、１２ｈ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。

以上で第ｎ＋１行、第ｎ＋３行、第ｎ＋５行、第ｎ＋７行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

以上に説明した動作を緑、赤、青のベイヤー配列のフィルターを画素上に持つ撮像素子に適用した例を図３に示す。図３では同じ記号（Ｇ１１等）を割り当てられている画素が加算平均されていることを示し、緑（Ｇ）、赤（Ｒ）、青（Ｂ）の色毎に垂直方向に４画素ずつ加算平均される。

この様に本実施形態で述べた構成により、垂直方向に交互に並ぶ第１の画素と第２の画素について、それぞれ４画素毎に４画素ずつ加算平均することができる。これにより、全ての画素信号の情報を画像に反映しながら読み出し行数を削減することができ、画質を向上させることができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る撮像素子の構成を示した図である。図２において、画素配置と、信号転送部の垂直出力線への接続以外は第１の実施形態で述べた構成と同様であるため、説明を省略する。

図４において、撮像素子の有効画素領域の垂直方向は画素セット１２ａ、１２ａ’、１２ｂ、１２ｂ’、１２ｃ、１２ｃ’、１２ｄ、１２ｄ’、１２ｅ、１２ｅ’、１２ｆ、１２ｆ’で形成される。画素セット１２ａ、１２ｂ、１２ａ’、１２ｂ’はこの順に垂直方向に配置されている。この下に画素セット１２ｃ、１２ｄ、１２ｃ’、１２ｄ’がこの順に垂直方向に、続いて１２ｅ、１２ｆ、１２ｅ’、１２ｆ’がこの順に垂直方向に配置されている。また、２つの画素のセット１２ａと１２ａ’、１２ｂと１２ｂ’、１２ｃと１２ｃ’、１２ｄと１２ｄ’、１２ｅと１２ｅ’、１２ｆと１２ｆ’はそれぞれ信号転送部１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆに接続されている。

画素セット１２ａ、１２ａ’のうち、画素１２ａの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ）に接続され、画素１２ａ’の転送スイッチのゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋２）に接続されている。また、画素１２ｂの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋１）に接続され、画素１２ｂ’の転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋３）に接続されている。

画素セット１２ｃ、１２ｃ’、１２ｄ、１２ｄ’、１２ｅ、１２ｅ’、１２ｆ、１２ｆ’についても同様である。すなわち、画素セット１２ｃ、１２ｃ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋６）に接続され、画素セット１２ｄ、１２ｄ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋７）に接続されている。画素セット１２ｅ、１２ｅ’の転送スイッチ２のゲートはＰＴＸ（ｍ）からＰＴＸ（ｍ＋７）の垂直方向の繰り返しの一部であるＰＴＸ（ｎ）、ＰＴＸ（ｎ＋２）に接続されている。画素セット１２ｆ、１２ｆ’の転送スイッチ２のゲートはＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）に接続されている。

信号転送部１３ａのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｍ）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｍ）に接続されている。また、信号転送部１３ｂのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｍ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｍ＋２）に接続されている。同様に信号転送部１３ｃ、１３ｄのリセットスイッチ３のゲートはそれぞれＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）に接続され、行選択スイッチ６のゲートはそれぞれＰＳＥＬ（ｍ＋４）、ＰＳＥＬ（ｍ＋６）に接続される。また、信号転送部１３ｅ、１３ｆのリセットスイッチ３のゲートはＰＲＥＳ（ｍ）からＰＲＥＳ（ｍ＋７）の垂直方向繰り返しの一部であるＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋２）に接続されている。また、行選択スイッチ６のゲートはＰＳＥＬ（ｍ）からＰＳＥＬ（ｍ＋７）の垂直方向の繰り返しの一部であるＰＳＥＬ（ｎ）、ＰＳＥＬ（ｎ＋２）に接続されている。

また信号転送部１３ａと１３ｄは、それぞれ撮像素子内部を縦断する垂直出力線１５ａに接続され、信号転送部１３ｂと１３ｃはそれぞれ垂直出力線１５ｂに接続される。この様な構成により信号転送部１３ａ、１３ｂの２本の垂直出力線１５ａ、１５ｂへの接続は、信号転送部１３ｃ、１３ｄの垂直出力線１５ａ、１５ｂへの接続に対して、信号転送部１３ｂと信号転送部１３ｃの間を境界として対称になる。また、画素セット１２ｅ、１２ｅ’、１２ｆ、１２ｆ’または信号転送部１３ｅ、１３ｆについては、画素１２ａから画素１２ｄ’または信号転送部１３ａから信号転送部１３ｄの垂直方向の繰り返しの一部である。そして、信号転送部１３ｅと１３ｆの垂直出力線１５ａ、１５ｂへの接続は、信号転送部１３ａ、１３ｂの垂直出力線１５ａ、１５ｂへの接続と同じになる。同様に、画素セット１２ａ、１２ａ’、１２ｂ、１２ｂ’、１２ｃ、１２ｃ’、１２ｄ、１２ｄ’、１２ｅ、１２ｅ’、１２ｆ、１２ｆ’が並ぶ列に隣接する、画素セット１２ｇ、１２ｇ’、１２ｈ、１２ｈ’、１２ｉ、１２ｉ’、１２ｊ、１２ｊ’、１２ｋ、１２ｋ’、１２ｌ、１２ｌ’についても以下の様な構成となる。

撮像素子の有効画素領域の垂直方向は画素セット１２ｇ、１２ｇ’、１２ｈ、１２ｈ’、１２ｉ、１２ｉ’、１２ｊ、１２ｊ’、１２ｋ、１２ｋ’、１２ｌ、１２ｌ’で形成される。画素セット１２ｇ、１２ｈ、１２ｇ’、１２ｈ’はこの順に垂直方向に配置されている。この下に画素セット１２ｉ、１２ｊ、１２ｉ’、１２ｊ’がこの順に垂直方向に、続いて１２ｌ、１２ｋ、１２ｌ’、１２ｋ’がこの順に垂直方向に配置されている。また、画素セット１２ｇと１２ｇ’、１２ｈと１２ｈ’、１２ｉと１２ｉ’、１２ｊと１２ｊ’、１２ｋと１２ｋ’、１２ｌと１２ｌ’はそれぞれ信号転送部１３ｇ、１３ｈ、１３ｉ、１３ｊ、１３ｋ、１３ｌに接続されている。

画素セット１２ｇ、１２ｇ’のうち、画素１２ｇの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ）に接続されている。また、画素１２ｇ’の転送スイッチのゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋２）に接続されている。また、画素１２ｈの転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋１）に接続され、画素１２ｈ’の転送スイッチ２のゲートは垂直走査回路１４からの制御信号ＰＴＸ（ｍ＋３）に接続されている。

画素セット１２ｉ、１２ｉ’、１２ｊ、１２ｊ’、１２ｋ、１２ｋ’、１２ｌ、１２ｌ’についても同様である。すなわち、画素セット１２ｉ、１２ｉ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋６）に、画素セット１２ｊ、１２ｊ’の転送スイッチ２のゲートはそれぞれＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋７）に接続されている。画素セット１２ｋ、１２ｋ’の転送スイッチ２のゲートはＰＴＸ（ｍ）からＰＴＸ（ｍ＋７）の垂直方向の繰り返しの一部であるＰＴＸ（ｎ）、ＰＴＸ（ｎ＋２）に、画素セット１２ｌ、１２ｌ’の転送スイッチ２のゲートはＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）に接続されている。

信号転送部１３ｇのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｍ）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｍ）に接続されている。また、信号転送部１３ｈのリセットスイッチ３のゲートは垂直走査回路１４からの制御信号ＰＲＥＳ（ｍ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ＰＳＥＬ（ｍ＋２）に接続されている。同様に信号転送部１３ｉ、１３ｊのリセットスイッチ３のゲートはそれぞれＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）に接続され、行選択スイッチ６のゲートはそれぞれＰＳＥＬ（ｍ＋４）、ＰＳＥＬ（ｍ＋６）に接続されている。また、信号転送部１３ｋ、１３ｌのリセットスイッチ３のゲートはＰＲＥＳ（ｍ）からＰＲＥＳ（ｍ＋７）の垂直方向繰り返しの一部であるＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋２）に接続されている。また、行選択スイッチ６のゲートはＰＳＥＬ（ｍ）からＰＳＥＬ（ｍ＋７）の垂直方向の繰り返しの一部であるＰＳＥＬ（ｎ）、ＰＳＥＬ（ｎ＋２）に接続されている。

また信号転送部１３ｇと１３ｊは、それぞれ撮像素子内部を縦断する垂直出力線１５ｃに接続され、信号転送部１３ｈと１３ｉはそれぞれ垂直出力線１５ｄに接続される。この様な構成により信号転送部１３ｇ、１３ｈの２本の垂直出力線１５ｃ、１５ｄへの接続は、信号転送部１３ｉ、１３ｊの垂直出力線１５ｃ、１５ｄへの接続に対して、信号転送部１３ｈと信号転送部１３ｉの間を境界として対称になる。また、画素セット１２ｋ、１２ｋ’、１２ｌ、１２ｌ’または信号転送部１３ｋ、１３ｌについては、画素１２ｇから画素１２ｊ’または信号転送部１３ｇから信号転送部１３ｊの垂直方向繰り返しの一部である。そして、信号転送部１３ｋと１３ｌの垂直出力線１５ｃ、１５ｄへの接続は、信号転送部１３ｇ、１３ｈの垂直出力線１５ｃ、１５ｄへの接続と同じになる。

図５は図４の撮像素子の動作タイミングを示す図である。この図に従って各部の動作を説明する。

全画素リセット期間であるｔ１〜ｔ２のタイミングで、ＰＴＸ（ｍ）、ＰＴＸ（ｍ＋１）、ＰＴＸ（ｍ＋１）、ＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋３）、ＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋６）、ＰＴＸ（ｍ＋７）、ＰＴＸ（ｎ）、ＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋２）、ＰＴＸ（ｎ＋３）がアクティブなる。ここでは特定行の制御信号のみ示しているが、この期間全ての行のＰＴＸがアクティブとなり、全画素のフォトダイオード１の電荷は、転送スイッチ２を介して画素アンプ１０のゲート１１に転送され、フォトダイオード１はリセットされる。

その後時刻ｔ３で、全画素同時に蓄積を開始する。時刻ｔ４では、不図示の撮像素子の外部の機構により撮像素子に照射される光を遮断する。このｔ３〜ｔ４間が蓄積期間となり、この状態ではフォトダイオード１には信号電荷が蓄積されている。なお、ここでは全画素同時に蓄積を開始する構成としたが、これに限定されるものではない。フォトダイオード１のリセットは、行毎にされてもよい。

次に蓄積された信号電荷の読み出し動作がスタートする。時刻ｔ５に制御信号ＰＳＥＬ（ｍ）、ＰＳＥＬ（ｍ＋４）がアクティブになり、行選択スイッチ６がオンする。第ｍ行に配置されている信号転送部１３ａ、１３ｇ、及び第ｍ＋４行に配置されている信号転送部１３ｃ、１３ｉの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ６にＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋４）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ａ、１３ｃ、１３ｇ、１３ｉの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ７でＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋４）がネゲートされた後、時刻ｔ８にＰＴＮがアクティブになる。これにより各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１９ａ、１９ｂ、１９ｃ、１９ｄがオンする。そして、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにこのダークレベル出力が保持される。この後時刻ｔ９で転送動作を完了した後、時刻ｔ１０にＰＴＸ（ｍ）、ＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋６）をアクティブにする。これにより、画素セット１２ａ、１２ａ’、１２ｃ、１２ｃ’、１２ｇ、１２ｇ’、１２ｉ、１２ｉ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ａ、１３ｃ、１３ｇ、１３ｉの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソースフォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

なお、この動作時には、信号転送部１３ａのゲートには画素セット１２ａ、１２ａ’からの信号電荷が転送されるので、リセットレベルからの電位の変動は２画素分となり、即ち２画素の信号の加算となる。信号転送部１３ｃ、１３ｇ、１３ｉについても同様である。

転送が十分に終了した時刻ｔ１１にて、ＰＴＸ（ｍ）、ＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋６）をネゲートした後、時刻ｔ１２にＰＴＳがアクティブになる。これにより、各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１８ａ、１８ｂ、１８ｃ、１８ｄがオンし、信号レベルが保持容量２０ａ、２０ｂ、２０ｃ、２０ｄに保持される。この後、時刻ｔ１３でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ａには画素セット１２ａ、１２ａ’の加算された信号レベルが保持され、保持容量２０ｂには画素セット１２ｃ、１２ｃ’の加算された信号レベルが保持されている。同様に保持容量２０ｃには画素セット１２ｇ、１２ｇ’の加算された信号レベルが保持され、保持容量２０ｄには画素セット１２ｉ、１２ｉ’の加算された信号レベルが保持されている。また、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれ画素セット１２ａと１２ａ’、１２ｃと１２ｃ’、１２ｇと１２ｇ’、１２ｉと１２ｉ’のダークレベルが保持されている。

画素からの信号出力を終了したので時刻ｔ１４で各行の選択制御信号ＰＳＥＬ（ｍ）及びＰＳＥＬ（ｍ＋４）をネゲートする。

次に時刻ｔ１５で、制御信号ＰＡＤＤＳ及びＰＡＤＤＮをアクティブにし、スイッチ２８ａ、２８ｂ、２８ｃ、２８ｄをオンとする。これにより保持容量２０ａと２０ｂ、２１ａと２１ｂ、２０ｃと２０ｄ、２１ｃと２１ｄがそれぞれ短絡される。これにより、画素セット１２ａ、１２ａ’の加算信号と、画素セット１２ｃ、１２ｃ’の加算信号の、平均された信号が保持容量２０ａに保持される。また、保持容量２０ｃには画素セット１２ｇ、１２ｇ’の加算信号と、画素セット１２ｉ、１２ｉ’の加算信号の、平均された信号が保持される。

また、保持容量２１ａには画素セット１２ａ、１２ａ’と画素セット１２ｃ、１２ｃ’のダークレベルの平均が、保持容量２１ｃには画素セット１２ｇ、１２ｇ’と画素セット１２ｉ、１２ｉ’のダークレベルの平均が保持される。後に時刻ｔ１６でＰＡＤＤＳとＰＡＤＤＮをネゲートし、加算平均動作が完了する。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｃ、２３ｃを制御することで、保持容量２０ａ、２１ａ、２０ｃ、２１ｃを水平出力線に接続する動作を行う。時刻ｔ１７にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素セット１２ａ、１２ａ’、１２ｃ、１２ｃ’のダークレベルの平均と、画素セット１２ａ、１２ａ’と画素セット１２ｃ、１２ｃ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素セット１２ｇ、１２ｇ’、１２ｉ、１２ｉ’のダークレベルの平均と、画素セット１２ｇ、１２ｇ’と画素セット１２ｉ、１２ｉ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。

以上で第ｍ行、第ｍ＋２行、第ｍ＋４行、第ｍ＋６行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

続いて、第ｍ＋５行、第ｍ＋７行、第ｎ＋１行、第ｎ＋３行の読み出し動作について説明する。時刻ｔ１９に制御信号ＰＳＥＬ（ｍ＋６）、ＰＳＥＬ（ｎ＋２）がアクティブになり、行選択スイッチ６がオンする。第ｍ＋６行に配置されている信号転送部１３ｄ、１３ｊ、及び第ｎ＋２行に配置されている信号転送部１３ｆ、１３ｌの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ２０にＰＲＥＳ（ｍ＋６）、ＰＲＥＳ（ｎ＋２）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ｄ、１３ｆ、１３ｊ、１３ｌの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ２１でＰＲＥＳ（ｍ＋６）、ＰＲＥＳ（ｎ＋２）がネゲートされた後、時刻ｔ２２にＰＴＮがアクティブになる。これにより各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１９ａ、１９ｂ、１９ｃ、１９ｄがオンする。そして、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにこのダークレベル出力が保持される。この後時刻ｔ２３で転送動作を完了した後、時刻ｔ２４にＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋７）、ＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）をアクティブにする。これにより画素セット１２ｄ、１２ｄ’、１２ｆ、１２ｆ’、１２ｊ、１２ｊ’、１２ｌ、１２ｌ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ｄ、１３ｆ、１３ｊ、１３ｌの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

なお、この動作時には、信号転送部１３ｄのゲートには画素セット１２ｄ、１２ｄ’からの信号電荷が転送されるので、リセットレベルからの電位の変動は２画素分となり、即ち２画素の信号の加算となる。信号転送部１３ｆ、１３ｊ、１３ｌについても同様である。

転送が十分に終了した時刻ｔ２５にて、ＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋７）、ＰＴＸ（ｎ＋１）、ＰＴＸ（ｎ＋３）をネゲートした後、時刻ｔ２６にＰＴＳがアクティブになる。これにより、各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１８ａ、１８ｂ、１８ｃ、１８ｄがオンし、信号レベルが保持容量２０ａ、２０ｂ、２０ｃ、２０ｄに保持される。この後、時刻ｔ２７でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ａには画素セット１２ｄ、１２ｄ’の加算された信号レベルが保持され、保持容量２０ｂには画素セット１２ｆ、１２ｆ’の加算された信号レベルが保持されている。同様に保持容量２０ｃには画素セット１２ｊ、１２ｊ’の加算された信号レベルが保持され、保持容量２０ｄには画素セット１２ｌ、１２ｌ’の加算された信号レベルが保持されている。また、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれ画素セット１２ｄと１２ｄ’、１２ｆと１２ｆ’、１２ｊと１２ｊ’、１２ｌと１２ｌ’のダークレベルが保持されている。

画素からの信号出力を終了したので時刻ｔ２８で各行の選択制御信号ＰＳＥＬ（ｍ＋６）及びＰＳＥＬ（ｎ＋２）をネゲートする。

次に時刻ｔ２９で、制御信号ＰＡＤＤＳ及びＰＡＤＤＮをアクティブにし、スイッチ２８ａ、２８ｂ、２８ｃ、２８ｄをオンとする。これにより保持容量２０ａと２０ｂ、２１ａと２１ｂ、２０ｃと２０ｄ、２１ｃと２１ｄがそれぞれ短絡される。これにより、画素セット１２ｄ、１２ｄ’の加算信号と、画素セット１２ｆ、１２ｆ’の加算信号の、平均された信号が保持容量２０ａに保持される。また、保持容量２０ｃには画素セット１２ｊ、１２ｊ’の加算信号と、画素セット１２ｌ、１２ｌ’の加算信号の、平均された信号が保持される。また、保持容量２１ａには画素セット１２ｄ、１２ｄ’と画素セット１２ｆ、１２ｆ’のダークレベルの平均が、保持容量２１ｃには画素セット１２ｊ、１２ｊ’と画素セット１２ｌ、１２ｌ’のダークレベルの平均が保持される。後に時刻ｔ３０でＰＡＤＤＳとＰＡＤＤＮをネゲートし、加算平均動作が完了する。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｃ、２３ｃを制御することで、保持容量２０ａ、２１ａ、２０ｃ、２１ｃを水平出力線に接続する動作を行う。時刻ｔ３１にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素セット１２ｄ、１２ｄ’、１２ｆ、１２ｆ’のダークレベルの平均と、画素セット１２ｄ、１２ｄ’と画素セット１２ｆ、１２ｆ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素セット１２ｊ、１２ｊ’、１２ｌ、１２ｌ’のダークレベルの平均と、画素セット１２ｊ、１２ｊ’と画素セット１２ｌ、１２ｌ’の加算・平均信号レベルが入力される。そして、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。

以上で第ｍ＋５行、第ｍ＋７行、第ｎ＋１行、第ｎ＋３行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

以上に説明した動作を緑、赤、青のベイヤー配列のフィルターを画素上に持つ撮像素子に適用した例を図６に示す。図６では同じ記号（Ｇ１１等）を割り当てられている画素が加算平均されていることを示し、緑（Ｇ）、赤（Ｒ）、青（Ｂ）の色毎で垂直方向に４画素ずつ加算平均され、斜線の画素信号は読み出されないことを示す。

この様に本実施形態で述べた構成により、垂直方向に交互に並ぶ第１の画素と第２の画素について、それぞれ６画素毎に４画素ずつ加算平均することができる。これにより、より多くの画素信号の情報を画像に反映しながら読み出し行数を削減することができ、画質を向上させることができる。

（第３の実施形態）
以下に、本発明の第３の実施形態について説明する。図７は、第１の実施形態及び第２の実施形態に示した撮像素子を有する撮像装置の構成を示す図である。

図７の撮像装置１００において、１０１は、第１及び第２の実施形態に示した撮像素子である。１０３は撮像素子１０１から出力されたアナログの画像信号に対して、ゲイン調整を行ったり、所定の量子化ビットに対応してデジタル変換を行うアナログフロントエンド（以下、これをＡＦＥと称する）である。１０２は撮像素子１０１及びＡＦＥ１０３の駆動タイミングを制御するタイミングジェネレータ（以下、これをＴＧと称する）である。

１０８は、ＡＦＥ１０３でデジタル変換された画像データや、後述する画像処理部１０９で処理された画像データを記憶するための画像データ記憶手段の機能と、後述するＣＰＵ１０４が動作を行う際のワークメモリの機能を兼備するＲＡＭである。本実施形態では、これらの機能をＲＡＭ１０８を用いて行うようにしているが、アクセス速度が十分に問題ないレベルのメモリであれば、他のメモリを適用することも可能である。

１０６は、後述するＣＰＵ１０４が動作を行う際のプログラムを格納するＲＯＭである。ここで、本実施形態では、Ｆｌａｓｈ−ＲＯＭを示すが、これは一例であり、アクセス速度が十分に問題ないレベルのメモリであれば、他のメモリを適用することも可能である。１０４は、撮像装置１００を統括的に制御するＣＰＵである。１０９は撮影された画像の補正・圧縮等の処理を行う画像処理部である。

１１０は、静止画像データ及び動画像データを外部記録媒体に記録するための、外部記録媒体とのインターフェース部である。１１２は外部記録媒体とのコネクタである。１１３は不揮発メモリ、ハードディスク等の外部記録媒体である。１１６は撮像装置１００とのコネクタ、１１４は撮像装置１００とのインターフェースである。１１５は不揮発性メモリ、ハードディスク等の内部の記録部である。なお、本実施形態では、記録媒体として着脱可能な外部記録媒体を適用しているが、その他データ書き込み可能な不揮発性メモリ、ハードディスク等を内蔵した形態でもよい。

１０５は撮影命令や撮影条件等の設定をＣＰＵ１０４に対して行う操作部である。図８に示す様に、操作部１０５は静止画撮影スイッチ１０５ａ、動画撮影スイッチ１０５ｂ、表示部に表示されるメニュー等を操作するＧＵＩ操作部１０５ｃを備える。１０７は撮影した静止画像や動画像や、メニュー等の表示を行う表示部である。

本実施形態の撮像装置１００は、撮影モードを複数有する。各撮影モードでの動作を以下に説明する。

静止画撮影モードの場合を以下に説明する。まず、ユーザーによって静止画撮影スイッチ１０５ａが押下されると、ＣＰＵ１０４から静止画撮影用の設定が撮像素子１０１とＴＧ１０２にそれぞれ送られる。その後開始信号がＴＧ１０２に出力され、ＴＧ１０２からの駆動信号に基づいて撮像素子１０１は撮影動作を開始する。以下に図９を用いて撮影動作を説明する。なお、図９は図４に記載される信号と対応している。

全画素リセット期間であるｔ１〜ｔ２のタイミングで、ＰＴＸ（ｍ）、ＰＴＸ（ｍ＋１）、ＰＴＸ（ｍ＋１）、ＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋３）、ＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋５）、ＰＴＸ（ｍ＋６）、ＰＴＸ（ｍ＋７）がアクティブなる。ここでは特定行の制御信号のみ示しているが、この期間全ての行のＰＴＸがアクティブとなり、全画素のフォトダイオード１の電荷は、転送スイッチ２を介して画素アンプ１０のゲート１１に転送され、フォトダイオード１はリセットされる。

その後時刻ｔ３で、全画素同時に蓄積を開始する。時刻ｔ４では、不図示のシャッターにて撮像素子に照射される光を遮断する。このｔ３〜ｔ４間が蓄積期間となり、この状態ではフォトダイオード１には信号電荷が蓄積されている。

次に蓄積された信号電荷の読み出し動作がスタートする。時刻ｔ５に制御信号ＰＳＥＬ（ｍ）、ＰＳＥＬ（ｍ＋２）がアクティブになり、行選択スイッチ６がオンする。第ｍ行に配置されている信号転送部１３ａ、１３ｇ、及び第ｍ＋２行に配置されている信号転送部１３ｂ、１３ｈの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ６にＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋２）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ａ、１３ｂ、１３ｇ、１３ｈの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ７でＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋２）がネゲートされた後、時刻ｔ８にＰＴＮがアクティブになる。これにより各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１９ａ、１９ｂ、１９ｃ、１９ｄがオンし、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにこのダークレベル出力が保持される。この後時刻ｔ９で転送動作を完了した後、時刻ｔ１０にＰＴＸ（ｍ）、ＰＴＸ（ｍ＋１）をアクティブにすることで画素セット１２ａ、１２ｂ、１２ｇ、１２ｈの転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ａ、１３ｂ、１３ｇ、１３ｈの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が十分に終了した時刻ｔ１１にて、ＰＴＸ（ｍ）、ＰＴＸ（ｍ＋１）をネゲートした後、時刻ｔ１２にＰＴＳがアクティブになる。これにより、各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１８ａ、１８ｂ、１８ｃ、１８ｄがオンし、信号レベルが保持容量２０ａ、２０ｂ、２０ｃ、２０ｄに保持される。この後、時刻ｔ１３でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ａ、２０ｂ、２０ｃ、２０ｄにはそれぞれ画素セット１２ａ、１２ｂ、１２ｇ、１２ｈの信号レベルが保持される。また、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれ画素セット１２ａ、１２ｂ、１２ｇ、１２ｈのダークレベルが保持される。

画素からの信号出力を終了したので時刻ｔ１４で各行の選択制御信号ＰＳＥＬ（ｍ）及びＰＳＥＬ（ｍ＋２）をネゲートする。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｂ、２３ｂ、２２ｃ、２３ｃ、２２ｄ、２３ｄを制御することで、保持容量２０ａ、２１ａ、２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１ｄを水平出力線に接続する動作を行う。時刻ｔ１５にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ａのダークレベルと、画素１２ａの信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｇのダークレベルと、画素１２ｇの信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後時刻ｔ１６においてＰＨ１をネゲートし、出力が終了する。

さらに時刻ｔ１７にてＰＨ２をオンにすると、水平出力線２４ａには転送スイッチ２２ｂを介して保持容量２０ｂが接続され、水平出力線２４ｂには転送スイッチ２３ｂを介して保持容量２１ｂが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ｂのダークレベルと、画素１２ｂの信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｄを介して保持容量２０ｄが接続され、水平出力線２４ｄには転送スイッチ２３ｄを介して保持容量２１ｄが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｈのダークレベルと、画素１２ｈの信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ１８においてＰＨ２をネゲートし、出力が終了する。

以上で第ｍ行、第ｍ＋１行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

次に、第ｍ＋２行、第ｍ＋３行の画素データの読み出し動作を開始する。時刻ｔ１９に制御信号ＰＳＥＬ（ｍ）、ＰＳＥＬ（ｍ＋２）がアクティブになり、行選択スイッチ６がオンする。第ｍ行に配置されている信号転送部１３ａ、１３ｇ、及び第ｍ＋２行に配置されている信号転送部１３ｂ、１３ｈの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ２０にＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋２）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ａ、１３ｂ、１３ｇ、１３ｈの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ２１でＰＲＥＳ（ｍ）、ＰＲＥＳ（ｍ＋２）がネゲートされた後、時刻ｔ２２にＰＴＮがアクティブになる。これにより各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１９ａ、１９ｂ、１９ｃ、１９ｄがオンする。そして、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにこのダークレベル出力が保持される。この後、時刻ｔ２３で転送動作を完了した後、時刻ｔ２４にＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋３）をアクティブにすることで画素セット１２ａ’、１２ｂ’、１２ｇ’、１２ｈ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ａ、１３ｂ、１３ｇ、１３ｈの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が十分に終了した時刻ｔ２５にて、ＰＴＸ（ｍ＋２）、ＰＴＸ（ｍ＋３）をネゲートした後、時刻ｔ２６にＰＴＳがアクティブになる。これにより、各垂直出力線１５ａ、１５ｂ、１５ｃ、１５ｄに接続されたカラムアンプ１７ａ、１７ｂ、１７ｃ、１７ｄの出力と接続される転送ゲート１８ａ、１８ｂ、１８ｃ、１８ｄがオンする。そして、信号レベルが保持容量２０ａ、２０ｂ、２０ｃ、２０ｄに保持される。この後、時刻ｔ２７でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ａ、２０ｂ、２０ｃ、２０ｄにはそれぞれ画素セット１２ａ’、１２ｂ’、１２ｇ’、１２ｈ’の信号レベルが保持される。また、保持容量２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれ画素セット１２ａ’、１２ｂ’、１２ｇ’、１２ｈ’のダークレベルが保持される。

画素からの信号出力を終了したので時刻ｔ２８で各行の選択制御信号ＰＳＥＬ（ｍ）及びＰＳＥＬ（ｍ＋２）をネゲートする。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｂ、２３ｂ、２２ｃ、２３ｃ、２２ｄ、２３ｄを制御することで、保持容量２０ａ、２１ａ、２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１ｄを水平出力線に接続する動作を行う。時刻ｔ２９にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ａ’のダークレベルと、画素１２ａ’の信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｇ’のダークレベルと、画素１２ｇ’の信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ３０においてＰＨ１をネゲートし、出力が終了する。

さらに時刻ｔ３１にてＰＨ２をオンにすると、水平出力線２４ａには転送スイッチ２２ｂを介して保持容量２０ｂが接続され、水平出力線２４ｂには転送スイッチ２３ｂを介して保持容量２１ｂが接続される。即ちこのときの読み出しアンプ２５ａの入力は、画素１２ｂ’のダークレベルと、画素１２ｂ’の信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｄを介して保持容量２０ｄが接続され、水平出力線２４ｄには転送スイッチ２３ｄを介して保持容量２１ｄが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｈ’のダークレベルと、画素１２ｈ’の信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後時刻ｔ３２においてＰＨ２をネゲートし、出力が終了する。

以上で第ｍ＋２行、第ｍ＋３行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

次に、第ｍ＋４行、第ｍ＋５行の読み出し動作を開始する。時刻ｔ３３に制御信号ＰＳＥＬ（ｍ＋４）、ＰＳＥＬ（ｍ＋６）がアクティブになり、行選択スイッチ６がオンする。第ｍ＋４行に配置されている信号転送部１３ｃ、１３ｉ、及び第ｍ＋６行に配置されている信号転送部１３ｄ、１３ｊの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ３４にＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ｃ、１３ｄ、１３ｉ、１３ｊの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ３５でＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）がネゲートされた後、時刻ｔ３６にＰＴＮがアクティブになる。これにより各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１９ｂ、１９ａ、１９ｄ、１９ｃがオンする。そして、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにこのダークレベル出力が保持される。この後、時刻ｔ３７で転送動作を完了した後、時刻ｔ３８にＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋５）をアクティブにする。これにより画素セット１２ｃ、１２ｄ、１２ｉ、１２ｊの転送スイッチ２がオンし、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ｃ、１３ｄ、１３ｉ、１３ｊの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が十分に終了した時刻ｔ３９にて、ＰＴＸ（ｍ＋４）、ＰＴＸ（ｍ＋５）をネゲートした後、時刻ｔ４０にＰＴＳがアクティブになる。これにより、各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１８ｂ、１８ａ、１８ｄ、１８ｃがオンする。そして、信号レベルが保持容量２０ｂ、２０ａ、２０ｄ、２０ｃに保持される。この後、時刻ｔ４１でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ｂ、２０ａ、２０ｄ、２０ｃにはそれぞれ画素セット１２ｃ、１２ｄ、１２ｉ、１２ｊの信号レベルが保持される。また、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにはそれぞれ画素セット１２ｃ、１２ｄ、１２ｉ、１２ｊのダークレベルが保持される。

画素からの信号出力を終了したので時刻ｔ４２で各行の選択制御信号ＰＳＥＬ（ｍ＋４）及びＰＳＥＬ（ｍ＋６）をネゲートする。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｂ、２３ｂ、２２ｃ、２３ｃ、２２ｄ、２３ｄを制御することで、保持容量２０ａ、２１ａ、２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１ｄを水平出力線に接続する動作を行う。時刻ｔ４３にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ｄのダークレベルと、画素１２ｄの信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｊのダークレベルと、画素１２ｊの信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ４４においてＰＨ１をネゲートし、出力が終了する。

さらに時刻ｔ４５にてＰＨ２をオンにすると、水平出力線２４ａには転送スイッチ２２ｂを介して保持容量２０ｂが接続され、水平出力線２４ｂには転送スイッチ２３ｂを介して保持容量２１ｂが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ｃのダークレベルと、画素１２ｃの信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｄを介して保持容量２０ｄが接続され、水平出力線２４ｄには転送スイッチ２３ｄを介して保持容量２１ｄが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｉのダークレベルと、画素１２ｉの信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ４６においてＰＨ２をネゲートし、出力が終了する。

以上で第ｍ＋４行、第ｍ＋５行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

次に、第ｍ＋６行、第ｍ＋７行の読み出し動作を開始する。時刻ｔ４７に制御信号ＰＳＥＬ（ｍ＋４）、ＰＳＥＬ（ｍ＋６）がアクティブになり、行選択スイッチ６がオンする。第ｍ＋６行に配置されている信号転送部１３ｃ、１３ｉ、及び第ｍ＋７行に配置されている信号転送部１３ｄ、１３ｊの画素アンプ１０と、各垂直出力線に接続されている電流源１６ａ、１６ｂ、１６ｃ、１６ｄで構成されるソース・フォロア回路が動作状態となる。

時刻ｔ４８にＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）がアクティブになることによりリセットスイッチ３がオンとなり、信号転送部１３ｃ、１３ｄ、１３ｉ、１３ｊの画素アンプ１０のゲート１１、つまり容量９は初期化される。即ち、垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃにはこのリセット直後の信号レベル（いわゆるダークレベル）の信号が出力される。

時刻ｔ４９でＰＲＥＳ（ｍ＋４）、ＰＲＥＳ（ｍ＋６）がネゲートされた後、時刻ｔ５０にＰＴＮがアクティブになる。これにより各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１９ｂ、１９ａ、１９ｄ、１９ｃがオンする。そして、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにこのダークレベル出力が保持される。この後、時刻ｔ５１で転送動作を完了した後、時刻ｔ５２にＰＴＸ（ｍ＋６）、ＰＴＸ（ｍ＋７）をアクティブにすることで画素セット１２ｃ’、１２ｄ’、１２ｉ’、１２ｊ’の転送スイッチ２がオンする。そして、フォトダイオード１に蓄積されている信号電荷を、信号転送部１３ｃ、１３ｄ、１３ｉ、１３ｊの画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。この時、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が十分に終了した時刻ｔ５３にて、ＰＴＸ（ｍ＋６）、ＰＴＸ（ｍ＋７）をネゲートした後、時刻ｔ５４にＰＴＳがアクティブになる。これにより、各垂直出力線１５ｂ、１５ａ、１５ｄ、１５ｃに接続されたカラムアンプ１７ｂ、１７ａ、１７ｄ、１７ｃの出力と接続される転送ゲート１８ｂ、１８ａ、１８ｄ、１８ｃがオンし、信号レベルが保持容量２０ｂ、２０ａ、２０ｄ、２０ｃに保持される。この後、時刻ｔ５５でＰＴＳをネゲートすると、転送動作が完了する。

これまでの動作で、保持容量２０ｂ、２０ａ、２０ｄ、２０ｃにはそれぞれ画素セット１２ｃ’、１２ｄ’、１２ｉ’、１２ｊ’の信号レベルが保持される。また、保持容量２１ｂ、２１ａ、２１ｄ、２１ｃにはそれぞれ画素セット１２ｃ’、１２ｄ’、１２ｉ’、１２ｊ’のダークレベルが保持される。

画素からの信号出力を終了したので時刻ｔ５６で各行の選択制御信号ＰＳＥＬ（ｍ＋４）及びＰＳＥＬ（ｍ＋６）をネゲートする。

次に水平走査回路２７ａ、２７ｂは、転送スイッチ２２ａ、２３ａ、２２ｂ、２３ｂ、２２ｃ、２３ｃ、２２ｄ、２３ｄを制御することで、保持容量２０ａ、２１ａ、２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１ｄを水平出力線に接続する動作を行う。時刻ｔ５７にてＰＨ１をオンにすると、水平出力線２４ａには転送スイッチ２２ａを介して保持容量２０ａが接続され、水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２１ａが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ｄ’のダークレベルと、画素１２ｄ’の信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｃを介して保持容量２０ｃが接続され、水平出力線２４ｄには転送スイッチ２３ｃを介して保持容量２１ｃが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｊ’のダークレベルと、画素１２ｊ’の信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ５８においてＰＨ１をネゲートし、出力が終了する。

さらに時刻ｔ５９にてＰＨ２をオンにすると、水平出力線２４ａには転送スイッチ２２ｂを介して保持容量２０ｂが接続され、水平出力線２４ｂには転送スイッチ２３ｂを介して保持容量２１ｂが接続される。即ちこのとき、読み出しアンプ２５ａには、画素１２ｃ’のダークレベルと、画素１２ｃ’の信号レベルが入力されており、読み出しアンプ２５ａからはその差分に所定ゲインを乗じた信号が出力される。

また、同様に水平出力線２４ｃには転送スイッチ２２ｄを介して保持容量２０ｄが接続され、水平出力線２４ｄには転送スイッチ２３ｄを介して保持容量２１ｄが接続される。即ちこのとき、読み出しアンプ２５ｂには、画素１２ｉ’のダークレベルと、画素１２ｉ’の信号レベルが入力されており、読み出しアンプ２５ｂからはその差分に所定ゲインを乗じた信号が出力される。その後、時刻ｔ６０においてＰＨ２をネゲートし、出力が終了する。

以上で第ｍ＋６行、第ｍ＋７行の画素信号の出力が完了する。なお、本実施形態では２列についてのみ記載されているが、この２列を一単位として順次最終列まで繰り返す。

以上の読み出し動作を一単位として撮像素子１０１の全行について行うことより、撮像素子１０１に配列される全画素数の信号がそれぞれ出力される。撮像素子１０１から出力された信号はＡＦＥ１０３でデジタル変換され、画像処理部１０９に入力される。画像処理部１０９内で所定の処理を行った後に、静止画として記録される。

次に、第１の動画撮影モードについて説明する。まず、操作部１０５を操作することにより、図１０の様に表示部１０７に動画記録サイズ選択画面が表示される。ユーザーは操作部１０５により大きな画像サイズの動画（図１０中の大）を選択する。その後動画撮影スイッチ１０５ｂが押下されると、ＣＰＵ１０４から第１の動画撮影用の設定が撮像素子１０１とＴＧ１０２にそれぞれ送られる。その後開始信号がＴＧ１０２に出力され、ＴＧ１０２からの駆動信号に基づいて撮像素子１０１は撮影動作を開始する。

撮像素子１０１は撮影動作として、前述した第１の実施形態にて記載される動作を繰り返し、順次画像信号を出力する。この時の出力画素数は垂直方向に４分の１になっており、また出力される１画素は撮像素子１０１内で垂直方向に隣接する同色の画素の４画素分の信号を加算・平均した出力となる。撮像素子１０１から出力された信号はＡＦＥ１０３でデジタル変換され、画像処理部１０９に入力される。画像処理部１０９内で、画像データの縦横比を適切に補正する等の処理を行った後に、動画として記録される。

次に、第２の動画撮影モードについて説明する。まず、操作部１０５を操作することにより、図１０の様に表示部１０７に動画記録サイズ選択画面が表示される。ユーザーは操作部１０５により小さな画像サイズの動画（図１０中の小）を選択する。その後動画撮影スイッチ１０５ｂが押下されると、ＣＰＵ１０４から第２の動画撮影用の設定が撮像素子１０１とＴＧ１０２にそれぞれ送られる。その後開始信号がＴＧ１０２に出力され、ＴＧ１０２からの駆動信号に基づいて撮像素子１０１は撮影動作を開始する。

撮像素子１０１は撮影動作として、前述した第２の実施形態にて記載される動作を繰り返し、順次画像信号を出力する。この時の出力画素数は垂直方向に６分の１になっており、また出力される１画素は撮像素子１０１内で垂直方向に隣接する同色の画素の４画素分の信号を加算・平均した出力となる。撮像素子１０１から出力された信号はＡＦＥ１０３でデジタル変換され、画像処理部１０９に入力される。画像処理部１０９内で所定の処理を行った後に、動画として記録される。

この様に本実施形態の撮像装置は、動作モードに応じて撮像素子から出力される画素数を切り替えることができる。静止画の様に行数を削減しないで読み出す場合には、垂直方向の１列の画素列に対して２本の垂直出力線を持つため、１本の垂直出力線で読み出す場合に比べて高速に画素の読み出しをすることができる。また、読み出し画素数を少なくするモードでは画素を間引くのではなく画素信号の加算・平均を行うので、より多くの画素の情報を得ることができ、高い画質を保持することができる。

以上、本発明をその好適な実施形態に基づいて詳述してきたが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。上述の実施形態の一部を適宜組み合わせてもよい。

Claims (6)

1. 複数の画素が行方向と列方向に配置され、各列において異なる色の画素が交互に配置された撮像素子であって、
   各列において前記列方向に隣り合う少なくとも２つの同色画素で１つを共有する複数の画素アンプと、
   各列に２本ずつ配置された複数の垂直出力線と、
   同列に配置された２本の前記垂直出力線に出力される同色画素の信号を加算平均する加算平均手段と、を備え、
   各列において第１色の画素で共有され、前記列方向に隣り合う複数の画素アンプが各列に配置された前記２本の垂直出力線の各々に交互に接続されるとともに、各列において第２色の画素で共有され、前記列方向に隣り合う複数の画素アンプが各列に配置された前記２本の垂直出力線の各々に交互に接続されることを特徴とする撮像素子。
2. さらに、前記垂直出力線に出力された信号を読み出す複数の水平出力線を備え、前記各列に２本ずつ配置された垂直出力線は偶数列と奇数列によって前記撮像素子の上下に交互に引き出され、
   前記偶数列の垂直出力線と接続される偶数列用の水平出力線が前記撮像素子の上側または下側に配置され、前記奇数列の垂直出力線と接続される奇数列用の水平出力線が前記偶数列用の水平出力線の反対側に配置されていることを特徴とする請求項１に記載の撮像素子。
3. 前記加算平均手段による加算平均は、列方向に連続する同色の４画素毎に行われることを特徴とする請求項１または２に記載の撮像素子。
4. 前記加算平均手段による加算平均は、列方向に連続する同色の６画素毎に行われることを特徴とする請求項１または２に記載の撮像素子。
5. 請求項１ないし４のいずれか１項に記載の撮像素子を有する撮像装置であって、
   前記撮像装置の動作モードを設定する設定手段と、
   前記設定手段により設定された動作モードに基づいて、前記撮像素子の動作を選択する選択手段と、
   を備えることを特徴とする撮像装置。
6. 前記動作モードは、静止画撮影モードと動画撮影モードを含むことを特徴とする請求項５に記載の撮像装置。

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