DE10306315B4 - Halbleitervorrichtung und entsprechendes Herstellungsverfahren - Google Patents

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Abstract

Halbleitervorrichtung mit einem in einem Substrat (SUB; 1) vorgesehenen ersten Dotierungsgebiet (S; 200), welches einen ersten Leitungstyp (n) aufweist; und einem in dem Substrat (SUB; 1) vorgesehenen zweiten Dotierungsgebiet (D; 300), welches den ersten Leitungstyp (n) aufweist und vom ersten Dotierungsgebiet (S; 200) beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet im Substrat (SUB; 1) liegenden Kanalgebiet (K; 3; 1), welches einen zweiten Leitungstyp (p) aufweist; und einer über dem Kanalgebiet (K; 3; 1) vorgesehenen Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150);
wobei die Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150) eine erstes Gatedielektrikum (D1; 145; 145') aus einem ersten Material mit einer ersten Dicke (d) und einer ersten Dielektrizitätskonstante (k1), das sich direkt über dem Kanalgebiet (K; 3; 1) befindet, und ein darüberliegendes zweites Gatedielektrikum (D2; 150) aus einem zweiten Material mit einer zweiten...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem ersten Dotierungsgebiet, welches einen ersten Leitungstyp aufweist; einem zweiten Dotierungsgebiet, welches den ersten Leitungstyp aufweist und vom ersten Dotierungsgebiet beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet liegenden Kanalgebiet, welches einen zweiten Leitungstyp aufweist; und einer über dem Kanalgebiet vorgesehenen Gatestruktur, wobei die Gatestruktur ein erstes Gatedielektrikum aus einem ersten Material mit einer ersten Dicke und einer ersten Dielektrizitätskonstante, das sich direkt über dem Kanalgebiet befindet, und ein darüberliegendes zweites Gatedielektrikum aus einem zweiten Material mit einer zweiten Dicke und einer zweiten Dielektrizitätskonstante, die wesentlich größer als die erste Dielektrizitätskonstante ist, aufweist. Die Erfindung betrifft auch ein entsprechendes Herstellungsverfahren.
  • Aus der U.S. 6,511,876 B2 ist eine Halbleitervorrichtung mit einer Gatestruktur bekannt, welche ein 2-Lagen-Dielektrikum offenbart, bei welchem die erste Lage aus einem ersten Dielektrikum mit niedriger Dielektrizitätskonstante und die zweite Lage aus einem Dielektrikum mit hoher Dielektrizitätskonstante besteht. Die dort angegebenen Schichtdicken liegen für die erste Lage bei 0,5 bis 1,2 nm und für die zweite Lage bei 1 bis 40 nm.
  • Obwohl prinzipiell auf beliebige Kombinationen von Dielektrika anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik mit Bezug auf Siliziumdioxid als erstes Dielektrikum und ein Übergangsmetalloxid mit hohem k-Wert (k = relative Dielektrizitätskonstante) als zweites Dielektrikum erörtert.
  • Sogenannte Dielektrika mit hohem k-Wert (auch als High-k-Materialien bezeichnet) werden seit einiger Zeit als Kondensator-Dielektrika in Halbleiter-Speichervorrichtungen verwendet. Ebenfalls werden diese High-k-Materialien in MOSFETS als alternatives Gate-Dielektrikum verwendet, und zwar insbesondere in der 70 nm-Technologie, da dort direktes Tunneln und eine Pin-Hole-Dichte die Verwendung von Siliziumdioxid als Gate-Dielektrikum nicht mehr ermöglichen.
  • Einen Überblick über den gegenwärtigen Status der High-k-Materialien geben G. D. Wilk, R.M. Wallace, J.M. Anthony, „High-k gate dielectrics: Current status and materials properties considerations" in JOURNAL OF APPLIED PHYSICS, Bd. 89, Nr. 10, Seiten 5243-5275.
  • Insbesondere ist aus diesem Artikel bekannt, über einem Siliziumsubstrat ein erstes Dielektrikum aus Siliziumdioxid und darüber ein zweites Dielektrikum mit hohem k-Wert aus einem Übergangsmetalloxid zu verwenden.
  • Allerdings wird als Nachteil genannt, dass die minimal erreichbare äquivalente Dicke eines solchen Zweischicht-Dielektrikums stets größer sein wird als die entsprechende Dicke eines einschichtigen Dielektrikums aus Siliziumdioxid.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung der eingangs genannten Art sowie ein entsprechendes Herstellungsverfahren anzugeben, bei denen eine Schwellenspannung nicht nur über die Kanaldotierung einstellbar ist und die Dicke der Gatestruktur reduziert ist.
  • Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 und Anspruch 2 angegebene Halbleitervorrichtung und die in Anspruch 7, 8 und 9 angegebenen Herstellungsverfahren gelöst.
  • Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass die erste Dicke des ersten Gatedielektrikums und die zweite Dicke des zweiten Gatedielektrikums derart gewählt sind, dass die entsprechende Dicke einer Gatestruktur mit nur dem ersten Gatedielektrikum zur Erzielung derselben Einsatzspannung mindestens gleichgroß ist wie eine Dicke gleich der Summe der ersten Dicke und der zweiten Dicke.
  • Mit anderen Worten sind die Dicken der Dielektrika derart bemessen, dass Oberflächeneffekte gegenüber Kapazitätseffakten dominieren, weshalb die Summe der Dicken der beiden Dielektrika geringer sein kann als eine Äquivalentdicke zur Erreichung derselben Kapazitätsdichte des ersten Dielektrikums.
  • Die erfindungsgemäßen Gegenstände weisen gegenüber den bekannten Lösungsansätzen den Vorteil auf, dass die Einsatzspannung zusätzlich auf andere Weise als über die Kanaldotierung steuerbar ist und zudem wegen den Dominanz der Oberflächeneffekte die Gesamthöhe der Gatestruktur reduziert ist.
  • Bei der vorliegenden Erfindung wird die Flachbandspannung mit Hilfe zweier oder mehrere Dielektrikamaterialien variiert. Die erfindungsgemäße Vorgehensweise ist besonders gut einsetzbar bei Bauelementen, die eine Variation der Substratdotierung nicht zulassen (fully depleted, FIN-FET). Durch eine geeignete Variation eines Gate-Stapels mit Dielektrikamaterialien zweier unterschiedlicher Typen von Oberflächenladungen kann die Flachbandspannung linear verschoben werden, wobei die Äquivalentdicke vom ersten Dielektrikum, z.B. Siliziumdioxid, mindestens erhalten bleibt. Ein weiterer Vorteil dabei ist, dass sich der Drain-Strom, die Steilheit und das Schaltverhalten nur geringfügig ändern.
  • Genauso ist es aber auch möglich, bei konstanter Einsatzspannung größere Drain-Ströme zu treiben, eine höhere Steilheit zu haben und das Schaltverhalten zu verbessern, wenn man einen Vergleich zu einlagigen Gate-Oxiden zieht. Diese Effekte werden durch die Möglichkeit erreicht, mit höherer Gate-Oxid-Kapazität die gleiche Einsatzspannung zu erzeugen. Dergleichen kann sonst nur durch die Variation der Substratdotierung erzielt werden.
  • Man hat also auf der einen Seite einen zusätzlichen Freiheitsgrad beim Bauelementdesign und auf der anderen Seite die Möglichkeit, die Einsatzspannung von fully-depleted Feldeffekttransistoren einzustellen.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Gatestruktur ein drittes Gatedielektrikum aus Siliziumdioxid auf, das über dem zweiten Gatedielektrikum vorgesehen ist.
  • Gemäß einer weiteren bevorzugten Weiterbildung handelt es sich bei der Halbleitervorrichtung um einen Feldeffekttransistor, insbesondere einen FIN-FET.
  • Gemäß einer weiteren bevorzugten Weiterbildung handelt es sich bei der Halbleitervorrichtung um einen parasitäten Feldeffekttransistor.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist das erste Dotierungsgebiet eine Füllelektrode eines Grabenkondensators einer Speicherzelle, das zweite Dotierungsgebiet ein Halbleitersubstrat und das Kanalgebiet ein Anschlussgebiet eines zugehörigen Auswahltransistor an einen vergrabenen Anschluss der Füllelektrode, wobei die Gatestruktur einen Isolationskragen des Grabenkondensators umfasst.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist unterhalb des Isolationskragens ein Grabenkondensator-Dielektrikum aus dem zweiten Gatedielektrikum vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung sind das erste Dotierungsgebiet und das zweite Dotierungsgebiet an der Ober fläche eines Halbleitersubstrats vorgesehen und von einem mit einem Isolatormaterial gefüllten Isolationsgraben getrennt, wobei die Gatestruktur zumindest auf dem Grabenboden vorgesehen ist.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist die Gatestruktur auf dem Grabenboden und den Grabenwänden vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist der Isolationsgraben eine größere Tiefenerstreckung im Halbleitersubstrat auf als das erste Dotierungsgebiet und das zweite Dotierungsgebiet.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1a, b schematische Darstellungen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine Darstellung der Abhängigkeit der Flachbandspannung von der Dicke der ersten Gateisolationsschicht bei der ersten Ausführungsform der vorliegenden Erfindung;
  • 3 eine schematische Darstellung einer bekannten Halbleitervorrichtung in Form einer Speicherzelle mit einem Auswahltransistor und einem Grabenkondensator mit Isolationskragen;
  • 4a–c schematische Darstellungen von Herstellungsschritten einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 5 eine schematische Darstellung einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 6a, b schematische Darstellungen von Herstellungsschritten einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 7 eine schematische Darstellung einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung; und
  • 8 eine schematische Darstellung einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1a, b sind eine schematische Darstellung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Für eine ganze Reihe von Schaltungskonzepten ist es notwendig, die Einsatzspannung von Feldeffekttransistoren genau einzustellen. Als Hardware-Möglichkeiten bediente man sich dabei der Variation Gate-Kapazität, der Veränderung der Substratdotierung oder aber der Beeinflussung der Flachbandspannung an. Dabei verschiebt das Verhältnis aus der Wurzel der Substratdotierung zur Gate-Kapazität die Einsatzspannung immer ausgehend von der Flachbandspannung.
  • In 1a bezeichnet Bezugszeichen SUB ein p-Typ-Halbleitersubstrat, in das ein Source-Bereich S und ein Drain-Bereich D jeweils vom n-Typ eingebracht sind. Zwischen dem Source- und Drain-Bereich S-D befindet sich im Substrat ein Kanalbereich K. Eine Gate-Struktur bestehend aus einem ersten Dielektrikum D1 mit einer ersten Dielektrizitätskonstante K1 und einer Dicke d sowie ein zweites Dielektrikum D2 mit einer zweiten Dielektrizitätskonstante k2, die größer als die erste Dielektrizitätskonstante k1 ist, mit einer Dicke d' befindet sich über dem ersten Dielektrikum D1. An der Oberseite der Gate-Struktur ist ein Gate-Leiter GL beispielsweise aus Polysilizium vorgesehen.
  • Bei diesem Beispiel ist das erste Dielektrikum Siliziumdioxid und das zweite Dielektrikum Al2O3. Die Dicken des ersten Dielektrikums D1 und des zweiten Dielektrikums D2 sind derart gewählt, dass die entsprechende Dicke einer Gate-Struktur mit nur dem ersten Dielektrikum D1 – also einlagiges Siliziumdioxid – zur Erzielung derselben Einsatzspannung mindestens gleich groß ist wie eine Dicke gleich der Summe der ersten Dicke d und der zweiten Dicke d'.
  • Mit anderen Worten ist es bei der erfindungsgemäßen ersten Ausführungsform möglich, bei höchstens gleicher Höhe des Dielektrikums eine höhere Einsatzspannung des Feldeffekttransistors zu erzielen, da die durch das als Al2O3 induzierten Oberflächenladungen an der Grenzfläche zwischen Siliziumsubstrat SUB und erstem Dielektrikum D1 induzierten Oberflächenladungen negativ sind, also die positiven Oberflächenladungen im Siliziumdioxid verringern oder gar überkompensieren.
  • Mit Bezug auf 1b wird erläutert, wie die Dicke der Gate-Struktur ausgehend von einem ersten Dielektrikum D1 aus Siliziumdioxid mit einer Dicke t1 konzipiert wird. Gemäß der Formel teq = t1 + (k1/k2)t2,
  • Lässt sich die äquivalente Dicke teq eines zweilagigen Gate-Stapels bestehend aus dem ersten Dielektrikum D1 mit Dicke t1 und dem zweiten Dielektrikum D2 mit Dicke t2 berechnen, welche eine gleiche Kapazität wie der ersten einlagige Gate-Stapel aus Siliziumdioxid mit der Dicke t1 liefert. Aufgrund dieser Beziehung erwarten man, dass allein aus Kapazitätsbetrachtungen die Dicke teq immer größer sein wird als die Dicke t1.
  • Bezüglich der Einsatzspannung eines solchen MOSFET muss man allerdings beachten, dass in der Nähe der Grenzfläche Siliziumsubstrat-Siliziumdioxid im Oxid positive Ladungen sitzen, die die Einsatzspannung zu kleineren Werten hin verschieben. Diese positiven Ladungen haben je nach Kristallorientierung eine typische Flächendichte von 1010 bis 1011 cm–2.
  • Es hat sich herausgestellt, dass mit Hilfe bestimmter High-k-Materialien die Oberflächenladung variiert und sogar zu negativen Werten hin verschoben werden kann. Erzeugt man beispielsweise einen Schichtstapel von Siliziumdioxid und Al2O3 entstehen negative Ladungen in der Größenordnung von 1012 cm–2 bis 1013 cm–2, was einer Verschiebung der Einsatzspannung um etwa 300 mV bis 800 mV bewirken kann. Je nach Temperaturstabilität können unterschiedliche Materialien eingesetzt werden, um die besagten negativen Ladungen an der Oberfläche zum Siliziumsubstrat zu erzeugen. Weitere Beispiele sind Y2O3, La2O3 (300 bis 1400 mV) Verschiebung der Einsatzspannung. Aber auch TiO2 und ZrO2 und HfO2 zeigen negative Ladung an der Oberfläche, so dass sich die Einsatzspannung bzw. Flachbandspannung zu höheren Werten hin verschieben kann, bei diesen Materialien typischerweise bis + 800 mV.
  • Weiterhin hat sich herausgestellt, dass bei bestimmten Materialien, wie z.B. Al2O3 als zweitem Dielektrikum ein Oberflächeneffekt bei geringen Dicken dominiert, so dass es möglich ist, die Dicke des zweischichtigen Gate-Stapels auf eine Dicke t zu reduzieren, welche höchstens gleich groß wie die ersten Dicke t1, wobei nach der Reduzierung immer noch eine höhere Einsatzspannung erhalten wird.
  • Im vorliegenden Fall ist die Dicke t kleiner als die Dicke t1, so dass sich die Dicke t* eines äquivalenten einlagigen Dielektrikums D1 sogar noch erhöht.
  • Somit zeigt die zweischichtige Gate-Dielektrikumstruktur nach der vorliegenden Erfindung den verblüffenden Effekt, dass unerwarteterweise durch Schichtdickenverringerung eine Einsatzspannungserhöhung ermöglicht wird. Analoges lässt sich ebenfalls für negative Verschiebungen der Einsatzspannung darstellen.
  • 2 ist eine Darstellung der Abhängigkeit der Flachbandspannung von der Dicke der ersten Gateisolationsschicht bei der ersten Ausführungsform der vorliegenden Erfindung.
  • Bei dem in 2 gezeigten Beispiel ist für den Gate-Stapel von 1a die Flachbandspannung über der Dicke des ersten Dielektrikums D1 aufgetragen. Für dieses Beispiel wurde der Siliziumdioxidfilm für das erste Dielektrikum D1 durch eine thermische Oxidation aufgebaut. Diese Aufbauweise minimiert die Fehlstellenkonzentration in der Interface-Ebene. Darauf aufbauend wurde mit dem ALD-Verfahren (ALD = atomic layer depostition) ein Al2O3-Film als das zweite Dielektrikum D2 abgeschieden. Die Schichtdicken beider Lagen waren in engen Grenzen kontrollierbar. Es war somit möglich, die Flachbandspannung in einem Bereich von rund 0,7 V, d.h. von 0,1 V bis –0,6 V zu variieren. Typische schichtdicken für äquivalente Oxiddicke von rund 5 nm liegen zwischen 1 nm Siliziumdioxid bis 4 nm Siliziumdioxid und 1 nm Al2O3 bis 10 nm Al2O3.
  • 3 ist eine schematische Darstellung einer bekannten Halbleitervorrichtung in Form einer Speicherzelle mit einem Auswahltransistor und einem Grabenkondensator mit Isolationskragen.
  • In 3 bezeichnet Bezugszeichen 1 ein p-Typ-Siliziumhalbleitersubstrat, in das eine typische DRAM-Speicherzelle mit einem Graben-Kondensator und einem Auswahltransistor eingebracht ist. Der Auswahltransistor besteht aus den n-Gebieten 2, 3, dem Kanalgebiet 4, dem Gate-Dielektrikum 50 und dem Gate-Leiter 30. Der Graben-Kondensator ist einem Graben 5 gebildet, an dessen unterem Bereich ein Kondensator-Dielektrikum 100 an den Wänden abgeschieden ist. Eine Kondensatorplatte ist eine Buried Plate 101 vom n-Typ im Substrat 1. Im oberen Bereich weist der Graben-Kondensator ein Isolationskragen 20 aus verdichtetem Siliziumdioxid auf. Eine n-Füllelektrode 15 ist im Kondensator vorgesehen, die an einer Oberseite mit einem vergrabenen Anschluss 18 endet, über dem ein Isolationsdeckel 19 aus Siliziumdioxid aufgebracht ist.
  • Für immer kleiner werdende DRAM-Strukturen ist es notwendig, die Dicke des Isolationskragens weiter zu reduzieren. Dies kann mittels einer erhöhten Implantation in die p-Wanne 3 oder andere geeignete Dotierungsmöglichkeiten im Bereich des Isolationskragens 20 erreicht werden. Bei der besagten Implantation ist allerdings das Problem vorhanden, dass die Dotierung direkt am vergrabenen Anschluss 18 nicht so hoch werden darf, damit der Leckstrom von dem vergrabenen Anschluss 18 in die p-Wanne 3 nicht zu hoch wird. Im Moment benutzt man Oxid, welches abgeschieden und verdichtet wird. Die Einsatzspannung des parasitären Feldeffekttransistors, der aus dem vergrabenen Anschluss 18, der n-Wanne 3, dem Substrat 1 und der Buried Plate 101 besteht, wird mittels ausreichender Dicke in Verbindung mit einer entsprechenden Dotierung eingestellt.
  • Bei der Herstellung derartiger mikroelektronischer Schaltungen stellt sich also das Problem, eine Feineinstellung der Einsatzspannungen von parasitären Feldeffekttransistoren vorzunehmen.
  • 4a–c sind schematische Darstellungen von Herstellungsschritten einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Bei der Ausführungsform gemäß 4a wird im oberen Grabenbereich zunächst eine Al2O3-Schicht 150 als zweites Dielektrikum D2 abgeschieden. In 4a und in entsprechenden Figuren weitere Ausführungsformen ist die Abscheidung nur ausschnittsweise und schematisch gezeigt, denn sie erfolgt normalerweise vor der Fertigstellung des Gate-Struktur 50, 30 des Auswahltransistors.
  • Als darüberliegende Schicht wird dann im oberen Bereich des Grabenkondensators eine dünne Siliziumdioxidschicht 155 abgeschieden, welche später als drittes Dielektrikum dient. Anschließend erfolgt ein thermischer Annealprozess in O2-Atmosphäre, welcher bewirkt, dass sich an der Grenzfläche zwischen dem zweiten Dielektrikum 150 aus Al2O3 und dem Siliziumsubstrat 1 eine weitere Siliziumdioxidschicht 145 als erstes Dielektrikum bildet.
  • In diesem Zusammenhang sei erwähnt, dass die dritte Dielektrikumsschicht 155 auch weggelassen werden kann, und zwar geforderter Einsatzspannung dieses parasitären n-FETS.
  • Mit Bezug auf 4c erfolgt dann eine Strukturierung des so aufgebauten Dielektrikum-Stapels aus den Schichten 145, 150, 155 zum modifizierten Isolationskragen 20', welcher nicht nur dünner als der bekannte Isolationskragen 20, sondern ebenfalls eine höhere Einsatzspannung für den parasitären Feldeffekttransistor aufweist. Die weitere Auffüllung des Grabens und die Bildung des Grabenanschlusses 18 oberhalb des Isolationskragens sowie das Vorsehen des Isolationsdeckels 19 erfolgen mit standardmäßigen Verfahrensschritten.
  • 5 ist eine schematische Darstellung einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Bei der in 5 gezeigten Ausführungsform wird zunächst auf den Grabenwänden im oberen Grabenbereich eine thermische Oxidation zur Bildung des ersten Dielektrikums aus Siliziumsdioxid 145' durchgeführt. Danach erfolgt ein Abscheiden einer Schicht aus Al2O3 153 als zweites Dielektrikum. Bei dieser Ausführungsform ist der Gate-Dielektrikum-Stapel somit zweilagig. Die weiteren Verfahrensschritte sind analog zu 4b und c.
  • 6a, b sind schematische Darstellungen von Herstellungschritten einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • Bei der Ausführungsform gemäß 6 ist das Graben-Kondensator-Dielektrikum eine Schicht 150 aus Al2O3, welche später im zweischichtigen Isolationskragen das zweite, obere Dielektrikum bilden wird. 6a zeigt den Verfahrensschritt des Abscheidens dieses Dielektrikums im Graben 5.
  • Mit Bezug auf 6b erfolgt dann ein Vorsehen der n-Füllelektrode 15 im unteren Grabenbereich durch bekannte Abscheidungs- und Rückätztechniken. Wie im oberen Bereich des Grabens in 6b zu sehen, erfolgt dann ein Anelschritt in Gegenwart von Sauerstoff, bei dem der Sauerstoff durch das Al2O3-Schicht 150 zur Grenzfläche des Siliziumsubstrats 1 hin diffundiert und dort eine Siliziumdioxidschicht 145 als erstes Dielektrikum ausbildet. Auch hier sind die weiteren Verfahrensschritte analog zu 4b, c.
  • Bei folgenden beiden Ausführungsbeispielen wird die Erfindung auf STI-Strukturen (STI = Shallow Trench Isolation) angewendet.
  • 7 ist eine schematische Darstellung einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
  • Bei der Ausführungsform gemäß 7 ist ein Isolationsgraben STI in einem p-Halbleitersubstrat 1 zwischen zwei n-Wannen 200, 300 vorgesehen. Die Grabenwände und der Grabenboden sind mit dem erfindungsgemäßen doppelschichtigen Gate-Dielektrikum-Stapel aus einem ersten Gate-Dielektrikum 145' aus Siliziumdioxid und einem darrüberliegenden zweiten Gate-Dielektrikum 150 aus Al2O3 ausgekleidet.
  • Bei diesem Anwendungsbeispiel wird derzeit das Fülloxid 500 für die Isolationsgräben abgeschieden und verdichtet. Zusätzlich versucht man mittels geeigneter Oxidation die Grenzflächenzustände zu reduzieren.
  • Mittels der erfindungsgemäß hergestellten Gate-Struktur wird ermöglicht, dass die Sub-STI-Leckströme durch die permanent an der Grenzfläche sitzenden negativen Ladungen reduziert werden.
  • 8 ist eine schematische Darstellung einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
  • Bei der Ausführungsform gemäß 8 ist daher die zweischichtige Gate-Dielektrikumsstruktur an den Grabenwänden entfernt und nur noch am Grabenboden vorgesehen, so dass diese Gate-Dielektrikumsstruktur die n-Bereiche 200, 300 nicht beeinflussen kann.
    • 1, SUB
    Halbleitersubstrat
    K
    Kanalgebiet
    S, 200
    erstes Dotierungsgebiet
    D, 300
    zweites Dotierungsgebiet
    D1
    erstes Gatedielektrikum
    d
    Dicke von D1
    D2
    zweites Gatedielektrikum
    d'
    Dicke von D2
    GL
    Gateleiter
    2, 3
    p-Wannen vom Auswahltransistor
    4
    n-Kanalgebiet vom Auswahltransistor
    50
    Gatedielektrikum vom Auswahltransistor
    30
    Gatestapel vom Auswahltransistor
    5
    Graben vom Grabenkondensator
    100
    Grabenkondensator-Dielektrikum
    15
    Füllelektrode
    20, 20'
    Isolationskragen
    18
    vergrabener Anschluss
    19
    Isolationsdeckel
    145, 145'
    erstes Gatedielektrikum
    150
    zweites Gatedielektrikum
    155
    drittes Gatedielektrikum
    101
    Buried Plate vom n-Typ

Claims (9)

  1. Halbleitervorrichtung mit einem in einem Substrat (SUB; 1) vorgesehenen ersten Dotierungsgebiet (S; 200), welches einen ersten Leitungstyp (n) aufweist; und einem in dem Substrat (SUB; 1) vorgesehenen zweiten Dotierungsgebiet (D; 300), welches den ersten Leitungstyp (n) aufweist und vom ersten Dotierungsgebiet (S; 200) beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet im Substrat (SUB; 1) liegenden Kanalgebiet (K; 3; 1), welches einen zweiten Leitungstyp (p) aufweist; und einer über dem Kanalgebiet (K; 3; 1) vorgesehenen Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150); wobei die Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150) eine erstes Gatedielektrikum (D1; 145; 145') aus einem ersten Material mit einer ersten Dicke (d) und einer ersten Dielektrizitätskonstante (k1), das sich direkt über dem Kanalgebiet (K; 3; 1) befindet, und ein darüberliegendes zweites Gatedielektrikum (D2; 150) aus einem zweiten Material mit einer zweiten Dicke (d') und einer zweiten Dielektrizitätskonstante (k2), die wesentlich grösser als die erste Dielektrizitätskonstante (k1) ist, aufweist; wobei das erste Material Siliziumdioxid ist, das Oberflächenladungen positiver Polarität, und das zweite Material Al2O3 oder ein Übergangsmetalloxid ist, das Oberflächenladungen negativer Polarität an der Grenzfläche des Kanalgebiets (K; 3; 1) induziert, wobei durch die Oberflächenladungen eine Einsatzspannung beeinflusst ist; wobei das erste und zweite Material derart gewählt sind, dass die Einsatzspannung grösser ist als eine Einsatzspannung einer Gatestruktur mit nur dem ersten Gatedielektrikum (D1; 145; 145') mit einer Dicke (t) gleich der Summe der ersten Dicke (d) und der zweiten Dicke (t'); und wobei es sich um einen parasitäten Feldeffekttransistor eines im Substrat (1) vorgesehenen Grabenkondensators einer Speicherzelle mit einem Isolationskragen (20') unterhalb eines vergrabenen Anschlusses (18) im oberen Grabenbereich handelt und der Isolationskragen (20') die Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15) aufweist.
  2. Halbleitervorrichtung mit einem in einem Substrat (SUB; 1) vorgesehenen ersten Dotierungsgebiet (S; 200), welches einen ersten Leitungstyp (n) aufweist; und einem in dem Substrat (SUB; 1) vorgesehenen zweiten Dotierungsgebiet (D; 300), welches den ersten Leitungstyp (n) aufweist und vom ersten Dotierungsgebiet (S; 200) beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet im Substrat (SUB; 1) liegenden Kanalgebiet (K; 3; 1), welches einen zweiten Leitungstyp (p) aufweist; und einer über dem Kanalgebiet (K; 3; 1) vorgesehenen Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150); wobei die Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150) eine erstes Gatedielektrikum (D1; 145; 145') aus einem ersten Material mit einer ersten Dicke (d) und einer ersten Dielektrizitätskonstante (k1), das sich direkt über dem Kanalgebiet (K; 3; 1) befindet, und ein darüberliegendes zweites Gatedielektrikum (D2; 150) aus einem zweiten Material mit einer zweiten Dicke (d') und einer zweiten Dielektrizitätskonstante (k2), die wesentlich grösser als die erste Dielektrizitätskonstante (k1) ist, aufweist; wobei das erste und zweite Material derart beschaffen sind, dass sie Oberflächenladungen verschiedender Polarität an der Grenzfläche des Kanalgebiets (K; 3; 1) induzieren, durch welche eine Einsatzspannung beeinflusst ist; wobei das erste und zweite Material derart gewählt sind, dass die Einsatzspannung grösser ist als eine Einsatzspannung einer Gatestruktur mit nur dem ersten Gatedielektrikum (D1; 145; 145') mit einer Dicke (t) gleich der Summe der ersten Dicke (d) und der zweiten Dicke (t'); und wobei es sich um einen parasitäten Feldeffekttransistor eines im Substrat (1) vorgesehenen und mit einem Isolatormaterial (500) gefüllten Isolationsgrabens (STI) handelt und zumindest der Grabenboden mit der Gatestruktur (145', 150) ausgekleidet ist.
  3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass der Grabenboden und die Grabenwände mit der Gatestruktur (145', 150) ausgekleidet sind.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Isolationsgraben (STI) eine grössere Tiefenerstreckung im Substrat (1) aufweist als das erste Dotierungsgebiet (200) und das zweite Dotierungsgebiet (300).
  5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150, 500) ein drittes Gatedielektrikum (155) aus Siliziumdioxid aufweist, das über dem zweiten Gatedielektrikum (150) vorgesehen ist.
  6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass unterhalb des Isolationskragens (20') ein Grabenkondensator-Dielektrikum (150) aus dem zweiten Gatedielektrikum (150) vorgesehen ist.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass zum Bilden der Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150, 500) folgende Schritte durchgeführt werden Vorsehen des zweiten Gatedielektrikums (D2; 150) direkt über dem Kanalgebiet (K; 3; 1) und anschliessend des ersten Gatedielektrikums (145) aus Siliziumdioxid unter dem zweiten Gatedielektrikum (D2; 150) durch einen thermischen Annealprozess in sauerstoffhaltiger Atmosphäre.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass zum Bilden der Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150, 500) folgende Schritte durchgeführt werden: Vorsehen des zweiten Gatedielektrikums (D2; 150) direkt über dem Kanalgebiet (K; 3; 1); Vorsehen des dritten Gatedielektrikums (155) über dem zweiten Gatedielektrikums (D2; 150); Anschliessend Bilden des ersten Gatedielektrikums (145) aus Siliziumdioxid unter dem zweiten Gatedielektrikum (D2; 150) durch einen thermischen Annealprozess in sauerstoffhaltiger Atmosphäre.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass zum Bilden der Gatestruktur (D1, D2, GL; 145, 150, 155, 15; 145', 150, 15; 145', 150, 500) folgende Schritte durchgeführt werden: Vorsehen des zweiten Gatedielektrikums (150) aus dem binären Metalloxid auf der Oberfläche eines Grabens (5) für den Grabenkondensator; Vorsehen einer Füllelektrode (15) im unteren Grabenbereich; und Vorsehen des ersten Gatedielektrikums (145) aus Siliziumdioxid unter dem zweiten Gatedielektrikum (150) durch einen thermischen Annealprozess in sauerstoffhaltiger Atmosphäre im oberen Grabenbereich; Bilden des Isolationskragens (20') und des vergrabenen Anschlusses (18) im oberen Grabenbereich.
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