DE2261250A1 - Als integrierte schaltung ausgebildeter negator - Google Patents

Als integrierte schaltung ausgebildeter negator

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DE2261250A1
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pocket
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James Alan Cunningham
Jun Robert Henry Wakefield
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Texas Instruments Inc
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Texas Instruments Inc
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Description

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway Dallas, Texas 75222/V.St.A.
Unser Zeichen; T 1310
Als integrierte Schaltung ausgebildeter Negator
Die Erfindung betrifft ganz allgemein integrierte Schaltungen und insbesondere eine IGFET-Negatorstufe (IGFET = Feldeffekttransistor mit isolierter Gate-Ei ektrod.e) und das Verfahren zu ihrer Herstellung.
Im wesentlichen aus IGFETs bestehende integrierte Schaltungen besitzen zahlreiche Vorteile und erobern sich ein Gebiet des elektronischen Markts, das bisher fast ausschl.iesslich von bipolaren Ausführungen beherrscht wurde. Der Hauptgrund für das Eindringen in dieses Gebiet liegt in den mit IGFETs möglichen allgemein niedrigeren Kosten pro elektronischer Funktion, da viel höhere Packungsdichten möglich sind. Außerdem sind die zur Herstellung von integrierten IGFET-Schaltungen angewendeten Verfahren verglichen
Dr.Ha/Mk
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mit den bipolaren Verfahren sehr einfach, woraus sich weitere Vorteile ergeben. Eine der Nachteile von integrierten IGFET-Schaltungen liegt jedoch darin, daß diese Schaltungen bei niedrigeren Frequenzen arbeiten als bipolare Schaltungen.
Verschiedene Methoden wurden zur Erhöhung der Betriebsgeschwindigkeit von IGFET-Schaltungen vorgeschlagen. Beispielsweise würde eine höhere Trägerbeweglichkeit einen schnelleren Schaltbetrieb ermöglichen. Eine erhöhte Trägerbeweglichkeit kann durch Verwendung von N-Kanal-Transistoren erzielt werden, da die Elektronenbeweglichkeit etwa das dreifache der Beweglichkeit von Löchern beträgt. Außerdem können höhere Beweglichkeiten bei Verwendung von anderen Substraten als solchen aus Silicium erzielt werden; die mit anderen Materialien verbundenen Bearbeitungsprobleme sind jedoch ungeheuer. Eine weitere Methode, die zur Erhöhung der Schaltgeschwindigkeit angewendet werden kann, besteht in der Herabsetzung der Stör- oder Streukapazität der integrierten IGFET-Schaltung. Diese Kapazitäten wurden durch die Verwendung von Gate-Elektroden mit Eigenausrichtung ( self aligned gate-Methode ) wesentlich verringert. Verwiesen wird z.B. auf Sarace et al, Solid State Electronics, Band II, Seiten 653-660 (1968).
Eine weitere Methode zur Erhöhung der Betriebsgeschwindigkeit eines IGFET besteht darin, die Kanallänge des Transistors optimal zu halten. Die mit einem einzelnen IGFET erzielbare maximale Frequenz wird durch die
Gleichung ~ _ I1Vn gegeben, worin M die Kanalmax - ryi
beweglichkeit, Vn die Drainspannung und^die Kanallänge bedeutet. Aus dieser Gleichung ist die Abhängigkeit
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der. Geschwindigkeit von der Kanallänge ersichtlich. Es kann auch gezeigt werden, daß Schaltgeschwindigkeiten eine Funktion der Kanallänge sind. Derzeit war die mit Fotoreseryagen arbeitende Technologie ein die Verkürzung der Kanallänge begrenzender Faktor und in der Praxis beträgt die nach dieser Methode erzielbare Mindestlänge des Kanals etwa 5 Mikron.
Ein weiteres bei der Herstellung von IGFETs auftretendes Problem wird als Niederspannungs- "Durchschlag" bezeichnet. Das heißt, wenn der Drain-Übergang negativ vorgespannt ist, reicht die Verarmung der Drain-Zone bis in den Kanal und wenn eine Umkehrung erfolgt ist, ist der invertierte Kanal kürzer als der "geometrische" Kanal, der dem Abstand von Source zu Drain entspricht. Die Wirkung der Verarmung der Drain-Zone auf die Vorrichtungseigenschaften ist eine endliche Ausgangsimpedanz wenn die Drain-Spannung die Gate-Spannung übersteigt. Diese Wirkung ist in Vorrichtungen mit kurzem Kanal ausgeprägter, da sie von dem Verhältnis der Länge der Verarmung der Drain-Zone zur Länge des geometrischen Kanals mehr abhängt als von der absoluten Größe der Verarmungslänge. Dieses Problem ist besonders bei Vorrichtungen mit kurzem Kanal akut*
Ein weiterer Faktor, der durch die Kanallänge eines IGFET beeinflußt wird, ist die in einer integrierten Schaltung erzielbare Packungsdichte. Obwohl die Transistoren verhältnismässig klein gehalten werden können, erfordert die Schaltung doch oft dsß einige der Vorrichtungen grosser gemacht werden. Das ist für
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eine Negator-Stufe, wo ein IGFET als Last verwendet wird, typisch. In solchen Schaltungen ist das Verhältnis von Breite zu Länge jedes Transistors wichtig und für eine Negator-Stufe mit zwei Transistoren ist das Verhältnis Breite zu Länge des Treibertransistors zu dem Verhältnis von Breit zu Länge des Lasttransistors in typischer Weise etwa 20. Während so die derzeitige Technik es ermöglicht, einen der Transistoren verhältnismässig klein zu machen, erfordern schaltungstechnische Erwägungen es, daß der andere Transistor extrem groß ist, so daß er eine grosse Oberfläche des Plättchens benötigt.
Eine Aufgabe der Erfindung ist somit die Schaffung einer Methode zur Herstellung eines Feldeffekttransistors mit isoliertem Gate mit einer Betriebsgrenze bei höheren Frequenzen.
Eine weitere Aufgabe der Erfindung ist die Schaffung eines IGFET mit einer Kanallänge von weniger als 5 Mikron.
Eine zusätzliche Aufgabe der Erfindung besteht in der Erhöhung der Packungsdichte einer integrierten IGFET-Schaltung.
Die Erfindung betrifft auch die Schaffung einer IGFET-Negator-Stufe mit geringerer Größe..
Die Erfindung schafft eine Methode zur Herstellung eines IGFET mit einer Kanallänge von weniger als 5 Mikron. Gemäß einer Ausführungsform erhält man eine im wesentlichen planare Struktur. Eine Oxidschicht wird über einem p-leitenden Siliciumplättchen gebildet und an Stellen, an welchen die
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Vorrichtungen angebracht werden sollen, werden Inseln geätzt. Dann läßt man den Gate-Isolator für den Feldeffekttransistor entweder wachsen oder scheidet ihn abj anschliessend wird eine Siliciumschicht und eine weitere Isolierschicht aus Silisiümdioxid abgeschieden. Bei einem zweiten Maskierungsverfahren werden durch den Isolator, das Silicium und die Siliciumdioxidschichten Fenster geöffnet. Durch einen Diffusionsvorgang wird dann in dem Silicium eine η-leitende Tasche gebildet. Man bildet dann einen zweiten Gate-Isolator, gefolgt von der Abscheidung einer weiteren Silicumschicht. Diese wird maskiert und ein anderes Fenster wird über der vorher eindiffundierten η-leitenden Zone geätzt. Eine weitere Diffusion wird unter Bildung einer p-leitenden Tasche in der η-leitenden Zone durchgeführt. Der Abstand zwischen den Umrissen der p-leitenden Tasche und der η-leitenden Tasche bestimmt die Kanallänge des Transistors. Die Siliciumschicht wird dann unter Bildung des geeigneten .Leitermusters aus Silicium geätzt. Ein weiteres Maskierungsverfahren wird durchgeführt, das zusammen mit dem Silicium Stellen festlegt, wo der untere Isolator geätzt werden soll. Flache p+leitende Taschen werden dann durch diese Fenster unter Bildung von Source-, Drain- und eindiffundierten Verbindungszonen eindiffundiert. Auf der ganzen Oberfläche kann dann eine Siliciumdioxidschicht abgeschieden und Öffnungen können geätzt werden um mit den p+ leitenden Zonen oder Silicium an den Stellen, wo Anschlüsse angebracht werden sollen, Kontakt zu schaffen. Eine Metallschicht wird dann abgeschieden und das die Anschlüsse bildende Muster wird geätzt.
Bei einer Ausführungsform dient die Erfindung zur Bildung
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einer Negator-Stufe mit verschiedenen Vorteilen. Zunächst kann die grösste Vorrichtung in der Negator-Stufe, d.h. der Treibertransistor um etwa 1/5 seiner Grosse gegenüber nach üblichen Methoden hergestellten Transistoren verkleinert werden, wodurch die Grosse des Negators verringert wird. Zweitens werden die Gesamtkapazität der Gate-Elektrode und die Störkapazität von Gate-Elektrode zu Drain-Elektrode gegenüber der bei üblichen Verfahren typischerweise auftretenden bedeutend verringert. Außerdem bieten die Siliciumverbindungen den Vorteil eines auf drei Ebenen befindlichen Anschlußsystems. Ferner wird das gesamte p-leitende Ausgangsplättchen gleichzeitig Masse für das ganze System und für die Source-Elektrode. Dadurch entfällt der Bedarf für metallische Leiterbahnen als Masseleitungen. Außerdem kann in bestimmten Fällen eine dicke Oxidschicht mit hindurchgeätzten Inseln nicht erforderlich sein, da das die Basis bildende Ausgangsmaterial für IGFET-Schaltungen mit p-Kanal p-leitend ist, weshalb eine Inversion unterhalb von metallischen Verbindungeleitern mit negativen Spannungen unmöglich ist. Das zuletzt abgeschiedene Oxid würde dann genügen, um die Verbindungsleiter auf Substratkapazität zu erniedrigen. Wenn Jedoch verlängerte Siliciumverbindungen gewünscht sind, wäre ein dickes Oxid unter ihnen vorteilhaft.
In der Zeichnung zeigen:
Fig. 1 bis 5~Querschnittsansichten eines Substrats zur
Erläuterung verschiedener Stufen der Herstellung einer IGFET-Negator-Stufe gemäß der Erfindung;
Fig. 6 bis 8 Querschnittsansichten eines Substrats, welche Herstellungsstufen einer anderen Ausführungsform der Erfindung erläutern;
Fig. 9 eine schematische Darstellung der Negator-Stufe gemäß einer Ausführungsform der Erfindung;
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Fig. 10 eine Querschnittsansicht eines Substrats, welches einen unter Durchführung von zwei Diffusionen erhaltenen IGFET mit kurzer Kanallänge erläutert; . \
Fig. 11 eine Querschnittsansicht eines Substrats, welches
' einen unter Anwendung von drei Diffusionen erhaltenen IGFBT mit kurzer Kanallänge erläutert;
Fig. 12 eine Draufsicht auf eine Negator-Stufe gemäß der Erfindung und
Fig. 13 eine Querschnittsansicht entlang der Linie A-A von Fig. 12.
Unter Bezugnahme auf die Zeichnung und insbesondere auf Fig. 1 bis 5 wird nachstehend eine Ausführungsform der Erfindung zur Bildung einer Negator-Stufe beschrieben. Ein Halbleitersubstrat 10 besteht beispielsweise aus p-leitendem Silicium mit einer Störstoffkonzentration
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in der Größenordnung von etwa 5 x 10 Atome pro cm .
Auf einer Seite des Substrats 10 wird eine verhältnismässig dicke Isolierschicht 12 gebildet. Die Isolierschicht 12 kann beispielsweise aus Siliciumdioxid oder Siliciumnitrid oder anderen isolierenden, dem Fachmann bekannten Stoffen bestehen. Vorzugsweise besteht die Isolierschicht 12 jedoch aus Siliciumdioxid, das nach üblichen Methoden entweder wachsen gelassen oder abgeschieden wird. Die Schicht 12 kann beispielsweise bis zu einer Dicke in der Größenordnung von 8000 Angström gebildet werden. In der Siliciumdioxidschicht 12 wird nach üblichen fotolithografischen Maskierungs- und Ätzmethoden ein Fenster 14 geöffnet, das eine erste Zone der Oberfläche des Halbleitersubstrate 10 freilegt. In der nächsten ■ Verfahrensstufe wird nach üblichen Methoden eine ver-
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hältnismässig dünne Isolierschicht 16 gebildet, die über die Oberfläche des Substrats 10 verläuft. Die Schicht kann beispielsweise aus Siliciumdioxid oder Siliciumnitrid oder einer Kombination derselben bestehen und ist in typischer Weise etwa 500 Angström dick. Dann wird über der Isolierschicht 16 eine Siliciumschicht 18 abgeschieden. Die Siliciumschicht kann in typischer Weise in einer Stärke von etwa 5000 Angström gebildet werden. Die Siliciumschicht 18 bildet später die Gate-Elektrode des IGFET mit kurzem Kanal der Negator-Stufe. Eine Schicht 20 aus Isoliermaterial, z.B. Siliciumdioxid, wird dann über der Siliciumschicht 18 gebildet.
Wie am besten aus Fig. 3 zu ersehen ist, werden ein Teil der Schichten 16, 18 und 20 innerhalb des Fensters 14 unter Bildung eines zweiten Fensters 22 entfernt. Durch dieses Fenster werden Störstoffe unter Bildung einer Tasche aus η-leitendem Material 24 eindiffundiert. Diese Tasche kann in typischer Weise mit einer Störstoffkonzen-
15
tration in der Grössenordnung von 2 χ 10 Atom pro cm und mit einer Tiefe von etwa 4 Mikron gebildet werden. Wie man sieht, diffundieren η-leitende Störstoffe bis zu einem gewissen Abstand in den Bereich 25 unter die Isolierschicht 16 ein. Dieser Abstand der seitlichen Diffusion ist sowohl vorhersagbar als auch reproduzierbar und steht in direktem Bezug zur Tiefe der Diffusion in der Tasche 24.
Etwa auf den Siliciumflächen in der Tasche 24 während der Diffusionsstufen gewachsenes Siliciumdioxid kann mit üblichen Ätzmitteln entfernt werden, ohne daß der Isolator 16 oder die abgeschiedene Siliciumschicht 18 angegriffen werden. Ein zweiter Gate-Isolator 26 wird dann wachsen gelassen oder abgeschieden, worauf eine
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weitere Siliciumschicht 28 gebildet wird. Der Isolator kann "beispielsweise aus Siliciumdioxid, Siliciumnitrid oder einer Kombination der beiden bestehen und kann in typischer Weise etwa 500 Angström dick sein. Die Schicht 26 und die darauf befindliche Schicht 28 bedecken die freigelegte Oberfläche der η-leitenden Tasche 24. Nach üblichen Maskierungs- und Ä'tzmethoden wird durch die Schichten 28 und 26 unter Freilegung einer Fläche der vorher abgeschiedenen η-leitenden Schicht 24 ein Fenster 3D geöffnet. Eine Begrenzung des Fensters 30 ist die gleiche wie die Begrenzung des Fensters 22, das vorher für die Eindiffusion der η-leitenden Tasche geöffnet wurde. Der Punkt A in.Fig. 3 ist somit an der gleichen Stelle wie der Punkt A in Fig. 4. Eine weitere Diffusion wird dann unter Bildung einer p~leitenden Tasche innerhalb der η-leitenden Zone 24 durchgeführt. Die Tiefe der p~leitenden Tasche 32 bestimmt die Kanallänge des Feldeffekttransistors. Vorzugsweise wird die Tasche 32 mit einer Tiefe von etwa 3 Mikron gebildet, wie am besten aus Fig. 4 ersichtlich ist. Die p-leitenden Störstoffe diffundieren auch seitlich unter die Isolierschicht 16, und wie nachstehend im einzelnen erläutert wird, bestimmt der Abstand zwischen der seitlich eindiffundierten Begrenzung der Tasche 32 und der seitlich eindiffundierten Begrenzung der Tasche 24 die Kanallänge des IGFET. In dem Beispiel, in welchem die Tasche 24 in einer Tiefe von 4 Mikron und die Tasche in einer Tiefe von 3 Mikron gebildet wurde, beträgt die Kanallänge etwa 1 Mikron. Dieser Kanal ist in dem Bereich 35 dargestellt.
Die tatsächliche Storstoffkonzentration in der p~leitenden Tasche 32 wird vorzugsweise so erzeugt, daß sie um etwa
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eine Grössenordnung niedriger liegt als die Störstoffkonzentration in der η-leitenden Zone 24. Der Zweck der p""Dif fusion besteht darin, das "DurchschlagPhänomen auszuschalten, das bei Transistoren mit kurzem Kanal auftritt. Das wird dadurch erzielt, daß man die p-Zone leichter dotiert als die n-Zone 24. Die Ausbreitung der Verarmungszone der Drain-Eletrode erfolgt dann überwiegend durch die p-leitende Schicht und läßt die wirksame Kanallänge im wesentlichen unverändert.
Die Siliciumschicht 28 wird dann unter Anwendung üblicher mit einer Fotoreservage arbeitender Maskierungsmethoden unter Bildung der geeigneten Leiterbahnen aus Silicium in Form eines Musters gebracht. Eine weitere Maskierung und Ätzung wird zur öffnung von Fenstern 3β durch die Isolierschicht unter Freilegung eines Teils der Oberfläche der η-leitenden Zone 24 durchgeführt. Es folgen Diffusionen zur Bildung flacher p+Zonen durch die Fenster 30 und 38. Diese p+Zonen können z.B. mit einer Tiefe von etwa 1 Mikron gebildet werden und besitzen eine
17 Störstoffkonzentration in der Grössenordnung von 10 Atomen pro cm . Diese p+Zonen 40 bilden Source-Elektroden, Drain-Elektroden und eindiffundierte Verbindungen.
Eine Schicht aus Isoliermaterial, z.B. Siliciumdioxid mit einer Dicke von etwa 10000 Angström wird dann auf der ganzen Oberfläche des Substrats gebildet und an den Stellen,- wo Kontakte an p+Zonen und Silicium-Verbindungsleiter angebracht werden sollen, werden Fenster geätzt. Dann wird eine Metallschicht, z.B. aus Aluminium, abgeschieden und das Leitermuster wird unter Fertigstellung der Negator-Stufe geätzt. Die vollständige Legator-Stufe ist in Fig. 5 dargestellt und eine schematische Darstellung der Schaltung ist in Fig.9 gezeigt.
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Der Treibertransistor des Tiegators ist allgemein bei gezeigt und ist so gebaut, daß er einen extrem kurzen Kanal besitzt - die Zone 35 in Fig. 4. Die Gate-Elektrode wird durch die Siliciumschicht 18a gebildet, die Source-Elektrode besteht aus dem Substrat 10 und die Drain-Elektrode besteht aus der p-leitenden Zone 43. Der Lasttransistor ist allgemein mit 45 bezeichnet und besteht aus einem üblichen IGFET. Die Gate-Elektrode des Lasttransistors ist die Siliciumschicht 28a, die'Source-Elektrode ist die Zone 43 und die Drain-Elektrode besteht aus der Zone 40a.
An dieser Stelle sei bemerkt, daß ein Kontakt an einigen Stellen der Schaltung an die η-leitende Zone 24 gelegt werden muß. Vorzugsweise befindet sich die n-leitende Zone 24 mit dem p-leitenden Ausgangsmaterial 10 in Masseverbindung; es ist jedoch wichtig, daß die Zone 24 auf einem festen Potential gehalten wird um zu verhindern, daß die Schwellenspannung des Feldeffekttransistors einer Drift unterliegt. Ein Kontakt zu der n-leitenden Zone 24, um sie an Masse zu legen, ist bei. 44 gezeigt.
Unter Bezugnahme auf Fig. 6 bis 8 wird eine andere Ausführungsform der Erfindung beschrieben. Diese Aüsführungs-• form umfaßt die gleichen Prinzipien aus eindiffundierten n, p~ und p+ Schichten, wie sie in Bezug auf Fig. 1 bis besprochen wurden. Bei dieser Ausführung wird jedoch die Vorrichtung mit kurzem Kanal durch Ätzen einer Furche in das Silicium gebildet, welche die diffundierten Oberflächen freilegt und die Herstellung eines "senkrecht" FET ermöglicht. Ein Halbleitersubstrat 50 kann beispielsweise aus p-leitendem Silicium bestehen. Eine Isolierschicht 52 aus beispielsweise Siliciumdioxid wird über dem Substrat 50 gebildet. In der Isolierschicht
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wird unter Freilegung einer Oberfläche des Substrats ein Fenster 55 geöffnet. Störstoffe werden durch das Fenster unter Bildung einer η-leitenden Zone 54 eindiffundiert. Die η-leitende Zone kann beispielsweise eine Störstoffkonzentration in der Grössenordnung von 2 χ 10 ** Atomen pro cnr besitzen und kann in typischer eise eine Tiefe von etwa 4 Mikron erhalten. Eine Isolierschicht 56 für die Gate-Elektrode wird dann auf der freigelegten Oberfläche der η-leitenden Zone 54 abgeschieden oder wachsen gelassen. Die Schicht 56 kann z.B. aus Siliciumdioxid oder Siliciumnitrid bestehen und kann in typischer Weise etwa 500 Angström dick sein, über der Isolierschicht 56 der Gate-Elektrode wird dann eine Siliciumschicht 58 gebildet und über der Siliciumschicht 5β wird eine weitere Schicht aus Isoliermaterial, z.B. Siliciumdioxid, 60 gebildet. Durch ein weiteres Maskierungsverfahren wird ein Fenster 62 für die Source-Elektrode, die Drain-Elektrode und eindiffundierte Verbindungen geöffnet. Eine eindiffundierte p-leitende Zone 64 und eindiffundierte p+Zonen 66 werden dann in ähnlicher Weise wie in Bezug auf Fig. bis 5 beschrieben gebildet und sie besitzen auch etwa gleiche Störstoffkonzentrationen und Dicken. Dann wird auf der Oberfläche des Substrats 50 eine dicke Isolierschicht 68, die typischerweise aus Siliciumdioxid besteht, abgeschieden. An den Stellen, wo ein "senkrechter" Feldeffekttransistor angebracht werden soll, wird ein Fenster 70 geöffnet. Furchen oder Gräben werden dann in den Bereich des Fensters 70 geätzt, welche Oberflächen der eindiffundierten Zonen 64 und 66 freilegen. Die Furche wird so tief geätzt, daß darunter befindliches p-leitendes Material des Substrats 50 freigelegt wird. Ein Gate-Isolator 72 aus beispielsweise Siliciumdioxid oder Siliciumnitrid wird auf den Wänden der Furche gebildet, öffnungen
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in der Isolierschicht 68 werden an den gewünschten Kontaktstellen geschaffen. Dann wird eine Schicht 74 aus Silicium oder einem Metall abgeschieden. Silicium wird, verwendet wenn man eine niedrigere Schwellenspannung an der senkrechten Vorrichtung haben will. Nach dem Ätzen des Siliciummusters können zur Fertigstellung der Vorrichtung Metallverbindungen angelegt werden. Wenn metallische Gate-Elektroden an den senkrechten FETs verwendet werden sollen, wird das Verfahren mit dem Ätzen des metallischen Verbindungsleitermusters vervollständigt. Um die Zone an das Substrat 50 anzuschliessen, können in der Isolierschicht 52 unter Freilegung eines Teils der Oberfläche der Tasche 54 Öffnungen gemacht werden. Eine n+Diffusion erfolgt dann unter Bildung einer niederohmigen Eontaktzone 76. Eine Öffnung wird noch zur Freilegung eines Teils des Substrats 50 gemacht und eine p+Diffusion erfolgt dort unter Bildung einer niederohmigen Köntaktzone 78. Metallanschlüsse 80 bilden ohmsche Kontakte zu den Bereichen 76 und 78.
Fig. 10 zeigt«eine Querschnittsansicht eines Substrats 82, in welchem ein einzelner diskreter IGFET mit kurzem Kanal gebildet wurde. Das Substrat 82 kann beispielsweise aus p-leitendem Silicium bestehen. Die in Fig. 10 dargestellte Ausführungsform ist im wesentlichen eine mit zwei Diffusionen erhaltene Struktur. Zum Beispiel wird die η-leitende Zone 84 während einer ersten Diffusion gebildet und kann typischerweise etwa 4 Mikron dick sein. Es folgt eine Maskierung und Ätzung und eine zweite Diffusion unter Bildung der p+leitenden Zone 86, die von einer Oberfläche der η-leitenden Zone 84 ausgeht. In typischer Weise kann die p+leitende Zone 86 in einer Dicke von etwa 1 Mikron gebildet werden. Zur Bildung eines senkrechten IGFET wird durch einen Teil der p+leitenden
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Zone 86 und die darunter befindliche η-leitende Zone 84 eine Grube geätzt, um mit dem p-leitenden Material in dem Substrat 82 Kontakt zu erhalten. Auf den Wänden der Grube wird eine dünne Isolierschicht 88 gebildet und auf dieser dünnen Isolierschicht bildet man eine Leiterschicht 90, die die Gate-Elektrode des senkrechten IGFET bildet. Die p+Zone 86 bildet dann die Drain-Elektrode des IGFET und das Substrat 82 bildet die Source-Elektrode. Der Bereich zwischen der p+Zone 86 und dem Substrat 82 entlang der Seite 92 der Furche bestimmt die Kanallänge des IGFET.
In Fig. 12 und 13 ist eine mit einem Siliciumsubstrat 86 integrierte Negator-Stufe dargestellt, wobei der Treibertransistor der Negator-Stufe unter Anwendung der in Fig. 10 dargestellten Struktur mit zwei Diffusionen gebildet wird. Wie man sieht, ist die η-leitende Zone 84 durch die metallische Leiterbahn 96 mit dem Substrat 82 in ohmscher Verbindung. Die metallische Leiterbahn 96 ist mit einer p+leitenden Substratkontaktzone 97 und einer n+leitenden Kontaktzone 98, die von einer Oberfläche der η-leitenden Zone 84 ausgehen, verbunden. Die Gate-Elektrode des Treibertransistors ist die Leiterelektrode 90. Die Source-Elektrode und die Drain-Elektrode des Lasttransistors, der ein üblicher IGFET ist, sind die p+Zone 86 bzw. die p+Zone 91. Wie man sieht, bildet die p+diffundierte Zone 86 sowohl die Prain-Elektrode des Treibertransistors als auch die Source-Elektrode des Lasttransistors. Die Leistung des Negators wird von der p+diffundierten Zone 86 genommen,wie der Anschluß 93 in Fig. 12 zeigt. Die Leiterschicht 95 bildet die Gate-Elektrode des Lasttransistors.
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Einer der Hauptvorteile der erfindungsgemässeri integrierten Negator-Stufe ist eine Herabsetzung der für die Schaltung erforderlichen Größe und somit eine erhöhte Packungsdichte. Wie bereits erwähnt, ist bei Negator-Stufen mit IGFETs typischerweise erforderlich, daß das Verhältnis von Breite zu Länge des Treibertransistors etwa das zwanzigfache des Verhältnisses von Breite zu Länge des Lasttransistors beträgt. Bei Anwendung üblicher Methoden, einschliesslich der fotolithografischen Maskierung beträgt eine praktische Grenze der Mindestgröße der Breite und Länge eines Transistors in der Regel etwa 0,3 bzw. 0,2 Mil. Das würde die Mindestabmessungen des Lasttransistors festlegen. Der Treibertransistor müßte dann eine Breite von etwa 6 Mil und eine Länge von etwa 0,2 Mil zur Erzielung des gewünschten Verhältnisses von Länge zu Breite aufweisen. Gemäß der Erfindung kann jedoch der Treibertransistor mit einer Kanallänge von beispielsweise 0,04 Mil und einer Breite von etwa 1,2 Mil hergestellt werden. Der Lasttransistor wird nach üblichen Methoden hergestellt und besitzt somit Abmessungen der Kanallänge von etwa 0,2 Mil und eine Breite von etwa 0,3 Mil. Das ergibt das gewünschte Verhältnis von Breite zu Länge der beiden die Negator-Stufe bildenden Transistoren und ermöglicht auch eine beträchtliche Herabsetzung der Größe des Negators, da die Breite des Treibertransistors von etwa 6 Mil auf 1,2 Mil verringert wird. Wie man sieht, wurde eine Herabsetzung der Größe auf ein Fünftel erzielt, während alle anderen Abmessungen der Inverterstufe konstant gehalten wurden.
Fig. 11 ist eine Querschnittsansicht eines Substrats 8.2, in welchem ein einzelner IGFET mit kurzem Kanal unter Anwendung von drei Diffusionsvorgängen gebildet wurde. Die Methode ist ähnlich der in Bezug auf Fig.. 10 beschriebenen, mit der Ausnahme, daß vor Eindiffusion der
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p+leitenden Zone 86 eine Diffusion zur Festlegung der p~Zone 87 durchgeführt wird. Die Zone kann ähnlich der in Bezug auf Fig. 6 bis 8 beschriebenen Zone 64 sein.
Die vorstehend erläuterten Beispiele beziehen sich alle auf IGFETs mit p-Kanal. Natürlich können auch unter Verwendung von η-leitendem Ausgangsmaterial und bei Eindiffusion von pfn- und n> Schichten Vorrichtungen mit η-Kanal hergestellt werden. Alle anderen Verfahrensstufen bleiben dabei unverändert.
Obwohl vorstehend spezifische Ausführungsformen beschrieben wurden, können diese natürlich im einzelnen Änderungen erfahren , wie dies dem Fachmann ersichtlich ist, ohne daß dadurch der Rahmen der Erfindung verlassen wird.
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Claims (23)

Patentansprüche
1./Verfahren zur Herstellung eines Feldeffekttransistors mit isolierter Gate-Elektrode und kurzem Kanal, dadurch gekennzeichnet, daß man
a) eine verhältnismässig dünne Isolierschicht auf einer Oberfläche eines Halbleitersubstrats mit einem bestimmten Leitfähigkeitstyp bildet;
b) eine Schicht aus leitendem Material auf dieser Isolierschicht abscheidet;
c) eine erste Zone auf dieser einen Substratoberfläche freilegt;
d) in diese erste Zone unter Bildung einer ersten Tasche mit entgegengesetzter Leitfähigkeit erste Störstoffe eindiffundiert, welche auch seitlich unter die verhältnismässig dünne Isolierschicht angrenzend an diese erste Zone eindiffundieren und
e) zweite Störstoffe in einen Teil der an die seitlich diffundierten Stellen angrenzenden ersten Zone eindiffundiert, .wobei diese zweiten Störstoffe eine zweite Tasche mit der ersten Leitfähigkeit bilden und diese zweite Tasche völlig in der ersten Tasche enthalten ist und wobei diese zweiten Störstoffe ebenfalls seitlich unter die verhältnismässig dünne Isolierschicht diffundieren, so daß das Substrat und die zweite eindiffundierte Tasche die Source-Elektrode und die Drain-Elektrode eines Feldeffekttransistor bilden und der Oberfiächenteil
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der ersten Tasche zwischen der zweiten Tasche und dem Substrat den Kanal des Feldeffekttransistors bildet, während die Leiterschicht über der dünnen Isolierschicht oberhalb des Kanals die Gate-Elektrode des Transitors darstellt.
2. Verfahren zur Herstellung eines IGFET gemäß Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus p-leitendem Silicium, die dünne Isolierschicht aus Siliciumdioxid und die Leiterschicht aus Silicium besteht.
3. Verfahren zur Herstellung eines isolierten IGFET gemäß Anspruch 2, dadurch gekennzeichnet, daß man eine dritte Tasche mit dem ersten Leitfähigkeitstyp und mit niedrigerem Widerstand als die zweite Tasche bildet, v/obei diese dritte Tasche vollständig in der zweiten Tasche enthalten ist.
4. Verfahren zur Herstellung eines IGFET-Negators, dadurch gekennzeichnet, daß man
a) eine erste verhältnismässig dicke Isolierschicht auf einer Oberfläche eines Halbleitersubstrats mit bestimmter Leitfähigkeit bildet;
b) eine ernte Zone dieser einen Oberfläche freilegt;
c) eine Zweite verhältnismässig dünne Isolierschicht aus dieser ersten Zone bildet;
d) eine erste Leiterschicht auf dieser verhältnismässig dünnen Isolierschicht bildet;
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e) eine dritte Isolierschicht auf dieser ersten Leiterschicht bildet;
f) eine zweite Zone dieser einen Oberfläche des Substrats freilegt, wobei diese zweite Zone vollständig innerhalb der ersten Zone liegt;
g) erste Störstoffe in diese zweite Zone unter Umkehrung von deren Leitfähigkeitstyp eindiffundiert, wobei diese Störstoffe auch seitlich unter einen Teil der verhältnismässig dünnen Isolierschicht angrenzend an die Begrenzung dieser zweiten Zone eindiffundieren;
h) eine vierte verhältnismässig dünne Isolierschicht auf der freigelegten Oberfläche der zweiten Zone bildet;
i) eine zweite Leiterschicht über der vierten Isolierschicht bildet;
j) die zweite Leiterschicht und die vierte Isolierschicht unter Freilegung von im Abstand befindlichen Teilen der zweiten Zone entfernt, wobei ein Teil an eine Begrenzung der zweiten Zone angrenzt;
k) daß man zweite Störstoffe in die freigelegten Teile der zweiten Zone unter Bildung einer ersten Tasche mit der ersten Leitfähigkeit innerhalb des vorstehend erwähnten einen Teils und eine zweite Tasche mit der ersten Leitfähigkeit in einem Abstand davon eindiffundiert, wobei diese zweiten Störstoffe in dieser ersten Tasche seitlich unter die zweite Isolierschicht diffundieren, so daß die Oberfläche dieser zweiten Zone zwischen der ersten Tasche und dem Substrat den Kanal eines ersten IGFET bildet,
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während die erste Leiterschicht über dem Kanal die Gate-Elektrode des IGFET bildet und die zweite Leiterschicht über der Fläche dieser zweiten Zone zwischen der ersten und der zweiten Tasche die Gate-Elektrode eines zweiten IGFET bildet und
1) daß man die zweite Zone mit dem Substrat in ohmsche Verbindung bringt.
5. Verfahren zur Herstellung einer Negator-Stufe nach Anspruch 4, dadurch gekennzeichnet, daß die ohmsche Verbindung der zweiten Zone mit dem Substrat dadurch gekennzeichnet ist, daß
a) eine dritte Zone der einen Oberfläche in einem Abstand von der ersten Zone freigelegt wird;
b) Störstoffe in diese dritte Zone unter Bildung einer niederohmigen Kontaktzone von dem ersten Leitfähigkeitstyp eindiffundiert werden;
c) eine vierte Zone dieser ersten Oberfläche freigelegt wird, welche vollständig innerhalb der zweiten Zone enthalten ist und von der ersten und der zweiten Tasche mit entgegengesetztem Leitfähigkeitstyp einen Abstand besitzt;
d) in diese vierte Zone Störstoffe unter Bildung einer niederohmigen Kontaktzone mit dem entgegengesetzten Leitfähigkeitstyp eindiffundiert werden;
e) eine Leiterbahn zur Verbindung der dritten mit der vierten Zone gebildet wird.
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6. Verfahren zur Herstellung eines Negators nach Anspruch 4, dadurch gekennzeichnet, daß das Substrat und die erste und zweite Leiterzone aus Silicium bestehen.
7. Verfahren zur Herstellung eines Negators nach Anspruch 6, dadurch gekennzeichnet, daß die zweite und die vierte dünne Isolierschicht aus Siliciumdioxid bestehen.
8. Verfahren zur Herstellung eines Negators nach Anspruch 6, dadurch gekennzeichnet, daß die. zweite und die vierte dünne Isolierschicht aus Siliciumnitrid bestehen.
9. Verfahren zur Herstellung eines Negators nach Anspruch 4, dadurch gekennzeichnet, daß man in den einen Teil der zweiten Zone unter Bildung einer* dritten Tasche mit höherem Widerstand als die erste Tasche und mit dem ersten Leitfähigkeitstyp Störstoffe in den einen Teil dieser zweiten Zone eindiffundiert, wobei diese dritte Tasche vollständig in der zweiten Zone enthalten ist und diese erste Tasche mit dem ersten Leitfähigkeit styp vollständig enthält.
10. Verfahren zur Herstellung eines IGFET-Negators, dadurch gekennzeichnet, "daß man
a) eine erste verhältnismässig dicke Isolierschicht über einer Oberfläche eines Halbleitersubstrats mit einem ersten Leitfähigkeitstyp bildet;
b) eine erste Zone dieser Oberfläche freilegt;
c) erste Störstoffe in die erste Zone unter Bildung einer Tasche mit entgegengesetzter Leitfähigkeit darin eindiffundiert;
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d) eine zweite verhältnismässig dünne Isolierschiebt über dieser ersten Zone bildet;
e) eine erste Leiterschicht über der verhältnismässig dünnen Isolierschicht bildet;
f) eine dritte Isolierschicht über dieser Leiterschicht bildet;
g) innerhalb dieser ersten Zone voneinander im Abstand befindliche zweite und dritte Zonen der erstgenannten Oberfläche freilegt;
h) Störstoffe in diese zweite und dritte Zone unter Bildung zweiter und dritter Taschen mit der ersten Leitfähigkeit darin eindiffundiert, wobei diese Taschen vollständig in dieser ersten Zone enthalten sind;
i) eine öffnung bildet, die von der Oberfläche der zweiten Tasche durch die erste Tasche mit entgegengesetzter Leitfähigkeit hindurchgeht und bis auf das darunter befindliche Substratmaterial mit der ersten Leitfähigkeit reicht;
j) eine vierte dünne Isolierschicht über den freigelegten Wänden der öffnung und dem freigelegten Substrat bildet;
k) eine zweite Leiterschicht über der vierten Isolierschicht unter Entstehung eines senkrechten IGFET bildet, wobei das Substrat die Source-Elektrode, die zweite Tasche mit dem ersten Leitfähigkeitstyp die Drain-Eletrode und der Teil der ersten Tasche mit entgegengesetzter Leitfähigkeit zwischen dem
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Substrat und der zweiten Tasche, angrenzend an die "Wände der Öffnung, den Kanal des IGFET bildet, wobei die zweite Leiterschicht die Elektrode darstellt, ein Teil der zweiten Tasche ausserdem die Source-Elektrode eines zweiten Feldeffekttransistors bildet, dessen Drain-Elektrode durch die dritte Tasche und dessen Gate-Elektrode durch die erste Leiterschicht gebildet wird, welche die Fläche der ersten Oberfläche zwischen der zweiten und der dritten Tasche überbrückt und
1) die erste Tasche mit dem entgegengesetzten Leitfähigkeitstyp mit dem Substrat in ohmsche Verbindung bringt.
11. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 10, dadurch gekennzeichnet, daß man in die zweite Zone unter Bildung einer vierten Tasche aus Halbleitermaterial mit dem ersten Leitfähigkeitstyp, jedoch mit höherem spezifischen Widerstand als die zweite Tasche, Störstoffe eindiffundiert, wobei diese vierte Tasche innerhalb der ersten, die zweite Tasche enthaltenden Tasche enthalten ist.
12. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 11, dadurch gekennzeichnet, daß die erste Leiterschicht aus Silicium besteht.
13. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Leiterschicht aus Silicium besteht.
14. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 11, dadurch gekennzeichnet, daß die zweite
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Leiterschicht aus Metall besteht.
15. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 11, dadurch gekennzeichnet, daß die ohmsche Verbindung der ersten Tasche mit dem Substrat so erfolgt, daß man
a) eine erste Kontaktzone an der Oberfläche der zweiten Tasche freilegt, wobei die erste Kontaktzone von der zweiten und dritten Zone einen Abstand besitzt,
b) daß man in die erste Kontaktzone unter Bildung einer niederohmigen Oberflächenzone vom entgegengesetzten Leitfähigkeitstyp Störstoffe Gindiffundiert;
c) daß man eine zweite Kontaktzone an der Oberfläche des Substrats freilegt, die sich von der ersten Zone in einem Abstand befindet;
d) dam man in diese zweite Kontaktzone unter Bildung einer niederohmigen Oberflächenzone mit dem ersten Leitfähigkeitstyp Störstoffe eindiffundiert und
e) daß man eine die erste mit der zweiten Kontaktzone verbindende Leiterbahn bildet.
16. Verfahren zur Herstellung eines IGFET-Negators nach Anspruch 15» dadurch gekennzeichnet, daß das Substrat aus p-leitendem Silicium besteht und daß die erste, zweite, dritte und vierte Tasche aus n, p+, p+ bzw. pleitenden Zonen bestehen.
17. Integrierte Schaltung mit IGFET-Negator-Stufe, gekennzeichnet durch
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a) ein Halbleitersubstrat mit einem ersten Leitfähigkeitstyp;
b) eine erste Zone vom entgegengesetzten Leitfähigkeitstyp, die in das Substrat von einer Oberfläche aus in eine bestimmte Strecke hineinreicht;
c) im Abstand voneinander befindliche erste und zweite eindiffundierte Taschen mit dem ersten Leitfähigkeitstyp innerhalb der ersten Zone, die an deren Oberfläche reichen, wobei die erste Tasche eine Öffnung aufweist die durch die erste darunter befindliche Zone reicht und innerhalb des Substratmaterials mit dem ersten Leitfähigkeitstyp endet;
d) eine erste dünne-Isolierschicht, welche die Oberfläche der ersten Zone zwischen der ersten und zweiten Tasche überbrückt;
e) eine erste Leiterschicht über der dünnen Isolierschicht;
f) eine zweite dünne Isolierschicht auf den Wänden der öffnung;
g) eine zweite Leiterschicht auf dieser zweiten Isolierschicht, so daß die Oberfläche der ersten Zone angrenzend an die Wand der Öffnung und zwischen der Umgrenzung der ersten Tasche und dem Substrat den Kanal eines ersten Feldeffekttransistors bildet und die Oberfläche der ersten Zone zwischen der ersten und der zweiten Tasche den Kanal eines zweiten Feldeffekttransistors bildet und r'
h) Mittel, um die erste Zone mit dem Substrat in ohmsche Verbindung zu bringen.
0 9 8 2 5/05-74.
18. Integrierte Schaltung mit IGFET-Negator nach Anspruch 17, dadurch gekennzeichnet, daß das Substrat aus p-leitendem Silicium, die erste Leiterschicht aus Silicium und die zweite Leiterschicht aus einem leitenden Metall besteht.
19. Integrierte Schaltung mit IGFET-Negator-Stufe nach Anspruch 17, dadurch gekennzeichnet, daß die ohmsehe Verbindung aus
a) einer niederohmigen ersten Kontaktzone vom entgegengesetzten Leitungstyp, ausgehend von der freigelegten Oberfläche der ersten Zone und im Abstand von der ersten und der zweiten eindiffundierten Tasche;
b) einem niederohmigen zweiten Kontakt vom ersten Leitfähigkeitstyp, ausgehend von der Oberfläche des Substrats und im Abstand von der ersten Zone und
c) einer metallischen Leiterbahn besteht, die mit der ersten und der zweiten Kontaktzone eine ohmsehe Verbindung bildet.
20. Integrierte Schaltung mit IGFET-Negator-Stufe nach Anspruch 17, dadurch gekennzeichnet, daß sie eine dritte eindiffundierte Tasche mit dem ersten Leitfähigkeitstyp und mit höherem spezifischen Widerstand als die erste eindiffundierte Tasche enthält, wobei die dritte Tasche vollständig innerhalb der ersten Zone, die die erste Tasche vollständig enthält, enthalten ist, so daß der Abstand zwischen der Umgrenzungslinie der dritten Tasche und der Umgrenzungslinie der ersten Zone entlang den Wänden der öffnung die Kanallänge eines Feldeffekttransistors festlegt.
409825'/0*74-
21. Integrierte Schaltung mit IGFET-Negator-Stufe, gekennzeichnet durch
a) ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp;
b) eine erste Zone vom entgegengesetzten Leitfähigkeitstyp, die bis zu einem bestimmten Abstand von einer Oberfläche des Substrats ausgeht;
c) im Abstand voneinander befindliche erste und zweite eindiffundierte Taschen vom ersten Leitfähigkeitstyp innerhalb der ersten Zone, die sich zu deren Oberfläche erstrecken;
d) eine dünne Isolierschicht, welche die Oberfläche der ersten Zone zwischen der ersten und der zweiten Tasche und zwischen der Umgrenzung dieser ersten Tasche und der Umgrenzung der ersten Zone überbrückt;
e) eine Leiterschicht über der dünnen Isolierschicht und
f) Mittel, um zwischen der ersten Zone und dem Substrat eine ohmsche Verbindung herzustellen.
22. Integrierte Schaltung mit IGFET-Negator nach Anspruch 21, gekennzeichnet durch eine dritte eindiffundierte Tasche vom ersten Leitfähigkeitstyp mit einem höheren spezifischen Widerstand als die erste eindiffundierte Tasche, wobei die dritte Tasche vollständig innerhalb der ersten Zone enthalten ist, welche die erste Tasche völlig enthält, so daß der Abstand zwischen der Umgrenzung der dritten Tasche und der Umgrenzung der ersten Zone die Kanallänge eines Feldeffekttransistors festlegt.
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23. Integrierte Schaltung mit IGFET-Negator-Stufe nach Anspruch 22, dadurch gekennzeichnet, daß das Substrat aus p-leitendem Silicium und die Leiterschicht aus Silicium besteht.
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Lee rse j te
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0833392A2 (de) * 1996-09-19 1998-04-01 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028717A (en) * 1975-09-22 1977-06-07 Ibm Corporation Field effect transistor having improved threshold stability
US4735914A (en) * 1979-03-28 1988-04-05 Honeywell Inc. FET for high reverse bias voltage and geometrical design for low on resistance
JPS55138874A (en) * 1979-04-18 1980-10-30 Fujitsu Ltd Semiconductor device and method of fabricating the same
DE3267560D1 (de) * 1981-07-06 1986-01-02 Xerox Corp Mos transistors
US4692994A (en) * 1986-04-29 1987-09-15 Hitachi, Ltd. Process for manufacturing semiconductor devices containing microbridges
JPH0783123B2 (ja) * 1988-12-08 1995-09-06 富士電機株式会社 Ｍｏｓ型半導体装置
US5270566A (en) * 1988-12-08 1993-12-14 Fuji Electric Co., Ltd. Insulated gate semiconductor device
IT1231300B (it) * 1989-07-24 1991-11-28 Sgs Thomson Microelectronics Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3476619A (en) * 1966-09-13 1969-11-04 Motorola Inc Semiconductor device stabilization
NL96608C (de) * 1969-10-03

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0833392A2 (de) * 1996-09-19 1998-04-01 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
EP0833392A3 (de) * 1996-09-19 1998-10-21 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
US6373097B1 (en) 1996-09-19 2002-04-16 Infineon Technologies Ag Field-effect-controllable, vertical semiconductor component, and monolithically integrated half bridge

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Publication number Publication date
NL7216189A (de) 1974-05-31
US3793721A (en) 1974-02-26

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