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BESCHREIBUNG
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Gegenstand der Erfindung ist ein Halbleiterbauelement mit einem komplementären
Feldeffekttransistorpaar sowie ein Verfahren zu seiner Herstellung. Im einzelnen
wird auf den Oberbegriff der Verfahrens- bzw. Vorrichtungsansprüche verwiesen. Insbesondere
bezieht sich die Erfindung auf einen speziellen Ionenimplantationsprozeß zur Erzielung
vorteilhafter Eigenschaften bei solchen komplementären FET-Paaren.
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Bei der herkömmlichen Herstellung von komplementären Feldeffekt-Transistorpaaren
mit isoliertem Gate wird bevorzugt nach den anhand der Fig. 1 in schematischen Schnittansichtdarstellungen
verdeutlichen Verfahrensschritten vorgegangen: Zunächst wird ein beispielsweise
N-leitendes Halbleitersubstrat 1 vorgelegt, in dessen Hautpfläche ein P-leitender
Wannenbereich 2 (die sogenannte P-Wanne) mittels bekannter Ionenimplantation eingebracht
wird (vgl. Fig. 1a). Durch selektive Diffusion werden sodann ein Sourc,e-Bereich
3 und ein Drain-Bereich 4 mit P +-Leitfähigkeit angrenzend an die Hauptfläche des
Substrats erzeugt, die bereits zusammen mit einem dazwischen liegenden Kanalbereich
einen ersten Feldeffekttransistor mit isoliertem Gate bilden (vgl. Fig. 1b). Gleichzeitig
wird ein P -leitender Schutzbereich oder Schutzring 5, der die P-Wanne 2 umgibt,
und ein weiterer P -leitender Schutzbereich oder Schutzring 6 erzeugt, der einen
zweiten Feldeffekttransistor mit isoliertem Gate umgibt, der
in
nachfolgend noch zu beschreibender Weise in der P-Wanne 2 erzeugt wird.
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Zur Ausbildung des bereits erwähnten zweiten FETs wird im Bereich
der Oberfläche in der P-Wanne 2 ein N -leitender Source-Bereich 7 und ein N -leitender
Drainbereich 8 ausgebildet (dgl. Fig. 1c). Gleichzeitig erfolgt die Erzeugung eines
weiteren N +-leitenden Schutzrings 9, der den ersten Feldeffekttransistor umgibt.
Sodann wird auf der Oberfläche des ursprünglichen Halbleitersubstrats 1 und auf
dem Bereich der P-Wanx 2 ein relativ dicker Oxidfilm 10 erzeugt, während auf den
Kanalbereichen des ersten und zweiten FETs relativ dünne Gate-Oxidfilme 11 und 12
hergestellt werden (vgl. Fig. 1d). Schließlich werden die Source- und Drein-Bereiche
der beiden FETs und die Gate-Oxid-Filme 11 und 12 mit Source- und Drain-Elektroden
13, 14, 15 und 16 bzw. Gate-Elektroden 17 bzw. 18 versehen, so daß die komplementäre
FET-Anordnung fertiggestellt ist (vgl.Fig. le).
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Bei dem soweit beschriebenen herkömmlichen Verfahren zur Herstellung
eines komplementären FET-Halbleiterbauelements sind die Schwellenspannungen der
jeweiligen FETen als Funktion der Verunreinigungskonzentrationen des ursprünglichen
Halbleitersubstrats, des Wannenbereichs 2, der Dicke der Gate-Oxid-Filme und der
Oberflächenzustandsdichte bestimmt. Es ist außerordentlich schwierig, die Pegel
der Schwellenspannungen für beide gateisolierten Feldeffekttransistoren gleich zu
machen.
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Bei dem oben beschriebenen herkömmlichen Komplementär-FET-Paar sind
außerdem die die jeweiligen Transistoren umgebenden Schutzringe 6 und 9 vorhanden,
die parasitäre MOS-Effekte zwischen den beiden Transistoren des Paars verhindern
sollen. Durch solche Schutzringe 6 und 9 jedoch wird der mögliche Integrationsgrad
oder die Packungsdichte nicht in dem erwünschten Maße möglich, insbesondere, wenn
eine hohe Packungsdichte für LSI-Schaltkreise erwünscht ist. Das Weglassen der Schutzringbereiche
6 und 9 führt jedoch leicht zu den erwähnten parasitären MOS-Wirkungen. Es wurde
daher zur Erhöhung der Packungsdichte für eine integrierte Schaltung erwogen, die
Schutzringe 5, 6, und 9 sowie die Source- oder Drain-Bereiche der beiden Feldeffekttransistoren
zumindest teilweise zu überlappen. Durch Uberlappung der Schutzringe 5, 6, und 9
jedoch entsteht eine hohe partielle Verunreinigungskonzentration und ein Ubergang,durch
den die Durchbruchspannung zwischen den beiden Feldeffekttransistoren verschlechtert
wird und auf etwa 6 Volt absinkt. Werden andererseits die Schutzringe 5 und 9 voneinander
getrennt, um die Durchbruchspannung zu erhöhen, so verschlechtert sich wiederum
der Integrationsgrad einer mit solchen Komplementär-FET-Paaren bestückten integrierten
Schaltung.
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Der Erfindung liegt damit die Aufgabe zugrunde, eine Halbleiteranordnung
mit komplementären FET-Transistorpaaren sowie ein zu deren Herstellung vorteilhfat
geeignetes Verfahren zu schaffen, das zu reproduzierbar einheitlichen Kennwerten
im FET-Komplementärpaar führt. Insbesondere soll bei einer verringerten Anzahl von
Dotierungsprozessen eine Ionenimplantationstechnik angewendet werden, mit der sich
höhere Werte der Durchbruchspannung erreichen
lassen und parasitäre
MoS-Wirkungen trotz gleichzeitig erhöhter Integrations- bzw. Packungsdichte in einer
integrierten Schaltung weniger zu befürchten sind oder ganz vermieden werden.
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Zur Definition der erfindungsgemäßen Lösung dieser technischen Aufgabe
wird auf den Verfahrenshauptanspruch bzw. den Bauelement-Hauptanspruch verwiesen.
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Bei dem erfindungsgemäßen Verfahren ermöglichen die beiden ersten
Ionenimplantationsprozesse eine genau kontrollierte Einstellung der Substratverunreinigungskonzentrationen;
sie vergrößern gleichzeitig die Feld-Inversionsspannungen der Komplementär-Transistorpaare
und vergleichmäßigen die Pegel der Schwellenspannungen. Insbesondere wird die Feld-Inversionsspannung
für den zweiten Feldeffekttransistor durch den ersten Ionenimplantationsprozeß bestimmt,
während die Feldinversionsspannung für den ersten Feldeffekttransistor durch den
zweiten lonenimplantationsprozeß bestimmt ist. Durch eine dritte Ionenimplantation
kann ggfs. die Schwellenspannung des ersten FET gesteuert werden, während die Schwellenspannung
des zweiten FET sich durch die Gegendotierung bei der zweiten Ionenimplantation
im Verhältnis zur ersten und dritten Ionenimplantation genau einstellen läßt. Bei
einer bevorzugten Ausführungsform der Erfindung lassen sich also die Feld-Inverionsspannungen
und die Schwellenspannungen der jeweiligen Feldeffekttransistoren der einzelnen
Paare mit sehr hoher Genauigkeit durch die drei erwähnten Ionenimplantationsprozesse
steuern und auf einfache Weise auf gewünschte Werte einstellen. Durch die erfindungsgemäße
Verfahrensführung lassen sich vor allem die Schutzbereiche oder Schutzringe bei
beiden Feldeffekttransistoren einsparen.
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Gemäß der Erfindung wird mittels Ionenimplantation eine Schutzschicht
niedriger Verunreinigungskonzentration erzeugt. Durch diese Maßnahme läßt sich der
Integrationsgrad erhöhen trotz gleichzeitiger Verbesserung der Durchbruchspannungswerte.
Die Substratverunreinigungskonzentration durch die mittels Ionenimplantation erzeugte
Schutzschicht läßt sich gut steuern. Da ein gewünschter Wert der Durchbruchspannung
durch Einregulierung der Substratverunreinigungskonzentration der Schutzschicht
erreicht wird, selbst wenn der Oxidfilm im Feldbereich sehr dünn ist, kann die Genauigkeit
bestimmter nachfolgender Photoätzprozesse und der Integrationsgrad durch sehr dünne
Oxidfilme in den Feldbereichen verbessert werden.
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Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend unter
Bezug auf die Zeichnungen in einer beispielsweisen Ausführungs- und Durchführungsform
näher erläutert. Es zeigen: Fig. 1 in einzelnen Schnittbilddarstellungen die wesentlichen
Stufen'eines herkömmlichen Herstellungsverfahrens zur Erzeugung von Komplementär-FETen
und Fig. 2 ebenfalls in mehreren Schnittbilddarstellungen die wesentlichen Stufen
eines erfindungsgemäßen Verfahrens zur Herstellung eines neuen FET-Komplementärtransistorpaars
gemäß der Erfindung.
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Die einzelnen Stufen des erfindungsgemäßen Verfahrens werden nachfolgend
unter Bezug auf die Fig. 2 erläutert:
Verfahrensstufe 1: Beim ersten
Verfahrensschritt, wie anhand der Fig. 2a dargestellt ist, wird die P-Wanne 22 in
einen Abschnitt der Hauptfläche des N-leitenden Halbleitersubstrats 21 mittels Ionenimplantation
von P-Typ-Verunreinigungsmaterial hergestellt. Die Ionen werden zunächst bis zu
einer Tiefe von weniger als 1 ßm implantiert und stoßen dann bis zu einer Tiefe
von etwa 8 bis 9 ijm vor. Das Halbleitersubstrat 21 kann ein N-leitendes Siliziumsubstrat
sein, und der die P-Wanne 22 bildende Abschnitt wird durch die erwähnte Ionenimplantation
in einen P-leitenden Bereich umgewandelt.
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Im allgemeinen werden die Verunreinigungskonzentrationen des N-leitenden
Substrats 21 und der P-Wanne im Hinblick auf die Durchbruchspannung und die Sperrschichtkapazität
der Source- und Drain-Ubergänge zwischen den Source- und Drain-Bereichen im N-leitenden
Substrat und der P-Wanne gewählt, die im nachfolgenden Schritt erzeugt werden sowie
in bezug auf den Source und Drain umgebenden Halbleiterbereich.
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Liegt die Tiefe dieser Ubergänge beispielsweise bei 2 ßm, was zur
Entstehung eines PN-Übergangs erforderlich ist und die Ubergangs-Durchbruchspannung
über 15 Volt, so muß die Substratverunreinigungskonzentration sowohl im ursprünglichen
Substrat als auch in der P-Wanne 22 kleiner sein als 1016 x Zur Ausbildung der P-Wanne
22 wird das Halbleitersubstrat 21 zunächst einer thermischen Oberflächenoxidation
unterworfen, um einen vergleichsweise dicken Siliziumdioxidfilm 23 zu erzeugen,
der eine Stärke von etwa 0,7 Fm aufweist. Anschließend folgt ein Photoätzprozeß,
um den dicken Oxidfilm 23 über der Stelle zu entfernen, an der die
P-Wanne
22 entstehen soll. Das Halbleitersubstrat 21 wird dann oberflächenseitig weiter
thermisch oxidiert, so daß im für die P-Wanne 22 bestimmten Bereich ein dünner Siliziumdioxidfilm
24 mit einer Stärke von etwa 0,1 ßm entsteht.
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Sodann wird das Halbleitersubstrat einer Ionenimplantation von P-Typ-Verunreinigungen
etwa mit Bor unterworfen, wobei der P-Wannenbereich 22 entsteht, da die übrigen
Bereiche durch den relativ dicken Oxidfilm abgedeckt sind. Die Verunreinigungskonzentration
des P-Wannenbereichs 22 sollte im Hinblick auf die Feld-Inversionsspannung des zweiten
in der P-Wanne 22 zu erzeugenden FET so gewählt werden, daß parasitäre MOS-Aktivitäten
nicht entstehen.
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Ganz allgemein ist die Feld-Inversionsspannung VT, die zu parasitären
MOS-Leitungspfaden führt, bestimmt durch die Stärke des Feldoxidfilms Tox, die Oberflächenzustandsdichte
Qss/q und die Substratverunreinigungskonzentration NB. In der Praxis ist die Oxidfilmschichtdicke
Tox begrenzt durch Herstellungsfaktoren, und die Oberflächenzustandsdichte Qss/q
ist eng verknüpft mit der Schwellenspannung des FET.
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Aus diesem Grund ist es sehr erwünscht, die Substratverunreinigungskonzentration
NB im Bereich der P-Wanne 22 mittels Ionenimplantation zu steuern. Angenommen, die
Oxidfilmdicke im Bereich des Feldes Tox betrage 1,0 ßm und die Oberflächenzustandsdichte
Qss/q liege bei 1 x 10 cm 2 bis 011 -2 1 x 10 cm , so muß die Substratverunreinigungskonzentration
NB des N-leitenden Substrats größer sein als 9,2 x 10 15cm 3 und die Substratverunreinigungskonzentration
NB eines P-leitenden Substrats muß größer sein als 1,9 x 1016cm um eine Feld-Inversionsspannung
VT von mehr als 15 Volt zu erreichen.
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Aus den dargelegten Gründen wird die Substratverunreinigungskonzentration
NB der P-Wanne 22 im ersten Verfahrensschritt mit Rücksicht auf die Schwellenspannung
für den in dieser Wanne auszubildenden FET, die Feld-Inversionsspannung VT und die
Durchbruchspannung des Source- und Drain-Bereichs gewählt. Für die Praxis sei angegeben,
daß die Verunreinigungskonzentration NB der P-Wanne 22 im Bereich von 1,9 x 1016cm
3 und auBerdem -wie nachfolgend noch erläutert - auf einen Wert in diesem Bereich
eingestellt ist, der unter Berücksichtigung des zweiten Ionenimplantationsprozesses
bestimmt werden kann.
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Verfahrensstufe 2: Der zweite anhand von Fig. 2b erläuterte Verfahrensschritt
umfaßt die selektive Diffusion von Source- und Drain-Bereichen 25 und 26 in die
Oberfläche des ursprünglichen Halbleitersubstrats 21 zur Ausbildung eines ersten
P-Kanal-FET mit isoliertem Gate. Bei diesem zweiten Schritt wird das Halbleitersubstrat
zunächst einem Photoätzprozeß unterworfen, so daß der Oxidfilm 27 auf der Halbleiteroberfläche
teilweise entfernt wird, um Fenster an solchen Bereichen freizulegen, an denen Source
und Drain entstehen sollen. Sodann erfolgt die Diffusion von P-leitenden Verunreinigungen,
wie etwa Bor od.dgl. in die Halbleitersubstratoberfläche, wodurch die P -leitenden
Source- und Drain-Bereiche 25 und 26 entstehen. Für den erwähnten Oxidfilm 27 kann
gut der während des Eintreibens der Verunreinigung der im vorhergehenden Schritt
implantierten Ionen im P-Wannenbereich 22 entstandene Film verwendet werden.
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Falls es mit Rücksicht auf die Feld-Inversionsspannung erforderlich
erscheint, kann gleichzeitig durch Diffusion einer entsprechenden Verunreinigung
ein die P-Wanne 22 um-
gebender P -leitender Schutzring 28 erzeugt
werden.
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Verfahrensstufe 3 Der dritte anhand der Fig. 2c erläuterte Verfahrensschritt
umfaßt die Diffusion der N -leitenden Source-und Drain-Bereiche 29 und 30 in die
Oberfläche der P-Wanne 22, wobei ein zweiter N-Kanal FET mit isoliertem Gate in
der P-Wanne 22 entsteht. Dieser Verfahrensschritt läuft im wesentlichen in gleicher
herkömmlicher Weise ab wie der oben erläuterte zweite Verfahrensschritt. Üblicherweise
wird als N-Verunreinigungsmaterial Phosphit (POCl3), insbesondere für den Source-Bereich
verwendet.
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Verfahrensstufe 4: Dieser anhand der Fig. 2d erläuterte Verfahrensschritt
beinhaltet ein wesentliches Merkmal der Erfindung; er umfaßt die gleichzeitige Ionenimplantation
einer N-Typ-Verunreinigung sowohl in die Feldoberfläche des ursprünglichen Substrats
21, das den ersten FET und den Kanalbereich 31 des zweiten in der P-Wanne 22 liegenden
FETs umgibt. Die durch lonenimplantation erzeugte Schicht ist in Fig. 2d durch eine
gestrichelte Linie 34 angedeutet. Die lonenimplantation kann im wesentlichen in
gleicher Weise ablaufen wie oben in Verbindung mit dem ersten Verfahrensschritt
erläutert wurde. Der Bereich jedoch, an dem keine lonenimplantation eintreten sollte,
d.h. insbesondere im Bereich des ersten FET und am Kanalbereich 31 des zweiten FET
sind mit einem dicken Oxidfilm 32 abgedeckt, während die übrigen Flächenbereiche,in
die Ionen implantiert werden sollen, insbesondere die Oberfläche des Halbleitersubstrats
21, unter
AusschluB des ersten FET und des Kanalbereichs 31 des
zweiten FET nur mit einem dünnen Oxidfilm 33 bedeckt sind.
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Das soweit vorbereitete Iialbleiterbauelement wird sodann einer Ionenimplantation
unter Verwendung einer Quelle ausgesetzt, die N-Typ-Verunreinigungsmaterial, etwa
Phosphor abgibt.
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Ein wesentliches Ziel dieses Verfahrensschritts ist es, einen günstigen
Wert der Feld-Inversionsspannung VT für jene Bereiche des Substrats 21 zu erreichen,
an denen der erste Feldeffekttransistor entsteht. Wie bereits in Verbindung mit
der Erläuterung des ersten Verfahrensschritts dargelegt wurde, muß die N-Typ-Substratverunreinigungskonzentration
NB größer sein als 9,2 x 10 5cm , um eine Feld-Inversionsspannung VT von mehr als
15 Volt zu erreichen, jedoch kleiner sein als 6 x 1016cm um um andererseits eine
Durchbruchspannung an den Source- und Drain-Ubergängen von mehr als 15 Volt zu gewährleisten.
Die Substratverunreinigungskonzentration NB muß also in dem angegebenen Konzentrationsbereich
liegen.
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Ein zweites Ziel dieses Schritts ist es, die Schwellenspannung des
zweiten FET auf einen günstigen Wert einzustellen. Die Schwellenspannung VT eines
FET ist bestimmt durch die Dicke des Gate-Oxidfilms Tox, die Oberflächenzustandsdichte
Qss/q sowie die Substratverunreinigungskonzentration NB, wie oben erwähnt. Wird
für die hier beschriebene Ausführungsform angenommen, daß die Dicke des Gate-Oxidfilms
Tox bei etwa 0,07 bis 0,08 ßm und die Oberflächenzustandsdichte Qss/q auf einen
durch die Ungleichung
1 x cm 2 ~ Qss/q s 1 x 10 cm definierten
Bereich eingestellt wird, um die Schwellenspannung des zweiten FET auf einen Wert
von etwa 1,0 Volt hin einzustellen, so ist der Wert der Oberflächenverunreinigungskonzentration
NB im Kanalbereich des zweiten FET im Wertebereich von 0,98 x 10 6cm 3 bis 1,6 x
1016cm 3 zu wählen, um gute Ergebnisse zu erzielen. Dementsprechend wird der Anteil
der Ionenimplantation innerhalb der zulässigen Bereiche gewählt, die für den im
ersten Verfahrensschritt erzeugten Wannenbereich 22 durch die Oberflächenverunreinigungskonzentration
NW, für den Schutzring 34 des Substrat-Feldbereichs 21 ~der den ersten FET umgibt,
durch die im gegenwärtigen Verfahrensschritt erzeugte Oberflächenverunreinigungskonzentration
NA und für den Kanalbereich des zweiten N-Kanal-FET durch die im gegenwärtigen Verfahrensschritt
erzeugte Oberflächenverunreinigungskonzentration NN festgelegt sind.
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Diese drei Faktoren oder Wertebereiche, innerhalb deren Grenzen die
im gegenwärtigen Verfahrensschritt erfolgende Ionenimplantation zu bestimmen ist,
seien nachfolgend nocheinmal zusammengestellt betrachtet: Die Oberflächenverunreinigungskonzentration
NW der P-Wanne 22 läßt sich,wie oben in Verbindung mit dem ersten Verfahrensschritt
erläutert, wie folgt eingrenzen: 1,9 x 1016cm~3 5NW c 6 x 1016 -3 Die Oberflächenverunreinigungskonzentration
NA der Schutzschicht 34 des dem ersten FET zugeordneten Feld-
bereichs
im Substrat 21 ~die im gegenwärtigen Verfahrensschritt entstehen soll, ist auf den
folgenden Wertebereich eingegrenzt: 9,2 x 1015cm > nuco x 16 6cm 3.
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Und schließlich ist die Oberflächenverunreinigungskonzentration NN
des Kanalbereichs des zweiten FET wie folgt begrenzt: 0,98 x 1016cm-3 tNN -, NW
- NA 51,6 1,6 x 1016cm-3 .
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Da die ursprünglic'1e Oberflächenkonzentration vor Erzeugung der
Schutzschicht 34 mit der Konzentration NA wesentlich niedriger liegt als die Oberflächenverunreinigungskonzentrationen
NA und NW, kann der Anfangswert der Verunreinigungskonzentration im Hinblick auf
die erläuterten Gleichungsbeziehungen vernachlässigt werden, woraus folgt, daß die
Konzentration NN zu nahezu gleich (NW - NA) angesetzt werden kann.
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Um die obigen Ungleichungen zu befriedigen, müssen die Konzentrationen
NA und NW innerhalb der folgenden Bereiche liegen: 1O16cm-3 NA -1,22 X 1016 cm 1016
-3 16 -3 2,2 x cm<NW 3 <2,6 x 10 cm
Wesentlich für die Erfindung
ist es also, daß der erste Ionenimplantationsprozeß zur Erzeugung der P-Wanne 22
während des ersten Verfahrensschritts und der zweite Ionenimplantationsprozeß im
jetzigen Verfahrensschritt so gesteuert und überwacht werden müssen, daß die beiden
Ungleichungen hinsichtlich der Oberflächenverunreinigungskonzentrationen NA und
NW eingehalten werden. Sind diese Bedingungen für die beiden Ionenimplantationsprozesse
erfüllt, d.h. liegen die Oberflächenverunreinigungskonzentrationen NA und NW innerhalb
der erwähnten Bereiche, so wird die Feld-Inversionsspannung des zweiten in der P-Wanne
22 liegenden FETs und die Feld-Inversionsspannung des ersten direkt im Substrat
21 liegenden FETs größer als der erwähnte vorgegebene Spannungswert von 15 Volt,
und außerdem wird eine erwünschte günstige Schwellenspannung für den zweiten FET
durch die Gegendotierung des Xanalbereichs des zweiten FET im gegenwärtigen Verfahrensschritt
gewährleistet.
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Die den Feldbereicll des ersten FET überdeckende und durch Ionenimplantation
erzeugte Schutzschicht 34 soll, wie dargelegt, nur die Substratoberfläche unter
Ausschluß des ersten FET und des Wannenbereichs überdecken. Dies dient dazu, daß
ein günstiger Wert für die Feld-Inversionsspannung des ersten FET über die gesamte
Fläche der Schutzschicht 34 unabhängig vom nachfolgend erzeugten Elektrodenmuster
sichergestellt werden kann, d.h. man ist bei dem Layout für das Elektrodenmuster
frei in der Leitungsführung.
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Verfahrensstufe 5: Der anhand der Fig. 2e erläuterte fünfte Verfahrensschritt
umfaßt die Erzeugung eines dicken Isolationsfilms 35 über dem ersten und zweiten
FET und die Ausbildung eines dünnen Gate-Isolationsfilms 36 über den Kanalbereichen
der beiden FETs. Der dicke Isolationsfilm 35 und der dünne Gate-Isolationsfilm 36
dienen als Schutzschicht für das erfindungsgemäße komplementäre FET-Halbleiterbauelement.
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Bei diesem fünften Verfahrensschritt wird der für den vorhergehenden
zweiten lonenimplantationsproze ß benötigte Oxidfilm vollständig entfernt und ein
dicker Isolationsfilm 35 wird auf der Oberfläche des N-Typ-Substratbereichs 21 und
der P-Wanne 22 neu erzeugt. Der dicke Isolationsfilm 35 kann dadurch entstehen,
daß zunächst ein dünner Siliziumdioxidfilm mit einer Stärke von etwa 0,07 ßm durch
thermische Oxidation erzeugt und sodann ein weiterer Siliziumdioxidfilm mit einer
Stärke von etwa 1,0 ßm durch Pyrolyse von Silan gebildet wird. Der dicke Isolationsfilm
35 wird sodann einem PhotoätzprozeB unterworfen, wobei die über den Kanalbereichen
sowie den Source- und Drain-Bereichen der beiden Transistoren liegenden dicken Isolationsfilmschichten
35 entfernt werden. Sodann wird ein dünner Gate-Isolationsfilm 36 mit einer Stärke
von etwa 0,07 ßm durch thermische Oxidation auf den Kanal-sowie Source-und Drain-Bereichen
erzeugt. Die dicken bzw. dünnen Isolationsfilmabschnitte 35 und 36 können lediglich
aus einem Siliziumdioxidfilm bestehen, wie er mit der obigen Beschreibung im gegenwärtigen
Verfahrensschritt erzeugt wurde.
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Dazu alternativ können diese Isolationsfilme 35 und 36 auch
einen
Verbundschichtaufbau etwa aus Siliziumdioxid und Siliziumnitrid aufweisen.
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Verfahrensstufe 6: Beim sechsten Verfahrensschritt erfolgt die gleichzeitige
Ionenimplantation einer P-Typ-Verunreinigung in den Kanalbereichen 37 und 31 der
beiden FETs durch den dünnen, während des fünften Verfahrensschritts entstandenen
Gate-Isolationsfilm 36 hindurch. Ziel des jetzigen Verfahrensschritts ist die genaue
Steuerung der Dotierung des Kanalbereichs 37 des ersten FETs, um eine günstige Schwellenspannung
am ersten FET zu erreichen. Wie bereits zuvor in Verbindung mit dem vierten Verfahrensschritt
erläutert wurde, ist die Schwellenspannung VT eines FETs mit isoliertem Gate bestimmt
durch die Dicke Tox des Gate-Oxidfilms, die Oberflächenzustandsdichte Qss/q und
die Substratverunreinigungskonzentration NB. Bei der soweit beschriebenen Ausführungsform
wurde davon ausgegangen, daß die Dicke Tox des Gate-Oxidfilms bei etwa 0,07 bis
0,08 ßm liegt und die Oberflächenzustandsdichte Qss/q mit einem Wert gewählt ist,
der in dem durch die folgende Ungleichung bestimmten Bereich liegt: 1010 -2 11 -2
1 x cm < Qss/q g 1 x 10 cm Um die Schwellenspannung des ersten FET auf etwa 1,0
Volt genau einzustellen, muß die Oberflächenverunreinigungskonzentration NB des
Kanalbereichs 37 des ersten FET niedriger liegen als 1 x 10 4cm . Dementsprechend
wird
der gegenwärtige Ionenimplantationsprozeß so geführt, daß die Oberfläche des Kanalbereichs
des ersten FET,durch den die Schwellenspannung VT festgelegt wird, eine Oberflächenverunreinigungskonzentration
NB innerhalb des angegebenen Bereichs erhält. Gleichzeitig erfolgt selbstverständlich
die Ionenimplantation für den Kanalbereich des zweiten FET. Wie jedoch in Verbindung
mit dem vierten Verfahrensschritt erläutert wurde, ist der Kanalbereich des zweiten
FET auf einen Wert eingestellt, der der Oberflächenverunreinigungskonzentration
NN in dem durch die folgende Ungleichung definierten Bereich entspricht: 1015 -3
16 -3 9,8 x cm - NN S 1,6 x 10 cm Die durch den augenblicklich erläuterten lonenimplantationsprozeß
erzielbare Oberflächenverunreinigungskonzentration liegt also sehr niedrig im Vergleich
zur oben erläuterten mit der Folge, daß die Schwellenspannung des zweiten FET durch
die Ionenimplantation im gegenwärtigen sechsten Verfahrensschritt nur ganz unbedeutend
beeinflußt wird.
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Es sei ergänzend darauf hingewiesen, daß der hier beschriebene dritte
Ionenimplantationsprozeß auch eingespart werden kann, wenn die Konzentration des
ursprüng-14 -3 lichen Substrats zu weniger als 1 x 10 cm 3 gewählt wird.
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Letzte Verfahrensstufe: Bei diesem abschließenden Verfahrensschritt
werden die Elektroden erzeugt, wie die Fig. 2f erkennen reißt.
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Zu diesem Zweck wird das soweit hergestellte iialbleiterbauelement
einem Photoätzprozeß unterworfen, um im Bereich der dünnen Gate-Oxidfilmschicht
36 sowie über den Source-und Drain-Bereichen 25, 26, 29 und 30 der beiden FETs Fenster
freizulegen. Die gesamte Oberfläche des lialbleiterbauelements wird sodann einer
Behandlung durch verdampftes Aluminium als Elektrodenmaterial ausgesetzt und anschliessend
nochmals photogeätzt, so daß schließlich die Gate-Elektroden 38 und 39 für die beiden
FETs über dem Gate-Oxidfilm 36 und die Source- und Drain-Elektroden 40, 41, 42 und
43 entstehen, die über die erwähnten freigelegten Fenster in Ohm'schem Kontakt mit
den Source- und Drain-Bereichen 25, 26, 29 und 30 der beiden FETs stehen.
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Die erfindungsgemäße Verfahrensführung sei nachfolgend nochmals zusammengefaßt
dargestellt: In einem beispielsweise N-Typ-Halbleitersubstrat wird mittels eines
ersten Ionenimplantationsprozesses zunächst eine P-Wanne erzeugt und sodann erfolgt
durch selektive Diffusion in die Oberfläche des ursprünglichen Substrats die Ausbildung
von Source- und Drain-Bereichen, um einen ersten FET zu erzeugen; durch eine weitere
selektive Diffusion werden in der P-Wanne die N-Typ-Source- und Drain-Bereiche des
zweiten FETs erzeugt. Das soweit vorbereitete Iialbleiterbauelement wird sodann
einem zweiten lonenimplantationsprozeß derart unterworfen, daß eine N-Typ-Verunreinigung
gleichzeitig in die mindestens den ersten FET und den Kanalbereich des zweiten FET
umgebenden Oberflächenbereich Ionen implantiert werden. Sodann erfolgt die Ausbildung
eines isolierenden Films derart, daß auf der Oberfläche des ursprünglichen Substrats
und über der P-Wanne ein dicker und über den Kanalbereich der beiden FETs ein
dünner
Gate-Isolationsfilm entsteht. Das Bauelement wird sodann einem dritten Ionenimplantationsprozeß
unterworfen, durch den eine P-Typ-Verunreinigung in die Kanalbereiche der beiden
FETs durch die dünnen Gate-Isolationsfilme hindurch Ionen-implantiert wird. Schließlich
erfolgt die Ausbildung der Gate-, Source- und Drain-Kontaktbereiche in herkömmlicher
Weise.
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