TW584855B - Ferroelectric memory and operating method therefor - Google Patents

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584855 玫、發明說明 [1¾明所屬之技術領域] 本發明係關於一種鐵電記憶體及其動作方法，尤其是 關於一種具有高電介質電容器之鐵電記憶體及其動疋 法。 [先前技術] 近年來，鐵電記憶體，以高速且低消耗功率之非揮發 性記憶體為人所注目。因此’傾注精力於鐵電記憶體之： 究開發。 第7圖係顯示習知最一般被使用之鐵電記憶體之代表 的電路第8圖係對應第7圖的剖視構造圖。參照第 圖’在該習知構造中，於半導體基板⑻之表面上的預定區 域形成有元件隔離區域102。在由元件隔離區域1〇2所包圍 的凡件形成區域上’隔著預定間隔而形成有源極/沒極區域 及1〇4。在位於源極/沒極區域1〇3與ι〇4之間的通道區域 上’隔著閘極絕緣膜1()5而形成有用以構成字線（wl)的間 極106。在源極/沒極區域1〇4上，電性連接有位元線 (BL) 1 1 3 〇 又，在源極/沒極區域103上，隔著检塞電極1〇8而形成 有下部電極1〇9。在下部電極109上，隔著高電介質膜ιι〇 而开/成有用以構成極板線（PL)的上部電極⑴。藉由該下部 電極H)9、高電介質層⑴及上部電極iu而構成高電介質電 6 3】3563 I . I .584855 -------、·〜一. ί 谷tm 1 1 2。又，藉甾藏極/及極區域1 3及1 〇 4、及閘極1 〇 6 而構成電晶體107。該電晶體107係具有進行記憶單元之選 擇的開關功能。又，如第7圖所示，i個記憶單元1〇〇係由j 個電晶體1 07、及1個高電介質電容器u 2所構成。 然而，在第7及8圖所示之習知高電介質電容器之構造 中，由於1個記憶單元1 〇 〇係由i個電晶體丨〇 7、及i個高電介 貝電谷态11 2所構成，所以有記憶單元面積變得比較大的不 良情形。 因此，以往開發出一種只由丨個高電介質電容器構成i 個記憶單兀的單純矩陣型之高電介質電容器、或在電晶體 之閘極部上形成高電介質電容器的MFIS-FET(Metal Ferroelectric Insulator Semiconductor-Field Effect Transistor ·金屬•咼電介質•絕緣體•半導體_場效電晶 體）、或疋 MFMIS-FET(Metal Ferroelectric Metal Insulator Semiconductor-Field Effect Transistor:金屬•高電介質· 金屬·絕緣體•半導體-場效電晶體）型的鐵電記憶體。 第9圖係顯示習知單純矩陣型之鐵電記憶體的電路 圖；第1 0圖係對應第9圖的剖視圖。參照第9及第丨〇圖，在 習知單純矩陣型之鐵電記憶體中，於位元線（BL)2〇丨上形成 有高電介質層202。然後，在該高電介質層2〇2上，於與位 元線201相交叉的方向上形成有字線（WL)2〇3。藉由該位元 線2(H、南電介質層202、及字線2〇3而構成高電介質電容器 210。如第9圖所示，在該單純矩陣型之鐵電記憶體中，ί 個記憶單兀200係只由i個高電介質電容器21〇所構成。 313563 584855 Ϊ年月5 .； ! 92. 10.2Τ :‘丨 第11圖係說明第9及1 0圖所示之習知單純矩陣型之鐵 電記憶體的寫入動作時之電壓施加方法的電路圖。參照第 11圖，在為習知單純矩陣型之鐵電記憶體的情況下，為了 驅動所選擇的記憶單元（選擇單元），而在選擇單元所連接 的位元線BL】與子線wl]2間施加Vcc壓。亦即，對位元線 施加電源電壓vcc，同時對字線WLi施加〇v。然後，在 非遥擇之記憶單元（非選擇單元）所連接的位元線及 上施加1/3 Vcc，而在非選擇單元所連接的字線wl◦及wL^ 上施加2/3 Vcc。藉此，就可在選擇單元上施加Vcc之電壓， 同時在非選擇單元上施加1/3Vcc。 在上述之情況下，對選擇單元之高電介質層2〇2而言， 有需要使極化反轉充分飽和，且對非選擇單元之高電介質 層而言，有需要使極化反轉幾乎不產生變化。 然而，在現狀中，由於高電介質磁滞之角型形狀並不 充分，所以會發生如第12圖所示，當對非選擇單元於同一 方向持續施加1/3 Vcc時，就會失去其資訊（電荷量），亦即 產生所謂之擾動（disturb)。當產生該種的擾動時，由於寫 入於非選擇單元内的資訊就會失去，所以很難當作鐵電記 憶體來使用。因此，在現狀中，很難使第9及丨〇圖所示之單 純矩陣構造的鐵電記憶體實用化。 又’第13圖係顯示將習知MFMIS-FET當作記憶單元之 1個電晶體型之鐵電記憶體的電路圖；第丨4圖係對應第i 3 圖的剖視構造圖。參照第13及14圖，在該電晶體型之鐵 電冗憶體中，於半導體基板3 〇 1之表面上形成有井區域 313563 8 584855

電記憶體中，於半導體基板3 Ο 1之表面上形成有井區域 3 02。然後，在該井區域302之表面上，隔著預定間隔而形 成有源極/沒極區域303及304。在位於源極/汲極區域3〇3及 3 04間的通道區域上，隔著閘極絕緣膜3 〇5而形成有閘極 306 ° 在閘極306上，隔著高電介質層3〇7形成有字線 (WL)3 08。在源極/汲極區域3〇4上連接有位元線（BL)31〇。 在源極/沒極區域303上連接有極板線（pL)3n。在井區域 3 02上連接有源極線（SL)3 12。藉由閘極306、高電介質層3〇7 及字線308而構成1個電晶體型之高電介質電容器315。又， 藉由源極/汲極區域303及304、及閘極306而構成電晶體 309。此時，1個記憶單元3〇〇係具有在丨個電晶體3〇9之閘極 部上形成高電介質電容器3丨5的構造。 1/3 Vcc時，會有同樣產生其資訊（電 的問題。 [發明内容] 在第13及14圖所示之丨個電晶體型之鐵電記憶體中，當 進行寫入柃，就成為第15圖所示的等效電路圖。因此，在 進行與第11圖所示之單純矩陣型之鐵電記憶體相同的寫入 動作之情況下’當對非選擇單元於同一方向持續施加 荷量）失去之所謂擾動 —^發明之-目的，係在於提供一種可避免對非選擇之 3己憶單元之擾動的鐵電記憶體。 _本毛月之3目的’係在於藉由避免對非選擇之圮情 單元之擾動’以使單純矩陣型之鐵電記憶體得以實用;匕： 313563 9 584855 ：.：] ia 2ψΊ 中，避免對非選擇之記憶單元之擾動。 為了達成上述目白勺，本發明之第一態樣的鐵電記憶 體，其係包含有：記憶單元陣列，將具有高電介質電容器 ^己憶單元配置成矩陣狀；以及脈衝施加機構，用以將脈 =:加於記憶單元上’而該脈衝係具有在對高電介質電容 專乂问日守會產生充分之極化反轉，同時在對高電 介質電容器施加較低電壓時實質上幾乎不會產生極化反轉 的預定脈寬。然後，於資料之寫入時及讀出時之至少一方 t在所4擇之§己憶單元上，施加具有預定脈寬之較高電 !的脈衝，同時在非選擇之記憶單元上，施加具有預定脈 …低電壓的脈衝。在此，所謂「在對高電介質膜施加 車父兩=時會產生極化反轉」，係指在蓄積於高電介質膜内 之電何^變成負狀態的資料儲存於高電介質膜内的情況 下’對高電介質膜施加較高電壓時會產生極化反轉，而可 進行資料之寫入或讀出之意。 在該第-態樣之鐵電記憶體中’如上所述，設置將脈 衝，加至記憶單元上的脈衝施加機構，而該脈衝係 對南電介質電容器施加較高電壓時會產生極化反轉 在對高電介質電容器施加較低電壓時實質上不會產 反轉的預定脈寬’藉此’若於資料之寫入時及言;出時之 少一方時，在所選擇之記憶單元上，施加具有上述預定脈 寬之杈南電壓的脈衝，同時在非選擇之記憶單元上 具有。預定脈寬之較低電壓的脈衝的話，則可對所 二 憶單兀，進行寫入或讀出，同時對非選擇之記憶單元之;己 313563 10 584855 02 m 2τ - ^ 幾乎不產生極化反轉。其結果，可避免對非選擇之記憶單 元的擾動。 在上述第-態樣之鐵電記憶體中，高電介質電容器最 好係由位元線、配置成與位元線交又的字線、及配置於位 兀線與子線之間的高電介質層所構成。藉由如此構成，即 可形成單純矩陣型之鐵電記憶體。然後，在該種單純矩陣 型之鐵電記憶體中，由於可避免對非選擇之記憶單元㈣ 動’所以可使單純矩陣型之鐵電記憶體實用化。此時，高 電介質電容器係於寫入時及讀出時之雙方情況下，在所選 擇之§己憶早元上，施加具有預定脈寬之較高電壓的 =:選擇之記憶單元上，施加具有預定脈寬之較低電 ::τ:藉由如此之構成’即可在單純矩陣型之鐵電記 記憶單元的擾動。 才之又方清况下的對非選擇之 在上述第一態樣之鐵電記憶體中，在高電介質電容哭 取=聯連接有常電介質電容器。藉由該種構成，由於 電二質電容器上的電壓’會變小成連接常電介質 ”，所以為了將施加於高電介質電容器之電壓 (成:未連接常電介質電容器之情況相同，而有必要增大 元上的電壓。如此’一旦增大施加於記憶單 、空擇£時，由於施加於選擇單元之電壓、與施加於非 之電壓的電壓差會變大’所以與電壓差較小 况相比較，可較容易地進行電壓控制。 在上返第-態樣之鐵電記憶體中，高電介質電容器最 Π3563 1】 哪855

好包含有設於第一場效電晶體之閘極部分上的高電介質 層。藉由該種構成，可形成MFIS-FET或MFMIS_FET。然後， 在该種的MFIS-FET或MFMIS-FET型之鐵電記憶體中，可避 免非選擇之記憶單元的擾動。此時，高電介質電容器係僅 、“：才在所述擇之記憶單元上，施加具有預定脈寬之 較$電壓的脈衝，同時在非選擇之記憶單元上，施加具有 預疋脈寬之較低電壓的脈衝。藉由該種構成，就可在 MFIS-FET或MFM仏FET型之鐵電記憶體中，避免資料寫入 時之對非選擇之記憶單元的擾動。 在上述第一態樣之鐵電記憶體中，最好在所選擇之記 十思早几上，施加具有預定脈寬之預定電壓的脈衝，同時在 非遥擇之記憶單元上，施加具有預定脈寬之預定電壓之in 黾壓的脈衝。藉由該種構成，即可使施加於所選擇之記情 早兀上的電壓與施加於非選擇之記憶單元上的電壓之電壓 差形成最大。其結果，與上述擾動避免效果相結合，可更 有效地避免對非選擇之記憶單元的擾動。 在上述第一態樣之鐵電記憶體中，高電介質電容器最 好包含有高電介質層，而高電介質層係包含選自 SrBi2Ta2〇9(SBT)、SrBi2(Nb、Ta)2〇9(SBNT)、以（心、

Ti)03(PZT) > (Pb . La)(Zr > Ti)〇3(PLZT) ^ (Bi >

LahThOMBLT)、及所組成之群組中之至少 一個。精由使用該種的材料以作為高電介質層，即可容易 地形成高電介質電容器。 在上述第-態樣之鐵電記憶體中，脈衝施加機構最好 313563 12 584855 I , 厂i 、 * ;

Lj?:斑 27、·'';j .〜.〜一 …^ | 包含有：包含於列解碼器中的第一脈衝施加電路. =行解碼器中的第二脈衝施加電路。藉由該種構成，： 可谷易地使用列解碼器及行解石馬器，將脈衝施 兀上，而該脈衝係具有在對高電介 = ^ ^ . . X σ〇她加較鬲電壓 較“單irr轉’同時在對高電介質電容器施加 車乂低乎不會產生極化反轉的預定脈寬。 本赉明之帛二態樣的鐵電記憶體之動作 含有：記憶單元陣列，將具 …係包 配置成矩陣狀；以及脈衝施加機構，二：=憶單， 憶單元上，而該脈衝係具有在對高電介拼^衝她加至5己 電屢時會產生充分的極化反轉， 二二裔施加較高 施加較低電屢時幾乎不會產生反^笔介質電容器 記憶單元上，施加具有預定脈寬時，在所選擇之 在非選擇之記憶單元上m a的脈衝’同時 脈衝。 e σ 有預定脈寬之較低電壓的 、在該第i態樣之鐵電記憶體之動 述，設置將脈衝施加至記憶單 ' 如上所 脈衝係具有在對高電介質電 、脈衝施加機構，而該 分的極化反轉，同時在對^：：；：加較高電慶時會產生充 幾乎不會產生極化反轉的預定=電，器施加較低電料 入時及讀出時之至少—方脖 見，稭此，若於資料之寫 加具有上述預定脈寬之較高 ：之以…上，施 記憶單元上，施加具有預定脈寬 2同時在非選擇之 ’車又低電壓的脈衝的話， ]3 313563 584855 ^^27\ ? 二丨了對所選擇之記搡單元，進行寫入或讀出 擇之記憶單元’可使其幾乎不會產生極化反轉。盆結果， 可避免對非選擇之記憶單元的擾動。 /、果 τ在所4擇之s£憶單元上，施加具有預;^脈寬之 預的脈衝，同時在非選擇之記憶單元上，施加具有 預：脈寬之預定電壓之1/3電壓的脈衝。藉由該種構成，可 將她加於所選擇之記憶單元上的電塵與施加於非選擇之記 憶單元上的電麼之電塵差形成最大。其結果，與上述擾動 避免效果相牡入，研·r l 祁、、=口 了更有效地避免對非選擇之記憶單元的 擾動。 在上述第二態樣之鐵電記憶體之動作方法中，高電介 貝電谷态取好係由位元線、配置成與位元線交叉的字線、 及配置於位元線與字線之間的高電介質層所構成。藉由如 此之，成，即可形成單純矩陣型之鐵電記憶體。然後，在 種單，，屯矩陣型之鐵電記憶體中，由於可避免非選擇之記 憶單元的擾動，所以可使單純矩陣型之鐵電記憶體實用 化。此時，高電介質電容器係於寫入時及讀出時之雙方情 況下’在所選擇之記憶單元上，施加具有預定脈寬之較高 電壓的脈衝，同時在非選擇之記憶單元上，施加具有預定 脈寬之較低電壓的脈衝。藉由如此構成，即可在單純矩陣 里之鐵電6己憶體中’避免寫入時及讀出時之雙方情況下的 對非選擇之記憶單元的擾動。 在上述第二態樣之鐵電記憶體之動作方法中，在高電 介質電容器上最好串聯連接有常電介質電容器。藉由該種 14 313563 584855 〇9 ία 接常•人：：電介質電容器上的電麼，會變小成連 容哭：：二 之部分，所以為了將施加於高電介質電 有必要’塗形成與未連接常電介質電容器之情況相同，而 有必要增大施加於記憶單元上的電星。如此， 加於記憔單亓卜的I茂卩士 丄 _ a χ ^ 盥 電if，由於施加於選擇單元之電壓、 差二：非選擇單元之電麗的電壓差會變大，所以與電塵 小的情況相比較，可容易地進行電壓控制。 卜第二態樣之鐵電記憶體之動作方法中，高電介 隶好包含有設於第—場效電晶體之閑極部分上的 "m °猎由該種構成’可形成贿S_FET或MFMIS_ 。然後’在該種的刪s-贿或 mfmis_fet型之鐵電記 2中，即可避免非選擇之記憶單元的擾動。此時，高電 呈貝電:益係僅於寫入時才在所選擇之記憶單元上，施加 :有預定脈寬之較高電壓的脈衝，同時在非選擇之記憶單 ^上’施加具有預定脈寬之較低電壓的脈衝。藉由該種構 L即可在贿S_FET或MFMIS_FET型之鐵電記憶體中，避 免資料寫人時之對非選擇之記憶單元的擾動。 Μ “在上述第二態樣之鐵電記憶體之動作方法中，高電介 質電容器最好包含有高電介質層’而高電介質層係包含選 自 SBy、SBNT、PZT、PLZT、bltabi丁所組成之群組中 之至少一個。藉由使用該種的材料來作為高電介質層，即 可容易地形成高電介質電容器。 在上述第二態樣之鐵電記憶體之動作方法中，脈衝施 力機構取好包含有：包含於列解碼器中的第-脈衝施加電 313563 584855 路’以及包含於行解碼器中的第二脈衝施加電路。藉由該 種構成，即可容易地使用列解碼器及行解碼器，將脈衝施 加至€憶單兀上，而該脈衝係具有在對高電介質電容器施 加較高電壓時會產生充分的極化反轉，同時在對高電介質 電容器施加較低電壓時幾乎不會產生極化反轉的預定脈 寬。 ' [實施方式] 以下’係根據圖式說明本發明之實施形態。 (第一實施形態） 第1圖係顯示本發明第一實施形態之單純矩陣型之鐵 電纪憶體之整體構成的電路圖。在該第一實施形態之單純 j陣型之鐵電記憶體中，記憶單元陣列5〇係將複數個記憶 單元1配置成矩陣狀所構成（第i圖中為了方便說明起見，只 顯示9個記憶單元）。構成各記憶單元i之高電介質電容器2 的一方端子係連接在字線WLJWL2上，而另一方端子則 連接在位元線BLG至BL2上。另外，該單純矩陣型之鐵電記 憶體1係具有與第10圖所示之習知單純矩陣型之鐵電記憶 體之剖面構造相同的剖面構造，1具有在位元線、及配置 成與該位元線交叉的字線之間形成有高電介質層的構造。 各字線WLG至WL2係連接在列解碼器31上。又，各位 元線B L 〇至B L2係連接在行解碼器3 2上。 從外部指定的列位址及行位址，係輸入至位址接腳33 上。該列位址及行位址，係從位址接腳33轉送至位址閃鎖 器34上。由位址問鎖器34所閃鎖的各位址之中的列位址， 16 313563 584855 I ·:γ 1 ·'； v j [β现27梦弋1 ——^一.〜:二…” 係經由位址緩衝器35轉送至列解碼器31上，而行位址係經 由位址緩衝淼3 5轉送至行解碼器3 2上。 、…列解碼益3 1係選擇各字線WL〇至％之中對應位址閂 鎖☆ 34所㈣之列位址的字、線，以對應動作模式而控制各 字線之電位。 ^解碼器32係選擇各位元線BLq至BL2之中對應位址 門鎖為34所閃鎖之行位址的位元線，以對應動作模式而控 制各位元線之電位。 在此，於第一實施形態中，列解碼器3丨及行解碼器3 2， 係分別包含有脈衝施加電路41及42。該脈衝施加電路似 42係用以將脈衝施加於記憶單以上者，而該脈衝係具有在 對高電介質電容器2施加較高電壓時會產生充分的極化反 轉同¥在對高電介質電容器2施加較低電壓時幾乎不會產 生極化反轉的預定脈寬。另外，該脈衝施加電路41及4曰2係 本备明之「脈衝施加機構」之一例。 從外部指定的資料係輸入至資料接腳36上。該資料係 從資料接腳36經由輸人緩衝器37而轉送至行解瑪器32。行 解碼器32係將各位元線BLq至BL2之電位控制成對應該資 從任意之記憶單元1讀出的資料，係從各位元線bl〇至 BL2經由行解碼器32而轉送至感測放大器3 8。感測放大器 3广係電壓感測放大器。由感測放大器38所判別的資料，係 從輸出緩衝器39經由資料接腳36而輸出至外部。 另外，上述之各電路（31至39)的動作’係藉由控制核 313563 17 584855

心電路40而控制。 第2圖係說明第一實施形態之鐵電記憶體之動作原理 的相關圖。該第2圖係在對使用SBT膜來作為高電介質層之 高電介質電容器2施加脈衝的情況下，將施加電塵當作參 數’而顯示脈寬與極化反轉電荷量的關係。從第2圖可得 知，脈寬為70ns以下而電壓較高時（例如，3¥的情況下）， 極化反轉量會大致飽和，且成為約13// c/cm2之電荷量。相 對於此，在電壓較低時（例如，1.〇¥的情況下），可得S知幾 乎不會產生極化反轉。 ^ 1几μ知禾，發現在脈 寬較短的情況下’於高電壓時高電介質之偶極子(dip〇⑷ 會反轉，相對於此，於低電壓時偶極子幾乎不會動作。然 後’根據此，纟案發明人創作如下之動作原理，即藉由= 較紐脈寬對選擇單元施加較高電壓脈衝，而在選擇單元之 高電介質層上，施加寫入及讀出所需的㈣，相對：：之 在非選擇單元之高電介質層±’在分子構造方面不奋發生 任何變化。若使用該種動作原理，則在單純矩陣型二鐵 記憶體中，可進行沒有擾動的記憶體動作。 •另外，作為對選擇單元與非選擇單元分別施加較高恭 壓與較低電壓的方法，可考慮如第3及第4圖所示的方’ 第3圖係顯示第一實施形態之單純矩陣型之鐵電記_寫 ::::二電壓施加狀態之一例的電路圖;第4圖係顯示第 >貝场‘％之單純矩陣型之鐵電記憶體寫人動作時之 知加狀態之另一例的電路圖。 电 313563 18 在第3圖所示之一例的電壓施加方法（1/3Vcj中，當進 行寫入動作時，係在選擇單元所連接的位元線BLi上施加 電壓vcc之電壓脈衝，同時在選擇單元所連接的字線π、 上施加0V。然後，在非選擇單元所連接的位元線及BL2 上施加1/3Vcc之電壓脈衝，同時在非選擇單元所連接的字 、、泉WL。及施加2/3 Vcc之電壓脈衝。藉此，可在選擇單 tl上施加Vcc之電壓，而在非選擇單元上施加1/3Va之電 壓。該等的電壓脈衝係使用第丨圖所示之脈衝施加電路41 及42’施加在非選擇單元之高電介質電容器2上幾乎不會產 生極化反轉且在選擇單元之高電介質電容器2上會產生充 分的極化反轉之脈寬的電壓脈衝。藉由如此構成，在第一 貫施形態之單純矩陣型之鐵電記憶體中，由於可避免對非 選擇之記憶單元1的寫入動作時之擾動，所以可使單純矩陣 型之鐵電記憶體實用化。 在第4圖所不之另一例的電壓施加方法（1/2να法） 中，當進行寫入動作時，係在選擇單元所連接的位元線 上施加電壓Vcc之電壓脈衝，同時在選擇單元所連接的字 線WL】上施加0V。又，在非選擇單元所連接的位元線bl〇 及Bh上施加〇v，同時在非選擇單元所連接的字線wl〇及 WL2上施加i/2Vcc之電壓脈衝。藉此，可在選擇單元上施 加vcc之電壓脈衝，而在非選擇單元上施加丨/2Vcc之電壓脈 衝。在該情況下，亦與第3圖之情況相同，施加於選擇單元 及非選擇單元之電壓脈衝，係使用第2圖所示之脈衝施加電 路41及42’藉由施加於選擇單元之電壓vcc，使選擇單元 19 313563 584855 rs 〜· •，.、·…··.,. ϋ

..........-….-〜J 1高電介質電容器2充分地極化反轉，同時在施加至非選擇 單H電壓1/2Vcc中，施加使非選擇單元之高電介質電容 态2幾乎不會產生極化反轉的脈寬之電壓脈衝。即使如此之 構成’亦與第3圖所示之情況相同，由於可在第一實施形態 之單純矩陣型之鐵電記憶體中，避免對非選擇之記憶單元^ 之寫入動作時的擾動，所以可使單純矩陣型之鐵電記佾酽 實用化。 〜丑 一另外，當比較第3圖所示之電壓施加方法、與第4圖所 不之電壓施加方法時，由於第3圖所示之電壓施加方法，施 加於非選擇單元之電塵較低（1/3VCC)，所以非選擇單元更 不易反轉。因此，第3圖所示之電壓施加方法，比第4圖所 示之電壓施加方法更佳。 另外，作為第3圖所示之電壓施加方法（1/3¥“法）之讀 出時的電壓施加狀態，在第3圖中，首先係在字線^/貝 上施加1/3Vcc之電壓脈衝，同時在位元線bl〇、 bl!&bL2上施加2/3Vcc之電壓脈衝。從該狀態中，一旦將 選2皁凡所連接之位元線設定為〇v之後，即成為浮動 狀恶，同時將選擇單元所連接之字線WL】設定為να。然 後，藉由第1圖所示之感測放大器38檢測出位元線之電 位變化的大小，以進行資料為「i」或「〇」的判別。藉此， 可進行資料之讀出。 第5圖係顯示用以確認第一實施形態之鐵電記憶體之 動作狀態而進行之實驗結果的相關圖。參照第5圖，在該實 驗中，首先藉由在高電介質電容器2上最初施加_3v並寫1 313563 20

從第5圖可得知，在施加具有2〇118之脈寬的3v之脈衝 日^ ’會產生充分之極化反轉，相對於此，在施加具有2〇ns 之脈寬的IV之脈衝時，幾乎沒有產生極化反轉。如此，使 用具有在較高的電壓會產生充分的極化反轉，而在較低的 包壓成乎不會產生極化反轉之脈寬的脈衝，對選擇單元施 ^較高電壓的脈衝，對非選擇單元施加較低電壓的脈衝， 藉此，可在選擇單元之高電介質層上進行寫入及讀出，同 a寸在非遠擇單兀之高電介質層上不會發生任何變化。 (第二實施形態） 第6圖係顯示本發明第二實施形態之單純矩陣型之鐵 電s己丨思體之整體構成的電路圖 在第一 。在該第二實施形態中，係 貝施形態之單純矩陣型之鐵電記憶體中 ’具有於各 質電容器的 記憶單元之高電介質電容器上串聯連接常電介

電容）=1 ·· 2之情況下， :介質電容器23之電容比成反比。例 吾22之電容）：（常電介質電容器。之 施加電壓之2/3會施加在高電介質電 313563 21 584855 ^—一一 j 容22上。此時，藉由將電壓vcc設定為3/2Vcc，則施加在 咼電介質電容器22上的電壓就會與第3及第4圖所示的情況 相同。 換句洁說’與第3及第4圖所示的情況相比較，施加在 選擇單元及非選擇單元上的電壓，會變成3/2倍。如此，藉 由A大W加在記憶單元上的電壓，由於施加在選擇單元上 的包壓、與施加在非選擇單元上的電壓之電壓差會變大， 所以與電壓差較小的情況相比較，可較容易地進行電壓控 制。亦即，即使在Vcc之值較小且難以控制的情況下，若 使用第二實施形態之構成的話，仍可輕易地控制電壓。 上述第二實施形態雖係在第1圖所示之第一實施形態 之單純矩陣型中，顯示在高電介質電容器上串聯連接常電 介質電容器的例子，但是該第6圖所示之第二實施形態之鐵 電記憶體之記憶單元21的電路圖，係與使用第15圖所示之 MIS FET之1個電晶體型之鐵電記憶體中之寫入時的等 效電路相Θ。因此’該第二實施形態之鐵電記憶體的電路 冓成亦可適用於使用MFMIS-FET(或是MFIS-FET)之1個 電晶體型的鐵電記憶體。 因而，即使在使用MFIS-FET或MFMIS-FET之1個電晶 體型的鐵電記憶體中，亦可藉由在選擇單元之閘極部上所 形成的高電介質電容器上施加具有預定之較短脈寬的較高 電[而在非選擇單元之閘極部上所形成的高電介質電容 器上施加具有預定之較短脈寬的較低電壓，即可對選擇單 元之高電介質層進行寫A，同時在非選擇單元之高電介質 22 313563 584855 層上不會發生任何變化。 t ^ ^ ^ ，、、纟口果，可避免1個電晶體型之鐵 電zfe體之寫入動作中的擾動。 例-二:：次所揭示的實施形態，應看作所有的點只是 例不而非限制。本發 疋 .e ^ ^ 靶圍亚非上述之實施形態的說明 均箄的立田p 揭不者，更包含有與申請專利範圍 _寻的思心及乾圍内的所有的變更。 例如’在上述第一實施形態及第 顯示使議τ膜來作為高 ^雖係 π HP〜A UU ^ ;丨貝層的例子，但是本發明並 不限疋於此，亦可使用沾 以此為準的高電介以^ T、BLT、BIT或 且有t 一+入# 、曰。換句話說，如第2圖所示，可使用 /、有在间电介質層上施 刀1乂同電壓蚪會產生充分的極化反 轉’而在把加較低電壓時幾 ^ ^ ^ 戍十不曰產生極化反轉的脈寬之 極化反轉特性的所有的高電介質層。 又，上述實施形熊中，絡 , 雖係舉例說明使用單純車 及MFIS-FET或MFMTS 干七祀ι早i 1 FMIS-FET之1個電晶體型的鐵電記憶 體，但是本發明並不限定於μ 心 +限4於此’亦可適用於在寫人動作及 ό貝出動作之至少一方時， ^ 對所遥擇之記憶單元施加較高電 壓以產生極化反轉，同時對非 σ - Ρ 了非k擇之早兀施加較低電壓俾 不致產生極化反轉的鐵電記憶體之全部。 [圖式簡單說明] 第1圖係顯示本發明第一會 貝施t ά之单純矩陣型之鐵 電兄憶體之整體構成的電路圖。 第2圖係說明本發明第一眚 乐 貝轭形悲之早純矩陣型之鐵 電記憶體之動作原理的相關圖。 313563 23 584855 ·一 〜..、〜............·.....: - - · i 第3圖係頭示第1圖所示之第一實施形態之單純矩陣型 之鐵電°己體寫人動作時之電壓施加狀態之-例的電路 圖。 弟4圖4參县g — Ί ί , 、”、、貝不弟1圖所示之第一實施形態之單純矩陣型 之鐵電記憶體宜Λ ^ > 版舄入動作時之電壓施加狀態之另一例的電路 圖。 "第5圖係顯示用以確認第1圖所示之第一實施形態之鐵 電。己U版之動作狀態而進行之實驗結果的相關圖。 第6圖係顯示本發明第二實施形態之單純矩陣型之鐵 電記憶體之整體構成的電路圖。 第7圖係顯不習知最一般之鐵電記憶體之記憶單元陣 列之電路構成的電路圖。 第8圖係對應第7圖所示之電路圖的剖視構造圖。 第9圖係顯示習知單純矩陣型之鐵電記憶體之記憶單 元陣列之電路構成的電路圖。 第1 〇圖係第9圖所示之習知單純矩陣型之鐵電記憶體 之剖視構造圖。 第11圖係說明第9及1 〇圖所示之習知單純矩陣型之鐵 電兄憶體之寫入動作時之電壓施加狀態的電路圖。 第12圖係顯示用以說明習知單純矩陣型之鐵電記憶體 之問題點的高電介質磁滯特性圖。 第13圖係使用習知]^]??41^17]£丁之i個電晶體型之鐵電 5己憶體之記憶單元陣列的電路圖。 第1 4圖係使用第13圖所示之習知MFM.JS-FET之1個電 313563 24 584855 ί ^m27'·

‘―一—-...................一―J 晶體型之鐵電記憶體的剖視構造圖 第15圖係使用第13及14圖所示之MFMIS_FET之1個電 晶體型之鐵電記憶體之寫入動竹士 初作捋的等效電路圖。 21 記憶單元 23 常電介質電容器 32 行解碼器 34 位址閂鎖器 36 資料接腳 38 感測放大器 40 控制核心電路 50、60 記憶單元陣列 100 、 200 ^ 300 101 、 301 半導體基板 103 、 104 、303 、 304 105 、 305 閘極絕緣膜 107 、 309 電晶體 109 下部電極 111 上部電極 112 、 210 ^ 315 113 、 201 、310 202 、 307 高電介質層 302 井區域 312 源極線（SL) 2、 22 高電介質電容器 31 列解碼器 33 位址接腳 35 位址緩衝器 37 輸入緩衝器 39 輸出緩衝器 41、 42 脈衝施加電路 記憶單元 102 元件隔離區域 源極/汲極區域 106 、3 0 6閘極 108 栓塞電極 110 高電介質膜 高電介質電容器 位元線（BL) 203 、308 字線（WL) 3 11 板極線（PL) 313563 25

Claims (1)

1. 584855 u.: (、:Λ m 拾、申請專利範圍： 1· 一種鐵電記憶體，其係包含有： 記憶單元陣列，將具有高電介質電容器之一 配置成矩陣狀；以及 α心早70 脈衝施加機構，用以將脈衝施加於上述記憶單元 上’而該脈衝係具有在對上述高電介質電容器施:早:言 電壓日守會產生極化反轉，同時在對上述高電介質電— 施加較低電壓時實質上幾乎不會產生極化反轉的預^ 脈寬；其中， 付]頂疋 於，料之寫人時及讀出時之至少_方時，在所選擇 3己憶單元上，施加具有上述預定脈古 衝，同時在非選擇之記伊單、^回一堅的脈 寬之較低電壓的脈衝。“具有上述預定脈 2·如申請專利範圍第1項之鐵電記憶體，其中，上述古雷 介質電容器係由位元線、配置成與上述位元線交叉： ::構及成配置於上述位元線與上述字線之間的高電介質層 圍第2項之鐵電記憶體，其中’上述高電 摆：係於寫入時及讀出時之雙方情況下，在所選 :5己憶早兀上’施加具有上述預定脈寬之較高電壓的 同時在非選擇之記憶單元上，施加具有上述預= 脈覓之較低電壓的脈衝。 、 4·:申請專利範圍第1JS之鐵電記憶體，其中，在上 笔介質電容器上串聯連接有常電介質電容器。 。 313563 26 584855 申月專利知圍第i項之鐵電記 介質電容器係包含 ，、中，上述高電 上的高電介質層。 豕效电日日體之閘極部分 6·如申請專利笳囹 圍第5項之鐵電記憶體，1 介質電容器係僅於穹 ，、中，上述高電 加具有上述預定脈宽之妒古士厂擇之。己丨思早兀上，施 之記憶單元上，施力:右電麼的脈衝，同時在非選擇 衝。 &加具有上述預定脈寬之較低電屢的脈 7. 如申請專利笳囹楚 靶圍苐1項之鐵電記憶體， 選擇之記愔罝 r 在上述所 施加具有上述預定脈寬之預定電舞 的脈衝’同時在非選擇之記憶單元 ：： 定脈寬之預定電壓之1/3電歷的脈衝。，、有上述預 8. 如申請專利範圍第旧之鐵電記憶體 介質電容器係包含有高電介質層， 上述阿電 上述高電介質層係包含選自SBT、SBNT、ρζτ、 PLZT BLT及BIT所組成之群組中之至少_個。 9·如申請專利範圍第㈤之鐵電記憶體，其中，上述脈衝 施加機構係包含有： 匕έ於列％碼态中的第一脈衝施加電路；以及 包含於行解碼器中的第二脈衝施加電路。 10.一種鐵電記憶體之動作方法，其係包含有： 記憶單元陣列，將具有高電介質電容器之記憶單元 配置成矩陣狀；以及 脈衝施加機構，用以將脈衝施加至上述記憶單元 313563 27 584855 j] ==係具有在對上述高電介質電容器施加較高 二^ ±充分的極化反轉，同時在對上述高所 电谷器施加較低電料幾乎不會產 、 脈寬，·其中， 汉轉的預疋 於資料之寫入時及讀出時之至少 之記憶單元上，施加呈有上、+、猫〜 〜 在所k擇 衝，同時在非選擇二=脈寬之較高電壓的脈 寬之較低電二…’施加具有上述預定脈 申請專利範圍第1〇項之鐵電記憶體之動作方法，並 办丄在上述所選擇之記憶單元上，施加具有上述預定脈 壓的脈衝’同時在非選擇之記憶單元上，施 12如申、預定脈寬之預定電壓之1/3電塵的脈衝。 月專利範圍第1〇項之鐵電記憶體之動作方、去，其 元二述高電介質電容器係由位元線、配置成與上述位 的古置於上❹元線與上述字線之間 的回電介質層所構成。 t申^月專利範圍第12項之鐵電記憶體之動作方法，其 、、兄下上^高電介質電容器係於寫入時及讀出時之雙方情 之車“J選擇之記憶單元上，施加具有上述預定脈寬 具乂^電壓的脈衝’同時在非選擇之記憶單元上，施加 1 /、 述預定脈寬之較低電壓的脈衝。 申明專利範圍第1 〇項之鐵電記憶體之動作方法，其 :’。在上述高電介質電容器上串聯連接有常電介質電容 313563 28 584855

   15.如申請專利範圍第 固矛丨0項之鐵電記 中，上述高電介質電〜之動作方法，其 之閘極部分上的高電介質層。 、弟一場效電晶體 16·如申請專利範圍第丨 二 員之鐵電屺憶體之動 中，上述高雷介晳切作方法，其 k q电"貝電容器係僅於寫入 悻單元上，妳铋1 士 f才在所選擇之記 L早凡上^加具有上述預定脈 rgl gi A jb >,e ^ ^ 干乂阿兒M的脈衝， 同％在非4擇之記憶單元上， 較低電麗的脈衝。 八有上述預定脈寬之 17·如申請專利範圍第10項之鐵電記憶體之動作方法，其 中，上述高電介質電容器係包含有高電介質層，’、 上述高電介質層係包含選自SBT、SBNT、ρζτ、 PLZT、BLT及BIT所組成之群組中之至少一個。 18·如申請專利範圍第1〇項之鐵電記憶體之動作方法，其 中’上述脈衝施加機構係包含有： 包含於列解碼器中的第一脈衝施加電路；以及 包含於行解碼器中的第二脈衝施加電路。 313563 29