JP6546530B2 - 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 - Google Patents
電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 Download PDFInfo
- Publication number
- JP6546530B2 JP6546530B2 JP2015520631A JP2015520631A JP6546530B2 JP 6546530 B2 JP6546530 B2 JP 6546530B2 JP 2015520631 A JP2015520631 A JP 2015520631A JP 2015520631 A JP2015520631 A JP 2015520631A JP 6546530 B2 JP6546530 B2 JP 6546530B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- aml
- power
- switch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 42
- 230000006870 function Effects 0.000 title description 10
- 239000003990 capacitor Substances 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 11
- 238000012806 monitoring device Methods 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000010287 polarization Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/005—Digital stores in which the information is moved stepwise, e.g. shift registers with ferro-electric elements (condensers)
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
本出願は、2010年6月9日に出願された米国特許出願第12/797,539号明細書の一部継続出願であり、また2011年9月1日に出願された米国特許出願第13/223,815号明細書の一部継続出願であり、2009年6月8日に出願された米国特許出願第12/480,645号明細書、現在は米国特許第7,990,794号明細書からの優先権を主張する国際出願第PCT/US10/38433号からの優先権を主張する。
Claims (29)
- AML入力と、AML出力と、第1のAML電力接点と、第2のAML電力接点と、AML状態と、によって特徴付けられるAMLであって、自律メモリ回路およびフィードバックループを有するラッチを備え、前記自律メモリ回路が、強誘電体キャパシタと、導電性負荷と、出力ノードを第1の電力レールに接続する電流駆動型制御入力を有するスイッチ素子とを含み、前記導電性負荷が、第2の電力レールを前記出力ノードに接続し、前記強誘電体キャパシタが、スイッチ制御入力と前記出力ノードとの間に接続される、AMLと、
前記AML入力または前記AML出力のうちの一方と直列の第1のスイッチと、を備えるとともに、前記第1のスイッチが、前記第1のスイッチが開放されたときに前記第1のスイッチが前記AML状態が変化するのを防ぎ、前記第1のAML電力接点および前記第2のAML電力接点の間で電圧変化が起きている間に前記電力が供給されたときに前記第1のスイッチが開放されるように配置されており、
前記AML出力が前記出力ノードに接続され、前記第1のAML電力接点が前記第1の電力レールに接続され、前記第2のAML電力接点が前記第2の電力レールに接続されていることを特徴とする回路。 - 請求項1に記載の回路において、前記AML入力または前記AML出力のうちのもう一方と直列の第2のスイッチと、前記AML入力または前記AML出力と直列のラッチと、をさらに備えるとともに、前記ラッチが、前記AML出力と、前記AML入力との間に直通の経路が存在しないように配置されることを特徴とする回路。
- 請求項2に記載の回路において、前記AML出力上で、動作を実行するか、または前記AML入力を提供する回路素子をさらに備えることを特徴とする回路。
- 請求項2に記載の回路において、前記第1のスイッチおよび前記第2のスイッチが、同時に閉鎖されることを防ぐスイッチ制御装置をさらに備えることを特徴とする回路。
- 請求項2に記載の回路において、前記第1のスイッチおよび前記第2のスイッチのうちの1つが、前記ラッチの一部であることを特徴とする回路。
- 請求項2に記載の回路において、前記回路が、前記AML出力上で動作を実行して、前記ラッチによって前記AML入力に結合される回路素子出力を生成する回路素子を含むことを特徴とする回路。
- 請求項6に記載の回路において、前記ラッチが、前記AML出力と前記回路素子への入力との間に位置することを特徴とする回路。
- 請求項6に記載の回路において、前記ラッチが、前記回路素子の出力と、前記AML入力との間に位置することを特徴とする回路。
- 請求項2に記載の回路において、電力が前記第1のAML電力接点および前記第2のAML電力接点から除去される前に、前記第1のスイッチおよび前記第2のスイッチを開放するスイッチ制御装置をさらに備えることを特徴とする回路。
- 請求項2に記載の回路において、電力が、前記第1のAML接点と前記第2のAML接点との間に供給されない場合に、前記第1のスイッチおよび前記第2のスイッチが開放され、かつ、前記回路が、前記第1のAML電力接点と、前記第2のAML電力接点との間に電力が供給された後に、所定の順序で前記第1のスイッチおよび前記第2のスイッチを閉鎖するスイッチ制御装置をさらに備えることを特徴とする回路。
- 請求項10に記載の回路において、前記スイッチ制御装置が、前記第1のスイッチおよび前記第2のスイッチのうちの一方の閉鎖を、前記第1のスイッチおよび前記第2のスイッチのうちのもう一方が閉鎖された後の時間の間であって、前記回路が、前記第1のスイッチおよび前記第2のスイッチのうちのもう一方の前記閉鎖の前に所定の状態を達成することが可能である十分な時間の間、遅らせることを特徴とする回路。
- 請求項9に記載の回路において、電源と、蓄電コンポーネントと、をさらに備えるとともに、前記電源が、前記第1のAML電力接点および前記第2のAML電力接点に電力を供給し、前記蓄電コンポーネントが、前記スイッチ制御装置が、前記第1のスイッチおよび前記第2のスイッチを開放するのに十分な時間の間、前記第1の電力接点および前記第2の電力接点に電力を供給することを特徴とする回路。
- 請求項12に記載の回路において、前記電源からの電力の喪失を検出し、前記スイッチ制御装置に前記第1のスイッチおよび前記第2のスイッチを開放させる電力監視装置をさらに備えることを特徴とする回路。
- 請求項13に記載の回路において、前記電力監視装置が、前記電源からの電力の再開を検出し、前記スイッチ制御装置に、所定の順序で前記第1のスイッチおよび前記第2のスイッチを駆動させることを特徴とする回路。
- 回路素子入力および回路素子出力を有する回路素子と、トランスペアレントラッチおよび直列に接続されたAMLを備えるAML回路であって、前記AMLが、自律メモリ回路およびフィードバックループを有するラッチを備え、前記自律メモリ回路が、強誘電体キャパシタと、導電性負荷と、出力ノードを第1の電力レールに接続する電流駆動型制御入力を有するスイッチ素子とを含み、前記導電性負荷が、第2の電力レールを前記出力ノードに接続し、前記強誘電体キャパシタが、スイッチ制御入力と前記出力ノードとの間に接続される、AML回路と、を備える回路を動作させる方法において、
前記AML回路が、前記回路素子出力に接続されるAML回路入力と、前記回路素子入力に接続されるAML回路出力と、を有しており、
前記回路素子出力から前記AML回路入力を隔離するステップと、
前記AMLが前記AMLに格納された値を呼び出した後に、前記AMLを、第1の期間の間前記ラッチに接続するステップと、
前記ラッチから前記AMLを切断するステップと、
前記回路素子出力を、前記AML回路入力に接続するステップと、
前記回路素子出力から前記AML回路入力を切断するステップと、を含むことを特徴とする方法。 - 請求項15に記載の方法において、前記AML回路の前記トランスペアレントラッチが、前記回路素子出力に接続されることを特徴とする方法。
- 請求項15に記載の方法において、前記AML回路の前記トランスペアレントラッチが、前記回路素子入力に接続されることを特徴とする方法。
- 請求項15に記載の方法において、前記回路が電源から電源投入されることを特徴とする方法であって、
停電を検出するステップと、
前記AMLを、前記停電に応答して一定時間の間、前記回路素子および前記ラッチから隔離するステップと、をさらに含む方法。 - 請求項18に記載の方法において、前記AMLが、電力が中断されている間、前記回路素子および前記ラッチから隔離されたままであることを特徴とする方法。
- 請求項15に記載の方法において、前記第1の期間が、前記回路が電源投入された後に前記回路が安定するまでに要する時間よりも長いことを特徴とする方法。
- 回路において、
論理回路に埋め込まれた複数のAMLであって、各AMLが、AML入力と、AML出力と、第1のAML電力接点と、第2のAML電力接点と、AML状態と、によって特徴付けられ、前記AMLが、自律メモリ回路およびフィードバックループを有するラッチを備え、前記自律メモリ回路が、強誘電体キャパシタと、導電性負荷と、前記AML出力を前記第1のAML電力接点に接続する電流駆動型制御入力を有するスイッチ素子とを含み、前記導電性負荷が、前記第2のAML電力接点を前記AML出力に接続し、前記強誘電体キャパシタが、スイッチ制御入力と前記AML出力との間に接続される、複数のAMLと、
第1の電力端子と第2の電力端子との間に印加された電位によって前記回路が電源投入される、第1の電力端子および第2の電力端子であって、前記第1のAML電力接点及び前記第2のAML電力接点にそれぞれ接続される、第1の電力端子および第2の電力端子と、
前記第1の電力端子と前記第2の電力端子との間の前記電位を監視する電力監視回路であって、前記電位が所定値を下回るときに前記AMLを、前記AMLに接続している回路コンポーネントから切断する電力監視回路と、
を備えることを特徴とする回路。 - 請求項21に記載の回路において、前記電力監視回路が、前記AMLを所定のシーケンスで前記回路コンポーネントに再度接続して、前記電位が、前記所定値未満の値から前記所定値よりも大きな値にまで増加する場合に、前記電位が、前記所定値未満の値にまで減少する前に存在していた状態で、前記回路が動作を再開するようにすることを特徴とする回路。
- 請求項22に記載の回路において、前記回路が動作を再開する前記状態が、前記AMLのうちの1つが、前記AMLのうちの別のAMLに格納されたAML状態に置かれるような状態であることを特徴とする回路。
- 請求項22に記載の回路において、前記回路が、複数の回路コンポーネントを備えるとともに、前記所定のシーケンスが、前記AMLのうちの1つが、前記AML入力に接続された回路コンポーネントから切断されたままである間、前記AML出力に接続された回路コンポーネントに接続される第1のステップを含むことを特徴とする回路。
- 請求項24に記載の回路において、前記所定のシーケンスが、遅延の後に続いて、前記AMLのうちの前記1つが、前記AML入力に接続された前記回路コンポーネントに接続される第2のステップを含むことを特徴とする回路。
- 請求項25に記載の回路において、前記遅延が、前記回路を安定させるのに十分であることを特徴とする回路。
- 請求項21に記載の回路において、カウンタを形成するために接続された複数の段であって、前記カウンタが停電後にカウントを再開するように、各段が接続された前記AMLのうちの1つを備える複数の段を備えることを特徴とする回路。
- 請求項21に記載の回路において、複数のビットを格納するシフトレジスタを形成するために接続された複数の段であって、各段が、前記シフトレジスタが停電中に前記複数のビットを保持するように接続された前記AMLのうちの1つを備える複数の段を備えることを特徴とする回路。
- 請求項21に記載の回路において、ノードの信号値を格納して、前記ノードの前記信号レベルが変化した後に前記信号レベルを一度に復元するように構成されたAMLをさらに備えることを特徴とする回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/543,652 | 2012-07-06 | ||
US13/543,652 US8824186B2 (en) | 2010-06-09 | 2012-07-06 | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption |
PCT/US2013/048982 WO2014008211A1 (en) | 2012-07-06 | 2013-07-01 | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015529996A JP2015529996A (ja) | 2015-10-08 |
JP6546530B2 true JP6546530B2 (ja) | 2019-07-17 |
Family
ID=49882456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015520631A Expired - Fee Related JP6546530B2 (ja) | 2012-07-06 | 2013-07-01 | 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP2870604B1 (ja) |
JP (1) | JP6546530B2 (ja) |
KR (1) | KR20150029015A (ja) |
CN (1) | CN104412325B (ja) |
WO (1) | WO2014008211A1 (ja) |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000077982A (ja) * | 1998-08-27 | 2000-03-14 | Kobe Steel Ltd | 半導体集積回路 |
JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
US6650158B2 (en) * | 2001-02-21 | 2003-11-18 | Ramtron International Corporation | Ferroelectric non-volatile logic elements |
JP3887241B2 (ja) * | 2001-12-28 | 2007-02-28 | 富士通株式会社 | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 |
JP2003242772A (ja) * | 2002-02-15 | 2003-08-29 | Fujitsu Ltd | 強誘電体メモリ回路及びこれが形成された集積回路装置 |
JP4141767B2 (ja) * | 2002-08-27 | 2008-08-27 | 富士通株式会社 | 強誘電体キャパシタを使用した不揮発性データ記憶回路 |
US6980459B2 (en) * | 2002-10-24 | 2005-12-27 | Texas Instruments Incorporated | Non-volatile SRAM |
CN100449641C (zh) * | 2002-11-25 | 2009-01-07 | 松下电器产业株式会社 | 非易失性存储器单元及其控制方法 |
JP3737487B2 (ja) * | 2003-02-04 | 2006-01-18 | ローム株式会社 | データ保持装置 |
US6788567B2 (en) * | 2002-12-02 | 2004-09-07 | Rohm Co., Ltd. | Data holding device and data holding method |
JP3692450B2 (ja) * | 2002-12-25 | 2005-09-07 | 松下電器産業株式会社 | 不揮発性ラッチ回路及びその駆動方法 |
JP2005236355A (ja) * | 2004-02-17 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 不揮発性論理回路およびその駆動方法 |
US7781862B2 (en) * | 2005-05-09 | 2010-08-24 | Nantero, Inc. | Two-terminal nanotube devices and systems and methods of making same |
US7394687B2 (en) * | 2005-05-09 | 2008-07-01 | Nantero, Inc. | Non-volatile-shadow latch using a nanotube switch |
KR100702310B1 (ko) * | 2005-07-21 | 2007-03-30 | 주식회사 하이닉스반도체 | 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩 |
JP5140459B2 (ja) * | 2008-02-28 | 2013-02-06 | ローム株式会社 | 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 |
US7990749B2 (en) | 2009-06-08 | 2011-08-02 | Radiant Technology, Inc. | Variable impedance circuit controlled by a ferroelectric capacitor |
US8824186B2 (en) * | 2010-06-09 | 2014-09-02 | Radiant Technologies, Inc. | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption |
US8310856B2 (en) * | 2010-06-09 | 2012-11-13 | Radiant Technology | Ferroelectric memories based on arrays of autonomous memory bits |
CN103026414B (zh) * | 2010-06-11 | 2016-02-03 | 拉迪安特技术公司 | 由铁电电容器控制的可变阻抗电路 |
US8760907B2 (en) * | 2010-11-30 | 2014-06-24 | Radiant Technologies, Inc. | Analog memories utilizing ferroelectric capacitors |
-
2013
- 2013-07-01 JP JP2015520631A patent/JP6546530B2/ja not_active Expired - Fee Related
- 2013-07-01 WO PCT/US2013/048982 patent/WO2014008211A1/en active Application Filing
- 2013-07-01 KR KR20157003022A patent/KR20150029015A/ko not_active Application Discontinuation
- 2013-07-01 EP EP13813880.5A patent/EP2870604B1/en not_active Not-in-force
- 2013-07-01 CN CN201380035295.XA patent/CN104412325B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN104412325B (zh) | 2017-10-31 |
CN104412325A (zh) | 2015-03-11 |
WO2014008211A1 (en) | 2014-01-09 |
EP2870604A1 (en) | 2015-05-13 |
JP2015529996A (ja) | 2015-10-08 |
EP2870604B1 (en) | 2018-11-14 |
KR20150029015A (ko) | 2015-03-17 |
EP2870604A4 (en) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8509004B2 (en) | Nonvolatile logic circuit, integrated circuit including the nonvolatile logic circuit, and method of operating the integrated circuit | |
US9106218B2 (en) | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption | |
US7961005B1 (en) | Non-volatile logic circuits, integrated circuits including the non-volatile logic circuits, and methods of operating the integrated circuits | |
JP5335791B2 (ja) | 高電圧メモリ擾乱を防止する方法及び回路 | |
US9407264B1 (en) | System for isolating integrated circuit power domains | |
US10818369B2 (en) | Semiconductor circuit, control method of semiconductor circuit, and electronic apparatus | |
US5274778A (en) | EPROM register providing a full time static output signal | |
TWI534806B (zh) | 狀態保留邏輯胞元 | |
CN104205650B (zh) | 基于反相器和开关电容器的静噪检测器装置和方法 | |
JP5071764B2 (ja) | 半導体集積回路 | |
US20080165583A1 (en) | Non-Volatile Storage Element | |
JP6546530B2 (ja) | 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 | |
US10152253B2 (en) | Data back-up in an asynchronous circuit | |
US20170131910A1 (en) | Register having non-volatile memory for backing up and restoring volatile memory | |
US11205488B2 (en) | Apparatuses and methods for transistor protection by charge sharing | |
US20240105261A1 (en) | Non-volatile storage circuit | |
US8503239B2 (en) | Device for controlling lock state of block in a semiconductor memory and method for controlling the same | |
US8593851B2 (en) | Verification system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170509 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20170804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180327 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20180626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180827 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181106 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20190206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190405 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190604 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190621 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6546530 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |