JP2005236355A - 不揮発性論理回路およびその駆動方法 - Google Patents
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Abstract
【課題】 強誘電体キャパシタの劣化を抑制しつつ、かつ、簡易な回路で実現することが可能な、強誘電体キャパシタを用いた不揮発論理回路等を提供する。
【解決手段】 強誘電体キャパシタ103および104と、強誘電体キャパシタ103および104の一方の電極に接続されたデータ線AおよびCと、データ線AおよびCと強誘電体キャパシタ103および104の他方の電極との間に接続された遅延素子105および106と、データ線Aに接続されたデータラッチ回路101および102とを備える。
【選択図】 図1
【解決手段】 強誘電体キャパシタ103および104と、強誘電体キャパシタ103および104の一方の電極に接続されたデータ線AおよびCと、データ線AおよびCと強誘電体キャパシタ103および104の他方の電極との間に接続された遅延素子105および106と、データ線Aに接続されたデータラッチ回路101および102とを備える。
【選択図】 図1
Description
本発明は不揮発性メモリを内蔵した論理回路、特に強誘電体キャパシタを用いた不揮発性論理回路に関するものであり、書き込み動作の簡素化および信頼性の向上を実現するための回路装置およびその駆動方法を提供するものである。
近年、論理回路の構成をソフトウェアで定義することにより、容易にその構成を変更できるField Programmable Gate Array (FPGA)等のプログラマブル論理回路に注目が集められている。
これらのプログラマブル論理回路においてはソフトウェアの格納に別チップ上のEEPROM等のプログラマブルROMが主に使われている。しかしこれらの構成ではプログラマブルROMの内容が比較的に読み出しやすいものの、起動時にデータの読み込みが必要であり時間がかかる等の理由から不揮発メモリを内蔵した不揮発プログラマブル論理回路が開発されている。
これらのプログラマブル論理回路においてはソフトウェアの格納に別チップ上のEEPROM等のプログラマブルROMが主に使われている。しかしこれらの構成ではプログラマブルROMの内容が比較的に読み出しやすいものの、起動時にデータの読み込みが必要であり時間がかかる等の理由から不揮発メモリを内蔵した不揮発プログラマブル論理回路が開発されている。
不揮発プログラマブル論理回路等に用いられる不揮発メモリとして、従来、強誘電体キャパシタを用いた不揮発性論理回路が各種提案されている(例として、特許文献1等参照)。
従来の強誘電体キャパシタを用いた不揮発論理回路においては、動作中に常に強誘電体キャパシタにどちらかの極性の電圧が印加される方式か、必要時にのみスイッチを閉じて電圧を印加する方式がとられている。
特開2003−152506号公報
しかしながら、前者の方式では、強誘電体キャパシタに電圧が印加されつづけるためTime Dependent Dielectric Breakdown (TDDB)により強誘電体膜が劣化し強誘電体キャパシタが短時間で破壊されるという課題がある。また、後者の方式では、電源遮断前にデータ格納用の信号を各セルに送る必要があり、電源管理が複雑になるという課題がある。
そこで、本発明は、このような課題に鑑みてなされたものであり、強誘電体キャパシタの劣化を抑制しつつ、かつ、簡易な回路で実現することが可能な、強誘電体キャパシタを用いた不揮発論理回路等を提供することを目的とする。
上記目的を達成するために、本発明に係る不揮発性論理回路は、不揮発性の論理回路であって、第1強誘電体キャパシタと、前記第1強誘電体キャパシタの一方の電極に接続された第1データ線と、前記第1データ線と前記第1強誘電体キャパシタの他方の電極との間に接続された第1遅延回路と、前記第1データ線に接続されたデータラッチ回路とを備えることを特徴とする。これによって、入力データ(第1データ線の電圧)が変化した時にのみ、入力データの変化に応じた方向の電圧が強誘電体キャパシタに短時間だけ印加され、自動的に書き込みが行われ、データに変化が生じないときは強誘電体キャパシタには電圧が印加されないことから、強誘電体キャパシタの劣化が抑制される。
ここで、前記不揮発性論理回路はさらに、前記データラッチ回路の出力端子に接続された第2データ線と、前記第2データ線に一方の電極が接続された第2強誘電体キャパシタと、前記第2データ線と前記第2強誘電体キャパシタの他方の電極との間に接続された第2遅延回路とを備え、前記データラッチ回路は、相互に入力端子と出力端子とが接続された2つのインバータ回路から構成してもよい。これによって、データラッチ回路を、データの読み出しを行う差動増幅回路として用いることで、2つの強誘電体キャパシタそれぞれに反対状態を記憶させることができ、強誘電体キャパシタからの読み出しのために新たに差動増幅回路を追加する必要がなく、素子の面積を小さくすることができる。
また、前記不揮発性論理回路はさらに、前記第1データ線に一方の電極が接続された第2強誘電体キャパシタと、前記第1データ線と前記第2強誘電体キャパシタの他方の電極との間に接続された第2遅延回路とを備えてもよい。そして、読み出し用として、前記第1強誘電体キャパシタの他の電極と第2誘電体キャパシタの他の電極との間に読み出し電圧を印加するためのスイッチ回路を備えるように構成してもよい。これによって、2つに強誘電体キャパシタを直列に接続し、相補の分極を持つ強誘電体キャパシタを負荷として読み出すこととなり、常誘電体のキャパシタを負荷として用いる場合に比べて読み出しマージンが大きくなる。
また、前記データラッチ回路の入力のしきい値は、前記不揮発性論理回路がデータ「1」を記憶しているときに前記第1データ線に生じる電圧と、データ「0」を記憶しているときに前記第1データ線に生じる電圧との間の電圧に設定しておくのが好ましい。これによって、強誘電体キャパシタからの読み出しのために新たに回路を追加する必要がなく、素子サイズを小さくできる。
また、前記第1および第2遅延回路は、インバータ回路と、NAND回路またはNOR回路とから構成され、前記NAND回路または前記NOR回路には、前記第1および第2強誘電体キャパシタへのデータの書き込みと読み出しとを切り替える制御信号線が接続されているように構成してもよい。これによって、遅延回路の一部と書き込み・読み出し切替え回路とをまとめることができ、素子の面積を小さくできる。
また、前記不揮発性論理回路はさらに、前記第1強誘電体キャパシタの両端を短絡および開放させる第1スイッチ回路と、前記第2強誘電体キャパシタの両端を短絡および開放させる第2スイッチ回路とを備えてもよい。これによって、データ書き込み後の電源遮断時および投入時に発生するノイズによる強誘電体キャパシタへの電圧印加を回避することができ、より信頼性を高めることができる。
また、前記不揮発性論理回路はさらに、前記第1データ線と前記データラッチ回路との間に直列に接続された2つのインバータ回路を備えてもよい。これによって、読み出しとデータ保持とが分離され、制御が簡素化される。
また、前記不揮発性論理回路はさらに、前記第1データ線と所定の電位との間を短絡および開放する第3スイッチ回路を備えてもよい。これによって、データの読み出し時のデータ線の初期電圧を安定化することができ、読み出し動作をより確実に行うことができる。
また、前記不揮発性論理回路はさらに、前記第1データ線と所定の電位との間を短絡および開放する第3スイッチ回路を備えてもよい。これによって、データの読み出し時のデータ線の初期電圧を安定化することができ、読み出し動作をより確実に行うことができる。
なお、本発明は、不揮発性論理回路として実現できるだけでなく、不揮発性論理回路の駆動方法として実現することもできる。つまり、強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、前記強誘電体キャパシタの一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップとを含むことを特徴とする不揮発性論理回路の駆動方法として実現することができる。
ここで、前記書き込みステップでは、インバータ回路を介して接続された2つの強誘電体キャパシタについて、一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むようにしてもよいし、直列に接続された2つの強誘電体キャパシタについて、相互に接続された側の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させた電圧を印加することによってデータを書き込むようにしてもよい。いずれにしても、入力データが変化した時にのみ、データの変化に応じた方向の電圧が強誘電体キャパシタに短時間だけ印加され、入力データに変化が生じないときは強誘電体キャパシタには電圧が印加されないことから、強誘電体キャパシタの劣化が抑制されるという効果が発揮される。
以上のように本発明を用いることで、データが変化した時に自動的に強誘電体キャパシタへ書き込み電圧が短時間印加されることにより、書き込み動作の簡略化、および電圧印加時間を短時間にしたことによる信頼性の向上などの大きな効果を得ることが可能となる。また、本発明を用いることで電源を切っても状態を保持するレジューム機能を実現することができる。
本発明の実施の形態について、図1から図6を用いて説明する。
(実施の形態1)
図1に本発明による強誘電体キャパシタを用いた不揮発論理回路の第一の例を示す。
2つのインバータ回路101および102がラッチ回路を構成し、データを保持する。第一の強誘電体キャパシタ103の一方の電極はデータ線Aに直接接続されており、もう一方の電極は遅延素子105を介してデータ線Aに接続される。また、第二の強誘電体キャパシタ104の一方の電極はラッチ回路の逆論理側であるデータ線Cに接続されており、もう一方の電極は遅延素子106を介してデータ線Cに接続される。これにより、相反するデータを2つの強誘電体キャパシタ103および104に記録することになり、データの読み出しにおいて有利となる。また遅延素子105と強誘電体キャパシタ103の間にはスイッチ107が接続され、読み出し時に強誘電体キャパシタ103に読み出し電圧を印加するためのスイッチ109が接続されている。同様に遅延素子106と強誘電体キャパシタ104の間にはスイッチ108が接続され、読み出し時に強誘電体キャパシタ104に読み出し電圧を印加するためのスイッチ110が接続されている。
(実施の形態1)
図1に本発明による強誘電体キャパシタを用いた不揮発論理回路の第一の例を示す。
2つのインバータ回路101および102がラッチ回路を構成し、データを保持する。第一の強誘電体キャパシタ103の一方の電極はデータ線Aに直接接続されており、もう一方の電極は遅延素子105を介してデータ線Aに接続される。また、第二の強誘電体キャパシタ104の一方の電極はラッチ回路の逆論理側であるデータ線Cに接続されており、もう一方の電極は遅延素子106を介してデータ線Cに接続される。これにより、相反するデータを2つの強誘電体キャパシタ103および104に記録することになり、データの読み出しにおいて有利となる。また遅延素子105と強誘電体キャパシタ103の間にはスイッチ107が接続され、読み出し時に強誘電体キャパシタ103に読み出し電圧を印加するためのスイッチ109が接続されている。同様に遅延素子106と強誘電体キャパシタ104の間にはスイッチ108が接続され、読み出し時に強誘電体キャパシタ104に読み出し電圧を印加するためのスイッチ110が接続されている。
通常動作では端子(または信号)CAは”H”となり、端子CBおよびCCは端子CLKの逆相とする。また端子Rは”L”とする。
端子CLKが”H”のとき端子DINの変化に応じてデータ線Aが変化する。これに対し、接続点B1は遅延素子105を介して端子DINに接続されているため、データ線Aより遅れて変化する。この間データ線Aと接続点B1の電圧が異なり、強誘電体キャパシタ103に電圧が印加され、データの書き込みが行われる。このデータ線Aの電圧変化に対する接続点B1の電圧変化の遅延は数ナノ秒が望ましい。同様にデータ線Cの電圧変化に対して接続点D1の電圧変化が遅延することにより強誘電体キャパシタ104に電圧が印加されデータが書き込まれる。
端子CLKが”H”のとき端子DINの変化に応じてデータ線Aが変化する。これに対し、接続点B1は遅延素子105を介して端子DINに接続されているため、データ線Aより遅れて変化する。この間データ線Aと接続点B1の電圧が異なり、強誘電体キャパシタ103に電圧が印加され、データの書き込みが行われる。このデータ線Aの電圧変化に対する接続点B1の電圧変化の遅延は数ナノ秒が望ましい。同様にデータ線Cの電圧変化に対して接続点D1の電圧変化が遅延することにより強誘電体キャパシタ104に電圧が印加されデータが書き込まれる。
ただし、数ナノ秒の遅延時間後にはデータ線Aと接続点B1、およびデータ線Cと接続点D1はそれぞれ同電圧となるため強誘電体キャパシタ103および104には電圧が印加されない。これによって、強誘電体キャパシタ103および104の劣化が抑制される。
端子CLKが”L”の期間であればデータ線Aが変化しないため、回路の電源を遮断しても強誘電体キャパシタ103および104には電圧が印加されず、データを分極状態として保持し続けることができる。
端子CLKが”L”の期間であればデータ線Aが変化しないため、回路の電源を遮断しても強誘電体キャパシタ103および104には電圧が印加されず、データを分極状態として保持し続けることができる。
電源再投入時、または強誘電体キャパシタからのデータ読み出し時には端子CLK、CA,CB,CCを”L”とし、端子Rを”L”とした状態で回路の電源を接続する。その後端子Rを”H”とすることで強誘電体キャパシタ103および104の一方の電極が”H”となる。このときデータ線AおよびCの寄生容量との分配により、データ線AおよびCに強誘電体キャパシタ103および104の分極状態に応じた電圧が生じる。この状態で端子CAおよびCBを”H”にしてラッチ回路を差動増幅器として使用することにより、データ線A、Cの電圧差を増幅し、強誘電体キャパシタに保持されていた状態を復元することができる。
このときデータ線AおよびCの寄生容量が少ない場合は別途容量を追加することにより読み出し特性を改善することができる。また、容量として強誘電体キャパシタを用いることにより小面積で大きな効果を得ることができる。
(実施の形態2)
図2に本発明による強誘電体キャパシタを用いた不揮発論理回路の第二の例を示す。
図2に本発明による強誘電体キャパシタを用いた不揮発論理回路の第二の例を示す。
2つのインバータ回路201および202がラッチ回路を構成し、データを保持する。2つの強誘電体キャパシタ203および204の一方の電極はデータ線Aに接続され、もう一方の電極は遅延素子205および206を介してデータ線Aに接続されている。また遅延素子205と強誘電体キャパシタ203の間にはスイッチ207が接続され、読み出し時に強誘電体キャパシタ203に読み出し電圧を印加するためのスイッチ209が接続されている。同様に遅延素子206と強誘電体キャパシタ204の間にはスイッチ208が接続され、読み出し時に強誘電体キャパシタ204に読み出し電圧を印加するためのスイッチ210が接続されている。
図3に通常動作時の電圧遷移図を示す。
通常動作では端子CAは”H”とし、端子CBはCLKの逆相とし、端子Rは”L”とする。この状態で端子CLKの信号に同期してデータの保持を通常のD−フリップフロップとして動作する。
端子CLKが”H”のとき端子DINの変化に応じてデータ線Aが変化する。これに対し、接続点B1およびB2は遅延素子205および206を介して端子DINに接続されているため、データ線Aより遅れて変化する。この間データ線Aと接続点B1、AとB2の電圧が異なり、強誘電体キャパシタ203および204に電圧が印加され、データの書き込みが行われる。このデータ線Aの電圧変化に対すると接続点B1、B2の電圧変化の遅延は数ナノ秒が望ましい。
通常動作では端子CAは”H”とし、端子CBはCLKの逆相とし、端子Rは”L”とする。この状態で端子CLKの信号に同期してデータの保持を通常のD−フリップフロップとして動作する。
端子CLKが”H”のとき端子DINの変化に応じてデータ線Aが変化する。これに対し、接続点B1およびB2は遅延素子205および206を介して端子DINに接続されているため、データ線Aより遅れて変化する。この間データ線Aと接続点B1、AとB2の電圧が異なり、強誘電体キャパシタ203および204に電圧が印加され、データの書き込みが行われる。このデータ線Aの電圧変化に対すると接続点B1、B2の電圧変化の遅延は数ナノ秒が望ましい。
ただし、数ナノ秒の遅延時間後にはデータ線Aと接続点B1、およびデータ線Aと接続点B2はそれぞれ同電圧となるため強誘電体キャパシタ203および204には電圧が印加されない。これによって、強誘電体キャパシタ203および204の劣化が抑制される。
端子CLKが”L”の期間であればデータ線Aが変化しないため、回路の電源を遮断しても強誘電体キャパシタ203および204には電圧が印加されず、データを分極状態として保持し続けることができる。
端子CLKが”L”の期間であればデータ線Aが変化しないため、回路の電源を遮断しても強誘電体キャパシタ203および204には電圧が印加されず、データを分極状態として保持し続けることができる。
図4に読み出し動作時の電圧遷移図を示す。
電源再投入時、または強誘電体キャパシタからのデータ読み出し時には端子CLK、CA、CBを”L”とし端子Rを”L”とした状態で回路の電源を接続する。その後、端子Rを”H”とすることで強誘電体キャパシタ203の一方の電極が”H”となり強誘電体キャパシタ204の一方の電極が”L”となる。このときデータ線Aには強誘電体キャパシタ203および204の容量分配により電圧が生じる。このとき強誘電体キャパシタ203および204が直列接続されており、これらの分極は逆方向を向くこととなり、強誘電体キャパシタに書き込んだデータに応じてデータ線Aの電圧が異なる。このとき、データ”1”を保持していたときに生じる電圧とデータ”0”を保持していたときに生じる電圧との間にインバータ回路201のしきい値電圧が入るように回路を構成する。この状態で端子CAを”H”にすることによりインバータ回路201が駆動し、強誘電体キャパシタに保持していたデータを反転した出力が生じる。この後、端子CBを”H”とすることでデータが保持され、データ記憶状態に戻すことができる。その後、端子Rを”L”としCLKを駆動することで、電源遮断前の状態に復元できる。
電源再投入時、または強誘電体キャパシタからのデータ読み出し時には端子CLK、CA、CBを”L”とし端子Rを”L”とした状態で回路の電源を接続する。その後、端子Rを”H”とすることで強誘電体キャパシタ203の一方の電極が”H”となり強誘電体キャパシタ204の一方の電極が”L”となる。このときデータ線Aには強誘電体キャパシタ203および204の容量分配により電圧が生じる。このとき強誘電体キャパシタ203および204が直列接続されており、これらの分極は逆方向を向くこととなり、強誘電体キャパシタに書き込んだデータに応じてデータ線Aの電圧が異なる。このとき、データ”1”を保持していたときに生じる電圧とデータ”0”を保持していたときに生じる電圧との間にインバータ回路201のしきい値電圧が入るように回路を構成する。この状態で端子CAを”H”にすることによりインバータ回路201が駆動し、強誘電体キャパシタに保持していたデータを反転した出力が生じる。この後、端子CBを”H”とすることでデータが保持され、データ記憶状態に戻すことができる。その後、端子Rを”L”としCLKを駆動することで、電源遮断前の状態に復元できる。
図5に読み出し動作時の動作点図を示す。
強誘電体キャパシタ203のヒステリシス曲線601において、データ”1”を記録したときは分極602の状態となり、データ”0”を記録したときは分極603の状態となる。このとき強誘電体キャパシタ204の分極はそれぞれ逆の状態となる。読み出し時には強誘電体キャパシタ204が負荷として働くため、データ”1”を記録していたときの強誘電体キャパシタ204の負荷曲線は604となり、データ線Aの電圧は図のVA1で示すように求められる。同様にデータ”0”を記録していたときの強誘電体キャパシタ204の負荷曲線は605となり、データ線Aの電圧は図のVA0で示すように求められる。このときVA1>VA0となり、インバータ回路201のしきい値電圧VTIをVA1>VTI>VA0の関係が成り立つように回路定数を設定することでインバータ回路の出力をデータ記録時の状態にすることができる。
強誘電体キャパシタ203のヒステリシス曲線601において、データ”1”を記録したときは分極602の状態となり、データ”0”を記録したときは分極603の状態となる。このとき強誘電体キャパシタ204の分極はそれぞれ逆の状態となる。読み出し時には強誘電体キャパシタ204が負荷として働くため、データ”1”を記録していたときの強誘電体キャパシタ204の負荷曲線は604となり、データ線Aの電圧は図のVA1で示すように求められる。同様にデータ”0”を記録していたときの強誘電体キャパシタ204の負荷曲線は605となり、データ線Aの電圧は図のVA0で示すように求められる。このときVA1>VA0となり、インバータ回路201のしきい値電圧VTIをVA1>VTI>VA0の関係が成り立つように回路定数を設定することでインバータ回路の出力をデータ記録時の状態にすることができる。
なお、遅延素子205および206を共有し一つの素子としても良い。同様にスイッチ207および208を共有し一つの素子としても良い。
また、図6に示すように遅延素子205およびスイッチ207、209をインバータ回路群305およびNAND回路307で置き換えても良い。同様に遅延素子206およびスイッチ208、210をインバータ回路群306およびNOR回路308で置き換えても良い。インバータ回路群305および306は奇数個の複数段のインバータ回路を直列につなげた構成とすることで遅延時間を調整する。また、インバータ回路群305、306を共有しても良い。
また、図6に示すように遅延素子205およびスイッチ207、209をインバータ回路群305およびNAND回路307で置き換えても良い。同様に遅延素子206およびスイッチ208、210をインバータ回路群306およびNOR回路308で置き換えても良い。インバータ回路群305および306は奇数個の複数段のインバータ回路を直列につなげた構成とすることで遅延時間を調整する。また、インバータ回路群305、306を共有しても良い。
(その他の実施の形態)
図7から図9に本発明による強誘電体キャパシタを用いた不揮発論理回路の他の例を示す。
図7に示される不揮発性論理回路は、図2に示される回路に、強誘電体キャパシタ203および204それぞれの両端を短絡/開放するスイッチ711および712を付加したものに相当する。図7のスイッチ711および722を用いてデータ記録後の電源遮断時および投入時に各強誘電体キャパシタの両端を短絡させておくことで、この時に発生するノイズによる強誘電体キャパシタへの電圧印加を抑制することができ信頼性を高めることができる。
図7から図9に本発明による強誘電体キャパシタを用いた不揮発論理回路の他の例を示す。
図7に示される不揮発性論理回路は、図2に示される回路に、強誘電体キャパシタ203および204それぞれの両端を短絡/開放するスイッチ711および712を付加したものに相当する。図7のスイッチ711および722を用いてデータ記録後の電源遮断時および投入時に各強誘電体キャパシタの両端を短絡させておくことで、この時に発生するノイズによる強誘電体キャパシタへの電圧印加を抑制することができ信頼性を高めることができる。
図8に示される不揮発性論理回路は、図7に示される回路に、データ線Aの電圧を読み出す2つの直列接続されたインバータ回路813および814を付加したものに相当する。図8のスイッチ811および822は上記(図7のスイッチ711および712)と同様の効果を得ることができる。
またインバータ回路813、814を設ける事で、しきい値判定による読み出し動作と後続する2つのインバータ回路によるデータ保持とが分離されるので、制御が容易となる。
またインバータ回路813、814を設ける事で、しきい値判定による読み出し動作と後続する2つのインバータ回路によるデータ保持とが分離されるので、制御が容易となる。
図9に示される不揮発性論理回路は、図2に示される回路に、データ線Aをグランドに短絡/開放するスイッチ911を付加したものに相当する。図9のスイッチ911を用いてデータ線の電荷を放電させることでデータの読み出し時のデータ線Aの初期電圧を安定化することができ、読み出し動作をより確実に行うことができる。
(その他の変形例)
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は上記の実施に形態に限定されないのはもちろんである。
(その他の変形例)
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は上記の実施に形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
(1)D−FFタイプの論理回路を用いて説明したが、その他の形態の論理回路であってもよい。
(2)強誘電体キャパシタへの書き込みパルス印加時間を2ns程度として説明したが、それ以上であってもよい。
(3)図6〜図9に示された不揮発性論理回路は、図2に示された実施の形態2における回路の変形例であったが、同様の変形を図1に示された実施の形態1における回路に施してもよい。つまり、図1に示された不揮発性論理回路において、遅延素子をインバータ回路、NAND回路、NOR回路等を用いて実現してもよいし、強誘電体キャパシタの両端を短絡するためのスイッチを付加してもよいし、データ線Aとラッチ回路との間に2つの直列接続されたインバータ回路を付加してもよいし、データ線Aとグランドとを接続するためのスイッチを付加してもよい。
(1)D−FFタイプの論理回路を用いて説明したが、その他の形態の論理回路であってもよい。
(2)強誘電体キャパシタへの書き込みパルス印加時間を2ns程度として説明したが、それ以上であってもよい。
(3)図6〜図9に示された不揮発性論理回路は、図2に示された実施の形態2における回路の変形例であったが、同様の変形を図1に示された実施の形態1における回路に施してもよい。つまり、図1に示された不揮発性論理回路において、遅延素子をインバータ回路、NAND回路、NOR回路等を用いて実現してもよいし、強誘電体キャパシタの両端を短絡するためのスイッチを付加してもよいし、データ線Aとラッチ回路との間に2つの直列接続されたインバータ回路を付加してもよいし、データ線Aとグランドとを接続するためのスイッチを付加してもよい。
本発明は、強誘電体キャパシタを用いた不揮発性論理回路として、特に、論理回路の演算に使用していない部分のデータを一時的に退避させ、電源を遮断して消費電力の削減を図ることが可能な低消費電力メモリデバイス等として利用することができる。
101、102、201、202、301、302、305、306、813、814 インバータ回路
103、104、203、204、303、304 強誘電体キャパシタ
105、106、205、206 遅延素子
107〜110、207〜210、711、712、811、812、911 スイッチ
307 NAND回路
308 NOR回路
103、104、203、204、303、304 強誘電体キャパシタ
105、106、205、206 遅延素子
107〜110、207〜210、711、712、811、812、911 スイッチ
307 NAND回路
308 NOR回路
Claims (12)
- 不揮発性の論理回路であって、
第1強誘電体キャパシタと、
前記第1強誘電体キャパシタの一方の電極に接続された第1データ線と、
前記第1データ線と前記第1強誘電体キャパシタの他方の電極との間に接続された第1遅延回路と、
前記第1データ線に接続されたデータラッチ回路と
を備えることを特徴とする不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記データラッチ回路の出力端子に接続された第2データ線と、
前記第2データ線に一方の電極が接続された第2強誘電体キャパシタと、
前記第2データ線と前記第2強誘電体キャパシタの他方の電極との間に接続された第2遅延回路とを備え、
前記データラッチ回路は、相互に入力端子と出力端子とが接続された2つのインバータ回路からなる
ことを特徴とする請求項1記載の不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記第1データ線に一方の電極が接続された第2強誘電体キャパシタと、
前記第1データ線と前記第2強誘電体キャパシタの他方の電極との間に接続された第2遅延回路とを備える
ことを特徴とする請求項1記載の不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記第1強誘電体キャパシタの他の電極と第2誘電体キャパシタの他の電極との間に読み出し電圧を印加するためのスイッチ回路を備える
ことを特徴とする請求項3記載の不揮発性論理回路。 - 前記データラッチ回路の入力のしきい値は、前記不揮発性論理回路がデータ「1」を記憶しているときに前記第1データ線に生じる電圧と、データ「0」を記憶しているときに前記第1データ線に生じる電圧との間の電圧に設定されている
ことを特徴とする請求項3記載の不揮発性論理回路。 - 前記第1および第2遅延回路は、インバータ回路と、NAND回路またはNOR回路とから構成され、
前記NAND回路または前記NOR回路には、前記第1および第2強誘電体キャパシタへのデータの書き込みと読み出しとを切り替える制御信号線が接続されている
ことを特徴とする請求項2又は3記載の不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記第1強誘電体キャパシタの両端を短絡および開放させる第1スイッチ回路と、
前記第2強誘電体キャパシタの両端を短絡および開放させる第2スイッチ回路とを備える
ことを特徴とする請求項2又は3記載の不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記第1データ線と前記データラッチ回路との間に直列に接続された2つのインバータ回路を備える
ことを特徴とする請求項2又は3記載の不揮発性論理回路。 - 前記不揮発性論理回路はさらに、
前記第1データ線と所定の電位との間を短絡および開放する第3スイッチ回路を備える
ことを特徴とする請求項2又は3記載の不揮発性論理回路。 - 強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
前記強誘電体キャパシタの一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。 - 強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
インバータ回路を介して接続された2つの強誘電体キャパシタについて、一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。 - 強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
直列に接続された2つの強誘電体キャパシタについて、相互に接続された側の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させた電圧を印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004039530A JP2005236355A (ja) | 2004-02-17 | 2004-02-17 | 不揮発性論理回路およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004039530A JP2005236355A (ja) | 2004-02-17 | 2004-02-17 | 不揮発性論理回路およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005236355A true JP2005236355A (ja) | 2005-09-02 |
Family
ID=35018905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004039530A Pending JP2005236355A (ja) | 2004-02-17 | 2004-02-17 | 不揮発性論理回路およびその駆動方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2005236355A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120130129A (ko) | 2011-05-20 | 2012-11-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 집적 회로 |
JP2015529996A (ja) * | 2012-07-06 | 2015-10-08 | レイディアント テクノロジーズ, インコーポレイテッドRadianttechnologies, Inc. | 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 |
-
2004
- 2004-02-17 JP JP2004039530A patent/JP2005236355A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120130129A (ko) | 2011-05-20 | 2012-11-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 집적 회로 |
US9048105B2 (en) | 2011-05-20 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
JP2015529996A (ja) * | 2012-07-06 | 2015-10-08 | レイディアント テクノロジーズ, インコーポレイテッドRadianttechnologies, Inc. | 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 |
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