JP2015529996A - 電力中断期間中を通して論理関数を実行するための埋め込み式不揮発性メモリ回路 - Google Patents

Abstract

自律強誘電体メモリラッチ（ＡＭＬ）を有する回路が開示される。ＡＭＬは、ＡＭＬ入力、ＡＭＬ出力、第１のＡＭＬ電力接点、第２のＡＭＬ電力接点およびＡＭＬ状態、ならびに、ＡＭＬ入力またはＡＭＬ出力のうちの一方と直列の第１のスイッチによって特徴付けられる。スイッチが、第１のＡＭＬ電力接点および第２のＡＭＬ電力接点の間に電力が供給されているときにＡＭＬの状態が変化するのを防ぐために配置され、本発明の１つの態様では、回路は、ＡＭＬ入力またはＡＭＬ出力のうちのもう一方と直列の第２のスイッチと、ＡＭＬ入力またはＡＭＬ出力と直列のラッチと、を含んでもよい。ラッチは、ＡＭＬ出力とＡＭＬ入力との間に直通の戻り経路が存在しないように配置される。【選択図】図９

Description

関連出願の相互参照
本出願は、２０１０年６月９日に出願された米国特許出願第１２／７９７，５３９号明細書の一部継続出願であり、また２０１１年９月１日に出願された米国特許出願第１３／２２３，８１５号明細書の一部継続出願であり、２００９年６月８日に出願された米国特許出願第１２／４８０，６４５号明細書、現在は米国特許第７，９９０，７９４号明細書からの優先権を主張する国際出願第ＰＣＴ／ＵＳ１０／３８４３３号からの優先権を主張する。

電力中断期間中を通して動作しなければならない論理回路は、当技術分野では公知である。そのような回路の最も単純な形式は、バッテリーのような何らかのエネルギー蓄積形式を利用して、通常は回路を流れている電力がオフになっている期間中も、システムの状態を維持している。そのようなシステムは、蓄積可能な電力量によって制約される。回路には、回路の状態を長期間維持する低電力モードに入ることで、外部電源を必要としない期間を延長するものもある。

第２の種類の回路は、電力中断が発生したら、電源が切断される前に、システムの状態を不揮発性メモリに格納する。電源が回復したときに、システムの状態が不揮発性メモリから「再格納され（ｒｅｌｏａｄｅｄ）」て、システム動作を継続する。この型のシステムは、通常別個の保管／復元モードが必要である。ある種類のシステムでは、状態を格納する不揮発性メモリは、回路の状態が保管されている回路とは異なる論理レベルまたは周波数で動作する。例えば、不揮発性メモリは、シャドウＲＡＭとして動作するＥＥＰＲＯＭであってもよい。不揮発性メモリに情報を格納するために必要な電圧およびサイクル時間は、論理回路によって使用されるものとは実質的に異なり、したがって、不揮発性メモリは、システムの状態が常に不揮発性メモリに格納されるように、リアルタイムでシステムの状態を追跡することができない。それに加えて、保管サイクルは、システムをさらに複雑にし、システムの費用を増加させる別個のシステムモードが必要になる。

第２の種類の不揮発性メモリは、強誘電体メモリ装置に基づく。これらの装置は、他の回路と同じ論理レベルで動作し、論理回路の時間に匹敵する時間で読み出し、かつ書き込みすることができる。しかしながら、これらの不揮発性メモリ装置は、同期して読み出しおよび書き込みされなければならず、したがって、システムの状態を格納し、復元させるためにそのような不揮発性メモリ装置を使用することは、依然として通常、別個の保管／復元手順を伴う。さらに、これらのメモリは、関連する回路の通常の論理レベル内にある電圧によって書き込むことができるので、電源切断時または電源投入時のような電源が不安定なときに、メモリに格納されているデータの変更を防ぐことは相当な難題となっている。

本発明は、ＡＭＬ入力、ＡＭＬ出力、第１のＡＭＬ電力接点、第２のＡＭＬ電力接点およびＡＭＬ状態によって特徴付けられるＡＭＬを有する回路と、ＡＭＬ入力またはＡＭＬ出力と直列の第１のスイッチと、を含む。本発明は、回路を動作させて電力中断期間中を通して回路の状態を保存する方法もまた含む。スイッチは、第１のＡＭＬ電力接点と第２のＡＭＬ電力接点との間に電力が供給されているときにＡＭＬの状態が変化するのを防ぐために配置され、本発明の１つの態様では、回路は、ＡＭＬ入力またはＡＭＬ出力のうちのもう一方と直列でない方と直列の第２のスイッチと、ＡＭＬ入力またはＡＭＬ出力と直列のラッチと、を含んでもよい。ラッチは、ＡＭＬ出力とＡＭＬ入力との間に直通の経路が存在しないように配置される。

回路は、ＡＭＬ出力で動作を実行して、ラッチによってＡＭＬ入力に結合される回路素子出力を生成する回路素子を含むことができる。

本発明の１つの態様では、回路は、電力が第１のＡＭＬ電力接点および第２のＡＭＬ電力接点から除去される前に、第１のスイッチおよび第２のスイッチを開放するスイッチ制御装置もまた含むことができる。第１のスイッチおよび第２のスイッチの開閉のタイミングを調節して、回路が第１のスイッチおよび第２のスイッチのうちのもう一方が閉鎖される前に所定の状態になるようにする。

図１Ａは、自律メモリ回路の概略図である。 図１Ｂは、強誘電体キャパシタ２１を上向き状態および下向き状態にして自律メモリ回路２０が電源投入されたときの、時間の関数として、図１Ａに示される電力レールおよびノード２６の電位を示す。 図２は、自律メモリ回路の別の実施形態の概略図である。 図３は、フィードバック経路を利用する不揮発性ラッチのブロック図である。 図４は、電界効果トランジスタ（ＦＥＴｓ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）を利用する不揮発性ラッチの１つの実施形態の概略図である。 図５は、入力上にインバータバッファを有する自律メモリラッチを示す。 図６Ａは、本発明によるＡＭＬの論理経路への挿入を示す。 図６Ｂは、本発明によるＡＭＬの論理経路への挿入を示す。 図６Ｃは、本発明の１つの実施形態による不揮発性マスタスレーブフリップフロップを示す。 図７Ａは、直列チェーンとして接続されるＮ個の単一のビットカウンタから構築されるバイナリカウンタを示す。 図７Ｂは、電源障害期間中を通してカウンタの状態を保存するためのＡＭＬを有しない単一のビットカウンタを示す。 図７Ｃは、電源障害期間中を通してカウンタの状態を保存するＡＭＬを有する単一のビットカウンタの一実施形態を示す。 図７Ｄは、ＡＭＬが論理回路と揮発性ラッチとの間に位置する循環論理回路を示す。 図８は、本発明によるシフトレジスタの一実施形態を示す。 図９は、１つまたは複数のＡＭＬを有する回路内で電力を管理する方法を示す。 図１０は、ＡＭＬが、回路の動作中にノードの状態を格納するために使用され、次いで、後のある時点においてその状態を復元するために使用される回路を示す。

本発明がその利点をもたらす方法は、参照により本明細書に組み込まれる米国特許第７，９９０，７４９号明細書に記載されている新規な強誘電体ラッチ設計を参照すると、より容易に理解することができる。この論考の目的のため、ＡＭＬは、自律メモリ回路およびフィードバックループを有するラッチとして定義され、自律メモリ回路は、強誘電体キャパシタと、導電性負荷と、出力ノードを第１の電力レールに接続する電流駆動型制御入力を有するスイッチとを含み、導電性負荷は、第２の電力レールを出力ノードに接続し、強誘電体キャパシタは、スイッチ制御入力と出力ノードとの間に接続される。

最初に図１Ａを参照すると、自律メモリ回路の概略図が示されている。自律メモリ回路２０は、強誘電体キャパシタ２１と、電流駆動型制御入力２５を有するスイッチ２３とを含む。導電性負荷２２が、電力レールとスイッチ２３との間に接続される。

強誘電体キャパシタ２１は、強誘電体キャパシタ２１の両端間に電圧を印加することによって切り替えることができる残留分極を有する。すなわち、キャパシタの両端間に電圧が印加されない場合は、キャパシタの誘電体は電気的に分極される。この論考の目的のため、誘電体は、誘電体が上向きまたは下向きのいずれかに分極されている状態に相当する２つの状態を有し、強誘電体キャパシタの両端間に電圧が印加される場合には、強誘電体キャパシタに電界が生成される。電界の方向が残留分極の方向と同じであれば、強誘電体キャパシタの２つのプレートを接続する回路を少量の電流が流れる。他方では、印加された電界が残留分極の方向とは反対の方向であれば、残留分極は方向を変更して新たな電界方向に適合させ、大量の電流が外部回路を流れる。電流および電流が流れるときの電圧の大きさは、強誘電体キャパシタの組成、面積および厚さを調整することによって設定することができる。

電流が電流駆動型制御入力２５に入ると、スイッチ２３は、高インピーダンス状態から低インピーダンス状態に変化する。自律メモリ回路２０では、入力線からスイッチ２３までの電位は、スイッチの状態とは無関係にグランド電位またはほぼグランド電位であり続けることを前提とする。以下の論考をわかり易くするために、電力レールは正であり、強誘電体キャパシタ２１のプレートの両端間に正のレール電位Ｖが印加されると、「上向き」残留分極状態が設定されることを前提とする。しかしながら、入力は電力を基準とし、出力はグランドを基準とする他の実施形態を利用することができる。

最初に、強誘電体キャパシタ２１は上向き状態に分極されていることを前提とする。電源を入れると、スイッチ２３は、最初はオフ状態であり、したがって、ノード２６の電位はＶまで増加する。このため、強誘電体キャパシタ２１に印加される電界もまた上向き方向であり、強誘電体キャパシタ２１は、状態を反転させない。それに応じて、電流はスイッチ２３の入力にはほとんど流れず、スイッチ２３はオフのままであり、自律メモリ回路２０の出力は、即座にＶの電位となる。

次に、強誘電体キャパシタ２１は下向き状態に分極されていることを前提とする。電源を入れると、強誘電体キャパシタ２１の両端間に印加される電界は、強誘電体キャパシタ２１の残留分極の方向とは反対であり、強誘電体キャパシタ２１は、状態を反転して、印加された電界に適合させようとする。この場合、はるかに大量の電流がスイッチ２３の制御入力に流れ、スイッチ２３は導電状態に入る。ノード２６は、Ｖ未満の中間状態まで上昇する。特定の電位は、スイッチの詳細事項に依存する。この中間状態は、強誘電体キャパシタ２１がその上向き状態への切り替えを終えるまで維持される。その時点で、それ以上の電荷が強誘電体キャパシタ２１から流れることはなく、スイッチ２３は再度非導電状態に入る。したがって次に、ノード２６の電位は、再びＶまで増加する。

したがって、電源を入れた後は、自律メモリ回路２０は、強誘電体キャパシタ２１が状態を切り替えるのに必要な時間の間、強誘電体キャパシタ２１の分極の状態に依存する一時的な出力を有する。強誘電体キャパシタ２１が上向きであり、電源を入れてもそれが切り替わらない場合は、出力は、ほぼ即座に高くなる。強誘電体キャパシタ２１が下向きであり、電源を入れるとそれが切り替わる場合は、出力は、一時期の間、電圧Ｖ_ｓによって特徴付けられる中間状態になり、次いで、高くなる。その一時期が経過すると、出力は常に高い状態になり、強誘電体キャパシタ２１は上向きの分極状態になる。

ここで図１Ｂを参照すると、強誘電体キャパシタ２１を上向き状態および下向き状態にして自律メモリ回路２０に電源投入した場合の、時間の関数としての図１Ａに示される電力レールおよびノード２６の電位が示されている。強誘電体キャパシタ２１が下向き状態である場合に自律メモリ回路２０に電源投入すると、ノード２６の電位は、最初は、強誘電体キャパシタ２１が分極状態を変化し始める値にノード２６の電位が達するまで、電力レールの電位とともに増加する。強誘電体キャパシタ２１が分極を反転し始めるにつれて、電荷が放出され、それにより、スイッチ２３が導通し始める。スイッチ２３が、過度に導通し始めた場合に、ノード２６の電位は降下し始め、強誘電体キャパシタ２１は、切り替えを停止する。スイッチ２３が十分に導電しない場合は、ノード２６の電位の上昇が速まり、強誘電体キャパシタ２１の切り替えを速め、さらに多くの電流をスイッチ２３の制御入力に送り込み、その導電性を増加させる。したがって、回路は、低速度で上昇して、特定の中間値でのノード２６の電位で安定する。このように、スイッチ２３の導電性の変化は、強誘電体キャパシタ２１の状態の変化が完了するまで、ノード２６での電圧上昇を制限する。この時点では、強誘電体キャパシタ２１からこれ以上の残留電荷は放出されず、したがって、スイッチ２３は再度非導電状態になり、ノード２６は、Ｖまで上昇する。強誘電体キャパシタ２１の遷移中の電位は、以下の論考において、「シェルフ電圧」Ｖ_ｓと呼ばれる。ノード２６での電位の特定の形状は、一般に、特定のスイッチの実装に依存する。

図１Ｂおよび特に点曲線を再び参照すると、図１Ａに示される電力レールおよびノード２６の電位が、強誘電体キャパシタ２１を上向き状態にして、自律メモリ回路２０が電源投入されたときの時間の関数として示されている。強誘電体キャパシタ２１が、電源投入時にオンに切り替わらないので、スイッチ２３の制御入力に電流がほとんど流れず、スイッチ２３は導通しない。ノード２６の電位は、即座に電力レールの電圧まで上昇する。

ここで図２を参照すると、自律メモリ回路の別の実施形態の概略図が示されている。自律メモリ回路３０は、スイッチ３３が、電流信号ではなく電圧信号をオンに基づいて切り替わり、キャパシタ３４が、電荷−電圧変換を提供するために追加されている点で、自律メモリ回路２０とは異なっている。強誘電体キャパシタ２１が上向き状態である場合に電力が印加されると、強誘電体キャパシタ２１は上向き状態のままであり、キャパシタ３４は、電荷をほとんど受け取らないので、スイッチ３３は導電状態にならない。

強誘電体キャパシタ２１が下向き状態である場合に電力が印加されると、強誘電体キャパシタ２１は、電力が増加するにつれて、その分極を反転し始める。分極の変化は、放出されてキャパシタ３４に蓄積される電荷を生じさせ、それにより、スイッチ３３への入力における電位が上昇する。キャパシタ３４が正しく選択されている場合には、電流駆動型制御入力２５の電位の増加は、スイッチ３３が導通するのに十分であり、それにより、ノード２６の電位が低下する。強誘電体キャパシタ２１が状態を変化させている限り、ノード２６は、グランドとＶとの間の中間電位のままである。ひとたび強誘電体キャパシタ２１が状態を完全に変化させると、それ以上の電荷は、キャパシタ３４に蓄積されない。次に、キャパシタ３４の電荷は、スイッチ３３の漏れ電流によって決定される速度で漏出する。この時点では、スイッチ３３は、再度非導電状態になり、ノード２６は、Ｖまで上昇する。したがって、自律メモリ回路３０は、上記で論じられた自律メモリ回路２０と類似の方法で動作する。すなわち、電源投入中に、出力信号を監視して、電源投入前に強誘電体キャパシタ２１の状態を判定することができる。電源投入完了後には、出力が高くなり、強誘電体キャパシタ２１は上向き状態になる。

上記の自律メモリ回路は、フィードバック経路と組み合わせて不揮発性ラッチを構築することができる。ここで図３を参照すると、そのようなフィードバック経路を利用する不揮発性ラッチ７０のブロック図が示されている。不揮発性ラッチ７０におけるフィードバック回路７７は、自律メモリ回路に電源投入すると、ノード７６と電力レール７８との間の電位差を計測する。負荷７１の両端間の電位差が、所定の閾値よりも大きい場合には、フィードバック回路７７は、スイッチ７３を導電状態にして、ノード７６を低下させ、強誘電体キャパシタ７２を下向き状態に設定する信号を回線７５上に生成する。スイッチ７３をオンにすると、フィードバック回路７７の制御入力は、永続的にオンに保持され、回路がラッチする。負荷７１の両端間の電位差が、所定の閾値未満である場合には、フィードバック回路はオフのままであり、スイッチ７３はオフのままであり、ノード７６は高くなり、強誘電体キャパシタ７２は上向き状態に設定される。

ここで図４を参照すると、ＦＥＴを利用する不揮発性ラッチ８０の１つの実施形態の概略図が示されている。フィードバックトランジスタ８２は、不揮発性ラッチ８０の導電性負荷として機能する。電源投入時に、フィードバックトランジスタ８１のゲートの電位は、ＶまたはＶ_ｓのいずれかになるが、このＶ_ｓは、強誘電体キャパシタ８４が分極状態を変化させている時間の間にノード８７に存在する低減した電圧である。電位がＶである場合には、フィードバックトランジスタ８１は、全面的にオフのままであり、したがってフィードバックトランジスタ８１は、高インピーダンスを提供する。この場合には、フィードバックトランジスタ８１は、決してオンにならず、トランジスタ８３は、オフのままである。出力は高くなり、強誘電体キャパシタ８４は、上向き状態にプログラミングされたままである。

Ｖ_ｓがノード８７で生成される場合には、フィードバックトランジスタ８１は、フィードバックトランジスタ８１をオンにするのに十分な、ドレインとゲートとの間の負電位の影響を受け、したがってフィードバックトランジスタ８１は、シェルフ電圧がノード８７で生成されると極めて低いインピーダンスを提供する。フィードバックトランジスタ８１がオンになると、トランジスタ８３はオンになり、ノード８６をＶに近づけ、ノード８７をグランドに近づけ、したがってＶのすべてを強誘電体キャパシタ８４に印加して、強誘電体キャパシタ８４を再度下向き状態に切り替える。ノード８７をグランドに近づけてフィードバックトランジスタ８１をオンにすることによって、またはノード８６をグランドに近づけてフィードバックトランジスタ８１をオフにすることによって不揮発性ラッチ８０が電源投入される間に、不揮発性ラッチ８０をプログラミングすることができる。

上記の閾値基準は、シェルフ電圧Ｖ_ｓとＶとの間の差が、フィードバックトランジスタ８１の閾値電圧よりも大きくなるように回路を設計することによって満たされる。電荷−電圧変換は、キャパシタ８５によって提供される。

不揮発性ラッチ８０は、高インピーダンスの回路によって隔離されなければならないことに留意されたい。入力信号を供給する回路がフィードバックトランジスタ８１に対し低インピーダンスを提示している場合に、ノード８６が高ければノード８６を低電圧まで引き下げる可能性があり、それゆえ、ラッチの状態変化を引き起こす。同様に、出力によって駆動されている回路が低インピーダンスである場合に、ノード８７でのラッチの出力が大きいと考えられると、ノード８７を低電圧まで引き下げる可能性がある。

不揮発性ラッチ８０は、インバータであることにも留意されたい。入力上の低信号は、出力上の高信号につながり、入力上の高信号は、出力上の低信号につながる。したがって、ラッチが下記に述べられるような論理回線に挿入される場合には、インバータが、ラッチの入力または出力のいずれかに存在しなければならない。このインバータはさらに、入力または出力をバッファ記憶して上記で論じられた入力または出力に高インピーダンスを提供することができる。

以下の論考をわかり易くするために、インバータ／バッファがＡＭＬの入力上に含まれることを前提とするが、インバータ／バッファは、ＡＭＬの出力上にあってもまたよい。ここで図５を参照すると、入力上にインバータ／バッファ１７５を有するＡＭＬ１７４が示されている。以下の論考では、入力上または出力上のいずれかで、インバータと直列のそのようなＡＭＬは、特定の用途において複数の可能性のうちの１つだけが機能することが必要とされない限り、１７６で示される記号によって表示され、１つだけが機能する場合には、記号は、可能な機能中の選択肢だけを表示する。

本発明によるＡＭＬは、停電期間中を通して論理の状態を保存することができるように論理に埋め込むことができる。ここで図６Ａおよび図６Ｂを参照すると、本発明によるＡＭＬの論理経路への挿入が示されている。図６Ａを参照すると、装置には、回線１８２上で入力を受け取り、何らかの出力を生み出す論理回路１８１が含まれていることを前提としている。電力が失われると、回線１８２上の論理レベルが失われるので、システムの状態が失われる。ここで図６Ｂを参照する。ＡＭＬ１８３を回線１８２に挿入して、回線１８２上で論理値を捕捉することができる。ＡＭＬは、ＡＭＬが挿入される回線上で論理レベルを変更しないので、ＡＭＬの出力は単にＡＭＬの入力に追従するだけなので、ＡＭＬの存在によって論理回路が変更されることはない。しかしながら、電力が失われると、ＡＭＬは電力喪失の前に回線１８２の状態を格納する。したがって、電力が回復すると、ＡＭＬは論理回路１８１の入力に対する格納された論理レベルを再構築する。

上述の通り、ＡＭＬは、論理回路１８１が利用するレベルと同一の論理レベルで書き込みし、かつ読み出すことができる。したがって、ＡＭＬは、回路の電源障害時および電源投入時に、ＡＭＬ１８３の入出力上の過渡現象から保護されなければならない。この保護は、電源がオフまたは不安定であるとき、すなわち電源投入時および電源切断時に回線１８２からＡＭＬ１８３を隔離するスイッチ１８４によって提供することができる。スイッチは、電源がオンであり、安定しているときにはスイッチを閉鎖して、停電が起こっているという判定に応答してスイッチを開放する、電力検出回路１８６によって動作される。電源保護回路は、電力が完全に失われる前に開放スイッチ信号を生成するのに十分な電力を蓄積しなければならない。スイッチ１８４は、電力検出回路１８６からの信号によって閉鎖される常開のスイッチであることが好ましい。

図６Ａおよび図６Ｂに関連して論じた例では、論理回路１８１への入力が、十分に高インピーダンスであり、電源投入時および電源切断時に過渡現象がないことを前提としている。過渡現象がこの回線上に存在すれば、１８４で示されるタイプの第２の隔離スイッチを、スイッチ１８７で示されるように、回線１８２の、ＡＭＬ１８３と論理回路１８１との間に挿入しなければならない。

スイッチ１８７は、論理回路１８１の一部であり得ることに留意されたい。ただし、論理回路１８１に対して問題を起こさずに、スイッチ１８７を動作させてＡＭＬ１８３を隔離することができることが前提である。例えば、論理回路１８１の第１の段がトランスペアレントラッチ、すなわちバッファに入力して論理値を捕捉することができるスイッチを備えるクロスカップル型バッファであれば、スイッチは、必要な隔離を行うことができるであろう。同様に、ＡＭＬが、出力スイッチを備えるラッチ、例えば出力対応のトランスペアレントラッチによって駆動されるのであれば、ラッチの出力スイッチは、スイッチ１８４が行う必要な隔離を行うことができるであろう。

図６Ｂに示された構成を、「インライン」論理と呼ぶことにする。論理回路１８１の出力が、回線１８２の論理レベルを変更する回路のある地点に経路を定めて戻される場合には、さらに複雑な隔離の構成が必要である。出力が、入力を変更する方法で再び入力に戻って結合された回路を、「循環」論理と呼ぶことにする。

本発明のいくつかの態様は、不揮発性マスタスレーブフリップフロップ（ＮＶＦＦ：ｎｏｎ−ｖｏｌａｔｉｌｅ ｍａｓｔｅｒ−ｓｌａｖｅ ｆｌｉｐ−ｆｌｏｐ）と呼ばれる回路を参照すると、より容易に理解することができる。ここで図６Ｃを参照すると、本発明の１つの実施形態によるＮＶＦＦが示されている。ＮＶＦＦ１７２は、第１のスイッチ１７８によってＡＭＬ１７６’に接続される、従来の揮発性ラッチ１７９を含んでいる。揮発性ラッチ１７９への入力は、第２のスイッチ１７７によってＮＶＦＦ入力に接続される。電源投入時および電源切断時に、スイッチ１７７が開放されて、ＡＭＬ１７６’の内容が電源投入動作時または電源切断動作時に過渡現象によって変更されないように、保護しなければならない。

ＮＶＦＦ１７２への入力が、ＮＶＦＦ１７２の出力に直接接続されないように、ＮＶＦＦ１７２を動作させることができる。通常の動作時には、３つのステップを有する、考えられる切り替えシーケンスが２つある。第１のシーケンスでは、スイッチ１７７および１７８は、両方ともスイッチが開放された状態から始まる。次に、スイッチ１７７が閉鎖され、次いで、開放される。次に、スイッチ１７８が閉鎖され、次いで、開放される。第２のシーケンスでは、スイッチ１７７が閉鎖され、スイッチ１７８が開放されている。次に、スイッチ１７７が開放され、それに続いて、スイッチ１７８が閉鎖される。次に、スイッチ１７８が開放され、それに続いて、スイッチ１７７が閉鎖される。

揮発性ラッチ１７９およびＡＭＬ１７６’の相対位置を逆にすることができることにも留意されたい。すなわち、ＡＭＬ１７６’の出力がスイッチ１７８に接続され、スイッチ１７８が揮発性ラッチ１７９に接続されるので、ＡＭＬ１７６’に接続されるスイッチ１７７からなるＮＶＦＦもまた、機能する。したがって、ＮＶＦＦは、入力および出力と、直列に接続された４つのコンポーネントと、を有する回路であると定義されることになる。第１のコンポーネントは入力に接続されたスイッチである。第２のコンポーネントは、ラッチまたはＡＭＬのうちの一方であり、第２のコンポーネントは、第１のスイッチに接続される。第３のコンポーネントは、第１のコンポーネントの出力を第４のコンポーネントに接続する、第２のスイッチである。第４のコンポーネントは、ラッチまたはＡＭＬのうちのもう一方である。ＮＶＦＦの出力は、第４のコンポーネントの出力である。

ここで、複数の単一のビットカウンタ回路から構築された単純なバイナリカウンタ回路を参照して、ＡＭＬが循環論理構成で使用される方法を説明する。ここで図７Ａ〜７Ｃを参照すると、複数の単一のビットカウンタから構築されたバイナリカウンタおよび、ＡＭＬを含んで、および含まずに構築された単一のビットカウンタの実施形態が示されている。図７Ａを参照すると、バイナリカウンタは、直列チェーンとして接続されるＮ個の単一のビットカウンタから構築されている。単一のビットカウンタ５５は、例示的なカウンタである。単一のビットカウンタはそれぞれ、入力信号を受け取り、２つの出力信号を生成する。第１の出力信号は、チェーン内の次の単一のビットカウンタに入力を提供するキャリーフォワード信号である。第２の出力は、ＯＵＴ_１，ＯＵＴ_２，．．．ＯＵＴ_Ｎで示されたそのビットに関連したバイナリ計数である。

ここで図７Ｂを参照すると、電源障害期間中を通してカウンタの状態を保存するためのＡＭＬを含んでいない単一のビットカウンタ５０が示されている。単一のビットカウンタ５０は、加算器５１およびトランスペアレントラッチ５２を含む。トランスペアレントラッチ５２は、加算器５１の出力が、対応する加算器５１の入力に直接フィードバックされる競合状態を防ぐ。トランスペアレントラッチ５２は、入力許可スイッチ５７およびクロスカップル型バッファを含む。入力許可スイッチ５７は、制御回線５７ａ上の信号によって制御される。トランスペアレントラッチ５２の出力は、出力許可スイッチ５８を含む。競合状態を防ぐために、スイッチ５７および５８は、決して同時に閉鎖されてはならない。スイッチ５７、トランスペアレントラッチ５２およびスイッチ５８を含む装置は、出力制御付きトランスペアレントラッチと呼ばれる。

加算器５１は、２ビットの入力を加算器５１に加算して、トランスペアレントラッチ５２に格納される出力およびキャリーフォワード信号を生成する。加算器５１に入力される信号が両方とも「０」である場合には、加算器５１は、その出力およびキャリーフォワード信号の両方に対して「０」を生成する。一方の入力が「０」で、もう一方の入力が「１」である場合には、加算器５１は、その出力に対して「１」を生成して、そのキャリーフォワード信号に対して「０」を生成する。最後に、入力が両方とも「１」である場合には、加算器５１は、その出力に対して「１」を生成し、そのキャリーフォワード信号に対して「１」を生成する。電力が失われると、ラッチの内容は失われる。

ここで図７Ｃを参照すると、停電期間中を通してカウンタの状態を保存するＡＭＬを含む、単一のビットカウンタ５５の一実施形態が示されている。単一のビットカウンタ５５は、制御回線５７ｂ上の信号によって制御される追加のスイッチ５８が、スイッチ５８で示されるような、トランスペアレントラッチ５２の後に導入されており、ＡＭＬ５４が、出力回線に配置されている点において、単一のビットカウンタ５０とは異なっている。一般に、循環論理には、循環論理の入力に戻る自律メモリの出力からアナログ閉ループが形成されるのを防ぐために、２個のスイッチがフィードバック経路になければならない。５９で示された回路は、上記で論じられたＮＶＦＦの一例である。上述の通り、従来のラッチの順序、すなわち、トランスペアレントラッチ５２およびＡＭＬ５４のクロスカップル型バッファを逆にすることもまた可能であり、回路は、依然として意図した通りに機能するであろう。

循環論理では、自律メモリは、２つの異なる時点で、２つの方法で他の回路から隔離されなければならない。第１に、自律ビットからデータを呼び出す際には、回路が新たな入力を処理するときに回路によるスプリアス出力が、ラッチのデータを非同期に上書きしないように、ＡＭＬの入力が、他の回路の出力から切断されなければならない。第２に、データをＡＭＬに再び格納する際には、作業がデータ上で実行された後に、他の回路の出力上に回路が存在して、その回路の結果を捕捉しなければならないが、その結果を自律メモリラッチの入力に転送する際には、その結果が回路の出力から隔離された状態を保持しなければならない。結果が自律メモリラッチにロードされると直ちに、ラッチへの入力を生成した回路の出力が変化し始める場合があり、この変化は無視されなければならないので、この第２の要件が必要である。

図７Ｃに示される実施形態では、トランスペアレントラッチ５２の一部である入力許可スイッチが、循環論理で必要な２個のスイッチのうちの１つとして使用された。この実施形態は、入力許可スイッチ５７を、電源投入時および電源切断サイクル時に、回路の動作を変更せずに動作させることができるという事実に依存する。他の実施形態では、別個のスイッチを循環経路に導入して、回路のトランスペアレントラッチの一部であるスイッチとは無関係に、スイッチを動作させることができるように、必要なスイッチを提供することもできる。

図７Ｃに示される実施形態では、揮発性ラッチは、論理素子とＡＭＬとの間に位置する。しかしながら、ＡＭＬが論理装置とＡＭＬとの間に位置する実施形態もまた利用することができる。ここで図７Ｄを参照すると、ＡＭＬ９２が論理回路９１と揮発性ラッチ９３との間に位置する循環論理回路が示されている。スイッチ９４および９５は、図７Ｃに示されるスイッチ５７および５８と類似した方法で動作される。制御回線９６ａおよび９６ｂを動作させる方法を、以下でさらに詳細に論じる。

クロック制御された実施形態を使用して、シーケンス論理装置と呼ばれる、ある種の装置を構築することができる。シーケンス論理は、ＮＶＦＦによって分離された複数の組み合わせ論理ブロックであると定義される。組み合わせ理論ブロックは、１つまたは複数の入力と、１つまたは複数の出力と、を有する論理ブロックであると定義され、組み合わせ論理ブロックは、入力を処理して出力を生成する。組み合わせ論理ブロックは、以前の結果を格納するメモリ素子をまったく含まず、組み合わせ論理ブロックに格納された値は、現時の出力の算出に使用される。

シフトレジスタは、複数の段を有するシーケンス論理回路と見なすことができる。この複数の段では、組み合わせ論理ブロックは、組み合わせ論理ブロックへの入力を、単に組み合わせ論理ブロックの出力にコピーするだけの、すなわち入力に「１」を乗算するブロックである。ここで図８を参照すると、本発明によるシフトレジスタの一実施形態が示されている。シフトレジスタ２８０は、１つの組み合わせ論理ブロック２８２の倍数個と直列に接続される複数のクロック制御されたＮＶＦＦ２８１から構築される。シフトレジスタは、回線２８３上でクロック制御される。シフトレジスタ２８０を使用して、組み合わせ論理ブロックのそれぞれの出力を分岐させることにより、直列データストリームを並列データストリームに変換することができる。シフトレジスタ２８０は、遅延回路としても使用することができる。停電期間中に、シフトレジスタ２８０は、停電の前にシフトレジスタ２８０に格納されたビットを保持する。

さらに一般的な場合では、組み合わせ論理ブロック２８２で示された組み合わせ論理ブロックは、様々な関数を有する組み合わせ論理ブロックと置き換えられる。所与の装置内の組み合わせ論理ブロックは、同一である必要がない。さらに、組み合わせ論理ブロックは、特定の回路に応じて追加の入力および出力を有することができる。例えば、図７Ｃに示されるカウンタの組み合わせ論理ブロックは、加算器である。

ＡＭＬを含む循環論理には、ＡＭＬ出力からＡＭＬ入力までのフィードバック経路が常に確実に中断されるように、ラッチおよび２個のスイッチが常にフィードバック経路になければならないことに留意されたい。場合によっては、図７Ａ〜７Ｃに関して上記で論じられたカウンタの場合のように、ラッチは既存の回路の一部であってもよい。図６Ｃに関して上記で論じられたように、スイッチを動作させる。

ＡＭＬのインライン使用には、電力システムの状態の変化時またはＡＭＬへの入力のレベルがＡＭＬにコピーされない期間に、ＡＭＬへの入力を隔離するための単一のスイッチだけが必要であることに留意されたい。しかしながら、これは、ＡＭＬの出力が高インピーダンスに接続されており、かつ、電力障害期間中に電圧スパイクが逆方向に伝播しないことを前提としている。

ここで図９を参照すると、１つまたは複数のＡＭＬを含む回路で電力を管理する方法が示されている。ＡＭＬを含む回路１０１に電力を供給する電源１０３は、電力障害が検出された後にＡＭＬを保護する様々なスイッチを開放するのに要する時間の間、システムを保持するのに十分な電力を蓄電しなければならない。回路１０１は、回路１０１上の第１の端子と第２の端子との間に電位を供給することにより電源投入される。電源遮断中に必要な電力は、第１の端子と第２の端子との間の電位を維持する、蓄電コンポーネント１０２に蓄電される。蓄電されなければならない電力の量は、回路１０１に埋め込まれている様々な保護スイッチを開放するのに要する時間の間、回路１０１が必要とする電力の量である。本発明の１つの態様では、蓄電コンポーネント１０２には、必要なエネルギーを蓄積するキャパシタが含まれている。必要なエネルギーの量は、様々な保護スイッチを開放するのに要する時間に依存するが、一般に、回路１０１を数マイクロ秒間動作させるのに必要な電力よりも少ないであろう。

本発明の１つの態様では、電力バス１０７上の電力が、電力監視装置１０４によって監視される。電力監視装置１０４が、所定値を下回る値まで減少する電力バス１０７上の電位を監視することによって、電源１０３からの電力の喪失を検出すると、電力監視装置１０４は、バス１０６を介して回路１０１内の様々な保護スイッチの状態を制御するスイッチ制御装置１０５に合図を送る。

回路１０１に電源投入される方法は、多少複雑になり、一般に、回路１０１の詳細事項に依存する。電源投入シーケンスは、回路１０１が、電力監視装置１０４が電力障害を検出する前に存在していた状態で動作を確実に再開できるようにする。再び図７Ｄを参照する。上述の通り、電源投入されると、スイッチ９４および９５が開放される。ＡＭＬ９２がその出力を安定させるのに十分な時間の経過後に、スイッチ９５が閉鎖されるが、スイッチ９４は開放されたままである。論理回路９１に接続されている揮発性ラッチ９３の結果が安定するのに十分な時間の経過後に、スイッチ９４が閉鎖されて、回路の動作を開始することができる。論理回路９１に、ＡＭＬがさらに含まれていれば、回路に再び接続される前に、追加のＡＭＬが安定するまでの時間を確保するために、タイミングを遅らせることが追加で必要になる場合がある。任意の所与の回路設計について、ＡＭＬに電源投入するためのプログラムは、電源投入プロセスの際に過渡現象によって、ＡＭＬが決して妨害されることがないように設計することが可能である。

上記の実施形態では、正常に電力が供給された動作中に、ＡＭＬが回路の動作から見えない方法でＡＭＬを回路の経路に挿入することによって、ＡＭＬを利用して停電期間中を通して回路の状態を格納する。しかしながら、ＡＭＬを使用して、回路の動作時に他の状態を格納する実施形態を構築することも可能である。例えば、ＡＭＬを利用して、後ほど、回路の状態が、回路の動作に起因して変化した後に呼び出される、通常の動作時の回路の状態を格納することができる。ここで図１０を参照すると、回路の動作時にノードの状態を格納し、次いで後のある時点において、その状態を復元するためにＡＭＬを使用する回路が示されている。回路１２０は、入力がノード１２９から導出される、第１のＡＭＬ１２３を通して接続された、２つの論理回路１２１および１２２を含む。ＡＭＬ１２３と、スイッチ１２７および１２８と、をインライン構成で動作させて、上記の方法と類似した方法で、ノード１２９の状態を保存する。通常動作では、スイッチ１２８および１２７は閉鎖されている。回路１２０の動作中のある時点で、スイッチ１２５を閉鎖することによりノード１２９の状態が第２のＡＭＬ１２４に読み込まれる。いずれかの後続の時点で、ＡＭＬ１２４の内容を使用して、スイッチ１２８および１２５を開放し、スイッチ１２６を閉鎖することによってノード１２９の状態を再構築する。ノード１２９のレベルを格納し、回復するための時間の選択は、回路１２０が位置する全体回路に依存する。ＡＭＬ１２４に格納された値は、ＡＭＬ１２４に永続的に格納され、ノード１２９をリセットするのに使用される、「リセットされた」値でもあり得ることに留意されたい。この場合には、スイッチ１２５は存在しない。１つの実施形態では、ＡＭＬ１２４への入力は、外部バスから得られ、始動時に存在する、格納された状態を外部プログラミングすることが可能になる。

循環論理には、入力許可スイッチ付きラッチと直列の入力スイッチを備えたＡＭＬが含まれることに留意されたい。論考をわかり易くするために、入力スイッチを備えたＡＭＬは、トランスペアレントのＡＭＬとして定義する。入力許可スイッチを備えたラッチは、通常トランスペアレントラッチと呼ばれる。したがって、最も単純な循環論理回路は、トランスペアレントＡＭＬと、直列に接続されたトランスペアレントラッチとを備えるＡＭＬ回路と直列に配置された入力および出力を有する回路素子からなる。図７Ｄは、トランスペアレントＡＭＬが、回路素子すなわち論理回路９１と、スイッチ９５および揮発性ラッチ９３からなるトランスペアレントラッチとの間に接続される場合を示している。図７Ｃは、トランスペアレントラッチが、回路素子すなわち加算器５１と、スイッチ５８およびＡＭＬ５４からなるトランスペアレントＡＭＬとの間にある場合を示している。いずれの場合も、ＡＭＬ回路は、回路素子の出力に接続される入力および回路素子の入力に接続されるＡＭＬ回路出力を有する。

さらに複雑な構成では、トランスペアレントＡＭＬと、トランスペアレントラッチとの間に、他の回路素子があってもよい。同様に、ＡＭＬ回路の出力と、回路素子の入力との間に、他の回路素子があってもよい。後者の場合には、他の回路素子は、回路素子の一部であると見なすことができる。以下の論考をわかり易くするために、ＡＭＬと、ラッチとの間に追加の素子がある場合もまた、ＡＭＬおよびラッチが直列に接続された回路と呼ばれる。

上記で説明される本発明の実施形態は、本発明の様々な態様を例示するために提供されてきた。しかしながら、異なる特定の実施形態で示される本発明の異なる態様を組み合わせて、本発明の他の実施形態を提供できることを理解されたい。それに加えて、本発明の様々な変形例は、前述の説明および添付の図面から明らかになるであろう。したがって、本発明は、以下の特許請求の範囲によってのみ限定される。

Claims (29)

1. ＡＭＬ入力と、ＡＭＬ出力と、第１のＡＭＬ電力接点と、第２のＡＭＬ電力接点と、ＡＭＬ状態と、によって特徴付けられるＡＭＬと、
   前記ＡＭＬ入力または前記ＡＭＬ出力のうちの一方と直列の第１のスイッチと、を備えるとともに、前記スイッチが、前記第１のＡＭＬ電力接点および前記第２のＡＭＬ電力接点の間に電力が供給されているときに前記ＡＭＬの前記状態が変化するのを防ぐために配置されていることを特徴とする回路。
2. 請求項１に記載の回路において、前記ＡＭＬ入力または前記ＡＭＬ出力のうちのもう一方と直列の第２のスイッチと、前記ＡＭＬ入力または前記ＡＭＬ出力と直列のラッチと、をさらに備えるとともに、前記ラッチが、前記ＡＭＬ出力と、前記ＡＭＬ入力との間に直通の経路が存在しないように配置されることを特徴とする回路。
3. 請求項２に記載の回路において、前記ＡＭＬ出力上で、動作を実行するか、または前記ＡＭＬ入力を提供する回路素子をさらに備えることを特徴とする回路。
4. 請求項２に記載の回路において、前記第１のスイッチおよび前記第２のスイッチが、同時に閉鎖されることを防ぐスイッチ制御装置をさらに備えることを特徴とする回路。
5. 請求項２に記載の回路において、前記第１のスイッチおよび前記第２のスイッチのうちの１つが、前記ラッチの一部であることを特徴とする回路。
6. 請求項２に記載の回路において、前記回路が、前記ＡＭＬ出力上で動作を実行して、前記ラッチによって前記ＡＭＬ入力に結合される回路素子出力を生成する回路素子を含むことを特徴とする回路。
7. 請求項６に記載の回路において、前記ラッチが、前記ＡＭＬ出力と前記回路素子への入力との間に位置することを特徴とする回路。
8. 請求項６に記載の回路において、前記ラッチが、前記回路素子の出力と、前記ＡＭＬ入力との間に位置することを特徴とする回路。
9. 請求項２に記載の回路において、電力が前記第１のＡＭＬ電力接点および前記第２のＡＭＬ電力接点から除去される前に、前記第１のスイッチおよび前記第２のスイッチを開放するスイッチ制御装置をさらに備えることを特徴とする回路。
10. 請求項２に記載の回路において、電力が、前記第１のＡＭＬ接点と前記第２のＡＭＬ接点との間に供給されない場合に、前記第１のスイッチおよび前記第２のスイッチが開放され、かつ、前記回路が、前記第１のＡＭＬ電力接点と、前記第２のＡＭＬ電力接点との間に電力が供給された後に、所定の順序で前記第１のスイッチおよび前記第２のスイッチを閉鎖するスイッチ制御装置をさらに備えることを特徴とする回路。
11. 請求項１０に記載の回路において、前記スイッチ制御装置が、前記第１のスイッチおよび前記第２のスイッチのうちの一方の閉鎖を、前記第１のスイッチおよび前記第２のスイッチのうちのもう一方が閉鎖された後の時間の間であって、前記回路が、前記第１のスイッチおよび前記第２のスイッチのうちのもう一方の前記閉鎖の前に所定の状態を達成することが可能である十分な時間の間、遅らせることを特徴とする回路。
12. 請求項９に記載の回路において、電源と、蓄電コンポーネントと、をさらに備えるとともに、前記電源が、前記第１の電力接点および前記第２の電力接点に電力を供給し、前記蓄電コンポーネントが、前記スイッチ制御装置が、前記第１のスイッチおよび前記第２のスイッチを開放するのに十分な時間の間、前記第１の電力接点および前記第２の電力接点に電力を供給することを特徴とする回路。
13. 請求項１２に記載の回路において、前記電源からの電力の喪失を検出し、前記スイッチ制御装置に前記第１のスイッチおよび前記第２のスイッチを開放させる電力監視装置をさらに備えることを特徴とする回路。
14. 請求項１３に記載の回路において、前記電力監視装置が、前記電源からの電力の再開を検出し、前記スイッチ制御装置に、所定の順序で前記第１のスイッチおよび前記第２のスイッチを駆動させることを特徴とする回路。
15. 回路素子入力と、回路素子出力と、トランスペアレントラッチおよび直列に接続されたトランスペアレントＡＭＬを備えるＡＭＬ回路であって、前記回路素子出力に接続されるＡＭＬ回路入力と、前記回路素子入力に接続されるＡＭＬ回路出力と、を有するＡＭＬ回路と、を備える回路を動作させる方法において、
    前記回路素子出力から前記ＡＭＬ入力を隔離するステップと、
    前記ＡＭＬが前記ＡＮＬに格納された値を呼び出した後に、前記ＡＭＬ出力を、第１の期間の間前記ラッチに接続するステップと、
    前記ラッチから前記ＡＭＬ出力を切断するステップと、
    前記回路素子出力を、前記ＡＭＬ入力に接続するステップと、
    前記回路素子出力からＡＭＬ入力を切断するステップと、を含むことを特徴とする方法。
16. 請求項１５に記載の方法において、前記トランスペアレントＡＭＬ入力が、前記回路素子出力に接続されることを特徴とする方法。
17. 請求項１５に記載の方法において、前記トランスペアレントラッチ入力が、前記回路素子出力に接続されることを特徴とする方法。
18. 請求項１５に記載の方法において、前記回路が電源から電源投入されることを特徴とする方法であって、
    停電を検出するステップと、
    前記ＡＭＬを、前記停電に応答して一定時間の間、前記回路素子および前記ラッチから隔離するステップと、をさらに含む方法。
19. 請求項１８に記載の方法において、前記ＡＭＬが、電力が中断されている間、前記回路素子および前記ラッチから隔離されたままであることを特徴とする方法。
20. 請求項１５に記載の方法において、前記第１の期間が、前記回路が電源投入された後に前記回路が安定するまでに要する時間よりも長いことを特徴とする方法。
21. 回路において、
    論理回路に埋め込まれた複数のＡＭＬと、
    第１の電力端子および第２の電力端子と、
    前記第１の電力端子と前記第２の電力端子との間に印加された電位によって前記回路が電源投入される、前記第１の電力端子と前記第２の電力端子との間の前記電位を監視する電力監視回路であって、前記電位が所定値を下回るときに前記ＡＭＬを、前記ＡＭＬに接続している回路コンポーネントから切断する電力監視回路と、
    を備えることを特徴とする回路。
22. 請求項２１に記載の回路において、前記電力監視回路が、前記ＡＭＬを所定のシーケンスで前記回路コンポーネントに再度接続して、前記電位が、前記所定値未満の値から前記所定値よりも大きな値にまで増加する場合に、前記電位が、前記所定値未満の値にまで減少する前に存在していた状態で、前記回路が動作を再開するようにすることを特徴とする回路。
23. 請求項２２に記載の回路において、前記回路が動作を再開する前記状態が、前記ＡＭＬのうちの１つが、前記ＡＭＬのうちの別のＡＭＬに格納された状態に配置されるような状態であることを特徴とする回路。
24. 請求項２２に記載の回路において、前記回路が、複数の回路コンポーネントを備えるとともに、前記所定のシーケンスが、前記ＡＭＬのうちの１つがＡＭＬ入力およびＡＭＬ出力を備える第１のステップを含み、かつ、前記ＡＭＬのうちの前記１つが、前記ＡＭＬ入力に接続された回路コンポーネントから切断されたままである間、前記ＡＭＬ出力に接続された回路コンポーネントに接続されることを特徴とする回路。
25. 請求項２４に記載の回路において、前記所定のシーケンスが、遅延の後に続いて、前記ＡＭＬのうちの前記１つが、前記ＡＭＬ入力に接続された前記回路コンポーネントに接続される第２のステップを含むことを特徴とする回路。
26. 請求項２５に記載の回路において、前記遅延が、前記回路を安定させるのに十分であることを特徴とする回路。
27. 請求項２１に記載の回路において、カウンタを形成するために接続された複数の段であって、前記カウンタが停電後にカウントを再開するように、各段が接続された前記ＡＭＬのうちの１つを備える複数の段を備えることを特徴とする回路。
28. 請求項２１に記載の回路において、複数のビットを格納するシフトレジスタを形成するために接続された複数の段であって、各段が、前記シフトレジスタが停電中に前記複数のビットを保持するように接続された前記ＡＭＬのうちの１つを備える複数の段を備えることを特徴とする回路。
29. 請求項２１に記載の回路において、ノードの信号値を格納して、前記ノードの前記信号レベルが変化した後に前記信号レベルを一度に復元するように構成されたＡＭＬをさらに備えることを特徴とする回路。

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