KR101984310B1 - 반도체 장치 - Google Patents

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KR101984310B1
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유스께 세끼네
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 불휘발성 메모리를 제공한다. 일반적인 SRAM과 마찬가지의 회로 구성을 갖고, 상기 SRAM의 기억 유지부와 전원 전위선의 사이에 오프 전류가 작은 트랜지스터를 배치함으로써, 기억 유지부로부터의 전하의 누설이 방지된 반도체 장치(불휘발성 메모리)로 한다. 여기서, 기억 유지부로부터의 전하의 누설을 방지하기 위한 오프 전류가 작은 트랜지스터로서는, 산화물 반도체막에 의해 설치된 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 구성은 시프트 레지스터에도 적용할 수 있어, 소비 전력이 작은 시프트 레지스터를 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 본 명세서에 있어서, 반도체 장치란 반도체 소자 자체 또는 반도체 소자를 포함하는 것을 말하며, 이러한 반도체 소자로서 예를 들어 박막 트랜지스터를 들 수 있다. 따라서, 액정 표시 장치 등도 반도체 장치에 포함되는 것이다.
휘발성 메모리의 일종으로서 SRAM(Static Random Access Memory)이 널리 알려져 있다.
한편으로, 최근 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 칭함)이 주목받고 있다. 산화물 반도체는 트랜지스터에 적용할 수 있다(특허문헌 1 및 특허문헌 2).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-096055호 공보
본 발명의 일 형태는 불휘발성 메모리가 설치된 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는 일반적인 SRAM과 마찬가지의 회로 구성을 갖고, 상기 SRAM의 기억 유지부와 전원 전위선의 사이에 오프 전류가 작은 트랜지스터를 배치함으로써, 기억 유지부로부터의 전하의 누설이 방지되는 반도체 장치(불휘발성 메모리)이다. 오프 전류가 작은 트랜지스터로서는, 예를 들어 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 사용하면 된다.
또한, 도면에 있어서, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 극히 낮은 것을 표현하기 위하여 일부를 점선으로 나타내는 것으로 한다.
본 발명의 일 형태에 따르면, 불휘발성 메모리가 설치된 반도체 장치를 얻을 수 있다.
도 1a 내지 도 1b는 본 발명의 일 형태인 불휘발성 메모리의 일례를 설명하는 회로도.
도 2는 도 1의 불휘발성 메모리를 응용한 시프트 레지스터의 회로도.
도 3은 도 2의 시프트 레지스터의 동작을 설명하는 도면.
도 4a 내지 도 4b는 본 발명의 일 형태인 불휘발성 메모리의 일례를 설명하는 회로도.
도 5는 도 4a 내지 도 4b의 불휘발성 메모리를 응용한 시프트 레지스터의 회로도.
도 6은 적용 가능한 트랜지스터의 단면 개략도.
도 7a 내지 도 7d는 도 6에 도시하는 트랜지스터의 제작 방법을 설명하는 도면.
도 8a 내지 도 8c는 산화물 재료의 결정 구조를 설명하는 도면.
도 9의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 10의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 11의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 12a 내지 도 12e는 이동도 산출을 위한 식을 설명하는 도면.
도 13은 게이트 전압과 전계 효과 이동도의 관계를 설명하는 도면.
도 14a 내지 도 14c는 게이트 전압과 드레인 전류의 관계를 설명하는 도면.
도 15a 내지 도 15c는 게이트 전압과 드레인 전류의 관계를 설명하는 도면.
도 16a 내지 도 16c는 게이트 전압과 드레인 전류의 관계를 설명하는 도면.
도 17a 내지 도 17c는 트랜지스터의 특성을 설명하는 도면.
도 18a 내지 도 18b는 트랜지스터의 특성을 설명하는 도면.
도 19a 내지 도 19b는 트랜지스터의 특성을 설명하는 도면.
도 20은 트랜지스터의 오프 전류의 온도 의존성을 설명하는 도면.
이하에서는 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시 형태 1)
우선, 본 발명의 일 형태인 불휘발성 메모리의 일 구성예에 대하여 설명한다.
도 1a는 본 발명의 일 형태인 불휘발성 메모리의 일 구성예를 도시한다. 도 1a에 도시하는 불휘발성 메모리에서는 제1 내지 제8 트랜지스터를 갖고, 제1 내지 제4 트랜지스터는 이 순서대로 직렬로 전기적으로 접속되고, 제5 내지 제8 트랜지스터는 이 순서대로 직렬로 전기적으로 접속되고, 제1 트랜지스터(101)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제4 트랜지스터(104)의 소스 및 드레인의 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제8 트랜지스터(108)의 소스 및 드레인의 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 게이트와 제4 트랜지스터(104)의 게이트는 제3 단자(130)에 전기적으로 접속되고, 제3 단자(130)는 제6 트랜지스터(106)의 소스 및 드레인의 한쪽과 제7 트랜지스터(107)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제5 트랜지스터(105)의 게이트와 제8 트랜지스터(108)의 게이트는 제2 단자(120)에 전기적으로 접속되고, 제2 단자(120)는 제2 트랜지스터(102)의 소스 및 드레인의 한쪽과 제3 트랜지스터(103)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)의 게이트는 제1 단자(110)에 전기적으로 접속되어 있다.
환언하면, 도 1a에 도시하는 불휘발성 메모리에서는 제1 트랜지스터(101)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 소스 및 드레인의 다른쪽은 제2 트랜지스터(102)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제2 트랜지스터(102)의 소스 및 드레인의 다른쪽은 제3 트랜지스터(103)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제3 트랜지스터(103)의 소스 및 드레인의 다른쪽은 제4 트랜지스터(104)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제4 트랜지스터(104)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 다른쪽은 제6 트랜지스터(106)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제6 트랜지스터(106)의 소스 및 드레인의 다른쪽은 제7 트랜지스터(107)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제7 트랜지스터(107)의 소스 및 드레인의 다른쪽은 제8 트랜지스터(108)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제8 트랜지스터(108)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 게이트와 제4 트랜지스터(104)의 게이트는 제3 단자(130)에 전기적으로 접속되고, 제3 단자(130)는 제6 트랜지스터(106)와 제7 트랜지스터(107)의 사이에 전기적으로 접속되고, 제5 트랜지스터(105)의 게이트와 제8 트랜지스터(108)의 게이트는 제2 단자(120)에 전기적으로 접속되고, 제2 단자(120)는 제2 트랜지스터(102)와 제3 트랜지스터(103)의 사이에 전기적으로 접속되고, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)의 게이트는 제1 단자(110)에 전기적으로 접속되어 있다.
제1 트랜지스터(101) 및 제5 트랜지스터(105)는 p형 트랜지스터이고, 제4 트랜지스터(104) 및 제8 트랜지스터(108)는 n형 트랜지스터이다. 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)는 n형 트랜지스터이고, 또한 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터이다.
또한, 도면 중에 있어서, 고전위측 전원 전위선은 Vdd로 표기하고, 저전위측 전원 전위선은 Vss로 표기한다(이하, 마찬가지임). 또한, 고전위측 전원 전위선의 전위는 전원으로부터 공급되는 최고의 전위이고, 저전위측 전원 전위선의 전위는 접지 전위이면 된다.
이어서, 도 1a에 도시하는 구성의 불휘발성 메모리의 동작에 대하여 설명한다. 도 1a에 도시하는 구성의 불휘발성 메모리에 있어서, 제2 단자(120)를 저전위로 하여 제5 트랜지스터(105)를 온하고, 제8 트랜지스터(108)를 오프한다. 이때, 제1 단자(110)를 고전위로 하여 제6 트랜지스터(106) 및 제7 트랜지스터(107)를 온한다. 그로 인해, 제3 단자(130)는 제5 트랜지스터(105) 및 제6 트랜지스터(106)를 통하여 고전위측 전원 전위선 Vdd에 전기적으로 접속되어 고전위로 된다.
제3 단자(130)가 고전위로 되므로, 제1 트랜지스터(101)는 오프하고, 제4 트랜지스터(104)는 온한다. 이때, 제1 단자(110)는 상기한 바와 같이 고전위이기 때문에, 제2 트랜지스터(102) 및 제3 트랜지스터(103)는 온하고 있다. 그로 인해, 제2 단자(120)는 제3 트랜지스터(103) 및 제4 트랜지스터(104)를 통하여 저전위측 전원 전위선 Vss에 전기적으로 접속되어 저전위를 유지한다.
그 후, 제1 단자(110)를 저전위로 하면, 제2 단자(120) 및 제3 단자(130)는 전기적으로 플로팅이 된다. 그리고, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)는 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터이고, 오프 전류가 작기 때문에, 제2 단자(120) 및 제3 단자(130)의 전하는 유지된다. 그로 인해, 불휘발성 메모리의 전원을 오프하여 고전위측 전원 전위선을 저전위(예를 들어, Vss)로 하여도 제2 단자(120) 및 제3 단자(130)의 전위는 유지된다. 따라서, 다시 전원을 온하고, 또한 제1 단자(110)를 고전위로 하면, 고전위측 전원 전위선을 저전위로 하기(불휘발성 메모리의 전원을 오프하기) 전의 상태로부터 동작을 재개시킬 수 있다.
이와 같이, 도 1a에 도시하는 불휘발성 메모리의 전원을 오프로 할 때, 제1 단자(110)의 전위를 저전위로 하면, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)가 오프한다. 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)로서는, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터가 사용되고 있기 때문에, 전하 유지부로서 기능하는 부분(도 1a 중에 굵은 선으로 나타낸 곳)에 전하를 유지할 수 있다. 그로 인해, 전원을 일단 오프로 하여도 전하 유지부에 전하가 유지되기 때문에, 불휘발성 메모리로서 동작시킬 수 있다. 또한, 기입 및 판독 동작 시 이외에는 전원 전위선에 전력이 공급되고 있지 않아도(전원이 오프되어 있어도) 기억 유지가 가능하기 때문에, 소비 전력을 작게 할 수 있다.
도 1a에 도시하는 불휘발성 메모리는 일 구성예이며, 본 발명의 불휘발성 메모리는 이것에 한정되지 않는다. 본 발명의 일 형태인 불휘발성 메모리의 일 구성예이며, 도 1a에 도시하는 것과는 상이한 구성예를 도 1b에 도시한다.
도 1b는 본 발명의 일 형태인 불휘발성 메모리의 일 구성예를 도시한다. 도 1b에 도시하는 불휘발성 메모리에서는, 도 1a에 도시하는 구성예에서의 제1 트랜지스터(101)와 제2 트랜지스터(102)를 교체하고, 제3 트랜지스터(103)와 제4 트랜지스터(104)를 교체하고, 제5 트랜지스터(105)와 제6 트랜지스터(106)를 교체하고, 제7 트랜지스터(107)와 제8 트랜지스터(108)를 교체한 것이다. 또한, 이들 게이트의 접속 관계는 도 1a에 도시하는 불휘발성 메모리와 동일하다.
제1 트랜지스터(101) 및 제5 트랜지스터(105)는 p형 트랜지스터이고, 제4 트랜지스터(104) 및 제8 트랜지스터(108)는 n형 트랜지스터이다. 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)는 n형 트랜지스터이고, 또한 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터이다.
도 1b에 도시하는 불휘발성 메모리를 오프로 할(고전위 전원 전위선 Vdd를 저전위로 할) 때, 제1 단자(110)의 전위를 저전위로 하면, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)가 오프한다. 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)로서는, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터가 사용되고 있기 때문에, 오프 전류가 작고, 전하 유지부로서 기능하는 부분(도 1b 중에 굵은 선으로 나타낸 곳, 또한 굵은 선의 점선으로 나타낸 곳에도 전하의 일부가 유지되어 있음)에 전하를 유지할 수 있다. 그로 인해, 전원을 일단 오프로 하여도 전하 유지부에 전하가 유지되기 때문에, 불휘발성 메모리로서 동작시킬 수 있다. 또한, 기입 및 판독 동작 시 이외에는 전원 전위선에 전력이 공급되어 있지 않아도(전원이 오프되어 있어도) 기억 유지가 가능하기 때문에, 소비 전력을 작게 할 수 있다.
도 1a 및 도 1b에 도시하는 불휘발성 메모리에서는 시프트 레지스터에 적용할 수 있다. 도 2에는 도 1a에 도시하는 불휘발성 메모리를 복수 설치하여 구성된 시프트 레지스터의 회로 구성을 도시한다. 또한, 점선의 직사각형 영역이 도 1a에 도시하는 불휘발성 메모리에 상당한다. 그리고, 도 3은 도 2에 도시하는 시프트 레지스터의 동작을 설명하는 타이밍 차트이다.
또한, 도 1b에 도시하는 불휘발성 메모리를 복수 설치하여 시프트 레지스터를 구성하는 것도 가능하다.
또한, 도 2에 있어서, CLK는 클록 신호가 입력되는 배선이고, iCLK는 상기 클록 신호가 반전된 신호가 입력되는 배선이고, D는 데이터 입력 신호선이다.
도 2에 있어서, 점선으로 둥글게 둘러싸여진 트랜지스터의 모두를, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로 하면 된다. 그리고, 게이트에 클록 신호 CLK가 입력되는 트랜지스터 및 게이트에 상기 클록 신호가 반전된 신호 iCLK가 입력되는 트랜지스터도, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로 하는 것이 바람직하다.
도 3에 있어서, 시각 t1에서 전원을 오프하면 고전위 전원 전위선 Vdd가 저전위로 되고, 전원을 오프하여도 전위는 유지되게 된다. 또한, 도 3에 있어서, 시각 t1의 직전에서 제어 신호선 φ를 저전위로 한다. 그 후, 고전위 전원 전위선 Vdd를 저전위로 하면, 전원을 오프하여도 전위는 유지된다. 그로 인해, 시각 t2의 직후에 다시 고전위 전원 전위선 Vdd를 고전위로 하고, 그 후 제어 신호선 φ를 고전위로 함으로써 전원을 오프하기 전의 상태로부터 동작을 재개시킬 수 있다.
그런데, 본 발명의 일 형태인 불휘발성 메모리의 구성은, 도 1a 및 도 1b에 도시하는 것에 한정되지 않는다. 예를 들어, 도 1a에 도시하는 구성에 있어서, 제3 트랜지스터(103)가 제4 트랜지스터(104)를 겸하고 있어도 된다.
도 4a는 본 발명의 일 형태인 불휘발성 메모리의 일 구성예를 도시한다. 도 4a에 도시하는 불휘발성 메모리에서는 제1 트랜지스터(101)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 소스 및 드레인의 다른쪽은 제2 트랜지스터(102)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제2 트랜지스터(102)의 소스 및 드레인의 다른쪽은 제3 트랜지스터(103)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제3 트랜지스터(103)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 다른쪽은 제6 트랜지스터(106)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제6 트랜지스터(106)의 소스 및 드레인의 다른쪽은 제7 트랜지스터(107)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제7 트랜지스터(107)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 게이트와 제3 트랜지스터(103)의 게이트는 제3 단자(130)에 전기적으로 접속되고, 제3 단자(130)는 제6 트랜지스터(106)의 소스 및 드레인의 다른쪽과 제7 트랜지스터(107)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제5 트랜지스터(105)의 게이트와 제7 트랜지스터(107)의 게이트는 제2 단자(120)에 전기적으로 접속되고, 제2 단자(120)는 제2 트랜지스터(102)의 소스 및 드레인의 다른쪽과 제3 트랜지스터(103)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제2 트랜지스터(102) 및 제6 트랜지스터(106)의 게이트는 제1 단자(110)에 전기적으로 접속되어 있다.
제1 트랜지스터(101) 및 제5 트랜지스터(105)는 p형 트랜지스터이며, 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)는 n형 트랜지스터이고, 또한 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터이다.
또는, 도 4a에 도시하는 구성 대신에 도 4b에 도시하는 구성으로 하여도 된다. 도 4b에 도시하는 불휘발성 메모리에서는 제2 트랜지스터(102)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제2 트랜지스터(102)의 소스 및 드레인의 다른쪽은 제1 트랜지스터(101)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제1 트랜지스터(101)의 소스 및 드레인의 다른쪽은 제3 트랜지스터(103)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제3 트랜지스터(103)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제6 트랜지스터(106)의 소스 및 드레인의 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고, 제6 트랜지스터(106)의 소스 및 드레인의 다른쪽은 제5 트랜지스터(105)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제5 트랜지스터(105)의 소스 및 드레인의 다른쪽은 제7 트랜지스터(107)의 소스 및 드레인의 한쪽에 전기적으로 접속되고, 제7 트랜지스터(107)의 소스 및 드레인의 다른쪽은 저전위측 전원 전위선에 전기적으로 접속되고, 제1 트랜지스터(101)의 게이트와 제3 트랜지스터(103)의 게이트는 제3 단자(130)에 전기적으로 접속되고, 제3 단자(130)는 제5 트랜지스터(105)의 소스 및 드레인의 다른쪽과 제7 트랜지스터(107)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제5 트랜지스터(105)의 게이트와 제7 트랜지스터(107)의 게이트는 제2 단자(120)에 전기적으로 접속되고, 제2 단자(120)는 제1 트랜지스터(101)의 소스 및 드레인의 다른쪽과 제3 트랜지스터(103)의 소스 및 드레인의 한쪽의 사이에 전기적으로 접속되고, 제2 트랜지스터(102) 및 제6 트랜지스터(106)의 게이트는 제1 단자(110)에 전기적으로 접속되어 있다.
도 4a 및 도 4b에 도시하는 구성으로 함으로써, 도 1a 및 도 1b에 도시하는 구성보다도 소자의 수를 적게 할 수 있기 때문에 바람직하다.
도 4a 및 도 4b에 도시하는 불휘발성 메모리는 시프트 레지스터에 적용할 수 있다. 도 5에는 도 4a에 도시하는 불휘발성 메모리를 복수 설치하여 구성된 시프트 레지스터의 회로 구성을 도시한다. 또한, 점선의 직사각형 영역이 도 4a에 도시하는 불휘발성 메모리에 상당한다. 도 5에 도시하는 시프트 레지스터의 동작은 도 2와 마찬가지이기 때문에, 여기서는 설명을 생략한다. 또한, 도 4b에 도시하는 불휘발성 메모리를 복수 설치하여 시프트 레지스터를 구성하는 것도 가능하다.
또한, 도 5에 있어서도 점선으로 둥글게 둘러싸여진 트랜지스터의 모두를, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로 하면 된다. 그리고, 게이트에 클록 신호 CLK가 입력되는 트랜지스터 및 상기 클록 신호가 반전된 신호 iCLK가 입력되는 트랜지스터도, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로 하여도 된다.
이상, 본 발명의 일 형태인 불휘발성 메모리에 대하여 설명하였다. 또한, 불휘발성 메모리에 설치되는 p형 트랜지스터 및 n형 트랜지스터는 특정한 구성의 것에 한정되지 않고, 여러가지 구성의 것을 사용할 수 있다. 따라서, p형 트랜지스터 및 n형 트랜지스터는 다결정 실리콘에 의해 구성되는 트랜지스터이어도 되고, SOI(Silicon On Insulator) 기판에 설치되는 트랜지스터이어도 된다.
이어서, 상기 불휘발성 메모리에 적용할 수 있는 트랜지스터에 대하여 설명한다. 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로서는, 반도체 특성을 나타내는 금속 산화물에 의해 설치된 트랜지스터를 들 수 있다. 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터 이외의 트랜지스터로서는, 반도체 기판에 설치된 트랜지스터를 들 수 있다.
도 6은 불휘발성 메모리에 적용할 수 있는 트랜지스터의 단면 구조의 개략적인 일례를 도시하는 도면이다. 도 6에 도시하는 불휘발성 메모리는, 반도체 기판에 설치된 트랜지스터 위에 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터가 형성되어 있다. 반도체 기판에 설치된 트랜지스터는 p형 트랜지스터와 n형 트랜지스터의 양쪽을 포함한다.
예를 들어, 도 1a에서의 제1 트랜지스터(101) 및 제5 트랜지스터(105)는, 반도체 기판에 설치된 p형 트랜지스터에 의해 구성하면 된다. 예를 들어, 도 1a에서의 제4 트랜지스터(104) 및 제8 트랜지스터(108)는, 반도체 기판에 설치된 n형 트랜지스터에 의해 구성하면 된다. 예를 들어, 도 1a에서의 제2 트랜지스터(102), 제3 트랜지스터(103), 제6 트랜지스터(106) 및 제7 트랜지스터(107)는, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터에 의해 구성하면 된다.
반도체 기판에 설치된 p형 트랜지스터 및 n형 트랜지스터는 일반적인 방법에 의해 형성하면 된다. 반도체 기판에 설치된 p형 트랜지스터 및 반도체 기판에 설치된 n형 트랜지스터를 형성한 후에, 이들 위에 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 형성한다. 즉, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)을 피형성 기판으로 하여, 상기 기판 위에 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 형성한다.
또한, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)은, 소스 영역 및 드레인 영역으로서 기능하는 고농도 불순물 영역(201), 저농도 불순물 영역(202), 게이트 절연막(203), 게이트 전극(204), 층간 절연막(205)을 갖는다(도 6).
산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터(210)는, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200) 위에 형성된 산화물 반도체층(211)과, 산화물 반도체층(211)에 접하여 이격하여 설치된 소스 전극(212a) 및 드레인 전극(212b)과, 산화물 반도체층(211)의 적어도 채널 형성 영역 위에 설치된 게이트 절연막(213)과, 산화물 반도체층(211)에 중첩하여 게이트 절연막(213) 위에 설치된 게이트 전극(214)을 갖는다(도 7d).
층간 절연막(205)은 산화물 반도체층(211)의 바탕 절연막으로서도 기능한다.
층간 절연막(205)은 적어도 표면에 산소를 포함하고, 산소의 일부가 가열 처리에 의해 탈리하는 절연성 산화물에 의해 형성하면 된다. 산소의 일부가 가열 처리에 의해 탈리하는 절연성 산화물로서는, 화학양론비보다도 많은 산소를 포함하는 것을 사용하는 것이 바람직하다. 이것은 상기 가열 처리에 의해 층간 절연막(205)에 접하는 산화물 반도체막에 산소를 확산시킬 수 있기 때문이다.
화학양론비보다도 많은 산소를 포함하는 절연성 산화물로서, 예를 들어 SiOx에 있어서 x>2인 산화실리콘을 들 수 있다. 단, 이것에 한정되지 않고, 층간 절연막(205)은 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄 또는 산화이트륨 등으로 형성하여도 된다.
또한, 층간 절연막(205)은 복수의 막이 적층되어 형성되어도 된다. 층간 절연막(205)은, 예를 들어 질화실리콘막 위에 산화실리콘막이 설치된 적층 구조이어도 된다.
그런데, 화학양론비보다도 많은 산소를 포함하는 절연성 산화물에서는, 산소의 일부가 가열 처리에 의해 탈리하기 쉽다. 산소의 일부가 가열 처리에 의해 탈리하기 쉬울 때의 TDS 분석에 의한 산소의 탈리량(산소 원자로 환산한 값)은 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1020atoms/cm3 이상, 보다 바람직하게는 3.0×1020atoms/cm3 이상이면 된다.
여기서, TDS 분석의 방법에 대하여 설명한다. TDS 분석에서의 기체의 탈리량은 이온 강도의 시간 적분값에 비례한다. 이로 인해, 산화물에서의 이온 강도의 시간 적분값과 표준 시료의 기준값으로부터 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값은, 어떤 특정한 원자를 포함하는 시료(표준 시료)에서의 이온 강도의 시간 적분값에 대한 원자 밀도의 비율이다.
예를 들어, 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼(표준 시료)의 이온 강도와 산화물의 이온 강도로부터, 산화물의 산소 분자(O2)의 탈리량(NO2)은 NO2=NH2/SH2×SO2×α로 구할 수 있다.
NH2는 표준 시료로부터 탈리한 수소 분자(H2)를 밀도로 환산한 값이다. SH2는 표준 시료의 수소 분자(H2)의 이온 강도의 시간 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는 산화물의 산소 분자(O2)의 이온 강도의 시간 적분값이다. α는 이온 강도에 영향을 미치는 계수이다. 상기 식의 상세에 관해서는 일본 특허 공개 평06-275697호 공보를 참조하기 바란다.
또한, TDS 분석에 의한 산소의 탈리량(산소 원자로 환산한 값)은, 덴시 가가꾸 가부시끼가이샤제의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한 경우의 값을 나타내고 있다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 계수 α는 산소 분자의 이온화율을 포함하고 있기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 산출할 수 있다.
또한, NO2는 산소 분자(O2)의 탈리량이다. 그로 인해, 산소 원자에 의해 환산한 산소의 탈리량은 산소 분자(O2)의 탈리량의 2배이다.
층간 절연막(205)은 스퍼터링법 또는 CVD법 등에 의해 형성하면 되지만, 바람직하게는 스퍼터링법을 이용한다. 층간 절연막(205)으로서 산화실리콘막을 형성하는 경우에는, 타깃으로서 석영(바람직하게는 합성 석영) 타깃, 스퍼터링 가스로서 아르곤 가스를 사용하면 된다. 또는, 타깃으로서 실리콘 타깃, 스퍼터링 가스로서 산소를 포함하는 가스를 사용하여도 된다. 또한, 산소를 포함하는 가스로서는 아르곤 가스와 산소 가스의 혼합 가스이어도 되고, 산소 가스만이어도 된다.
층간 절연막(205)을 형성한 후, 산화물 반도체층(211)으로 되는 산화물 반도체막을 형성하기 전에 제1 가열 처리를 행한다. 제1 가열 처리는 층간 절연막(205) 중에 포함되는 물 및 수소를 제거하기 위한 공정이다. 제1 가열 처리의 온도는, 400℃ 이상 p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)의 변질 또는 변형되는 온도 미만으로 하면 되며, 바람직하게는 400℃ 이상 750℃ 이하, 나중에 행하는 제2 가열 처리보다도 낮은 온도로 하면 된다.
그리고, 산화물 반도체막을 형성한 후, 제2 가열 처리를 행한다. 제2 가열 처리는 층간 절연막(205)을 산소의 공급원으로 하여 산화물 반도체막에 산소를 공급하는 공정이다. 단, 제2 가열 처리를 행하는 타이밍은 이것에 한정되지 않고, 산화물 반도체막을 가공하여 산화물 반도체층(211)을 형성한 후에 행하여도 된다.
또한, 제2 가열 처리에 있어서는, 질소 가스 또는 헬륨, 네온 혹은 아르곤 등의 희가스에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 가스 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제2 가열 처리의 조건 또는 산화물 반도체막 혹은 산화물 반도체층(211)의 재료에 따라서는, 산화물 반도체막 혹은 산화물 반도체층(211)이 결정화하여 미결정층 또는 다결정층으로 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상 또는 80% 이상인 미결정의 산화물 반도체층으로 되는 경우도 있다. 또한, 제2 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질의 산화물 반도체층으로 되는 경우도 있다. 또한, 비정질의 산화물 반도체층 중에 미결정부(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층으로 되는 경우도 있다.
또한, 제2 가열 처리 시에 층간 절연막(205)은 산소의 공급원이 된다. 그러나, 제1 가열 처리에 있어서 산소가 탈리해 버리지 않도록, 층간 절연막(205)은 산소 공급원이 되는 층과 상기 산소 공급원이 되는 층을 보호하는 층의 적층인 것이 바람직하다. 이때, 산소 공급원이 되는 층은 산화실리콘에 의해 형성하고, 상기 산소 공급원이 되는 층을 보호하는 층은 산화알루미늄에 의해 형성하는 것이 바람직하다.
또한, 산화물 반도체막의 피형성면인 층간 절연막(205)의 평균면 거칠기(Ra)는 0.1nm 이상 0.5nm 미만인 것이 바람직하다. 산화물 반도체막이 결정성인 경우에 결정 방위를 정렬시킬 수 있기 때문이다.
또한, 여기서, 평균면 거칠기(Ra)란 JISB0601:2001(ISO4287:1997)로 정의되어 있는 중심선 평균 거칠기(Ra)를 측정면에 대하여 적용할 수 있도록 3차원으로 확장한 것을 말한다. 평균면 거칠기(Ra)는 기준면부터 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기서, 중심선 평균 거칠기(Ra)는, 거칠기 곡선으로부터 그 중심선의 방향으로 측정 길이 L의 부분을 발취하고, 이 발취부의 중심선의 방향을 X축, 세로 배율의 방향(X축에 수직인 방향)을 Y축으로 하여 거칠기 곡선을 Y=F(X)로 나타낼 때, 다음 식 (1)로 표현된다.
Figure 112012031460012-pat00001
그리고, 평균면 거칠기(Ra)는, 측정 데이터가 나타내는 면인 측정면을 Z=F(X, Y)로 나타낼 때, 기준면부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되고, 다음 식 (2)로 표현된다.
Figure 112012031460012-pat00002
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(X1, Y1) (X1, Y2) (X2, Y1) (X2, Y2)로 표시되는 4점에 의해 둘러싸여지는 직사각형의 영역으로 하고, 지정면이 이상적으로 편평한 것이라고 하였을 때의 면적을 S0이라 한다.
또한, 기준면이란 지정면의 평균 높이에서의 XY 평면과 평행한 면을 말한다. 즉, 지정면의 높이의 평균값을 Z0이라 할 때, 기준면의 높이도 Z0으로 표시된다.
이와 같이 층간 절연막(205)의 평균면 거칠기를 0.1nm 이상 0.5nm 미만으로 하기 위해서는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 행하면 된다. CMP 처리는 산화물 반도체막의 형성 전에 행하면 되지만, 제1 가열 처리 전에 행하는 것이 바람직하다.
여기서, CMP 처리는 1회 이상 행하면 된다. 복수회로 나누어 CMP 처리를 행하는 경우에는, 높은 연마 속도의 1차 연마를 행한 후, 낮은 연마 속도의 마무리 연마를 행하는 것이 바람직하다.
또한, 층간 절연막(205)을 평탄화시키기 위해서는 CMP 처리 대신에 건식 에칭 등을 행하여도 된다. 여기서, 에칭 가스로서는 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황 또는 불화질소 등의 불소계 가스 등을 사용하면 된다.
또한, 층간 절연막(205)을 평탄화시키기 위해서는 CMP 처리 대신에 플라즈마 처리 등을 행하여도 된다. 여기서, 플라즈마 처리에는 희가스를 사용하면 된다. 이 플라즈마 처리에 의해 피처리면에 불활성 가스의 이온이 조사되고, 스퍼터링 효과에 의해 피처리면의 미세한 요철이 평탄화된다. 이러한 플라즈마 처리는 역스퍼터라고도 불린다.
또한, 층간 절연막(205)을 평탄화하기 위해서는 상기 처리 중 1종 이상을 적용하면 된다. 예를 들어, 역스퍼터만을 행하여도 되고, CMP 처리를 행한 후에 건식 에칭을 행하여도 된다. 단, 산화물 반도체막의 피형성면인 층간 절연막(205)에 물을 혼입시키지 않기 위해서는 건식 에칭 또는 역스퍼터를 이용하는 것이 바람직하다. 특히, 제2 가열 처리를 행한 후에 평탄화 처리를 행하는 경우에는 건식 에칭 또는 역스퍼터를 이용하는 것이 바람직하다.
산화물 반도체층(211)은, 예를 들어 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 선택적으로 형성하면 된다. 또는, 잉크젯법 등을 이용하여도 된다.
산화물 반도체막은 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물(IGZO라고도 표기함), In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물 혹은 Sn-Al-Zn-O계 금속 산화물, 또는 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물 혹은 In-Ga-O계 금속 산화물 등을 사용하여 형성되어 있으면 된다. 또는, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물 등의 1원계 금속 산화물을 사용하여 형성되어도 된다. 또한, 「n원계 금속 산화물」은 n종류의 금속 산화물로 구성되는 것이다. 여기서, 예를 들어 In-Ga-Zn-O계 금속 산화물은 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라고 하는 의미이며, 그 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소가 포함되어도 된다.
또한, 상기 금속 산화물에는 이들 화학양론비에 대하여 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면, 형성되는 산화물 반도체막의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 산화물 반도체막을 In-Zn-O계 금속 산화물에 의해 형성하는 경우에는, 타깃의 조성을 원자수비로 In/Zn=0.5 내지 50, 바람직하게는 In/Zn=1 내지 20, 더욱 바람직하게는 In/Zn=1.5 내지 15로 한다. Zn의 원자수비를 바람직한 상기 범위로 함으로써 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 포함시키기 위하여, 화합물의 원자수비 In:Zn:O=X:Y:Z를 Z>1.5X+Y로 하는 것이 바람직하다.
또한, 산화물 반도체막에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이면 된다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막에는 수소가 포함된다. 이 수소는 수소 원자 외에 수소 분자, 물, 수산기 또는 그 밖의 수소화물로서 포함되는 경우도 있다. 산화물 반도체막에 포함되는 수소는 최대한 적은 것이 바람직하다.
또한, 산화물 반도체막의 알칼리 금속 및 알칼리 토금속은 적게 하는 것이 바람직하며, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류를 증대시키는 원인이 되기 때문이다.
또한, 산화물 반도체막의 형성 방법 및 두께는 특별히 한정되지 않고, 제작하는 트랜지스터의 크기 등에 따라 정하면 된다. 산화물 반도체막의 형성 방법으로서는, 예를 들어 스퍼터링법, 도포법, 인쇄법 또는 펄스 레이저 증착법 등을 들 수 있다. 산화물 반도체막의 두께는 3nm 이상 50nm 이하로 하면 된다.
여기에서는 바람직한 일례로서 In-Ga-Zn-O계 금속 산화물 타깃을 사용한 스퍼터링법에 의해 산화물 반도체막을 형성한다. 여기서, 스퍼터링 가스로서는 희가스(예를 들어 아르곤), 산소 가스 또는 희가스와 산소 가스의 혼합 가스를 사용하면 된다.
또한, 산화물 반도체막을 형성할 때에 사용하는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 가스를 사용하는 것이 바람직하다. 스퍼터링 가스를 고순도 가스로 하기 위해서는, 처리실의 내벽 등에 부착된 가스를 제거하고, 산화물 반도체막을 형성하기 전에 p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)을 가열 처리하면 된다. 또한, 처리실에 도입하는 스퍼터링 가스를 고순도 가스로 하여도 되며, 이때 아르곤 가스의 순도는 9N(99.9999999%) 이상으로 하고, 노점을 -121℃로 하고, 물을 0.1ppb로 하고, 수소를 0.5ppb로 하면 된다. 산소 가스의 순도는 8N(99.999999%) 이상으로 하고, 노점을 -112℃로 하고, 물을 1ppb로 하고, 수소를 1ppb로 하면 된다. 또한, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)을 고온으로 유지한 상태에서 산화물 반도체막을 형성하면 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 여기서, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)의 온도는 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 된다.
또한, 산화물 반도체막은 비정질 구조이어도 되고, 결정 구조를 가져도 된다. 산화물 반도체막이 결정 구조를 갖는 경우에는, c축 방향으로 배향된 결정성의(C Axis Aligned Crystalline: CAAC) 산화물 반도체막으로 하는 것이 바람직하다. 산화물 반도체막을 CAAC 산화물 반도체막으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, CAAC 산화물 반도체막이란 결정이 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상으로 배열하거나, 또는 금속 원자와 산소 원자가 층상으로 배열하고, ab면(혹은 표면 또는 계면)에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체막을 말한다.
또한, 광의로는 CAAC 산화물 반도체막이란 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형 혹은 육각형 또는 정삼각형 혹은 정육각형의 원자 배열을 갖고, 또한 c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열된 상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물 반도체막을 말한다.
또한, CAAC 산화물 반도체막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC 산화물 반도체막은 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없어도 된다.
또한, CAAC 산화물 반도체막에 산소가 포함되는 경우, 산소의 일부가 질소에 의해 치환되어도 된다. 또한, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC 산화물 반도체막을 지지하는 기판면 또는 CAAC 산화물 반도체막의 표면, 막면 혹은 계면 등에 수직인 방향)으로 정렬되어 있어도 된다. 또는, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, 기판면, 표면, 막면 혹은 계면 등에 수직인 방향)이어도 된다.
또한, CAAC 산화물 반도체막은 그 조성 등에 따라 도체이어도 되고, 반도체이어도 되고, 절연체이어도 된다. 또한, CAAC 산화물 반도체막은 그 조성 등에 따라 가시광에 대하여 투명하여도 되고, 불투명하여도 된다.
이러한 CAAC 산화물 반도체막의 예로서, 막 형상으로 형성되고, 막 표면, 기판면 또는 계면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막의 단면에 금속 원자 또는 금속 원자와 산소 원자(혹은 질소 원자)의 층상 배열이 관찰되는 재료 등을 들 수 있다.
이러한 CAAC 산화물 반도체막의 결정 구조에 대하여 상세하게 설명한다. 또한, 이하의 설명에서는 원칙으로서 도 8a 내지 도 8c, 도 9의 (a) 및 도 9의 (b)는 상측 방향을 c축 방향으로 하고, c축 방향과 수직인 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부로 표기하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다. 또한, 도 8a 내지 도 8c에 있어서, 원으로 둘러싸여진 O는 4배위의 O를 나타내고, 이중원으로 둘러싸여진 O는 3배위의 O를 나타낸다.
도 8a에는 1개의 6배위의 금속 원자 M_1과, 금속 원자 M_1에 근접하는 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 이러한 금속 원자 1개에 대하여 근접하는 산소 원자만 나타낸 구조를 여기에서는 서브유닛이라고 칭한다. 도 8a의 구조는 팔면체 구조를 채용하지만, 간단화를 위하여 평면 구조로 도시하고 있다. 또한, 도 8a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다.
도 8b는 1개의 5배위의 금속 원자 M_2와, 금속 원자 M_2에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접하는 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 8b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다.
도 8c는 1개의 4배위의 금속 원자 M_3와, 금속 원자 M_3에 근접하는 4개의 4배위의 O를 갖는 구조를 도시한다. 도 8c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다.
이들 배위수를 갖는 금속 원자는 4배위의 O를 통하여 결합한다. 구체적으로는 4배위의 O가 채워져서 4개일 때 결합한다. 예를 들어, 6배위의 금속 원자 M_1이 하반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자 M_2의 상반부의 4배위의 O, 5배위의 금속 원자 M_2의 하반부의 4배위의 O 또는 4배위의 금속 원자 M_3의 상반부의 4배위의 O 중 어느 하나와 결합하게 된다.
또한, 이외에도 층 구조의 합계의 전하가 0이 되도록 서브유닛끼리 결합하여 1그룹을 구성한다.
도 9의 (a)에 In-Sn-Zn-O계의 층 구조를 구성하는 1그룹의 모델도를 도시한다. 금속 원자 1개에 대하여 근접하는 산소 원자만을 나타낸 구조를 여기에서는 서브유닛이라고 칭하고, 그 서브유닛의 몇개의 집합체를 1그룹으로 칭하고, 도 9의 (b)에 도시하는 복수의 그룹으로 이루어지는 1주기분을 유닛이라고 칭한다. 또한, 도 9의 (c)는 도 9의 (b)의 층 구조를 막 표면, 기판면 또는 계면에 수직인 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 9의 (a)에 있어서는, 간단화를 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어 Sn 원자의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 9의 (a)에 있어서, In 원자의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로 도 9의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn 원자와, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn 원자를 나타내고 있다.
도 9의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 1그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn 원자가, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In 원자와 결합하고, 그 In 원자가 상반부에 3개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 1개의 4배위의 O를 통하여 Zn 원자가, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고, 그 In 원자가 상반부에 1개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 3개의 4배위의 O를 통하여 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 1개의 4배위의 O를 통하여 Sn 원자가 결합하고 있는 구성이다. 이 1그룹을 복수 결합하여 1주기분인 1유닛을 구성한다.
여기서, 3배위의 O 및 4배위의 O에서는 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn으로 이루어지는 서브유닛은 전하가 +1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 9의 (a)에 도시한 바와 같이 Zn의 서브유닛이 2개 결합한 구조를 들 수 있다. 예를 들어, Sn으로 이루어지는 서브유닛 1개에 대하여, Zn의 서브유닛이 2개 결합한 구조가 1개 있으면, 전하가 상쇄되기 때문에 층 구조의 합계의 전하를 0으로 할 수 있다.
또한, In은 5배위 및 6배위 모두를 취할 수 있는 것으로 한다. 도 9의 (b)에 도시한 1주기분을 반복하는 구조로 함으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 이외에도 상기 예시한 4원계 금속의 산화물, 3원계 금속의 산화물, 2원계 금속의 산화물, 1원계 금속의 산화물을 사용한 경우도 마찬가지이다.
도 10의 (a)에 In-Ga-Zn-O계의 층 구조를 구성하는 일례로서, 제1 그룹의 모델도를 도시한다.
도 10의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 제1 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자가, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Zn 원자와 결합하고, 그 Zn 원자가 상반부에 3개의 4배위의 O가 있는 Ga 원자와 결합하고, 그 Ga 원자의 하반부의 1개의 4배위의 O를 통하여 Ga 원자가, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고 있는 구성이다. 이 제1 그룹을 복수, 여기에서는 3개 결합하여 1주기분인 1유닛을 구성한다.
도 10의 (b)에 복수의 제1 그룹으로 이루어지는 1주기분의 구조를 도시한다. 또한, 도 10의 (c)는 도 10의 (b)의 층 구조를 막 표면, 기판면 또는 계면에 수직인 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 그룹은, 도 10의 (a)에 도시한 제1 그룹에 한정되지 않고, 다른 서브유닛의 조합을 취할 수 있다. 예를 들어, 다른 In-Ga-Zn-O계의 층 구조를 구성하는 제2 그룹을 도 11의 (a)에 도시하고, 도 11의 (b)에 복수의 제2 그룹으로 이루어지는 1주기분의 구조를 도시한다. 또한, 도 11의 (c)는 도 11의 (b)의 층 구조를 막 표면, 기판면 또는 계면에 수직인 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
도 11의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 다른 일례로서, 제2 그룹의 모델도를 도시한다.
도 11의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 제2 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자가, 4배위의 O가 1개 상반부에 있는 Ga 원자와 결합하고, 그 Ga 원자가, 그 Ga 원자의 하반부의 3개의 4배위의 O를 거쳐 4배위의 O가 1개씩 상반부 및 하반부에 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 1개의 4배위의 O를 거쳐 Zn 원자가, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고 있는 구성이다. 이 제2 그룹을 복수, 여기에서는 3개 결합하여 1주기분인 1유닛을 구성한다.
In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga로 이루어지는 서브유닛은 전하가 0이 된다. 그로 인해, 이들의 조합이면 층 구조의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 그룹은, 도 10 및 도 11에 도시한 제1 그룹 및 제2 그룹에 한정되지 않고, 그룹을 구성하는 원자는 다양한 원자의 조합을 채용할 수 있다. 예를 들어, 도 10 및 도 11에 도시한 바와 같이 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있으면 된다. 또한, 1유닛은 3개의 제1 그룹만 또는 3개의 제2 그룹만의 구성에 한정되지 않고, 다양한 조합을 채용할 수 있다.
상기 설명한 바와 같은 CAAC 산화물 반도체막을 사용하면 트랜지스터의 전계 효과 이동도를 30cm2/Vs 이상으로 하는 것도 가능하다.
여기서, CAAC 산화물 반도체막의 형성 방법에 대하여 설명한다.
우선, 산화물 반도체막을 스퍼터링법, 분자선 애피택시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 형성한다. 또한, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)을 고온으로 유지하면서 산화물 반도체막의 형성을 행함으로써, 비정질 부분보다도 결정 부분이 차지하는 비율을 크게 할 수 있다. 이때, p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)의 온도는, 예를 들어 150℃ 이상 450℃ 이하로 하면 되고, 바람직하게는 200℃ 이상 350℃ 이하로 한다.
여기서, 형성된 산화물 반도체막에 대하여 가열 처리를 행하여도 된다. 이 가열 처리에 의해 비정질 부분보다도 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 가열 처리 시의 p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200)의 온도는, 예를 들어 200℃ 이상 p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판(200) 자체가 변질 또는 변형되지 않을 정도의 온도 미만으로 하면 되고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 된다. 이 가열 처리의 시간은 3분 이상으로 하면 되고, 24시간 이하로 하는 것이 바람직하다. 이 가열 처리의 시간을 길게 하면 비정질 부분보다도 결정 부분이 차지하는 비율을 크게 할 수 있지만, 생산성의 저하를 초래하게 되기 때문이다. 또한, 이 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 되지만, 이것들에 한정되는 것은 아니다. 또한, 이 가열 처리는 감압 하에서 행해져도 된다.
산화성 분위기는 산화성 가스를 포함하는 분위기이다. 산화성 가스로서는, 예를 들어 산소, 오존 또는 아산화질소 등을 예시할 수 있다. 산화성 분위기로부터는 산화물 반도체막에 포함되지 않는 것이 바람직한 성분(예를 들어, 물 및 수소)이 최대한 제거되어 있는 것이 바람직하다. 예를 들어, 산소, 오존, 아산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 하면 된다.
또한, 산화성 분위기에는 희가스 등의 불활성 가스가 포함되어도 된다. 단, 산화성 분위기에는 10ppm 이상의 산화성 가스가 포함되어 있는 것으로 한다.
또한, 불활성 분위기에는 불활성 가스(질소 가스 또는 희가스 등)가 포함되고, 산화성 가스 등의 반응성 가스가 10ppm 미만으로 포함되어 있는 것으로 한다.
또한, 모든 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용하여 행하면 된다. RTA 장치를 사용함으로써 단시간이면 높은 온도에서 열처리를 행할 수도 있다. 그로 인해, 비정질 부분보다도 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수 있고, 생산성의 저하를 억제할 수 있다.
단, 모든 가열 처리에 사용되는 장치는 RTA 장치에 한정되지 않고, 예를 들어 저항 발열체 등으로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 기구가 구비된 장치를 사용하면 된다. 모든 가열 처리에 사용되는 가열 처리 장치로서, 예를 들어 전기로나 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 들 수 있다. 또한, LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 발해지는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온의 가스를 열매체로서 사용하여 피처리물을 가열하는 장치이다. 여기서, 고온의 가스는 피처리물의 가열 온도보다도 높은 것이 바람직하다.
또한, 질소의 농도가 1×1017atoms/cm3 이상 5×1019atoms/cm3 이하인 In-Ga-Zn-O계 금속 산화물을 사용하면, c축 배향한 육방정의 결정 구조를 포함하는 금속 산화물막이 형성되고, 1개 또는 복수의 Ga 및 Zn을 갖는 층이 2층의 In-O의 결정면(인듐과 산소를 포함하는 결정면)의 사이에 배치된다.
또한, In-Sn-Zn-O계 금속 산화물의 형성에는, 예를 들어 In:Sn:Zn이 원자수비로 1:2:2, 2:1:3, 1:1:1 또는 20:45:35인 타깃을 사용하면 된다.
이상 설명한 바와 같이 CAAC 산화물 반도체막을 형성할 수 있다.
CAAC 산화물 반도체막은, 비정질 구조의 산화물 반도체막과 비교하여 금속과 산소의 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조인 경우에는, 인접하는 금속에 의해 금속 원자에 배위되어 있는 산소 원자의 수가 상이하지만, CAAC 산화물 반도체막에서는 금속 원자에 배위되어 있는 산소 원자의 수는 거의 일정하게 된다. 그로 인해, 미시적인 레벨에 있어서도 산소 결손이 거의 보이지 않고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자 등에 의한 전하의 이동이나 전기 전도성의 불안정함을 억제할 수 있다.
따라서, CAAC 산화물 반도체막을 사용한 채널 형성 영역에 의해 트랜지스터를 제작하면, 트랜지스터에의 광조사 또는 바이어스-열 스트레스(BT)의 부가를 행한 후에 발생하는 트랜지스터의 임계값 전압의 변화를 억제할 수 있고, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
이어서, 산화물 반도체막 위에 제2 에칭 마스크를 형성하여 에칭을 행함으로써, 산화물 반도체층(211)을 형성한다(도 7a).
그리고, 산화물 반도체층(211)에 접하여 이격하여 설치된 소스 전극(212a) 및 드레인 전극(212b)을 형성한다(도 7b).
소스 전극(212a) 및 드레인 전극(212b)은, 예를 들어 스퍼터링법을 이용하여 도전막(예를 들어 금속막 또는 일 도전형의 불순물 원소가 첨가된 실리콘막 등)을 형성하고, 상기 도전막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 선택적으로 형성하면 된다. 또는, 잉크젯법 등을 이용하여도 된다. 또한, 소스 전극(212a) 및 드레인 전극(212b)이 되는 도전막은 단층으로 형성하여도 되고, 복수의 층을 적층하여 형성하여도 된다. 예를 들어, Ti층에 의해 Al층을 협지한 3층의 적층 구조로 하면 된다. 또한, 소스 전극(212a) 및 드레인 전극(212b)은 신호선도 구성한다.
이어서, 산화물 반도체층(211)의 적어도 채널 형성 영역 위에 게이트 절연막(213)을 형성한다(도 7c).
게이트 절연막(213)은, 예를 들어 스퍼터링법을 이용하여 절연성 재료(예를 들어, 질화실리콘, 질화산화실리콘, 산화질화실리콘 또는 산화실리콘 등) 막을 형성하면 된다. 또한, 게이트 절연막(213)은 단층으로 형성하여도 되고, 복수의 층을 적층하여 형성하여도 된다. 여기에서는, 예를 들어 질화실리콘층 위에 산화질화실리콘층이 적층된 2층의 적층 구조로 한다. 또한, 게이트 절연막(213)을 스퍼터링법에 의해 형성하면, 산화물 반도체층(211)에 수소 및 수분이 혼입되는 것을 방지할 수 있다. 또한, 게이트 절연막(213)을 절연성 산화물막으로 하면, 산소를 공급하여 산소 결손을 메꿀 수 있기 때문에 바람직하다.
또한, 「질화산화실리콘」이란, 그 조성으로서 산소보다도 질소의 함유량이 많은 것을 말한다. 또한, 「산화질화실리콘」이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 것을 말한다.
여기서, 산화물 반도체막의 가공은 건식 에칭에 의해 행하면 된다. 건식 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 삼염화붕소 가스와 염소 가스의 혼합 가스를 사용하면 된다. 단, 이것에 한정되지 않고, 습식 에칭을 사용하여도 되고, 산화물 반도체막을 가공할 수 있는 다른 수단을 사용하여도 된다.
게이트 절연막(213)은 적어도 산화물 반도체층(211)에 접하는 부분에 산소를 포함하고, 산소의 일부가 가열에 의해 탈리하는 절연성 산화물에 의해 형성하는 것이 바람직하다. 즉, 층간 절연막(205)의 재료로서 예시 열거한 것을 사용하는 것이 바람직하다. 게이트 절연막(213)의 산화물 반도체층(211)과 접하는 부분을 산화실리콘에 의해 형성하면, 산화물 반도체층(211)에 산소를 확산시킬 수 있고, 트랜지스터의 저저항화를 방지할 수 있다.
또한, 게이트 절연막(213)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 또는 산화란탄 등의 high-k 재료를 사용하면, 게이트 누설 전류를 저감할 수 있다. 여기서, 게이트 누설 전류란, 게이트 전극과 소스 전극 또는 드레인 전극의 사이에 흐르는 누설 전류를 말한다. 나아가, 상기 high-k 재료에 의해 형성되는 층과, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄 및 산화갈륨에 의해 형성되는 층이 적층되어도 된다. 단, 게이트 절연막(213)을 적층 구조로 하는 경우라도, 산화물 반도체층(211)에 접하는 부분은 절연성 산화물인 것이 바람직하다.
게이트 절연막(213)은 스퍼터링법에 의해 형성하면 된다. 또한, 게이트 절연막(213)의 두께는 1nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하면 된다. 게이트 절연막(213)의 두께를 5nm 이상으로 하면, 게이트 누설 전류를 특히 작게 할 수 있다.
여기서, 또한 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제3 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하여도 된다. 제3 가열 처리에 의해, 산화물 반도체층(211) 중에 잔류하는 수소 혹은 수분을 게이트 절연막에 확산시킬 수 있다. 나아가, 제3 가열 처리를 행함으로써, 게이트 절연막(213)을 공급원으로 하여 산화물 반도체층(211)에 산소를 공급할 수 있다.
또한, 제3 가열 처리는, 산화물 반도체층(211) 위에 게이트 절연막(213)을 형성한 후 뿐만 아니라, 게이트 전극(214) 또는 게이트 전극(214)이 되는 도전막을 형성한 후에 행하여도 된다.
또한, 여기에서 산화물 반도체층(211)의 수소 농도는 5.0×1019atoms/cm3 이하, 바람직하게는 5.0×1018atoms/cm3 이하로 하면 된다.
이어서, 게이트 절연막(213) 위에 도전막을 형성하고, 상기 도전막 위에 제3 에칭 마스크를 형성하여 에칭을 행함으로써 게이트 전극(214)을 형성한다(도 7d). 또한, 게이트 전극은 적어도 주사선을 구성한다.
게이트 전극(214)은 소스 전극(212a) 및 드레인 전극(212b)과 마찬가지의 재료 및 방법에 의해 형성하면 된다.
또한, 도시하지 않았지만, 게이트 전극(214)을 마스크로 하고, 산화물 반도체층(211)에 도펀트를 첨가하여 산화물 반도체층(211)에 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다. 도펀트의 첨가는 이온 임플랜테이션법 또는 이온 도핑법에 의해 행하면 된다. 또는, 도펀트를 포함하는 가스 분위기 중에서 플라즈마 처리를 행함으로써 도펀트의 첨가를 행하여도 된다. 또한, 첨가하는 도펀트로서는 희가스, 질소, 인 또는 비소 등을 사용하면 된다.
또한, 제3 에칭 마스크가 레지스트 재료에 의해 형성되어 있는 경우에는, 제3 에칭 마스크를 애싱만으로 제거하여도 된다.
또한, 여기서 도펀트의 첨가는 이온 임플랜테이션법 또는 이온 도핑법에 의해 행하면 된다. 또는, 도펀트를 포함하는 가스 분위기 중에서 플라즈마 처리를 행함으로써 도펀트의 첨가를 행하여도 된다. 또한, 첨가하는 도펀트로서는 희가스, 질소, 인 또는 비소 등을 사용하면 된다.
이상 설명한 바와 같이, 도 6에 도시하는 반도체 기판에 설치된 트랜지스터 위에 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 제작할 수 있다.
또한, 상기와 같이 제작한 트랜지스터는 채널 폭 1㎛당의 오프 전류값을 실온 하에 있어서 10aA/㎛(1×10-17A/㎛) 이하로 하는 것, 나아가 1aA/㎛(1×10-18A/㎛) 이하, 나아가 1zA/㎛(1×10-21A/㎛) 이하, 나아가 1yA/㎛(1×10-24A/㎛) 이하로 하는 것이 가능하다.
또한, 주사선 및 신호선을 구성하는 도전층의 적어도 한쪽을 구리에 의해 형성하면, 배선을 저저항으로 할 수 있기 때문에 바람직하다.
또한, 여기서, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로서 설명한 트랜지스터는 일례이며, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터는 이것에 한정되지 않고, 다양한 형태로 할 수 있다.
(실시 형태 2)
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 이동도보다도 낮아진다.
이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 도 12a의 식으로 표시된다.
E는 포텐셜 장벽의 높이이고, k가 볼츠만 상수이고, T는 절대 온도이다.
또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈슨 모델에서는 도 12b의 식으로 표시된다.
e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다.
또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여도 지장없다.
선형 영역에서의 드레인 전류 Id는, 도 12c의 식으로 표시된다.
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는 L=W=10㎛이다.
또한, Vd는 드레인 전압이다.
도 12c의 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 도 12d의 식으로 표시된다.
도 12c의 식의 우변은 Vg의 함수이다.
상기 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 직선의 기울기로부터 결함 밀도 N이 구해진다.
즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다.
산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn= 1:1:1인 것에서는 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 μ0=120cm2/Vs가 도출된다.
결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35cm2/Vs 정도이다.
그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에서의 이동도 μ1은, 도 12e의 식으로 표시된다.
D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다.
D가 증가하면(즉, 게이트 전압이 높아지면) 도 12e의 식의 제2 항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2의 계산 결과를 도 13에 나타낸다.
또한, 계산에는 시놉시스사제의 소프트인 Sentaurus Device를 사용하였다.
계산에 있어서, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 하였다.
이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다.
또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
계산 결과 E에서 나타내어진 바와 같이, 게이트 전압 1V 조금 넘어서 이동도 100cm2/Vs 이상의 피크를 발생시키지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하한다.
또한, 계면 산란을 저감하기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산하였다.
또한, 계산에 사용한 트랜지스터는 산화물 반도체층에 한 쌍의 n형 반도체 영역에 채널 형성 영역이 협지된 것을 사용하였다.
한 쌍의 n형 반도체 영역의 저항률은 2×10-3Ωcm로서 계산하였다.
또한, 채널 길이를 33nm, 채널 폭을 40nm로 하여 계산하였다.
또한, 게이트 전극의 측벽에 사이드 월을 갖는다.
사이드 월과 겹치는 반도체 영역을 오프셋 영역으로 하여 계산하였다.
계산에는 시놉시스사제의 소프트 Sentaurus Device를 사용하였다.
도 14a 내지 도 14c는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성의 계산 결과이다.
드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 14a는 게이트 절연막의 두께를 15nm로 하여 계산한 것이다.
도 14b는 게이트 절연막의 두께를 10nm로 계산한 것이다.
도 14c는 게이트 절연막의 두께를 5nm로 계산한 것이다.
게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다.
한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다.
도 15a 내지 도 15c는 오프셋 길이(사이드 월 길이) Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다.
드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 15a는 게이트 절연막의 두께를 15nm로 하여 계산한 것이다.
도 15b는 게이트 절연막의 두께를 10nm로 계산한 것이다.
도 15c는 게이트 절연막의 두께를 5nm로 계산한 것이다.
도 16a 내지 도 16c는 오프셋 길이(사이드 월 길이) Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다.
드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 16a는 게이트 절연막의 두께를 15nm로 하여 계산한 것이다.
도 16b는 게이트 절연막의 두께를 10nm로 계산한 것이다.
도 16c는 게이트 절연막의 두께를 5nm로 계산한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 14a 내지 도 14c에서는 80cm2/Vs 정도이지만, 도 15a 내지 도 15c에서는 60cm2/Vs 정도, 도 16a 내지 도 16c에서는 40cm2/Vs로 오프셋 길이 Loff가 증가할수록 저하한다.
또한, 오프 전류도 마찬가지의 경향이 있다.
한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다.
또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요로 되는 10μA를 초과하는 것이 나타내어졌다.
본 실시 형태의 내용의 일부 또는 전부는, 다른 모든 실시 형태 또는 실시예와 조합하여 실시할 수 있다.
<실시예 1>
In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다.
또한, In, Sn, Zn은 조성비로 각각 5atomic% 이상 포함되어 있으면 바람직하다.
In, Sn, Zn을 함유하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다.
n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킴으로써, n채널형의 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮출 수 있어 저소비 전력화가 가능하게 된다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시켜 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성하는 것이 가능하게 된다.
이하, In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터의 특성을 나타낸다.
(샘플 A 내지 C 공통 조건)
조성비로서 In:Sn:Zn=1:1:1의 타깃을 사용하고, 가스 유량비를 Ar/O2=6/9sccm, 성막 압력을 0.4Pa, 성막 전력을 100W로 하여 15nm의 두께가 되도록 기판 위에 산화물 반도체층을 성막하였다.
이어서, 산화물 반도체층을 섬 형상이 되도록 에칭 가공하였다.
그리고, 산화물 반도체층 위에 50nm의 두께가 되도록 텅스텐층을 성막하고, 이것을 에칭 가공하여 소스 전극 및 드레인 전극을 형성하였다.
이어서, 플라즈마 CVD법을 이용하여 실란 가스(SiH4)와 일산화이질소(N2O)를 사용하여 100nm의 두께가 되도록 산화질화규소막(SiON)을 형성하여 게이트 절연층으로 하였다.
이어서, 15nm의 두께가 되도록 질화탄탈을 형성하고, 135nm의 두께가 되도록 텅스텐을 형성하고, 이것들을 에칭 가공하여 게이트 전극을 형성하였다.
또한, 플라즈마 CVD법을 이용하여 300nm의 두께가 되도록 산화질화규소막(SiON)을 형성하고, 1.5㎛의 두께가 되도록 폴리이미드막을 형성하여 층간 절연막으로 하였다.
이어서, 층간 절연막에 콘택트 홀을 형성하고, 50nm의 두께가 되도록 제1 티타늄막을 형성하고, 100nm의 두께가 되도록 알루미늄막을 형성하고, 50nm의 두께가 되도록 제2 티타늄막을 형성하여, 이것들을 에칭 가공하여 측정용의 패드를 형성하였다.
이상과 같이 하여 트랜지스터를 갖는 반도체 장치를 형성하였다.
(샘플 A)
샘플 A는 산화물 반도체층의 성막 중에 기판에 의도적인 가열을 실시하지 않았다.
또한, 샘플 A는 산화물 반도체층의 성막 후이며, 산화물 반도체층의 에칭 가공 전에 가열 처리를 실시하지 않았다.
(샘플 B)
샘플 B는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 B는 산화물 반도체층의 성막 후이며, 산화물 반도체층의 에칭 가공 전에 가열 처리를 실시하지 않았다.
기판을 가열한 상태에서 성막을 행한 이유는, 산화물 반도체층 중에서 도너로 되는 수소를 방출하기 위해서이다.
(샘플 C)
샘플 C는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 C는 산화물 반도체층의 성막 후이며, 산화물 반도체층의 에칭 가공 전에 질소 분위기에서 650℃로 1시간의 가열 처리를 실시한 후, 산소 분위기에서 650℃로 1시간의 가열 처리를 실시하였다.
질소 분위기에서 650℃로 1시간의 가열 처리를 실시한 이유는, 산화물 반도체층 중에서 도너로 되는 수소를 방출하기 위해서이다.
여기서, 산화물 반도체층 중에서 도너로 되는 수소를 방출하기 위한 가열 처리에서 산소도 이탈하여, 산화물 반도체층 중에서 캐리어로 되는 산소 결손도 발생하게 된다.
따라서, 산소 분위기에서 650℃로 1시간의 가열 처리를 실시함으로써, 산소 결손을 저감하는 효과를 노렸다.
(샘플 A 내지 C의 트랜지스터의 특성)
도 17a에 샘플 A의 트랜지스터의 초기 특성을 나타낸다.
도 17b에 샘플 B의 트랜지스터의 초기 특성을 나타낸다.
도 17c에 샘플 C의 트랜지스터의 초기 특성을 나타낸다.
샘플 A의 트랜지스터의 전계 효과 이동도는 18.8cm2/Vsec이었다.
샘플 B의 트랜지스터의 전계 효과 이동도는 32.2cm2/Vsec이었다.
샘플 C의 트랜지스터의 전계 효과 이동도는 34.5cm2/Vsec이었다.
여기서, 샘플 A 내지 C와 마찬가지의 성막 방법으로 형성한 산화물 반도체층의 단면을 투과형 현미경(TEM)으로 관찰한 바, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C와 마찬가지의 성막 방법으로 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도 성막 시에 기판 가열을 행한 샘플은 결정성 부분과 비결정성 부분을 갖고, 결정성 부분의 배향이 c축 배향으로 정렬되어 있는 결정성이었다.
통상의 다결정에서는 결정성 부분의 배향이 정렬되어 있지 않고, 뿔뿔이 흩어진 방향을 향하고 있기 때문에, 성막 시에 기판 가열을 행한 샘플은 새로운 구조를 갖고 있다.
또한, 도 17a 내지 도 17c를 비교하면, 성막 시에 기판 가열을 행하는 것, 또는 성막 후에 가열 처리를 행하는 것에 의해 도너로 되는 수소 원소를 방출할 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있는 것을 이해할 수 있다.
즉, 성막 시에 기판 가열을 행한 샘플 B의 임계값 전압은, 성막 시에 기판 가열을 행하지 않은 샘플 A의 임계값 전압보다도 플러스 시프트되어 있다.
또한, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C를 비교한 경우, 성막 후에 가열 처리를 행한 샘플 C의 쪽이, 성막 후에 가열 처리를 행하지 않은 샘플 B보다도 플러스 시프트되어 있는 것을 알 수 있다.
또한, 수소와 같은 경원소는 가열 처리의 온도가 높을수록 이탈하기 쉽기 때문에, 가열 처리의 온도가 높을수록 수소가 이탈하기 쉽다.
따라서, 성막 시 또는 성막 후의 가열 처리의 온도를 더 높이면 보다 플러스 시프트가 가능하다고 고찰하였다.
(샘플 B와 샘플 C의 게이트 BT 스트레스 시험 결과)
샘플 B(성막 후 가열 처리 없음) 및 샘플 C(성막 후 가열 처리 있음)에 대하여 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하여 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다.
이어서, 게이트 절연막에 인가되는 Vg에 20V를 인가하고, 그대로 1시간 유지하였다.
이어서, Vg를 0V로 하였다.
이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하여 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여 가열 및 플러스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 플러스 BT 시험이라고 칭한다.
한편, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하여 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다.
이어서, 게이트 절연막에 인가되는 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다.
이어서, Vg를 0V로 하였다.
이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하여 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여 가열 및 마이너스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 마이너스 BT 시험이라고 칭한다.
도 18a는 샘플 B의 플러스 BT 시험 결과이고, 도 18b는 샘플 B의 마이너스 BT 시험 결과이다.
도 19a는 샘플 C의 플러스 BT 시험 결과이고, 도 19b는 샘플 C의 마이너스 BT 시험 결과이다.
플러스 BT 시험 및 마이너스 BT 시험은 트랜지스터의 열화 상태를 판별하는 시험이지만, 도 18a 및 도 19a를 참조하면 적어도 플러스 BT 시험의 처리를 행함으로써, 임계값 전압을 플러스 시프트시킬 수 있는 것을 알 수 있었다.
특히, 도 18a에서는 플러스 BT 시험의 처리를 행함으로써, 트랜지스터가 노멀리 오프형으로 된 것을 알 수 있다.
따라서, 트랜지스터의 제작 시의 가열 처리 외에 플러스 BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 시프트화를 촉진할 수 있고, 노멀리 오프형의 트랜지스터를 형성할 수 있는 것을 알 수 있었다.
도 20은 샘플 A의 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다.
여기에서는 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
또한, 도 20에서는 채널 폭 1㎛의 경우에서의 전류량을 도시하고 있다.
기판 온도가 125℃(1000/T이 약 2.51)일 때 1×10-19A 이하로 되었다.
기판 온도가 85℃(1000/T이 약 2.79)일 때 1×10-20A 이하로 되었다.
즉, 실리콘 반도체를 사용한 트랜지스터와 비교하여 극히 낮은 오프 전류인 것을 알 수 있었다.
또한, 온도가 낮을수록 오프 전류가 저하하기 때문에, 상온이면 보다 낮은 오프 전류인 것은 명확하다.
101: 제1 트랜지스터
102: 제2 트랜지스터
103: 제3 트랜지스터
104: 제4 트랜지스터
105: 제5 트랜지스터
106: 제6 트랜지스터
107: 제7 트랜지스터
108: 제8 트랜지스터
110: 제1 단자
120: 제2 단자
130: 제3 단자
200: p형 트랜지스터 및 n형 트랜지스터가 설치된 반도체 기판
201: 고농도 불순물 영역
202: 저농도 불순물 영역
203: 게이트 절연막
204: 게이트 전극
205: 층간 절연막
210: 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터
211: 산화물 반도체층
212a: 소스 전극
212b: 드레인 전극
213: 게이트 절연막
214: 게이트 전극

Claims (14)

  1. 반도체 장치로서,
    순서대로 서로 전기적으로 직렬 접속되는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터와,
    순서대로 서로 전기적으로 직렬 접속되는 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하는 제1 메모리를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 게이트, 상기 제6 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트는 제1 단자에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 제2 단자에 전기적으로 접속되고,
    상기 제2 단자는 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트는 제3 단자에 전기적으로 접속되고,
    상기 제3 단자는 상기 제6 트랜지스터와 상기 제7 트랜지스터 사이에 전기적으로 접속되고,
    상기 제1 트랜지스터 및 상기 제5 트랜지스터 각각은 p형 트랜지스터이고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제6 트랜지스터 및 상기 제7 트랜지스터 각각은 산화물 반도체층을 포함하는 트랜지스터이고,
    상기 제4 트랜지스터 및 상기 제8 트랜지스터 각각은 n형 트랜지스터인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 메모리와 동일한 구조를 가지는 제2 메모리와,
    제9 트랜지스터와,
    제10 트랜지스터를 더 포함하고,
    상기 제9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 메모리의 상기 제3 단자에 전기적으로 접속되고,
    상기 제10 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 메모리의 상기 제2 단자에 전기적으로 접속되고,
    상기 제10 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 메모리의 제3 단자에 전기적으로 접속되는, 반도체 장치.
  3. 삭제
  4. 반도체 장치로서,
    순서대로 서로 전기적으로 직렬 접속되는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터와,
    순서대로 서로 전기적으로 직렬 접속되는 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하는 제1 메모리를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트, 상기 제4 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 제1 단자에 전기적으로 접속되고,
    상기 제6 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트는 제2 단자에 전기적으로 접속되고,
    상기 제2 단자는 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트와 상기 제3 트랜지스터의 게이트는 제3 단자에 전기적으로 접속되고,
    상기 제3 단자는 상기 제6 트랜지스터와 상기 제7 트랜지스터 사이에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제8 트랜지스터 각각은 산화물 반도체층을 포함하는 트랜지스터이고,
    상기 제2 트랜지스터 및 상기 제6 트랜지스터 각각은 p형 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제7 트랜지스터 각각은 n형 트랜지스터인, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 메모리와 동일한 구조를 가지는 제2 메모리와,
    제9 트랜지스터와,
    제10 트랜지스터를 더 포함하고,
    상기 제9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 메모리의 상기 제3 단자에 전기적으로 접속되고,
    상기 제10 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 메모리의 상기 제2 단자 및 상기 제2 메모리의 제3 단자에 전기적으로 접속되는, 반도체 장치.
  6. 제2항 또는 제5항에 있어서,
    상기 제9 트랜지스터의 게이트는 클록 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제10 트랜지스터의 게이트는 상기 클록 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제9 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 데이터 입력 신호선에 전기적으로 접속되는, 반도체 장치.
  7. 반도체 장치로서,
    순서대로 서로 전기적으로 직렬 접속되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터와,
    순서대로 서로 전기적으로 직렬 접속되는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터와,
    제7 트랜지스터와,
    제8 트랜지스터를 포함하는 제1 메모리를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는, 상기 제3 트랜지스터의 게이트, 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제6 트랜지스터의 게이트, 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 직접 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽과 직접 접속되고,
    상기 제2 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트는 제1 단자에 전기적으로 접속되고,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터 각각은 p형 트랜지스터이고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 각각은 산화물 반도체층을 포함하는 트랜지스터인, 반도체 장치.
  8. 삭제
  9. 삭제
  10. 반도체 장치로서,
    순서대로 서로 전기적으로 직렬 접속되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터와,
    순서대로 서로 전기적으로 직렬 접속되는 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터를 포함하는 제1 메모리를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽은 저전위측 전원 전위선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트는 제1 단자에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트 및 상기 제6 트랜지스터의 게이트는 제2 단자에 전기적으로 접속되고,
    상기 제2 단자는 상기 제2 트랜지스터와 상기 제3 트랜지스터 사이에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트와 상기 제3 트랜지스터의 게이트는 제3 단자에 전기적으로 접속되고,
    상기 제3 단자는 상기 제5 트랜지스터와 상기 제6 트랜지스터 사이에 전기적으로 접속되고,
    상기 제2 트랜지스터 및 상기 제5 트랜지스터 각각은 p형 트랜지스터이고,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제6 트랜지스터 각각은 산화물 반도체층을 포함하는 트랜지스터인, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 메모리와 동일한 구조를 가지는 제2 메모리와,
    제7 트랜지스터와,
    제8 트랜지스터를 더 포함하고,
    상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 메모리의 상기 제3 단자에 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 메모리의 상기 제2 단자 및 상기 제2 메모리의 제3 단자에 전기적으로 접속되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제7 트랜지스터의 게이트는 클록 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제8 트랜지스터의 게이트는 상기 클록 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 데이터 입력 신호선에 전기적으로 접속되는, 반도체 장치.
  13. 제1항, 제4항, 제7항 및 제10항 중 어느 한 항에 있어서, 상기 반도체 장치는 액정 표시 장치인, 반도체 장치.
  14. 제1항, 제4항, 제7항 및 제10항 중 어느 한 항에 있어서, 상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하는, 반도체 장치.
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