TW201306484A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201306484A
TW201306484A TW101116352A TW101116352A TW201306484A TW 201306484 A TW201306484 A TW 201306484A TW 101116352 A TW101116352 A TW 101116352A TW 101116352 A TW101116352 A TW 101116352A TW 201306484 A TW201306484 A TW 201306484A
Authority
TW
Taiwan
Prior art keywords
transistor
terminal
electrically connected
source
inverter
Prior art date
Application number
TW101116352A
Other languages
English (en)
Other versions
TWI590587B (zh
Inventor
Seiichi Yoneda
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW201306484A publication Critical patent/TW201306484A/zh
Application granted granted Critical
Publication of TWI590587B publication Critical patent/TWI590587B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種包括即使在進行處理中關掉電源也能夠保持資料且與習知的D正反器電路相比其佔有面積小的D正反器電路的半導體裝置。本發明的一個方式是一種半導體裝置，其中輸入端子電連接到第一傳輸閘的第一端子，第一傳輸閘的第二端子電連接到第一反相器的第一端子及功能電路的第二端子，第一反相器的第二端子及功能電路的第一端子電連接到第二傳輸閘的第一端子，第二傳輸閘的第二端子電連接到第二反相器的第一端子及時脈反相器的第二端子，第二反相器的第二端子及時脈反相器的第一端子電連接到輸出端子，並且，功能電路在截止電流小的電晶體與電容器之間具有資料保持部。

Description

半導體裝置
本發明係關於半導體裝置。在本說明書中，半導體裝置是指半導體元件本身或者包括半導體元件的裝置，並且，作為這種半導體元件，例如可以舉出薄膜電晶體。因此，液晶顯示裝置及記憶體裝置等也包括在半導體裝置中。
近年來，示出半導體特性的金屬氧化物(以下，稱為氧化物半導體)受到注目。將氧化物半導體可以應用於電晶體(專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻21日本專利申請公開第2007-096055號公報
在顯示裝置及記憶體裝置等中，半導體元件配置為矩陣狀。配置為矩陣狀的半導體元件由週邊驅動電路控制。作為包括在週邊驅動電路的電路的一個例子，可以舉出D正反器電路。
本發明的一個實施例的課題是提供一種即使在進行處理中關掉電源也能夠保持資料，且與習知的D正反器電路 相比，其佔有面積小的D正反器電路。
本發明的一個實施例是一種包括電路的半導體裝置，該電路包括輸入端子、第一傳輸閘、第二傳輸閘、第一反相器、第二反相器、功能電路、時脈反相器以及輸出端子。所述輸入端子電連接到所述第一傳輸閘的第一端子，所述第一傳輸閘的第二端子電連接到所述第一反相器的第一端子及所述功能電路的第二端子，所述第一反相器的第二端子及所述功能電路的第一端子電連接到所述第二傳輸閘的第一端子，所述第二傳輸閘的第二端子電連接到所述第二反相器的第一端子及所述時脈反相器的第二端子，所述第二反相器的第二端子及所述時脈反相器的第一端子電連接到所述輸出端子，所述功能電路包括第一p通道型電晶體、第二p通道型電晶體、截止電流小的電晶體以及電容元件，所述第一p通道型電晶體的源極和汲極中的一個電連接到第一佈線，所述第一p通道型電晶體的源極和汲極中的另一個電連接到所述第二p通道型電晶體的源極和汲極的一個，時序信號輸入到所述第一p通道型電晶體的閘極，所述第二p通道型電晶體的源極和汲極中的另一個電連接到所述截止電流小的電晶體的源極和汲極中的一個以及所述第一反相器的所述第一端子，所述第二p通道型電晶體的閘極電連接到所述第一反相器的所述第二端子，所述截止電流小的電晶體的源極和汲極中的另一個電連接到所述電容元件的一個的電極，並且，所述電容元件的另一個的電極電連接到第二佈線。
在所述半導體裝置中，較佳所述第一佈線及所述第二佈線是被供應固定電位的電源電位線，並且所述第一佈線的電位高於所述第二佈線的電位。
在所述半導體裝置中，當重新啟動時，較佳的所述時脈反相器沒有被輸入時脈信號並且被輸入該時脈信號的佈線的電位保持固定，輸入到所述第一p通道型電晶體的所述閘極的所述時序信號在所述截止電流小的電晶體處於導通狀態之前處於H位準，並在所述重新啟動之後，也可以作為所述時序信號輸入與輸入到所述時脈反相器的所述時脈信號相同的信號。
較佳的所述結構的半導體裝置所包括的浮動狀態的節點與重設用電晶體的源極和汲極中的一個電連接，所述復位用電晶體的源極和汲極中的另一個電連接到所述第一佈線或所述第二佈線，所述復位用電晶體被輸入重設信號。
在所述結構中，較佳的室溫下的所述截止電流小的電晶體的每通道寬度1μm的截止電流為小於或等於10aA。
注意，當針對佈線的一部分進行說明時，有時將該佈線稱為“節點”。
根據本發明的一個實施例，可以得到一種即使在進行處理中關掉電源也能夠保持資料，且與習知的D正反器電路相比，其佔有面積小的D正反器電路。
在所述結構的半導體裝置中，較佳的所述位元線與包 括放大器的預充電及放大電路電連接，較佳的將所述多個記憶元件以所述放大器為中心沿著所述位元線以相同數目配置。這是因為當從所述多個記憶元件讀出資料時，可以以獲得以所述放大器為中心且以相同數目配置的多個記憶元件的差異的方式進行工作的緣故。
說明本發明的一個實施例的D正反器電路。
圖1A示出本發明的一個實施例的D正反器電路100的電路圖，圖2A示出習知的D正反器電路130的電路圖。
在圖2A所示的D正反器電路130中，輸入端子電連接到第一傳輸閘102的第一端子，第一傳輸閘102的第二端子藉由節點114電連接到第一反相器104的第一端子及時脈反相器107的第二端子，第一反相器104的第二端子及時脈反相器107的第一端子藉由節點116電連接到第二傳輸閘108的第一端子，第二傳輸閘108的第二端子電連接到第二反相器110的第一端子及時脈反相器112的第二端子，第二反相器110的第二端子及時脈反相器112的第一端子電連接到輸出端子。此外，圖2B示出時脈反相器107的結構。
在圖1A所示的D正反器電路100中，輸入端子電連接到第一傳輸閘102的第一端子，第一傳輸閘102的第二端子藉由節點114電連接到第一反相器104的第一端子及功能電路106的第二端子，第一反相器104的第二端子及功能電路106的第一端子藉由節點116電連接到第二傳輸 閘108的第一端子，第二傳輸閘108的第二端子電連接到第二反相器110的第一端子及時脈反相器112的第二端子，第二反相器110的第二端子及時脈反相器112的第一端子電連接到輸出端子。
從而，圖1A所示的D正反器電路100和圖2A所示的D正反器電路130的不同之處在於用功能電路106取代時脈反相器107。
圖1B所示的功能電路106包括：第一p通道型電晶體120；第二p通道型電晶體122；截止電流小的電晶體124；以及電容元件128。
第一p通道型電晶體120的源極和汲極中的一個電連接到高電位一側電源電位線Vdd，第一p通道型電晶體120的源極和汲極中的另一個電連接到第二p通道型電晶體122的源極和汲極中的一個，第一p通道型電晶體120的閘極被輸入時序信號CLKa，第二p通道型電晶體122的源極和汲極中的另一個電連接到電晶體124的源極和汲極中的一個以及節點114，第二p通道型電晶體122的閘極電連接到節點116，電晶體124的源極和汲極中的另一個電連接到電容元件128的一個電極，電容元件128的另一個電極電連接到低電位一側電源電位線Vss。並且，在電晶體124的源極和汲極中的另一個與電容元件128的一個電極之間設置有資料保持部126。
圖3是說明圖1A的D正反器電路100的工作的時序圖，圖4是說明圖2A的D正反器電路130的工作的時序 圖。
首先，說明圖4所示的時序圖。在圖4中期間被分開為期間t1至t4的4個期間。期間t1是截止期間，期間t2是導通期間，期間t3是截止期間，並且期間t4是導通期間。注意，粗的虛線示出不能決定是高電位還是低電位的部分。
高電位一側電源電位線Vdd的電位在導通期間處於H位準，並在截止期間處於L位準。
只在導通期間以固定的週期輸入時脈信號CLK。
反轉時脈信號CLKB是反轉時脈信號CLK的信號。但是，當關掉電源時(Vdd為L位準時)，反轉時脈信號CLKB與時脈信號CLK相同處於L位準。
資料信號D是作為資料輸入到D正反器電路130的信號。
首先，使D正反器電路130的電源從截止狀態(期間t1)變為導通狀態(期間t2)。藉由使電源處於導通狀態，Vdd成為H位準，且被輸入時脈信號CLK和反轉時脈信號CLKB。在此，如果輸入資料信號D，則在初期是不定電位的節點114的電位根據資料信號D成為H位準(或者L位準)。此外，同樣地，初期為不定電位的節點116的電位與節點114的電位相反。
就是說，當節點114的電位處於H位準時節點116的電位成為L位準，而當節點114的電位處於L位準時節點116的電位成為H位準。此時，輸出信號Q取決於資料信 號D(期間t2)。
接著，使D正反器電路130的電源從導通狀態(期間t2)變為截止狀態(期間t3)，而停止所有信號的輸入(期間t3)。
然後，當再次使D正反器電路130的電源從截止狀態(期間t3)變為導通狀態(期間t4)時，Vdd成為H位準，且被輸入時脈信號CLK和反轉時脈信號CLKB。在此情況下，如果輸入資料信號D，則與期間t2相同，輸出信號Q取決於資料信號D，但是由於期間t3節點114和節點116的電位變動而成為不定狀態，因此輸出信號Q也在期間t4的初期處於不定(期間t4)。
就是說，D正反器電路130不能保持變為截止狀態之前的資料，因此在進行處理時不能成為截止狀態。
說明圖3所示的時序圖。在圖3中期間被分開為期間t1至t7的7個期間。期間t1是截止期間，期間t2是啟動期間，期間t3是處理期間，期間t4是資料保持期間，期間t5是截止期間，期間t6是重新啟動期間，期間t7是處理期間。另外，在重新啟動期間及處理期間電源導通。粗的虛線示出不能決定是高電位還是低電位的部分。
時序信號CLKa是在週邊電路根據時脈信號CLK生成的信號。
首先，使D正反器電路100的電源從截止狀態(期間t1)變為導通狀態(期間t2)。藉由使電源處於導通狀態，Vdd成為H位準。雖然不輸入時脈信號CLK，而輸入 時序信號CLKa。此外，藉由輸入閘極控制信號Gc，即，使其成為H位準，啟動期間結束而開始進入處理期間(從期間t2到期間t3)。
就是說，在啟動期間(t2)中，時脈反相器112沒有被輸入時脈信號CLK，並且被輸入時脈信號CLK的佈線的電位保持固定，而輸入到第一p通道型電晶體120的閘極的時序信號CLKa在電晶體124導通之前成為H位準。並且，在從期間t3到D正反器電路100的電源成為截止狀態為止，時序信號CLKa被輸入與輸入到時脈反相器112的時脈信號CLK相同的信號。
在期間t3中，因為開始資料信號D的輸入並且由於閘極控制信號Gc的輸入電晶體124成為導通狀態導通，所以節點114的電位成為H位準，節點116的電位成為L位準。藉由輸入時脈信號CLK和反轉時脈信號CLKB，D正反器電路100進行與D正反器電路130同樣的工作，而輸出對應於資料信號D的輸出信號Q(期間t3)。
或者，也可以在期間t3輸入與時脈信號CLK相同的時序信號CLKa代替時脈信號CLK。
接著，使閘極控制信號Gc處於L位準來使電晶體124斷開，由此進行斷開D正反器電路100的電源之前的資料保持處理(期間t4)。在該期間t4中，將節點114的資料寫入到資料保持部126。
然後，使D正反器電路100的電源從導通狀態(資料保持期間(期間t4))處於截止狀態(期間t5)。之後， 當使電源處於導通狀態時，Vdd成為H位準(從期間t5到期間t6)。不輸入時脈信號CLK，而輸入時序信號CLKa。此外，藉由輸入閘極控制信號Gc，即，使其成為H位準，重新啟動期間結束而開始進入處理期間(從期間t6到期間t7)。然後，再次開始資料信號D的輸入(期間t7)。
在此，與期間t2不同，作為輸出信號Q，輸出D正反器電路100的電源從導通狀態(資料保持期間(期間t4))變為截止狀態(期間t5)之前的資料。這是因為資料保持部126保持有之前的資料的緣故。資料保持部126設置在電晶體124的源極或汲極與其一個電極電連接到低電位一側的電源線Vss的電容元件128的另一個電極之間。為了實現這種即使關掉電源也可以保持資料的資料保持部126，作為電晶體124可以使用截止電流小的電晶體。
作為可以用作電晶體124的截止電流小的電晶體，可以使用能夠使室溫下的每通道寬度1μm的截止電流值為10aA/μm(1×10-17A/μm)以下的電晶體，較佳為1aA/μm(1×10-18A/μm)以下，更佳為1zA/μm(1×10-21A/μm)以下，最佳為1yA/μm(1×10-24A/μm)以下。
如此，在圖1A所示的D正反器電路100中，可以保持變為截止狀態之前的資料，而在進行處理中也可以處於截止狀態。
此外，也可以採用對D正反器電路100輸入重設信號 的結構。為了具有對D正反器電路100輸入重設信號的結構，作為功能電路106可以使用圖5所示的功能電路代替圖1B所示的功能電路。藉由輸入重設信號在進入啟動期間(期間t2)之前使浮動狀態的節點處於L位準或H位準，來可以防止在工作時節點處於浮動電位。
圖5所示的功能電路106包括第一p通道型電晶體140、第二p通道型電晶體142、第三p通道型電晶體144、截止電流小的電晶體146以及電容元件150。
第一p通道型電晶體140的源極和汲極中的一個電連接到高電位一側電源電位線Vdd，第一p通道型電晶體140的源極和汲極中的另一個電連接到第二p通道型電晶體142的源極和汲極中的一個以及第三p通道型電晶體144的源極和汲極中的一個，第一p通道型電晶體140的閘極被輸入時序信號CLKa，第二p通道型電晶體142的源極和汲極中的另一個以及第三p通道型電晶體144的源極和汲極中另一個電連接到電晶體146的源極和汲極中的一個以及節點114，第二p通道型電晶體142的閘極被輸入重設信號Res，第三p通道型電晶體144的閘極電連接到節點116，電晶體146的源極和汲極中的另一個電連接到電容元件150的一個電極，電容元件150的另一個電極電連接到低電位一側電源電位線Vss。並且，在電晶體146的源極和汲極中的另一個與電容元件150的一個電極之間設置有資料保持部148。
作為上述說明的電晶體124及電晶體146較佳為使用 氧化物半導體電晶體。
但是，在本發明中，電晶體不侷限於具有特定結構的電晶體，也可以使用具有各種結構的電晶體。從而，電晶體既可以使用由多晶矽構成的電晶體，又可以使用設置在SOI(Silicon On Insulator：絕緣體上矽)基板上的電晶體。
另外，構成本發明的電路的電晶體124及電晶體146使用n通道型電晶體，但是不侷限於此，也可以適當地使用p通道型電晶體。
接著，對可用於本發明的截止電流小的電晶體進行說明。作為截止電流小的電晶體可以舉出由呈現半導體特性的金屬氧化物設置的電晶體。作為截止電流小的電晶體之外的電晶體，可以舉出設置在半導體基板上的電晶體。
圖6示出可用於本發明的電晶體的剖面結構的概略的一例。在圖6中，在設置在半導體基板上的電晶體上形成有截止電流小的電晶體。設置在半導體基板上的電晶體既可以包含p通道型電晶體及n通道型電晶體的兩者，又可以只設置有其中一個。
設置在半導體基板上的p通道型電晶體及n通道型電晶體可以藉由一般的方法形成。在形成設置在半導體基板上的p通道型電晶體及設置在半導體基板上的n通道型電晶體之後，在其上形成截止電流小的電晶體。換言之，將形成有p通道型電晶體及n通道型電晶體的半導體基板200作為被形成基板在該基板上形成其截止電流小的電晶 體。作為截止電流小的電晶體，可以舉出在氧化物半導體層中具有通道形成區的電晶體。
另外，設置有p通道型電晶體及n通道型電晶體的半導體基板200具有用作源極區及汲極區的高濃度雜質區201、低濃度雜質區202、閘極絕緣膜203、閘極電極204以及層間絕緣膜205(圖6)。
在氧化物半導體層中具有通道形成區的電晶體210具有：設置在設置有p通道型電晶體及n通道型電晶體的半導體基板200上的氧化物半導體層211；以接觸於氧化物半導體層211且彼此相隔的方式設置的源極電極212a及汲極電極212b；設置在氧化物半導體層211的至少通道形成區上的閘極絕緣膜213；以及以重疊於氧化物半導體層211的方式設置在閘極絕緣膜213上的閘極電極214b(圖7D)。另外，雖然未圖示，但是電極214a與閘極電極214b電連接，並且閘極電極204與電極214a電連接。
層間絕緣膜205還用作氧化物半導體層211的基底絕緣膜。
層間絕緣膜205可以利用至少其表面包含氧，並藉由加熱處理氧的一部分脫離的絕緣氧化物形成。作為藉由加熱處理氧的一部分脫離的絕緣氧化物，較佳為使用包含多於化學計量比的氧的絕緣氧化物。這是因為可以藉由該加熱處理將氧供應到接觸於層間絕緣膜205的氧化物半導體膜的緣故。
作為包含多於化學計量比的氧的絕緣氧化物，例如可 以舉出在SiOx中x>2的氧化矽。但是，不限於此，層間絕緣膜205可以使用氧化矽、氧氮化矽、氮氧化矽、氧氮化鋁、氧化鎵、氧化鉿或氧化釔等形成。
此外，層間絕緣膜205可以是疊層膜。層間絕緣膜205例如可以採用在氮化矽膜上設置有氧化矽的疊層結構。
另外，在包含多於化學計量比的氧的絕緣氧化物中，氧的一部分由於加熱處理而容易脫離。氧的一部分因加熱處理容易脫離時的根據TDS分析的氧的脫離量(換算為氧原子的值)較佳為1.0×1018atoms/cm3以上，更佳為1.0×1020atoms/cm3以上，進一步佳為3.0×1020atoms/cm3以上。
在此，說明TDS分析的方法。TDS分析中的氣體的脫離量與離子強度的時間積分值成正比。因此，從氧化物中的離子強度的時間積分值和標準樣品的基準值可以計算出氣體的脫離量。標準樣品的基準值是指在含有所定的原子的樣品(標準樣品)中的在光譜的積分值中原子密度所占的比例。
例如，從包含所定密度的氫的矽晶片(標準樣品)的離子強度的時間積分值和氧化物的離子強度的時間積分值，使用NO2=NH2/SH2×SO2×α可以算出氧化物中的氧分子(O2)的脫離量(NO2)。
NH2是從標準樣品脫離的氫分子(H2)的換算為密度的值。SH2是標準樣品的氫分子(H2)的離子強度的時間 積分值。就是說，將NH2/SH2設定為標準樣品的基準值。SO2是絕緣氧化物的氧分子(O2)的離子強度的時間積分值。α是影響離子強度的係數。關於所述算式的詳細情況，可以參照日本專利申請公開06-275697號公報。
另外，根據TDS分析的氧的脫離量(換算為氧原子的值)示出當使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×1016atoms/cm3的氫原子的矽晶片為標準樣品進行測量時的值。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為所述係數α包括氧分子的離子化比率，所以藉由評估氧分子的釋放量，可以算出氧原子的釋放量。
注意，NO2是氧分子(O2)的脫離量。因此，用氧原子換算的氧脫離量是氧分子(O2)的脫離量的2倍。
層間絕緣膜205可以利用濺射法或CVD法等形成，但是較佳為利用濺射法形成。當作為層間絕緣膜205形成氧化矽膜時，可以使用石英(較佳為合金石英)靶材作為靶材，並使用氬氣作為濺射氣體。或者，也可以使用矽靶材作為靶材，並使用包含氧的氣體作為濺射氣體。另外，作為包含氧的氣體，既可以是氬氣和氧氣的混合氣體，又可以只是氧氣。
在形成層間絕緣膜205之後且在形成成為氧化物半導體層211的氧化物半導體膜之前進行第一加熱處理。第一加熱處理是用來去除包含在層間絕緣膜205中的水及氫的 製程。將第一加熱處理的溫度設定為包含在層間絕緣膜205中的水及氫脫離的溫度(具有脫離量的峰值的溫度)以上且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200變質或變形的溫度，較佳為400℃以上且750℃以下，而低於後面進行的第二加熱處理的溫度。
然後，在形成氧化物半導體膜之後，進行第二加熱處理。第二加熱處理是將層間絕緣膜205用作氧的供應源來將氧供應到氧化物半導體膜的製程。但是，進行第二加熱處理的時序不限於此，也可以在藉由加工氧化物半導體膜來形成氧化物半導體層211之後進行。
另外，第二加熱處理在氮氣或者氦、氖、氬等稀有氣體氛圍中進行，該氛圍較佳為不包含氫、水、羥基或氫化物等。或者，較佳將引入到加熱處理裝置中的氮氣或者氦、氖、氬等稀有氣體的純度設定為6N(99.9999%)以上，更佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
另外，根據第二加熱處理的條件、氧化物半導體膜或氧化物半導體層211的材料，有時氧化物半導體膜或氧化物半導體層211產生晶化而成微晶層或多晶層。例如，有時成為晶化率為90%以上或80%以上的微晶層。另外，根據第二加熱處理的條件、氧化物半導體膜或氧化物半導體層211的材料，有時成為不包含結晶成分的非晶體。另外，有時在非晶層中混有微晶(晶粒直徑為1nm以上且20nm以下)。
另外，當進行第二加熱處理時，層間絕緣膜205用作氧的供應源。
另外，氧化物半導體膜的被形成面的層間絕緣膜205的平均面粗糙度(Ra)較佳為0.1nm以上且低於0.5nm。這是因為當氧化物半導體膜具有結晶性時可以使其結晶定向一致的緣故。
注意，在此平均面粗糙度(Ra)是指為了可以應用於測量表面而將在JIS B0601：2001(ISO4287：1997)中定義的中心線平均粗糙度(Ra)擴大為三維來得到的值。平均粗糙度(Ra)可以用將從基準面到指定面的偏差的絕對值平均而得到的值表示。
在此，作為中心線平均粗糙度(Ra)，當從粗糙度曲線在其中心線方向上截取測量長度L的部分，並以該所截取的部分的中心線的方向為X軸，以縱向放大率的方向(垂直於X軸的方向)為Y軸，用Y=F(X)表示粗糙度曲線時，可以由以下算式(1)得到。
並且，作為平均面粗糙度(Ra)，當由Z=F(X，Y)表示測量資料所示的面即測量表面時，可以用將從基準面到指定面的偏差的絕對值平均而得到的值表示。即可以由以下算式(2)得到。
在此，指定面是指粗糙度測量的目標的表面，且是由座標(X1，Y1)、(X1，Y2)、(X2，Y1)、(X2，Y2)的四個點表示的四角形的區域。當假設指定面具有理想的平坦面時，由SO表示指定面的面積。
另外，基準面是指指定面的平均高度中的平行於XY平面的面。也就是說，當指定面的高度的平均值是Z0時，基準面的高度也可以由Z0表示。
如此，為了將層間絕緣膜205的平均面粗糙度設定為0.1nm以上且低於0.5nm，可以進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理。CMP處理可以在形成氧化物半導體膜之前進行，但是較佳在進行第一加熱處理之前進行。
在此，可以進行一次以上的CMP處理。當分多次進行CMP處理時，較佳在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。
另外，為了使層間絕緣膜205平坦化，也可以進行乾蝕刻等，以代替CMP處理。在此，作為蝕刻氣體，可以使用氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫、氟化氮等。
另外，為了使層間絕緣膜205平坦化，也可以進行電漿處理等，以代替CMP處理。在此，當進行電漿處理時可以使用稀有氣體。藉由該電漿處理，對被處理面照射惰 性氣體的離子，利用濺射效果使被處理面的微細的凹凸平坦化。這種電漿處理被稱為反濺射。
另外，為了使層間絕緣膜205平坦化，可以採用上述處理中的任何一種。例如，可以只進行反濺射，也可以在進行CMP處理之後進行乾蝕刻。注意，為了防止水等混入到氧化物半導體膜的被形成面的層間絕緣膜205，較佳為利用乾蝕刻或者反濺射。尤其是，當在進行第一加熱處理之後進行平坦化處理時，較佳為利用乾蝕刻或者反濺射。
作為氧化物半導體層211，例如可以形成氧化物半導體膜，並在該氧化物半導體膜上形成蝕刻掩模，藉由進行蝕刻來選擇性地形成。此外，也可以利用噴墨法。
氧化物半導體膜較佳為至少包含銦(In)或鋅(Zn)。尤其是，較佳為包含In和Zn的兩者。並且較佳為包含鎵(Ga)。如果包含鎵(Ga)，則可以降低電晶體特性的偏差。將這樣可以降低電晶體特性的偏差的元素稱為穩定劑(stabilizer)。作為穩定劑，可以舉出錫(Sn)、鉿(Hf)或鋁(Al)。
另外，作為其他的穩定劑，可以舉出作為鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)。也可以具有它們的一種或多種。
例如，作為氧化物半導體，可以例示：氧化銦、氧化 錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具 有與其類似的組成的氧化物。
但是，可以在本發明的一個實施例中使用的氧化物半導體膜不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，根據所需要的電晶體特性(半導體特性)，可以適當地調整載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離及密度等的條件。
例如，使用In-Sn-Zn類氧化物可以獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
氧化物半導體既可以為單晶又可以為非單晶。在氧化物半導體為非單晶的情況下，可以為非晶或多晶。此外，也可以採用在非晶體中含有具有結晶性的部分的結構。或者，也可以為非非晶。
此外，在所述金屬氧化物中，較佳相對於這些化學計量比，包含過剩的氧。藉由包含過剩的氧，可以抑制由形成的氧化物半導體膜的氧缺損導致的載子的產生。
此外，作為一個例子，當使用In-Zn類金屬氧化物形成氧化物半導體膜時，將靶材的組成設定為原子數比為In/Zn=1至100，較佳為In/Zn=1至20，更佳為In/Zn=1至10。藉由將Zn的原子數比設定為較佳的所述範圍內，可以提高場效應遷移率。在此，為了包含過剩的氧，較佳將金屬氧化物的原子數比In：Zn：O=X：Y：Z設定為Z>1.5X+Y。
另外，在此，靶材的填充率為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由提高靶材的填充率，可以使所形成的氧化物半導體膜成為緻密的膜。
另外，可以應用於氧化物半導體膜的金屬氧化物的能隙較佳為2eV以上，更佳為2.5eV以上，進一步佳為3eV以上。像這樣，藉由使用能隙寬的金屬氧化物，可以降低電晶體的截止電流。
此外，氧化物半導體膜包含氫。氫除了作為氫原子以外，有時作為氫分子、水、羥基或其他氫化物被包含。包含在氧化物半導體膜中的氫較佳盡可能地少。
另外，較佳為降低氧化物半導體膜中的鹼金屬及鹼土金屬，將它們的濃度較佳設定為1×1018atoms/cm3以下，更佳為2×1016atoms/cm3。這是因為有時鹼金屬及鹼土金屬與氧化物半導體接合而產生載子，而導致電晶體的截止電流增大的緣故。
此外，對氧化物半導體膜的形成方法及厚度沒有特別的限制，可以根據製造的電晶體的大小決定。作為氧化物半導體膜的形成方法，例如可以舉出濺射法、分子束外延法、塗敷法、印刷法、脈衝雷射蒸鍍法等。可以將氧化物半導體膜的厚度設定為3nm以上且50nm以下。這是因為如果將厚度設定為50nm以上，則有電晶體成為常導通狀態的擔憂。此外，當將電晶體的通道長度為30μm時，如果將氧化物半導體膜的厚度設定為5nm以下，則可以抑制短通道效應。
在此，作為較佳的一個例子，藉由利用In-Ga-Zn類金屬氧化物靶材的濺射法，形成氧化物半導體膜。在此，作為濺射氣體，可以使用稀有氣體(例如，氬氣)、氧氣或稀有氣體與氧氣的混合氣體。
另外，作為形成氧化物半導體膜時使用的濺射氣體，較佳為使用氫、水、羥基或氫化物等被去除的高純度氣體。為了使濺射氣體成為高純度氣體，去除附著在處理室的內壁等的氣體，並在形成氧化物半導體膜之前對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱處理，即可。此外，也可以使引入到處理室的濺射氣體為高純度氣體，在此情況下，作為氬氣，使純度為9N(99.9999999%)以上，露點為-121℃以下，水為0.1ppb以下，氫為0.5ppb以下，即可。作為氧氣，使純度為8N(99.999999%)以上，露點為-112℃以下，水為1ppb以下，氫為1ppb以下，即可。此外，如果對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱以在保持高溫的狀態下形成氧化物半導體膜，則可以降低包含在氧化物半導體膜中的水等雜質的濃度。並且，可以減少由於應用濺射法而混入到氧化物半導體膜的損傷。在此，將設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。
此外，為了使氧化物半導體膜包含過剩的氧，可以由離子植入供應氧。
此外，氧化物半導體膜既可以具有非晶結構，又可以具有結晶結構。作為具有結晶結構時的較佳的一個方式，可以舉出向c軸方向配向的結晶性的(C Axis Aligned Crystalline：CAAC)氧化物半導體膜。藉由採用CAAC氧化物半導體膜作為氧化物半導體膜，可以提高電晶體的可靠性。
CAAC氧化物半導體膜是指如下一種氧化物半導體膜，其中結晶進行c軸配向，且從ab面、表面或介面的方向來看時具有三角形或六角形的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，在ab面(或者表面或介面)上包括a軸或b軸的方向不同(以c軸為中心旋轉)的結晶。
此外，從更廣義來理解，CAAC氧化物半導體膜是指非單晶的包括如下相的氧化物半導體膜，在該相中在從垂直於ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
另外，雖然CAAC氧化物半導體膜不是單晶，但是也不是只由非晶形成。另外，雖然CAAC氧化物半導體膜包括晶化部分(結晶部分)，但是也可以不能明確辨別一個結晶部分與其他結晶部分的邊界。
此外，可以用氮取代構成CAAC氧化物半導體膜的氧的一部分。另外，構成CAAC氧化物半導體膜的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐 CAAC氧化物半導體膜的基板面或者CAAC氧化物半導體膜的表面及介面等的方向)一致。或者，構成CAAC氧化物半導體膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面或介面等的方向)。
此外，CAAC氧化物半導體膜根據其組成等可以是導體，也可以是半導體，還可以是絕緣體。另外，CAAC氧化物半導體膜根據其組成等既可以對可見光具有透明性又可以對可見光不具有透明性。
作為上述CAAC氧化物半導體膜的例子，也可以舉出如下一種材料，其中該材料被形成為膜狀，並且在從垂直於膜表面、基板面或介面的方向觀察時確認到三角形或六角形的原子排列，並且在其膜的剖面中確認到金屬原子或金屬原子和氧原子(或氮原子)的層狀排列等。
以下，參照圖8A至圖10C詳細說明這樣的包括在CAAC氧化物半導體膜的結晶結構的一個例子。注意，原則上在圖8A至圖10C中，以垂直方向為c軸方向，並以垂直於c軸方向的面為ab面。另外，在簡單地稱為“上一半”或“下一半”時，以ab面為邊界。此外，在圖8A至8E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖8A示出具有一個六配位銦(以下，In)以及靠近In的六個四配位氧(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧的結構稱為子單元。雖然圖8A所示的結構採用八面體結構，但是為了容 易理解示出平面結構。另外，在圖8A的上一半及下一半中分別具有三個四配位O。圖8A所示的子單元的電荷為0。
圖8B示出具有一個五配位鎵(以下，Ga)、靠近Ga的三個三配位氧(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖8B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖8B所示的結構。圖8B所示的子單元的電荷為0。
圖8C示出具有一個四配位鋅(以下，Zn)以及靠近Zn的四個四配位O的結構。在圖8C的上一半具有一個四配位O，並且在下一半具有三個四配位O。也可以在圖8C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖8C所示的子單元的電荷為0。
圖8D示出具有一個六配位錫(以下，Sn)以及靠近Sn的六個四配位O的結構。在圖8D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖8D所示的子單元的電荷為+1。
圖8E示出包括兩個Zn的子單元。在圖8E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖8E所示的子單元的電荷為-1。
在此，將幾個子單元的集合體稱為一個組，而將由多個組構成的一個週期稱為一個單元。
這裏，說明這些子單元彼此接合的規則。圖8A所示 的六配位的In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖8B所示的五配位的Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖8C所示的四配位的Zn的上一半的一個O在下方向上分別具有一個靠近的Zn，而Zn的下一半的三個O在上方向上具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種子單元可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式子單元彼此接合而構成一個組。
圖9A示出構成In-Sn-Zn類金屬氧化物的層結構的一個組的模型圖。圖9B示出由三個組構成的單元。另外， 圖9C示出從c軸方向上觀察圖9B的層結構時的排列。
在圖9A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖9A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖9A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖9A中，構成In-Sn-Zn類金屬氧化物的層結構的組具有如下結構：在從上按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；該Zn藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的子單元接合；該子單元藉由該子單元的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述組彼此接合而構成一個週期的單元。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的子單元的電荷為+1。因此，為了形成包含Sn的層結構，需要用於消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖8E 所示的包含兩個Zn的子單元。例如，因為如果對於一個包含Sn的子單元有一個包含兩個Zn的子單元則電荷被消除，所以可以使層結構的總電荷為0。
此外，In可以具有五配位或六配位。明確而言，藉由採用圖9B所示的單元來可以得到In-Sn-Zn類金屬氧化物的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn類金屬氧化物的結晶的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用其他金屬氧化物時也與上述相同。例如，圖10A示出構成In-Ga-Zn類金屬氧化物的結晶的層結構的一個組的模型圖。
在圖10A中，構成In-Ga-Zn類金屬氧化物的層結構的組具有如下結構：在從上按順序說明時，上一半和下一半分別有三個四配位O的In與Zn的上一半所具有的一個四配位的O接合；該Zn藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；該Ga藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述組彼此接合而構成一個週期的單元。
圖10B示出由三個組構成的單元。另外，圖10C示出從c軸方向上觀察圖10B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的子單元的電荷為0。因此，組合這 些子單元而成的組的總電荷一直為0。
此外，構成In-Ga-Zn類金屬氧化物的結晶的層結構的組不侷限於圖10A所示的組。
在此，說明CAAC氧化物半導體膜的形成方法。
首先，藉由濺射法等形成氧化物半導體膜。另外，藉由在使設置有p通道型電晶體及n通道型電晶體的半導體基板200保持為高溫度的情況下形成氧化物半導體膜，可以使結晶部分的比例高於非晶部分的比例。此時，例如，將設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度設定為150℃以上且450℃以下即可，較佳為設定為200℃以上且350℃以下。
在此，也可以對形成的氧化物半導體膜進行加熱處理。由該加熱處理，使結晶部分所占的比例大於非晶部分所占的比例。將該加熱處理時的設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度例如設定為200℃以上且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200本身不變質或變形的程度的溫度，較佳為250℃以上且450℃以下。可以將該加熱處理的時間設定為3分以上，但較佳為24小時以下。這是因為如果延長該加熱處理的時間雖然可以使結晶部分所占的比例大於非晶部分所占的比例，但是會使生產性降低的緣故。此外，可以在氧化氛圍下或惰性氛圍下進行該加熱處理，但是不限於此。此外，也可以在減壓下進行該加熱處理。
氧化氛圍是包含氧化氣體的氛圍。作為氧化氣體，例 如可以例示出氧、臭氧、一氧化二氮等。較佳從氧化氛圍中儘量去除不希望包含在氧化物半導體膜中的成分(例如，水及氫)。例如，可以將氧、臭氧、一氧化二氮的純度設定為8N(99.999999%)以上，較佳為設定為9N(99.9999999%)以上。
此外，在氧化氛圍中可以包含有稀有氣體等惰性氣體。但是，需要在氧化氣體中包含有10ppm以上的氧化氣體。作為惰性氛圍，包含惰性氣體(氮氣或稀有氣體等)，且包含小於10ppm的氧化氣體等反應氣體。
另外，所有加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由利用RTA裝置，如果在短時間內，則也可以在較高的溫度下進行加熱處理。因此，可以形成結晶部分所占的比例比非晶部分所占的比例大的氧化物半導體膜，並可以抑制生產性的降低。
但是用於所有加熱處理的裝置不限於RTA裝置，例如可以使用具備有利用電阻發熱體等所產生的熱傳導或熱輻射對被處理物進行加熱的機構的裝置。作為用於所有加熱處理的加熱處理裝置，例如可以舉出電爐、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置等。LRTA裝置是藉由從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。此外，GRTA裝置是將高溫氣 體用作熱媒體來加熱被處理物的裝置。在此，高溫氣體的溫度較佳高於被處理物的加熱溫度。
此外，當使用氮濃度為1×1017atoms/cm3以上且5×1019atoms/cm3以下的In-Ga-Zn類金屬氧化物時，形成包括c軸配向的六方晶的結晶結構的金屬氧化物膜，包含一個或多個Ga及Zn的層配置在兩層的In-O結晶面(包含銦和氧的結晶面)之間。
此外，當形成In-Sn-Zn類金屬氧化物時，可以使用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35的靶材。
如上所說明那樣，可以形成CAAC氧化物半導體膜。
CAAC氧化物半導體膜與非晶結構的氧化物半導體膜相比，金屬和氧的接合的秩序性高。就是說，當氧化物半導體膜為非晶結構時，根據相鄰的金屬原子配位在金屬原子的氧原子的個數不同，但是在CAAC氧化物半導體膜中配位在金屬原子的氧原子的配位數大致恆定。因此，在微觀水準上也幾乎觀察不到氧缺損，而可以抑制由氫原子(包括氫離子)及鹼金屬原子等導致的電荷的遷移及導電性的不穩定。
從而，當使用將CAAC氧化物半導體膜用於通道形成區製造電晶體時，可以抑制在對電晶體進行光照射或偏壓一熱壓力試驗(BT)的附加之後產生的電晶體的臨界電壓的變化，而可以製造具有穩定的電特性的電晶體。
接著，藉由在氧化物半導體膜上形成蝕刻掩模來進行 蝕刻，來形成氧化物半導體層211(圖7A)。
然後，形成接觸於氧化物半導體層211且彼此分開而設置的源極電極212a及汲極電極212b(圖7B)。
作為源極電極212a及汲極電極212b，例如利用濺射法形成導電膜(例如金屬膜或添加有一導電型的雜質元素的矽膜等)，然後在該導電膜上形成蝕刻掩模，藉由進行蝕刻來選擇性地形成，即可。或者，可以使用噴墨法等。此外，成為源極電極212a及汲極電極212b的導電膜既可以以單層形成，有可以層疊多個層而形成。例如，可以採用由Ti層夾著Al層的三層的疊層結構。
接著，在氧化物半導體層211的至少通道形成區上形成閘極絕緣膜213，並在形成閘極絕緣膜213之後形成開口部(圖7C)。該開口部形成在重疊於閘極電極204的部分。
作為閘極絕緣膜213，例如可以藉由濺射法利用絕緣材料(例如，氮化矽、氮氧化矽、氧氮化矽或氧化矽等)形成。此外，閘極絕緣膜213既可以以單層形成，又可以層疊多個層而形成。在此，例如採用在氮化矽層上層疊有氧氮化矽層的兩層的疊層結構。另外，當藉由濺射法形成閘極絕緣膜213時，可以防止氫及水分混入到氧化物半導體層211。此外，當閘極絕緣膜213使用絕緣氧化物膜時，可以供應氧以彌補氧缺損，所以是較佳的。
注意，“氮氧化矽”是指在其組成中氮含量多於氧含量。注意，“氧氮化矽”是指在其組成中氧含量多於氮含 量。
在此，可以使用乾蝕刻對氧化物半導體膜進行加工。作為用於乾蝕刻的蝕刻氣體，例如可以使用氯氣體、或三氯化硼氣體和氯氣體的混合氣體。但是，不限於此，既可以使用濕蝕刻，又可以使用能夠加工氧化物半導體膜的其他方法。
閘極絕緣膜213較佳為使用至少在接觸於氧化物半導體層211的部分中包含氧且藉由加熱氧的一部分脫離的絕緣氧化物形成。就是說，作為層間絕緣膜205的材料較佳為使用所例示且列舉的材料。藉由使用氧化矽形成閘極絕緣膜213中的接觸於氧化物半導體層211的部分，可以將氧擴散到氧化物半導體層211中，來可以防止電晶體的低電阻化。
此外，藉由作為閘極絕緣膜213使用矽酸鉿(HfSiOx)、添加了氮的矽酸鉿(HfSixOyNz)、添加了氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔或氧化鑭等high-k材料，可以降低閘極漏電流。在此，閘極漏電流是指流過在閘極電極與源極電極或汲極電極之間的洩漏電流。並且，可以是利用所述high-k材料形成的層與利用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁及氧化鎵形成的層的疊層。但是，即使作為閘極絕緣膜213採用疊層結構，接觸於氧化物半導體層211的部分也較佳為絕緣氧化物。
閘極絕緣膜213可以利用濺射法形成。此外，將閘極 絕緣膜213的厚度可以設定為1nm以上且300nm以下，較佳為設定為5nm以上且50nm以下。當將閘極絕緣膜213的厚度設定為5nm以上，可以尤其使閘極漏電流小。
在此，也可以進一步地在惰性氣體氛圍下或氧氣氛圍下，進行第三加熱處理(較佳為200℃以上且400℃以下，例如250℃以上且350℃以下)。藉由第三加熱處理可以將殘留在氧化物半導體層211中的氫或水分擴散到閘極絕緣膜。並且，藉由進行第三加熱處理，可以以閘極絕緣膜213為供應源將氧供應到氧化物半導體層211。
此外，除了在氧化物半導體層211上形成閘極絕緣膜213之後進行第三加熱處理以外，還可以在形成成為電極214a及閘極電極214b或者電極214a及閘極電極214b的導電膜之後進行。
注意，在此將氧化物半導體層211的氫濃度設定為5.0×1019atoms/cm3以下，較佳為5.0×1018atoms/cm3以下。如此，藉由降低氫濃度，可以防止電晶體的臨界電壓向負方向漂移。
此外，較佳使氧化物半導體層211的載子濃度降低到小於1.0×1014/cm3。當使載子濃度小時，可以將截止電流抑制為低。
接著，藉由在閘極絕緣膜213上形成導電膜並在該導電膜上形成蝕刻掩模來進行蝕刻，形成電極214a及閘極電極214b(圖7D)。
電極214a及閘極電極214b可以使用與源極電極212a 及汲極電極212b相同的材料及方法形成。
另外，雖然未圖示，但是較佳藉由將閘極電極214b用作掩模，對氧化物半導體層211添加摻雜劑而在氧化物半導體層211中形成源極區及汲極區。
在此，摻雜劑的添加可以藉由離子植入法或離子摻雜法進行。此外，也可以藉由在包含摻雜劑的氣體氛圍中進行電漿處理來進行摻雜劑的添加。此外，作為所添加的摻雜劑可以使用氮、磷或硼等。
如上述所說明那樣，可以如圖6所示那樣製造在設置於半導體基板的電晶體上的氧化物半導體電晶體。
如上述所說明那樣，作為氧化物半導體電晶體較佳為使用氧化物半導體。使用氧化物半導體的電晶體可以提高場效應遷移率。
但是，實際的使用氧化物半導體的電晶體的場效應遷移率比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷以及半導體和絕緣膜之間的介面的缺陷。當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式(3)表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T 是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式(4)表示位能障壁。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。
線性區中的汲極電流Id可以由下述算式(5)表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當用Vg除算式(5)的兩邊，且對兩邊取對數時，成為下述算(6)式。
算式(6)的右邊是Vg的函數。由算式(6)可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評 價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式(3)及算式(4)可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，根據上述所導出的結果，在半導體內部以及半導體與絕緣膜之間的介面沒有缺陷時的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的場效應遷移率μ1可以由下述算式(7)表示。
在此，D是閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式(7)的第二項也增加，所以場效應遷移率μ1降低。
圖11示出計算一種電晶體的場效應遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用元件模擬 軟體Sentaurus Device(Synopsys公司製造)，並且作為氧化物半導體，將能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，並將厚度設定為15nm。再者，將閘極的功函數設定為5.5eV，將源極的功函數設定為4.6eV，並且將汲極的功函數設定為4.6eV。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道寬度都為10μm，而汲極電壓Vd為0.1V。
如圖11所示，雖然當閘極電壓超過1V時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散亂變大，遷移率降低。另外，為了降低介面散亂，如上述算式(1)所示出說明那樣，較佳將半導體層表面在原子級上設定為平坦(Atomic Layer Flatness)。
圖12A至圖14C示出使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性的計算結果。在此，圖15A和圖15B示出用於計算的電晶體的剖面結構。圖15A和圖15B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區303a及半導體區303c。半導體區303a及半導體區303c的電阻率為2×10-3Ωcm。
圖15A所示的電晶體包括：基底絕緣膜301；以埋入基底絕緣膜301中的方式且使用氧化鋁形成的埋入絕緣膜302；半導體區303a及半導體區303c；夾在它們之間且成為通道形成區的本質半導體區303b；閘極305。在計算中，閘極305的寬度為33nm。
在閘極305和半導體區303b之間具有閘極絕緣膜304，在閘極305的雙側面具有側壁絕緣物306a及側壁絕緣物306b，並且在閘極305的上部具有用來防止閘極305與其他佈線的短路的絕緣膜307。側壁絕緣物的寬度為5nm。另外，以接觸於半導體區303a及半導體區303c的方式具有源極308a及汲極308b。另外，該電晶體的通道寬度為40nm。
圖15B所示的電晶體包括：基底絕緣膜301；使用氧化鋁形成的埋入絕緣膜302；半導體區303a及半導體區303c；夾在它們之間的成為通道形成區的本質半導體區303b；閘極絕緣膜304；閘極305；側壁絕緣物306a及側壁絕緣物306b；絕緣膜307；以及源極308a及汲極308b。
圖15A所示的電晶體與圖15B所示的電晶體的不同之處為側壁絕緣物306a及側壁絕緣物306b正下方的半導體區的導電型。側壁絕緣物306a及側壁絕緣物306b正下方的半導體區域在圖15A所示的電晶體中為呈現n+導電型的區域，而在圖15B所示的電晶體中為本質的半導體區。換言之，具有既不與半導體區303a(半導體區303c)重疊也不與閘極305重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。偏置長度與側壁絕緣物306a(側壁絕緣物306b)的寬度相同。
用於計算的其他參數為如上所述的參數。在計算中， 使用Synopsys公司製造的元件模擬軟體Sentaurus Device。圖12A至圖12C示出圖15A所示的結構的電晶體的汲極電流(Id，實線)及場效應遷移率(μ，虛線)的閘極電壓(Vg：以源極為基準的與閘極的電位差)依賴性。將汲極電壓(Vd：以源極為基準的與汲極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。
在圖12A中閘極絕緣膜的厚度為15nm，在圖12B中，閘極絕緣膜的厚度為10nm，並且在圖12C中閘極絕緣膜的厚度為5nm。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，場效應遷移率μ的峰值以及導通狀態時的汲極電流Id(導通電流)沒有明顯的變化。
圖13A至圖13C示出在圖15B所示的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來場效應計算遷移率μ。圖13A中閘極絕緣膜的厚度為15nm，在圖13B中閘極絕緣膜的厚度為10nm，並且在圖13C中閘極絕緣膜的厚度為5nm。
圖14A至圖14C示出在圖15B所示的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算 遷移率μ。在圖14A中閘極絕緣膜的厚度為15nm，在圖14B中閘極絕緣膜的厚度為10nm，並且在圖14C中閘極絕緣膜的厚度為5nm。
無論在上述任何一個結構中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是場效應遷移率μ的峰值或導通電流沒有明顯的變化。
另外，在圖12A至圖12C中場效應遷移率μ的峰值為80cm2/Vs左右，而在圖13A至圖13C中遷移率μ的峰值為60cm2/Vs左右，且在圖14A至圖14C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。
如上述所說明那樣，使用氧化物半導體的氧化物半導體的電晶體具有非常高的場效應遷移率。
此外，在此作為氧化物半導體電晶體說明的電晶體是一個例子，氧化物半導體電晶體不限於此，而可以採用各種各樣的形式。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指占成分比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導 體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界電壓向正方向漂移來可以實現常關閉化。
例如，圖16A至16C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，Vd為10V。
圖16A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高場效應遷移率。圖16B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖16C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上 述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體成為常截止的方向漂移，並且從圖16A和圖16B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界電壓，作為成分比採用In：Sn：Zn=2：1：3來可以實現電晶體的常截止化。另外，藉由作為靶材的成分比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳為設定為200℃以上，更佳為設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓．應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，而對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式將Vg設定為20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，而進行電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為-2MV/cm的方式將Vg設定為-20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V， 對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖17A示出樣品1的正BT測試的結果，而圖17B示出負BT測試的結果。另外，圖18A示出樣品2的正BT測試的結果，而圖18B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氛圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中或在該氧化物半導體與該氧化物半導體上層疊的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016atoms/cm3以上且2×1020atoms/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使 用成分比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射觀察到明確的繞射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD繞射，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣氛圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖21示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ 為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖22示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖22所示那樣，當基板溫度為125℃時截止電流為0.1aA/μm(1×10-19A/μm)以下，當85℃時為10zA/μm(1×10-20A/μm)以下。由於電流值的對數與溫度的倒數成比例，可以預測當室溫(27℃)時為0.1zA/μm(1×10-22A/μm)以下。因此，當125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫時設定為1zA/μm(1×10-21A/μm)以下。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳為充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳為形成原本就不含有水分的膜。
另外，在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分的寬度稱為dW。
圖19示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖20A示出基板溫度與臨界電壓的關係，而圖20B示出基板溫度與場效應遷移率的關係。
根據圖20A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界電壓為 1.09V至-0.23V。
此外，根據圖20B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec以上，較佳為設定為40cm2/Vsec以上，更佳為設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。
100‧‧‧D正反器電路
102‧‧‧第一傳輸閘
104‧‧‧第一反相器
106‧‧‧功能電路
107‧‧‧時脈反相器
108‧‧‧第二傳輸閘
110‧‧‧第二反相器
112‧‧‧時脈反相器
114‧‧‧節點
116‧‧‧節點
120‧‧‧第一p通道型電晶體
122‧‧‧第二p通道型電晶體
124‧‧‧電晶體
126‧‧‧資料保持部
128‧‧‧電容元件
130‧‧‧D正反器電路
140‧‧‧第一p通道型電晶體
142‧‧‧第二p通道型電晶體
144‧‧‧第三p通道型電晶體
146‧‧‧電晶體
148‧‧‧資料保持部
150‧‧‧電容元件
200‧‧‧半導體基板
201‧‧‧高濃度雜質區
202‧‧‧低濃度雜質區
203‧‧‧閘極絕緣膜
204‧‧‧閘極電極
205‧‧‧層間絕緣膜
210‧‧‧電晶體
211‧‧‧氧化物半導體層
212a‧‧‧源極電極
212b‧‧‧汲極電極
213‧‧‧閘極絕緣膜
214a‧‧‧電極
214b‧‧‧閘極電極
301‧‧‧基底絕緣膜
302‧‧‧埋入絕緣膜
303a‧‧‧半導體區
303b‧‧‧半導體區
303c‧‧‧半導體區
304‧‧‧閘極絕緣膜
305‧‧‧閘極
306a‧‧‧側壁絕緣物
306b‧‧‧側壁絕緣物
307‧‧‧絕緣膜
308a‧‧‧源極
308b‧‧‧汲極
圖1A和圖1B是說明本發明的一個實施例的半導體裝置的D正反器電路的圖；圖2A和圖2B是說明習知的半導體裝置的D正反器電路的圖；圖3是說明圖1A和圖1B的D正反器電路的工作的時序圖；圖4是說明圖2A和圖2B的D正反器電路的工作的時序圖； 圖5是說明本發明的一個實施例的半導體裝置的D正反器電路的圖；圖6是能夠應用於本發明的一個實施例的電晶體的剖面示意圖；圖7A至圖7D是說明圖6所示的電晶體的製造方法的圖；圖8A至圖8E是說明可以應用於電晶體的氧化物半導體的結構的圖；圖9A至圖9C是說明可以應用於電晶體的氧化物半導體的結構的圖；圖10A至圖10C是說明可以應用於電晶體的氧化物半導體的結構的圖；圖11是說明藉由計算獲得的場效應遷移率的閘極電壓依賴性的圖；圖12A至圖12C是說明藉由計算獲得的汲極電流和場效應遷移率的閘極電壓依賴性的圖；圖13A至圖13C是說明藉由計算獲得的汲極電流和場效應遷移率的閘極電壓依賴性的圖；圖14A至圖14C是說明藉由計算獲得的汲極電流和場效應遷移率的閘極電壓依賴性的圖；圖15A和圖15B是說明用於計算的電晶體的剖面結構的圖；圖16A至圖16C是說明使用氧化物半導體膜的電晶體特性的圖； 圖17A和圖17B是說明樣品1的電晶體的BT試驗之後的Vg-Id特性的圖，圖18A和圖18B是說明樣品2的電晶體的BT試驗之後的Vg-Id特性的圖；圖19是說明Id及場效應遷移率的Vg依賴性的圖；圖20A和圖20B是說明基板溫度和臨界電壓的關係以及基板溫度和場效應遷移率的關係的圖；圖21是說明樣品A及樣品B的XRD光譜的圖；以及圖22是說明電晶體的截止電流與測量時基板溫度的關係的圖。
100‧‧‧D正反器電路
102‧‧‧第一傳輸閘
104‧‧‧第一反相器
106‧‧‧功能電路
108‧‧‧第二傳輸閘
110‧‧‧第二反相器
112‧‧‧時脈反相器
114‧‧‧節點
116‧‧‧節點
CLK‧‧‧時脈信號
CLKa‧‧‧時序信號
CLKB‧‧‧反轉時脈信號
D‧‧‧資料信號
Q‧‧‧輸出信號

Claims (21)

  1. 一種半導體裝置，包含：電路，該電路包含輸入端子、第一傳輸閘、第二傳輸閘、第一反相器、第二反相器、功能電路、時脈反相器、以及輸出端子，該功能電路包含：第一電晶體、第二電晶體、第三電晶體、以及電容器，其中該第一電晶體和該第二電晶體為p通道型電晶體，其中該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到該第二電晶體的源極和汲極中的一個，其中該第二電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個，其中該第三電晶體的該源極和該汲極中的另一個電連接到該電容器的一個電極，以及其中該電容器的另一個電極電連接到第二佈線，其中，該輸入端子電連接到該第一傳輸閘的第一端子，其中，該第一傳輸閘的第二端子電連接到該第一反相器的第一端子和該第二電晶體的該源極和該汲極中的另一個， 其中，該第一反相器的第二端子和該第二電晶體的閘極電連接到該第二傳輸閘的第一端子，其中，該第二傳輸閘的第二端子電連接到該第二反相器的第一端子以及該時脈反相器的第二端子，以及其中，該第二反相器的第二端子和該時脈反相器的第一端子電連接到該輸出端子。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一佈線和該第二佈線分別是被供應固定電位的電源電位線，以及其中供應到該第一佈線的電位高於供應到該第二佈線的電位。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的閘極被供應設為高位準或低位準的時序信號，其中該時脈反相器配置為被供應時脈信號，其中該電路變為截止狀態之前，該第三電晶體斷開，其中當該電路變為該截止狀態之後又變為導通狀態時，該時脈信號沒有輸入到該時脈反相器且被輸入該時脈信號的佈線保持為固定電位，其中在該電路變為該導通狀態之後，該時序信號設為該高位準，而後該第三電晶體啟動，以及其中在該第三電晶體啟動之後，與該時脈信號相同的信號被輸入作為該時序信號。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第 三電晶體的室溫下的每通道寬度1μm的截止電流為小於或等於10aA。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第三電晶體包含氧化物半導體層。
  6. 根據申請專利範圍第5項之半導體裝置，其中該氧化物半導體層包括結晶。
  7. 一種半導體裝置，包含：電路，該電路包括輸入端子、第一傳輸閘、第二傳輸閘、第一反相器、第二反相器、功能電路、時脈反相器、以及輸出端子，該功能電路包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、以及電容器，其中該第一電晶體和該第二電晶體為p通道型電晶體，其中浮動狀態的節點藉由該第三電晶體電連接到該第四電晶體的源極和汲極中的一個，其中該第四電晶體的該源極和該汲極中的另一個電連接到第一佈線，其中該第一電晶體的源極和汲極中的一個電連接到該第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到該第二電晶體的源極和汲極中的一個，其中該第二電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個， 其中該第三電晶體的該源極和該汲極中的另一個電連接到該電容器的一個電極，以及其中該電容器的另一個電極電連接到第二佈線，其中，該輸入端子電連接到該第一傳輸閘的第一端子，其中，該第一傳輸閘的第二端子電連接到該第一反相器的第一端子和該第二電晶體的該源極和該汲極中的另一個，其中，該第一反相器的第二端子和該第二電晶體的閘極電連接到該第二傳輸閘的第一端子，其中，該第二傳輸閘的第二端子電連接到該第二反相器的第一端子以及該時脈反相器的第二端子，以及其中，該第二反相器的第二端子和該時脈反相器的第一端子電連接到該輸出端子。
  8. 根據申請專利範圍第7項之半導體裝置，其中該第四電晶體的閘極配置為被供應重設信號。
  9. 根據申請專利範圍第7項之半導體裝置，其中該第一佈線和該第二佈線分別是被供應固定電位的電源電位線，以及其中供應到該第一佈線的電位高於供應到該第二佈線的電位。
  10. 根據申請專利範圍第7項之半導體裝置，其中該第一電晶體的閘極被供應設為高位準或低位準的時序信號， 其中該時脈反相器配置為被供應時脈信號，其中該電路變為截止狀態之前，該第三電晶體斷開，其中當該電路變為該截止狀態之後又變為導通狀態時，該時脈信號沒有輸入到該時脈反相器且被輸入該時脈信號的佈線保持為固定電位，其中在該電路變為該導通狀態之後，該時序信號設為該高位準，而後該第三電晶體啟動，以及其中在該第三電晶體啟動之後，與該時脈信號相同的信號被輸入作為該時序信號。
  11. 根據申請專利範圍第7項之半導體裝置，其中該第三電晶體的室溫下的每通道寬度1μm的截止電流為小於或等於10aA。
  12. 根據申請專利範圍第7項之半導體裝置，其中該第三電晶體包含氧化物半導體層。
  13. 根據申請專利範圍第12項之半導體裝置，其中該氧化物半導體層包括結晶。
  14. 一種半導體裝置，包含：包含功能電路的正反器電路，其中，該功能電路包含含有氧化物半導體層的電晶體以及電容器，以及其中，該電容器的一個電極電連接到該電晶體的源極和汲極中的一個。
  15. 根據申請專利範圍第14項之半導體裝置，其中該電晶體的室溫下的每通道寬度1μm的截止電流為小於或等 於10aA。
  16. 根據申請專利範圍第14項之半導體裝置，其中該氧化物半導體層包括結晶。
  17. 一種半導體裝置，包含：電路，該電路包含第一電晶體、第二電晶體、第三電晶體、以及電容器，其中，該第一電晶體和該第二電晶體為p通道型電晶體，其中，該第三電晶體包含氧化物半導體層，其中，該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中，該第一電晶體的該源極和該汲極中的另一個電連接到該第二電晶體的源極和汲極中的一個，其中，該第二電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個，其中，該第三電晶體的該源極和該汲極中的另一個電連接到該電容器的一個電極，以及其中，該電容器的另一個電極電連接到第二佈線。
  18. 根據申請專利範圍第17項之半導體裝置，其中該電路還包含第四電晶體，其中浮動狀態的節點藉由該第三電晶體電連接到該第四電晶體的源極和汲極中的一個，其中該第四電晶體的該源極和該汲極中的另一個電連接到該第一佈線，以及 其中該第四電晶體的閘極配置為被供應重設信號。
  19. 根據申請專利範圍第17項之半導體裝置，其中該第一佈線和該第二佈線分別是被供應固定電位的電源電位線，以及其中供應到該第一佈線的電位高於供應到該第二佈線的電位。
  20. 根據申請專利範圍第17項之半導體裝置，其中該第三電晶體的室溫下的每通道寬度1μm的截止電流為小於或等於10aA。
  21. 根據申請專利範圍第17項之半導體裝置，其中該氧化物半導體層包括結晶。
TW101116352A 2011-05-13 2012-05-08 半導體裝置 TWI590587B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011108358 2011-05-13

Publications (2)

Publication Number Publication Date
TW201306484A true TW201306484A (zh) 2013-02-01
TWI590587B TWI590587B (zh) 2017-07-01

Family

ID=47141475

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101116352A TWI590587B (zh) 2011-05-13 2012-05-08 半導體裝置

Country Status (8)

Country Link
US (1) US8564331B2 (zh)
JP (1) JP5886127B2 (zh)
KR (1) KR101957315B1 (zh)
CN (1) CN103548263B (zh)
DE (1) DE112012002077B4 (zh)
SG (1) SG11201503709SA (zh)
TW (1) TWI590587B (zh)
WO (1) WO2012157533A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US20130240875A1 (en) * 2012-03-14 2013-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6185311B2 (ja) 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
JP6273112B2 (ja) 2012-09-11 2018-01-31 株式会社半導体エネルギー研究所 フリップフロップ回路および半導体装置
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6483363B1 (en) * 2000-09-15 2002-11-19 Intel Corporation Storage element with stock node capacitive load
US6783365B2 (en) * 2000-09-26 2004-08-31 Alan Seltzer Dental handpiece having internal filter unit
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003078037A (ja) 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004212477A (ja) * 2002-12-27 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CA2595375A1 (en) * 2004-02-19 2005-09-09 Mosaid Technologies Corporation Low leakage and data retention circuitry
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP2006203479A (ja) * 2005-01-20 2006-08-03 Matsushita Electric Ind Co Ltd フリップフロップ回路
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006339948A (ja) * 2005-06-01 2006-12-14 Renesas Technology Corp パルスラッチ回路及び半導体集積回路
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007043069A (ja) * 2005-07-08 2007-02-15 Seiko Epson Corp 半導体装置および半導体装置の製造方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US20070090459A1 (en) * 2005-10-26 2007-04-26 Motorola, Inc. Multiple gate printed transistor method and apparatus
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008219491A (ja) * 2007-03-05 2008-09-18 Nec Electronics Corp マスタスレーブ型フリップフロップ回路およびラッチ回路
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090027042A (ko) 2007-09-11 2009-03-16 주식회사 동부하이텍 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5336205B2 (ja) 2009-01-14 2013-11-06 ローム株式会社 プログラマブルロジックデバイスを用いた信号処理回路
JP5470054B2 (ja) * 2009-01-22 2014-04-16 株式会社半導体エネルギー研究所 半導体装置
KR101608887B1 (ko) * 2009-04-17 2016-04-05 삼성전자주식회사 인버터와 그 제조방법 및 인버터를 포함하는 논리회로
SG10201406869QA (en) 2009-10-29 2014-12-30 Semiconductor Energy Lab Semiconductor device
KR101829074B1 (ko) 2009-10-29 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101700154B1 (ko) * 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101481398B1 (ko) 2009-12-11 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로 및 cpu
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
TWI562142B (en) 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
KR101899375B1 (ko) 2011-01-28 2018-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8787083B2 (en) 2011-02-10 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
JP2011108358A (ja) 2011-03-02 2011-06-02 Konica Minolta Holdings Inc 光ピックアップ装置及び記録装置並びに再生装置
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
US8760903B2 (en) 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US9142320B2 (en) 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US8743590B2 (en) 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
US9070776B2 (en) 2011-04-15 2015-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
US8681533B2 (en) 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
KR101963457B1 (ko) 2011-04-29 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 구동 방법
TWI525615B (zh) 2011-04-29 2016-03-11 半導體能源研究所股份有限公司 半導體儲存裝置
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置

Also Published As

Publication number Publication date
KR101957315B1 (ko) 2019-03-12
US8564331B2 (en) 2013-10-22
CN103548263A (zh) 2014-01-29
SG11201503709SA (en) 2015-07-30
TWI590587B (zh) 2017-07-01
WO2012157533A1 (en) 2012-11-22
CN103548263B (zh) 2016-12-07
DE112012002077B4 (de) 2019-06-19
JP2012257208A (ja) 2012-12-27
US20120286823A1 (en) 2012-11-15
KR20140044818A (ko) 2014-04-15
JP5886127B2 (ja) 2016-03-16
DE112012002077T5 (de) 2014-02-13

Similar Documents

Publication Publication Date Title
TWI631549B (zh) 半導體裝置
TWI594403B (zh) 半導體裝置及其驅動方法
TWI521539B (zh) 半導體裝置的驅動方法
TWI524347B (zh) 半導體裝置及其驅動方法
TWI570743B (zh) 半導體裝置
TW201220437A (en) Semiconductor device and driving method thereof
JP6243959B2 (ja) 半導体装置
JP5815466B2 (ja) 半導体装置
KR101984310B1 (ko) 반도체 장치
TWI590587B (zh) 半導體裝置
TWI555030B (zh) 半導體裝置
TWI568181B (zh) 邏輯電路及半導體裝置
US8847627B2 (en) Semiconductor device
KR20120127295A (ko) 반도체 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees