TWI570743B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI570743B
TWI570743B TW101116348A TW101116348A TWI570743B TW I570743 B TWI570743 B TW I570743B TW 101116348 A TW101116348 A TW 101116348A TW 101116348 A TW101116348 A TW 101116348A TW I570743 B TWI570743 B TW I570743B
Authority
TW
Taiwan
Prior art keywords
terminal
transistor
circuit
oxide semiconductor
gate
Prior art date
Application number
TW101116348A
Other languages
English (en)
Other versions
TW201250704A (en
Inventor
米田誠一
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201250704A publication Critical patent/TW201250704A/zh
Application granted granted Critical
Publication of TWI570743B publication Critical patent/TWI570743B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Logic Circuits (AREA)
  • Shift Register Type Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置
本發明係關於一種半導體裝置。在本說明書中，半導體裝置是指半導體元件本身或者包括半導體元件的裝置，作為這種半導體元件，例如可以舉出薄膜電晶體。從而，半導體裝置包括液晶顯示裝置、記憶裝置及類此者。
近年來，呈現半導體特性的金屬氧化物(以下稱為氧化物半導體)受到注目。氧化物半導體可以應用於電晶體(請參見專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-096055號公報
在顯示裝置及記憶裝置等中半導體元件被配置為矩陣狀。配置為矩陣狀的半導體元件受控於週邊驅動電路。包括於週邊驅動電路的電路之一例為暫存器電路。
暫存器電路儲存有資料。當將資料儲存在節點等中時，如果關閉暫存器電路的電源，則會遺失所儲存的資料。因此，即使暫存器電路不在工作時也不能關閉其電源，而產生阻礙暫存器電路的低耗電量化的問題。
如此，為了根據其工作關閉暫存器電路的電源，需要在關閉電源之前將該資料寫入到非揮發性記憶元件中(儲存工作)，並於開啟電源之後從非揮發性記憶元件讀出該資料(恢復工作)。
如此，在需要儲存工作和恢復工作的暫存器電路中，需要另行設置用來控制儲存工作和恢復工作的電路，還需要設置用於儲存工作和恢復工作的非揮發性記憶元件。因此，產生暫存器電路中的儲存工作和恢復工作阻礙半導體裝置的微型化和低耗電量化的問題。
本發明的一個方式的目的是提供一種即使關閉電源也能夠保持資料，且不需要儲存工作和恢復工作的暫存器電路。
本發明的一個方式是一種安裝有具有第一至第n(n為自然數)暫存器構成電路以及截止電流小的第一電晶體的暫存器電路的半導體裝置，其中，所述暫存器構成電路分別具有第一端子、第二端子、或非電路、截止電流小的第二電晶體以及緩衝電路，所述或非電路具有第一或非輸入端子、第二或非輸入端子以及或非輸出端子，在所述第一或非輸入端子中，所有的所述暫存器構成電路被輸入相同的信號，所述或非輸出端子與截止電流小的所述第二電晶體的閘極電連接，截止電流小的所述第二電晶體的源極和汲極中的一方與所述緩衝電路的輸入端子及所述第一端子電連接，截止電流小的所述第二電晶體的源極和汲極中的另一方與所述第二端子電連接，對截止電流小的所述第一電晶體的閘極輸入使所述第一或非輸入端子的信號反相的信號，所述第一暫存器構成電路的第一端子與截止電流小 的所述第一電晶體的源極和汲極中的一方電連接，所述第一暫存器構成電路的第二端子與第二暫存器構成電路的第一端子電連接，第k(k為自然數且k<n)暫存器構成電路的第一端子與所述第k-1暫存器構成電路的第二端子電連接，所述第k(k為自然數且k<n)暫存器構成電路的第二端子與所述第k+1暫存器構成電路的第一端子電連接，並且，對截止電流小的所述第一電晶體的源極和汲極中的另一方輸入資料信號。
本發明的一個方式是一種安裝有具有第一至第n(n為自然數)暫存器構成電路以及截止電流小的第一電晶體的暫存器電路的半導體裝置，其中，所述暫存器構成電路分別具有第一端子、第二端子、或非電路、截止電流小的第二電晶體以及緩衝電路，所述或非電路具有第一或非輸入端子、第二或非輸入端子以及或非輸出端子，在所述第一或非輸入端子中，所有的所述暫存器構成電路被輸入相同的信號，所述或非輸出端子與截止電流小的所述第二電晶體的閘極電連接，截止電流小的所述第二電晶體的源極和汲極中的一方與所述緩衝電路的輸入端子及所述第一端子電連接，截止電流小的所述第二電晶體的源極和汲極中的另一方與所述第二端子電連接，對截止電流小的所述第一電晶體的閘極輸入使所述第一或非輸入端子的信號反相的信號，所述第一暫存器構成電路的第一端子與截止電流小的所述第一電晶體的源極和汲極中的一方電連接，所述第一暫存器構成電路的第二端子與第二暫存器構成電路的第 一端子電連接，第k(k為自然數且k<n)暫存器構成電路的第一端子與所述第k-1暫存器構成電路的第二端子電連接，所述第k(k為自然數且k<n)暫存器構成電路的第二端子與所述第k+1暫存器構成電路的第一端子電連接，第n暫存器構成電路的第一端子與所述第n-1暫存器構成電路的第二端子電連接，對所述第n暫存器構成電路的第二端子輸入第一資料信號，並且，對截止電流小的所述第一電晶體的源極和汲極中的另一方輸入第二資料信號。
在上述結構中，較佳的是，在截止電流小的所述第一電晶體的源極和汲極中的所述一方與截止電流小的所述第二電晶體的源極和汲極中的所述一方之間形成資料保持部。
在上述結構中，較佳的是，所述資料保持部電連接有截止電流小的第三電晶體的源極和汲極中的一方，截止電流小的所述第三電晶體的源極和汲極中的另一方與固定電位電源線電連接，並且對截止電流小的所述第三電晶體的閘極輸入重設信號。
根據本發明的一個方式，即使關閉暫存器電路的電源也能夠保持資料，而不需要儲存工作和恢復工作。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內 容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
對本發明的一個方式的暫存器電路的一個結構例進行說明。首先，對構成該暫存器電路的基本電路(將其稱為暫存器構成電路)進行說明。
圖1示出構成本發明的一個方式的暫存器電路的暫存器構成電路100以及其周邊部。暫存器構成電路100具有或非電路102、緩衝電路104、截止電流小的電晶體106以及電容器108。作為將信號輸入到暫存器構成電路100中的端子或者從暫存器構成電路100輸出信號的端子，設置有第一端子110、第二端子112、第三端子114、第四端子116以及第五端子118。
或非電路102是眾所周知的或非電路(也被稱為反或閘)。或非電路102的輸入端子是第三端子114和第四端子116。從而，當從第三端子114輸入的信號及從第四端子116輸入的信號都是L信號(或者“0”)時，或非電路102從輸出端子輸出H信號(或者“1”)。
緩衝電路104是用來讀出資料的電路。
截止電流小的電晶體106及截止電流小的電晶體120可以為如下n型電晶體，即在假設通道寬度為10mm且閘極電壓Vg為-5V至-20V的情況下具有1×10-13A或以下的截止電流的電晶體。於室溫(25℃)下，電晶體106及電晶體120較佳為單位通道寬度(1μm)的截止電流值為100zA 或以下之n型電晶體，10zA或以下更佳。
此外，這種截止電流小的電晶體是指其通道形成區由能隙寬的半導體材料(2.0eV至3.5eV)形成的電晶體，是可以認為少數載子實際上不存在的電晶體。作為用於這種電晶體的半導體材料，可以舉出其本質載子密度低於矽的碳化矽或氮化鎵等化合物半導體或氧化鋅等氧化物半導體等。例如，在其通道形成區由氧化物半導體形成的電晶體中，因少數載子的密度低而少數載子不容易被感應。因此，在其通道形成區由氧化物半導體形成的電晶體中，穿隧電流不容易產生且截止電流小。
電容器108可以使用以由兩個導電層夾持介電層的方式設置的電容器。例如，可以以由如下兩個導電層夾持閘極絕緣層的方式設置電容器：使用與用作截止電流小的電晶體106及截止電流小的電晶體120的閘極的電極同一個層形成的導電層；使用與用作這些電晶體的源極及汲極的電極同一個層形成的導電層。
第一端子110是緩衝電路104的輸出端子。
第二端子112與截止電流小的電晶體106的源極和汲極中的一方電連接。
第三端子114及第四端子116都是或非電路102的輸入端子。另外，或非電路102的輸出端子與截止電流小的電晶體106的閘極電連接。
第五端子118與截止電流小的電晶體106的源極和汲極中的另一方、緩衝電路104的輸入端子以及電容器108 的一方的電極電連接。另外，電容器108的另一方的電極與低電位電源線Vss電連接。
另外，第五端子118與截止電流小的電晶體120的源極和汲極中的一方電連接，截止電流小的電晶體120的閘極與第六端子122電連接，並且截止電流小的電晶體120的源極和汲極中的另一方與第七端子124電連接。
資料保持部126由第五端子118與截止電流小的電晶體106的源極和汲極中的另一方之間的節點構成。藉由利用截止電流小的電晶體106及截止電流小的電晶體120，可以將資料保持部126所保持的電荷的洩漏抑制到最小限度。
圖2示出組合多個圖1所示的暫存器構成電路100的暫存器電路。注意，將第n暫存器構成電路表示為暫存器構成電路100(n)。這裏，n為1、2、3、4中的任一個。與此同樣，將設置在暫存器構成電路100(n)中的端子表示為第一端子110(n)、第二端子112(n)、第三端子114(n)、第四端子116(n)、第五端子118(n)。
第一端子110(n)是輸出端子。
第二端子112(1)與第五端子118(2)電連接，第二端子112(2)與第五端子118(3)電連接，並且第二端子112(3)與第五端子118(4)電連接。
對第三端子114(n)輸入信號EN(n)。
對第四端子116(n)輸入信號G。另外，信號G還輸入到倒相電路130。反向器電路130的輸出端子與第六端子 122電連接。
第五端子118(1)與截止電流小的電晶體120的源極和汲極中的一方電連接。
第六端子122與截止電流小的電晶體120的閘極電連接。
第七端子124與截止電流小的電晶體120的源極和汲極中的另一方電連接。對第七端子124輸入信號D1。另外，對第二端子112(4)輸入信號D2。
由於圖2所示的暫存器電路是組合四個暫存器構成電路100的電路，所以可以將其用作四位元的暫存器。
接著，對圖2所示的暫存器電路的工作進行說明。
圖3示出不關閉電源並作為資料信號輸入信號D1而不輸入信號D2的情況下的時序圖。在圖3中，期間分為t1至t9。
這裏，使用H位準和L位準的二值表示信號。注意，將或非電路102和反向器電路130的驅動電壓以及信號G和信號EN(n)的電位設定為對信號D1的電位加上截止電流小的電晶體106及截止電流小的電晶體120的臨界電壓的電位。
另外，FN表示資料保持部126的電位(H位準或者L位準)。暫存器構成電路100(n)所具有的資料保持部126的電位由FN(n)表示。
在期間t1中，首先使FN(1)至FN(4)都處於L位準，使D1處於L位準，使G處於H位準，使EN(1)至EN(3) 處於L位準，使EN(4)處於H位準。
在期間t2中，由於將D1設定為H位準，並且將G設定為L位準，所以FN(1)至FN(4)都設定為H位準。
在期間t3中，將EN(3)設定為H位準，並且將G設定為H位準。FN(1)至FN(4)都保持H位準。
在期間t4中，將D1設定為L位準，並且將G設定為L位準。FN(1)至FN(3)成為L位準，FN(4)保持H位準。
在期間t5中，D1保持L位準，並且將G設定為H位準，將EN(2)設定為H位準。FN(1)至FN(3)保持為L位準，FN(4)保持為H位準。
在期間t6中，將D1設定為H位準，並且將G設定L位準。FN(1)及FN(2)設定為H位準，FN(3)保持為L位準，FN(4)保持為H位準。
在期間t7中，將D1保持為H位準，並且將G設定為H位準。EN(1)設定於H位準。FN(1)、FN(2)以及FN(4)保持為H位準，FN(3)保持為L位準。
在期間t8中，將D1設定為L位準，並且將G設定為L位準。FN(1)設定為L位準，FN(2)及FN(4)保持為H位準，FN(3)保持為L位準。
在期間t9中，將D1保持為L位準，並且將G設定為H位準。FN(1)及FN(3)保持為L位準，FN(2)及FN(4)保持為H位準。
圖4示出不關閉電源並輸入信號D1及信號D2作為資料信號的情況下的時序圖。在圖4中，期間分為t1至 t5。另外，各具有H二階位準和L位準的二階信號被使用。
在期間t1中，首先使FN(1)至FN(4)都設定為L位準，使D1及D2設定為L位準，使G設定為H位準，使EN(1)、EN(3)以及EN(4)設定為L位準，使EN(2)設定為H位準。
在期間t2中，由於將D1設定為H位準，將D2保持為L位準，並且將G設定為L位準，所以FN(1)及FN(2)設定為H位準。
在期間t3中，將D1保持為H位準，將D2保持為L位準，將EN(1)及EN(3)設定為H位準，並且將G設定為H位準。FN(1)及FN(2)保持為H位準。FN(3)及FN(4)保持為L位準。
在期間t4中，將D1設定為L位準，將D2設定為H位準，並且將G設定為L位準。FN(1)設定為L位準，FN(2)保持為H位準，FN(3)保持為L位準，FN(4)設定為H位準。
在期間t5中，將D1保持為L位準，將D2保持為H位準，並且將G設定為H位準。FN(1)及FN(3)保持為L位準，FN(2)及FN(4)保持為H位準。
如圖4所示，當信號D2也被輸入作為資料信號時，與如圖3所示那樣與作為資料信號只輸入信號D1時相比能夠更高速地寫入資料。
圖5示出關閉電源並只輸入信號D1作為資料信號的 情況下的時序圖。在圖5中，期間分為T1至T3。另外，各具有H二階位準和L位準的二階信號被使用。
在期間T1中，關閉電源之前的工作與直到圖3的期間t7開始時的工作相同。
在期間T2中，當關閉電源時，EN(1)至EN(4)都設定為L位準。此外，D1及G也設定為L位準。然而，於關閉電源前FN(1)至FN(4)的電位保持為相同電位。這是因為如下緣故：資料保持部126由第五端子118與截止電流小的電晶體106的源極和汲極中的另一方之間的節點構成，並且藉由利用截止電流小的電晶體106及截止電流小的電晶體120，將資料保持部126所保持的電荷的洩漏抑制到最小限度。
然後在期間T3中，開啟電源，以使關閉電源之前處於H位準的D1、G、EN(1)至EN(4)設定於H位準。換言之，在圖3之期間t7的狀態下，其操作與關閉電源之前的操作類似。此後的操作與圖3的期間t8及期間t9的工作類似。
因此，可以說如圖5所示那樣即使在工作時關閉電源，其工作也與關閉電源之前的工作類似，還可以說其類似於圖3中除了關閉電源之外的的期間。
在此，雖然未圖示，但是可以說在關閉電源並輸入信號D1及信號D2作為資料信號的情況下，即使在工作時關閉電源，其工作也與關閉電源之前工作類似，並且類似於圖4中除了關閉電源之外的期間。
注意，本發明的一個方式的暫存器構成電路及暫存器電路不侷限於圖1及圖2所示的結構。
例如，也可以採用具有重設電晶體(reset transistor)的組態(圖6)，該重設電晶體中，源極和汲極中的一方電連接至保持FN信號的對應資料保持部126，源極和汲極中的另一方與低電位電源線Vss電連接，並且對閘極輸入重設信號R(圖6)。
圖6示出重設電晶體130A至13OD。在截止電流小的電晶體120的源極或汲極與暫存器構成電路100(1)之間電連接有重設電晶體130A，在暫存器構成電路100(1)與暫存器構成電路100(2)之間電連接有重設電晶體130B，在暫存器構成電路100(2)與暫存器構成電路100(3)之間電連接有重設電晶體130C，在暫存器構成電路100(3)與暫存器構成電路100(4)之間電連接有重設電晶體130D。就是說，重設電晶體的個數與暫存器構成電路的個數相同。
另外，也可以採用只具有一個重設電晶體的結構(未圖示)，在該重設電晶體中，節點與源極和汲極中的一方電連接，該節點分別與保持FN信號的資料保持部126電連接，源極和汲極中的另一方與低電位電源線Vss電連接，並且對閘極輸入重設信號R。
如此，藉由採用具有重設電晶體的結構，由於在暫存器電路的工作開始時能夠將資料保持部的信號設定為L位準(在此為低電位電源線的電位Vss)，所以能夠防止由資料保持部的初期電位引起的暫存器電路的故障。
此外，也可以實施不設置暫存器構成電路100所具有的電容器108之組態(圖7)。另外，也可以組合圖7所示的暫存器構成電路100和圖6所示的暫存器電路。
上述暫存器電路即使關閉電源也能夠保持資料，且不需要儲存工作和恢復工作。
在上述暫存器電路中，作為截止電流小的電晶體106及截止電流小的電晶體120使用氧化物半導體電晶體是較佳的。
但是，在本發明中，電晶體不侷限於具有特定結構的電晶體，也可以使用具有各種結構的電晶體。從而，電晶體既可以使用由多晶矽構成的電晶體，又可以使用設置在SOI(Silicon On Insulator：絕緣體上矽)基板上的電晶體。
另外，在上述說明中使用n通道型電晶體，但是不侷限於此，也可以適當地使用p通道型電晶體。
接著，對可用於本發明的截止電流小的電晶體進行說明。作為截止電流小的電晶體可以舉出使用呈現半導體特性的金屬氧化物形成的電晶體。作為截止電流小的電晶體之外的電晶體，可以舉出設置在半導體基板上的電晶體。
圖8示出可用於本發明的電晶體的剖面結構的概略的一例。在圖8中，在設置在半導體基板上的電晶體上形成有截止電流小的電晶體。設置在半導體基板上的電晶體既可以包含p通道型電晶體及n通道型電晶體的兩者，又可以只設置有其中一個。
設置在半導體基板上的p通道型電晶體及n通道型電 晶體可以藉由已知的方法形成。在使用半導體基板形成p通道型電晶體及n通道型電晶體之後，在其上形成截止電流小的電晶體。換言之，截止電流小的電晶體係形成在設置有p通道型電晶體及n通道型電晶體的半導體基板200上。作為截止電流小的電晶體，可以舉出在氧化物半導體層中具有通道形成區的電晶體。
另外，設置有p通道型電晶體及n通道型電晶體的半導體基板200具有用作源極區及汲極區的高濃度雜質區201、低濃度雜質區202、閘極絕緣膜203、閘極電極204以及層間絕緣膜205(圖8)。
在氧化物半導體層中具有通道形成區的電晶體210具有：設置在設置有p通道型電晶體及n通道型電晶體的半導體基板200上的氧化物半導體層211；以接觸於氧化物半導體層211且彼此相隔的方式設置的源極電極212a及汲極電極212b；設置在氧化物半導體層211的至少一通道形成區上的閘極絕緣膜213；以及以重疊於氧化物半導體層211的方式設置在閘極絕緣膜213上的閘極電極214b(圖9D)。雖然未圖示，電極214a與閘極電極214b彼此電連接，並且閘極電極204與電極214a彼此電連接。
層間絕緣膜205還用作氧化物半導體層211的基底絕緣膜。
層間絕緣膜205其表面至少包含氧，並藉由加熱處理使部分氧脫離的絕緣氧化物形成。作為藉由加熱處理使部分氧脫離的絕緣氧化物，使用包含多於化學計量比的氧的 絕緣氧化物是較佳的。這是因為可以藉由該加熱處理將氧供應到接觸於層間絕緣膜205的氧化物半導體膜的緣故。
作為包含多於化學計量比的氧的絕緣氧化物，例如可以舉出以SiOx表示的氧化矽的氧化矽其中x>2。但是，本發明一實施例不限於此，層間絕緣膜205可以使用氧化矽、氧氮化矽、氮氧化矽、氧氮化鋁、氧化鎵、氧化鉿或氧化釔等形成。
此外，層間絕緣膜205可以是疊層膜。層間絕緣膜205例如可以採用在氮化矽膜上設置有氧化矽的疊層結構。
另外，在包含多於化學計量比的氧的絕緣氧化物中，氧的一部分由於加熱處理而容易脫離。氧的一部分因加熱處理容易脫離時的根據TDS分析的氧的脫離量(換算為氧原子的值)為1.0×1018atoms/cm3以上較佳，1.0×1020atoms/cm3以上更佳，3.0×1020atoms/cm3以上進一步較佳。
在此，說明TDS分析的方法。TDS分析中的氣體的脫離量與離子強度的時間積分值成正比。因此，從氧化物中的離子強度的時間積分值和標準樣品的基準值可以計算出氣體的脫離量。標準樣品的基準值是指在含有所定的原子的樣品(標準樣品)中的在光譜的積分值中原子密度所占的比例。
例如，從包含預定密度的氫的矽晶片(標準樣品)的離子強度和氧化物的離子強度，使用NO2=NH2/SH2×SO2×α可以算出氧化物中的氧分子(O2)的脫離量(NO2)。
NH2是從標準樣品脫離的氫分子(H2)的換算為密度的值。SH2是標準樣品的氫分子(H2)的離子強度的時間積分值。就是說，將NH2/SH2設定為標準樣品的基準值。SO2是絕緣氧化物的氧分子(O2)的離子強度的時間積分值。α是影響離子強度的係數。關於所述公式的詳細情況，可以參照日本專利申請公開第06-275697號公報。
另外，TDS分析中氧的脫離量(換算為氧原子的值)示出當使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×1016atoms/cm3的氫原子的矽晶片為標準樣品進行測量時的值。
此外，在TDS分析中，氧的一部份作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的游離率算出。另外，因為所述係數α包括氧分子的游離率，所以藉由評估氧分子的釋放量，可以算出氧原子的釋放量。
注意，NO2是氧分子(O2)的脫離量。因此，用氧原子換算的氧脫離量是氧分子(O2)的脫離量的2倍。
層間絕緣膜205可以利用濺射法或CVD法等形成，但是利用濺射法形成是較佳的。當作為層間絕緣膜205形成氧化矽膜時，可以使用石英(使用合金石英較佳)靶材作為靶材，並使用氬氣作為濺射氣體。或者，也可以使用矽靶材作為靶材，並使用包含氧的氣體作為濺射氣體。另外，作為包含氧的氣體，既可以是氬氣和氧氣的混合氣體，又可以只是氧氣。
在形成層間絕緣膜205之後且在形成成為氧化物半導 體層211的氧化物半導體膜之前進行第一加熱處理。第一加熱處理是用來去除包含在層間絕緣膜205中的水及氫的製程。將第一加熱處理的溫度設定為高於或等於包含在層間絕緣膜205中的水及氫脫離的溫度(具有脫離量的峰值的溫度)且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200變質或變形的溫度，較佳為設定高於或等於400℃且低於或等於750℃以下較佳，而低於後面進行的第二加熱處理的溫度。
然後，在形成氧化物半導體膜之後，進行第二加熱處理。第二加熱處理是將層間絕緣膜205用作氧的來源以將氧供應到氧化物半導體膜的製程。但是，進行第二加熱處理的時機不限於此，也可以在藉由加工氧化物半導體膜來形成氧化物半導體層211之後進行。
另外，第二加熱處理較佳是在氮氣或者氦、氖、氬等稀有氣體氛圍中進行，該氛圍不包含氫、水、羥基或氫化物等。或者，將引入到加熱處理裝置中的氮氣或者氦、氖、氬等稀有氣體的純度設定為6N(99.9999%)以上較佳，設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，0.1ppm以下較佳)更佳。
另外，根據第二加熱處理的條件、氧化物半導體膜或氧化物半導體層211的材料，有時氧化物半導體膜或氧化物半導體層211產生晶化而成微晶氧化物半導體層或多晶氧化物半導體層。例如，氧化物半導體膜或氧化物半導體層211可被晶化成為具有晶化率大於或等於90%或大於或 等於80%的微晶氧化物半導體層。另外，根據第二加熱處理的條件、氧化物半導體膜或氧化物半導體層211的材料，氧化物半導體膜或氧化物半導體層211可為不包含結晶成分的非晶氧化物半導體層。另外，氧化物半導體膜或氧化物半導體層211可為包含微晶之非晶氧化物半導體層(晶粒大小1nm至20nm)。
應注意於第二加熱處理中，層間絕緣膜205用作氧的來源。
另外，其上形成有氧化物半導體膜的層間絕緣膜205的平均面粗糙度(Ra)較佳為大於或等於0.1nm且小於或等於0.5nm。這是因為當氧化物半導體膜為結晶氧化物半導體膜時結晶定向被對準的緣故。
注意，在此平均面粗糙度(Ra)是指為了可以應用於測量表面而將在JIS B0601：2001(ISO4287：1997)中定義的中心線平均粗糙度(Ra)擴大為三維來得到的值。平均面粗糙度(Ra)可以用將從基準面到指定面的偏差的絕對值之平均值表示。
在此，作為中心線平均粗糙度(Ra)，當從粗糙度曲線在其中心線方向上截取測量長度L的部分，並以該所截取的部分的中心線的方向為X軸，以縱向放大的方向(垂直於X軸的方向)為Y軸，用Y=F(X)表示粗糙度曲線時，可以由以下公式(1)得到。
並且，作為平均面粗糙度(Ra)，當由Z=F(X，Y)表示測量資料所示的面即測量表面時，可以用將從基準面到指定面的偏差的絕對值平均而得到的值表示。即可以由以下公式(2)得到。
在此，指定面是指粗糙度測量的目標的表面，且是由座標(X1，Y1)、(X1，Y2)、(X2，Y1)、(X2，Y2)表示的四個點圍繞的矩形區域。當假設指定面具有理想的平坦面時，由SO表示指定面的面積。
另外，基準面是指指定面的平均高度中的平行於XY平面的面。也就是說，當指定面的高度的平均值是Z0時，基準面的高度也可以由Z0表示。
如此，為了將層間絕緣膜205的平均面粗糙度設定為0.1nm以上且低於0.5nm，可以進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理。CMP處理可以在形成氧化物半導體膜之前進行，但是在進行第一加熱處理之前進行較佳。
在此，可以進行一次以上的CMP處理。較佳的是，當分多次進行CMP處理時，第一拋光以高拋光率實施而最後拋光以低拋光率實施。
另外，為了使層間絕緣膜205平坦化，也可以進行乾蝕刻等，以代替CMP處理。在此，作為蝕刻氣體，可以使用氯類氣體如氯氣、氯化硼氣、氯化矽氣、四氯化碳氣 等；氟類氣體如四氟化碳氣體、氟化硫氣體、氟化氮氣體等。
另外，為了使層間絕緣膜205平坦化，也可以進行電漿處理等，以代替CMP處理。在此，當進行電漿處理時可以使用稀有氣體。於電漿處理中，待處理面被照射惰性氣體的離子，且經由移除表現上微小的凹凸利用濺射效果而平坦化。這種電漿處理被稱為反濺射。
另外，為了使層間絕緣膜205平坦化，可以採用上述處理中的任何一種。例如，可以只進行反濺射，也可以在進行CMP處理之後進行乾蝕刻。注意，為了防止水等混入到氧化物半導體膜的被形成面的層間絕緣膜205，利用乾蝕刻或者反濺射較佳。尤其是，當在進行第一加熱處理之後進行平坦化處理時，利用乾蝕刻或者反濺射較佳。
作為氧化物半導體層211，例如可以形成氧化物半導體膜，並在該氧化物半導體膜上形成蝕刻遮罩，藉由進行蝕刻來選擇性地形成。此外，也可以利用噴墨法等。
氧化物半導體膜較佳是包含至少銦(In)或鋅(Zn)。尤其包含In和Zn的兩者較佳。此外，較佳是包含鎵(Ga)。當包含鎵(Ga)時，則可以降低電晶體特性的偏差。將這樣可以降低電晶體特性的偏差的元素稱為穩定劑(stabilizer)。作為穩定劑，可以舉出錫(Sn)、鉿(Hf)或鋁(Al)。
另外，作為其他的穩定劑，可以舉出作為鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿 (Yb)、鑥(Lu)。也可以具有上述元素中的一種或多種。
例如，作為氧化物半導體，可以例示出：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
請注意於此，例如In-Ga-Zn類氧化物是指具有In、Ga和Zn作為主要成分的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有原子數比與其原子數比類似的組成的氧化物。或者，也可以使用其原子數比為In： Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有原子數比與其原子數比類似的組成的氧化物。
但是，可以在本發明的一個方式中使用的氧化物半導體膜不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界電壓、偏差等)可以使用適當的組成的材料。另外，根據所需要的電晶體特性(半導體特性)，可以適當地調整載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離及密度等的條件。
例如，使用In-Sn-Zn類氧化物可以獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
氧化物半導體既可以為單晶又可以為非單晶。在氧化物半導體為非單晶的情況下，可以為非晶或多晶。此外，也可以採用在非晶體中含有具有結晶性的部分的結構。或者，也可以為非非晶。
此外，較佳的是，在所述金屬氧化物中，相對於這些化學計量比，包含過剩的氧。當包含過剩的氧時，可以抑制由形成的氧化物半導體膜的氧缺損導致的載子的產生。
此外，作為一個例子，當使用In-Zn類金屬氧化物形成氧化物半導體膜時，將靶材的組成設定為原子數比為In/Zn=1至100，為In/Zn=1至20較佳，In/Zn=1至10更佳。當Zn的原子數比在上述較佳的範圍內時，可以提高 場效應遷移率。在此，當金屬氧化物的原子數比In：Zn：O=X：Y：Z時，為了包含過剩的氧，滿足Z>1.5X+Y之關係較佳。
另外，在此，靶材的填充率為或大於或等於90%且小於或等於100%，大於或等於95%且小於或等於99.9%是較佳的。藉由高填充率，緻密的氧化物半導體膜膜可以被形成。
另外，可以應用於氧化物半導體膜的金屬氧化物的能隙為2eV以上較佳，2.5eV以上更佳，進一步較佳的是3eV以上。像這樣，藉由使用寬能隙的金屬氧化物，可以降低電晶體的截止電流。
應注意氧化物半導體膜包含氫。氫除了作為氫原子以外，有時作為氫分子、水、羥基或其他氫化物被包含於氧化物半導體膜。包含在氧化物半導體膜中的氫盡可能地少是較佳的。
應注意氧化物半導體膜中的鹼金屬及鹼土金屬之濃度為低是較佳的，其濃度較佳為1×1018atoms/cm3或更低，2×1016atoms/cm3或更低為更佳。這是因為鹼金屬及鹼土金屬可與氧化物半導體接合而產生載子，而導致電晶體的截止電流增大的緣故。
此外，對氧化物半導體膜的形成方法及厚度沒有特別的限制，可以根據製造的電晶體的大小決定。作為氧化物半導體膜的形成方法，例如可以舉出濺射法、分子束磊晶法、塗敷法、印刷法、脈衝雷射沉積法等。可以將氧化物 半導體膜的厚度設定為大於或等於3nm且小於或等於50nm。這是因為如果將厚度設定為50nm以上，則電晶體可為常導通。此外，當電晶體具有通道長度為30μm時，當氧化物半導體膜具有5nm或以下之厚度時，則可以抑制短通道效應。
在此，作為較佳的一個例子，藉由利用In-Ga-Zn類金屬氧化物靶材的濺射法，形成氧化物半導體膜。在此，作為濺射氣體，可以使用稀有氣體(例如，氬氣)、氧氣或稀有氣體與氧氣的混合氣體。
另外，作為形成氧化物半導體膜時使用的濺射氣體，使用氫、水、羥基或氫化物等被降低的高純度氣體是較佳的。為了使濺射氣體保持為高純度氣體，去除附著在處理室的內壁等的氣體，並在形成氧化物半導體膜之前對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱處理。此外，高純度氣體也可被引入到處理腔室中，在此情況下，作為氬氣，使純度為9N(99.9999999%)以上，露點為-121℃以下，水為0.1ppb以下，氫為0.5ppb以下，即可。作為氧氣，使純度為8N(99.999999%)以上，露點為-112℃以下，水為1ppb以下，氫為1ppb以下，即可。此外，如果對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱以在保持高溫的狀態下形成氧化物半導體膜，則可以降低包含在氧化物半導體膜中的水等雜質的濃度。並且，可以減少由於應用濺射法而混入到氧化物半導體膜的損傷。在此，將設置有p通道型電晶 體及n通道型電晶體的半導體基板200的溫度設定為高於或等於100℃且低於或等於600℃，設定為高於或等於200℃且低於或等於400℃較佳。
此外，為了使氧化物半導體膜包含過剩的氧，可以由離子植入供應氧。
此外，氧化物半導體膜既可以具有非晶結構或結晶結構。作為具有結晶結構時的較佳的一個方式，可以舉出向c軸方向配向的結晶性的(C Axis Aligned Crystalline：CAAC)氧化物半導體膜。藉由採用CAAC氧化物半導體膜作為氧化物半導體膜，可以提高電晶體的可靠性。
CAAC氧化物半導體膜是指如下一種氧化物半導體膜，其中結晶進行c軸配向，且從ab面、表面或介面的方向來看時具有三角形或六角形的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，在ab面(或者表面或介面)上包括a軸或b軸的方向不同(以c軸為中心旋轉)的結晶。
此外，從更廣義來理解，CAAC氧化物半導體膜是指非單晶的包括如下相的氧化物半導體膜，在該相中在從垂直於ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
另外，雖然CAAC氧化物半導體膜不是單晶，但是也不是只由非晶形成。另外，雖然CAAC氧化物半導體膜包括晶化部分(結晶部分)，但是也可以不能明確辨別一個結 晶部分與其他結晶部分的邊界。
此外，可以用氮取代構成CAAC氧化物半導體膜的一部分氧。另外，構成CAAC氧化物半導體膜的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC氧化物半導體膜的基板面或者CAAC氧化物半導體膜的表面及介面等的方向)一致。或者，構成CAAC氧化物半導體膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面或介面等的方向)。
此外，CAAC氧化物半導體膜根據其組成等可以是導體，也可以是半導體，還可以是絕緣體。另外，CAAC氧化物半導體膜根據其組成等既可以對可見光具有透明性又可以對可見光不具有透明性。
作為上述CAAC氧化物半導體膜的例子，也可以舉出如下一種材料，其中該材料被形成為膜狀，並且在從垂直於膜表面、基板面或介面的方向觀察時確認到三角形或六角形的原子排列，並且在其膜的剖面中確認到金屬原子或金屬原子和氧原子(或氮原子)的層狀排列等。
以下，參照圖10A至10E、圖11A至11C、及圖12A至圖12C詳細說明包括在這樣的CAAC氧化物半導體膜中的結晶結構的一例。注意，原則上在圖10A至10E、圖11A至11C、及圖12A至圖12C中，以垂直方向為c軸方向，並以垂直於c軸方向的面為ab面。另外，在簡單地稱為“上一半”或“下一半”時，以ab面為邊界。在圖10A至圖10E中，使用圓圈圈上的O示出四配位O，而使 用雙重圓圈圈上的O示出三配位O。
圖10A示出具有一個六配位銦(以下，In)以及靠近In的六個四配位氧(以下稱為四配位O)的結構。這裏，將對於一個In只示出靠近其的氧的結構稱為子單元。雖然圖10A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖10A的上一半及下一半中分別具有三個四配位O。圖10A所示的子單元的電荷為0。
圖10B示出具有一個五配位鎵(以下，Ga)、靠近Ga的三個三配位氧(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖10B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖10B所示的結構。圖10B所示的子單元的電荷為0。
圖10C示出具有一個四配位鋅(以下，Zn)以及靠近Zn的四個四配位O的結構。在圖10C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖10C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖10C所示的子單元的電荷為0。
圖10D示出具有一個六配位錫(以下，Sn)以及靠近Sn的六個四配位O的結構。在圖10D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖10D所示的子單元的電荷為+1。
圖10E示出包括兩個Zn原子的子單元。在圖10E的上一半具有一個四配位O，並且在下一半具有一個四配位 O。圖10E所示的子單元的電荷為-1。
在此，將幾個子單元的集合體稱為一個組，而將由多個組構成的一個週期稱為一個單元。
這裏，說明這些子單元彼此接合的規則。圖10A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖10B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖10C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此相同，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種子單元可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位 O接合。另外，除此以外，以使層結構的總和電荷成為0的方式子單元彼此接合而構成一個組。
圖11A示出構成In-Sn-Zn類層結構的一個組的模型圖。圖11B示出包括三個組的單元。另外，圖11C示出從c軸方向上觀察圖11B的層結構時的排列。
在圖11A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖11A中，以①表示In的上一半及下一半分別具有一個四配位O。與此相同，在圖11A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖11A中，構成In-Sn-Zn類層結構的組具有如下結構：在從上按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；該Zn藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的子單元接合；該子單元藉由該子單元的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述組彼此接合而構成一個週期的單元。
此處，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位) 、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的子單元的電荷為+1。因此，為了形成包含Sn的層結構，需要用於消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖10E所示的包含兩個Zn的子單元。例如，藉由包括兩個Zn原子的子單元，包括一個Sn原子的子單元之電荷被消除，所以可以使層結構的總電荷為0。
此外，In可以具有五配位或六配位。明確而言，藉由採用圖11B所示的單元來可以得到In-Sn-Zn類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn類的結晶的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
上述規則也可使用於其他金屬氧化物。例如，圖12A示出構成In-Ga-Zn類的結晶的層結構的一個組的模型圖。
在圖12A中，構成In-Ga-Zn類層結構的組具有如下結構：在從上按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述組彼此接合而構成一個週期的單元。
圖12B示出包括三個組的單元。另外，圖12C示出從c軸方向上觀察圖12B的層結構時的排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的子單元的電荷為0。因此，組合這些子單元而成的組的總電荷一直為0。
此外，構成In-Ga-Zn類的結晶的層結構的組不侷限於圖12A所示的組。
在此，說明CAAC氧化物半導體膜的形成方法。
首先，藉由濺射法等形成氧化物半導體膜。另外，藉由在使設置有p通道型電晶體及n通道型電晶體的半導體基板200保持為高溫度的情況下形成氧化物半導體膜，可以提高結晶部分對非晶部分的比例。此時，例如，將設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度設定為高於或等於150℃且低於或等於450℃，設定為高於或等於200℃且低於或等於350℃較佳。
在此，也可以對形成的氧化物半導體膜進行加熱處理。由該加熱處理，結晶部分對非晶部分的比例為高。將該加熱處理時的設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度例如設定為高於或等於200℃且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200本身不變質或變形的程度的溫度，為高於或等於250℃且低於或等於450℃較佳。可以將該加熱處理的時間設定為3分以上，但設定為24小時以下較佳。這是因為如果延長該加熱處理的時間雖然結晶部分對非晶部分的比例為高，但是會使生產性降低的緣故。此外，可以在氧化氛 圍下或惰性氛圍下進行該加熱處理，但是不限於此。此外，也可以在減壓下進行該加熱處理。
氧化氛圍是包含氧化氣體的氛圍。作為氧化氣體，例如可以例示出氧、臭氧、一氧化二氮等。較佳的是，從氧化氛圍中儘量去除不希望包含在氧化物半導體膜中的成分(例如，水及氫)。例如，可以將氧、臭氧、一氧化二氮的純度設定為高於或等於8N(99.999999%)，設定為高於或等於9N(99.9999999%)較佳。
此外，在氧化氛圍中可以包含有稀有氣體等惰性氣體。但是，需要在氧化氣體中包含有10ppm以上的氧化氣體。作為惰性氛圍，包含惰性氣體(氮氣或稀有氣體等)，且包含小於10ppm的如氧化氣體等反應氣體。
應注意所有加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由利用RTA裝置，如果在加熱時間短，則也可以在較高的溫度下進行加熱處理。因此，可以形成結晶部分對非晶部分的比例大的氧化物半導體膜，並可以抑制生產性的降低。
但是用於所有加熱處理的裝置不限於RTA裝置，例如可以使用具備有利用電阻發熱體等所產生的熱傳導或熱輻射對被處理物進行加熱的機構的裝置。作為用於所有加熱處理的加熱處理裝置，例如可以舉出電爐、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置等。LRTA裝置 是藉由從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。此外，GRTA裝置是將高溫氣體用作熱媒體來加熱被處理物的裝置。在此，高溫氣體的溫度高於待處理物的加熱溫度是較佳的。
此外，當使用其中氮濃度為高於或等於1×1017atoms/cm3且低於或等於5×1019atoms/cm3的In-Ga-Zn類金屬氧化物時，形成具有c軸配向的六方晶的結晶結構的金屬氧化物膜，包含一個或多個Ga及Zn的層配置在兩層的In-O結晶面(包含銦和氧的結晶面)之間。
此外，為了形成In-Sn-Zn類金屬氧化物，可以使用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35的靶材。
如上所述，可以形成CAAC氧化物半導體膜。
CAAC氧化物半導體膜與非晶結構的氧化物半導體膜相比，金屬和氧的接合的秩序性高。就是說，在氧化物半導體膜具有非晶結構，根據相鄰的金屬配位在金屬原子的氧原子的個數不同，但是在CAAC氧化物半導體膜中配位在金屬原子的氧原子的配位數大致恆定。因此，在微觀水準上也幾乎觀察不到氧缺損，而可以抑制由氫原子(包括氫離子)及鹼金屬原子等導致的電荷的遷移及導電性的不穩定。
從而，當電晶體具有以使用CAAC氧化物半導體膜所形成之用於通道形成區製造電晶體時，可以抑制在對電晶 體進行光照射或偏壓-熱壓力試驗(BT)的附加之後產生的電晶體的臨界電壓的變化，而可以製造具有穩定的電特性的電晶體。
接著，藉由在氧化物半導體膜上形成蝕刻遮罩進行蝕刻，來形成氧化物半導體層211(圖9A)。
然後，形成接觸於氧化物半導體層211且彼此分開而設置的源極電極212a及汲極電極212b(圖9B)。
作為源極電極212a及汲極電極212b可藉由進行蝕刻來選擇性地形成，例如利用濺射法形成導電膜(例如金屬膜或添加有一導電型的雜質元素的矽膜等)，然後在該導電膜上形成蝕刻遮罩，。或者，可以使用噴墨法等。此外，成為源極電極212a及汲極電極212b的導電膜既可以以單層形成，也可以層疊多個層而形成。例如，可以採用由Ti層夾著Al層的三層的疊層結構。注意，源極電極212a及汲極電極212b也可作為信號線。
接著，在氧化物半導體層211的至少通道形成區上形成閘極絕緣膜213，並在形成閘極絕緣膜213之後形成開口部(圖9C)。該開口部形成以重疊於閘極電極204。
作為閘極絕緣膜213，例如可以藉由濺射法形成絕緣材料(例如，氮化矽、氮氧化矽、氧氮化矽或氧化矽等)膜。應注意，閘極絕緣膜213既可以以單層形成，又可以層疊多個層而形成。在此，例如採用在氮化矽層上層疊有氧氮化矽層的兩層的疊層結構。另外，當藉由濺射法形成閘極絕緣膜213時，可以防止氫及水分混入到氧化物半導體 層211。此外，當閘極絕緣膜213使用絕緣氧化物膜時，可以供應氧以彌補氧缺損，所以是較佳的。
注意，“氮氧化矽”是指在其組成中氮含量多於氧含量。注意，“氧氮化矽”是指在其組成中氧含量多於氮含量。
在此，可以使用乾蝕刻對氧化物半導體膜進行加工。作為用於乾蝕刻的蝕刻氣體，例如可以使用氯氣體、或三氯化硼氣體和氯氣體的混合氣體。但是，不限於此，可以使用濕蝕刻或能夠處理氧化物半導體膜的其他方法[0]。
較佳的是，閘極絕緣膜213使用至少在接觸於氧化物半導體層211的部分中包含氧且藉由加熱氧的一部分脫離的絕緣氧化物形成。就是說，作為層間絕緣膜205的材料使用所例示且列舉的材料是較佳的。藉由使用氧化矽形成閘極絕緣膜213中的接觸於氧化物半導體層211的部分，可以將氧擴散到氧化物半導體層211中，以防止電晶體的低電阻化。
此外，藉由作為閘極絕緣膜213使用矽酸鉿(HfSiOx)、添加了氮的矽酸鉿(HfSixOyNz)、添加了氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔或氧化鑭等high-k材料，可以降低閘極漏電流。在此，閘極漏電流是指流過在閘極電極與源極電極或汲極電極之間的洩漏電流。並且，可以是利用所述high-k材料形成的層與利用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁及氧化鎵形成的層的疊層。但是，即使作為閘極絕緣膜213採用疊層結構 ，接觸於氧化物半導體層211的部分使用絕緣氧化物形成較佳。
閘極絕緣膜213可以利用濺射法形成。此外，將閘極絕緣膜213的厚度可以設定為大於或等於1nm且小於或等於300nm，設定為大於或等於5nm且小於或等於50nm較佳。當將閘極絕緣膜213的厚度設定為大於或等於5nm，可以尤其降低閘極漏電流。
在此，也可以進一步地在惰性氣體氛圍下或氧氣氛圍下，進行第三加熱處理(200℃以上且400℃以下較佳，例如250℃以上且350℃以下)。藉由第三加熱處理可以將殘留在氧化物半導體層211中的氫或水分擴散到閘極絕緣膜。並且，藉由進行第三加熱處理，可以以閘極絕緣膜213為供應源將氧供應到氧化物半導體層211。
此外，在氧化物半導體層211上形成閘極絕緣膜213之後進行第三加熱處理，但是其時序不限於此，也可以在形成成為電極214a及閘極電極214b或者電極214a及閘極電極214b的導電膜之後進行。
注意，在此將氧化物半導體層211的氫濃度設定為5.0×1019atoms/cm3以下，設定為5.0×1018atoms/cm3以下較佳。如此，藉由降低氫濃度，可以防止電晶體的臨界電壓向負方向漂移。
此外，較佳的是，使氧化物半導體層211的載子濃度降低到小於1.0×1014/cm3。當使載子濃度小時，截止電流為低。
接著，藉由在閘極絕緣膜213上形成導電膜並在該導電膜上形成蝕刻遮罩進行蝕刻，來形成電極214a及閘極電極214b(圖9D)。應注意，部分作為閘極電極214b之導電層亦作為至少一掃描線。
電極214a及閘極電極214b可以使用與源極電極212a及汲極電極212b相同的材料及方法形成。
雖然未圖示，但是較佳的是藉由將閘極電極214b用作遮罩，對氧化物半導體層211添加摻雜劑而在氧化物半導體層211中形成源極區及汲極區。
在此，摻雜劑的添加可以藉由離子植入法或離子摻雜法進行。此外，也可以藉由在包含摻雜劑的氣體氛圍中進行電漿處理來進行摻雜劑的添加。作為摻雜劑，氮、磷或硼等可被添加。
如上述說明，可以如圖8所示在設置於半導體基板的電晶體上製造氧化物半導體電晶體。
如上所述，作為氧化物半導體電晶體使用氧化物半導體較佳。包括氧化物半導體的電晶體可具有高場效應遷移率。
應注意，包括氧化物半導體的電晶體實際的場效應遷移率比本來的遷移率低。較低遷移率的原因之一，有在半導體內部或半導體和絕緣膜之間的介面的缺陷。當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷 移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述公式(3)表示其關係。
在此，E表示位能障壁的高度，k表示玻爾茲曼常數，T表示絕對溫度。當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述公式(4)表示位能障壁的高度。
在此，e表示元電荷，N表示通道內的每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示通道內的每單位面積的載子數，COX表示每單位面積的電容，Vg表示閘極電壓，t表示通道的厚度。在半導體層厚度為30nm以下的情況下，通道的厚度可以視為與半導體層的厚度相同。
線性區中的汲極電流Id可以由下述公式(5)表示。
在此，L表示通道長度，W表示通道寬度，並且L與W各為10μm。此外，Vd表示汲極電壓。當用Vg除公式(5)的兩邊，且對兩邊取對數時，可獲得以下公式(6)。
公式(6)的右邊是Vg的函數。由公式(6)可知，根據以縱軸為ln(Id/Vg)並以橫軸為1/Vg繪製實際測量值而得到的圖表的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述求得的缺陷密度等且根據藉由公式(3)及公式(4)可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，假設在半導體內部以及半導體與絕緣膜之間的介面沒有缺陷時，根據上述所導出的結果氧化物半導體的遷移率μ0為120cm2/Vs。
應注意，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面處的散射的影響。換言之，離通道和閘極絕緣膜之間的介面有x的距離的位置的遷移率μ1可以由下述公式(7)表示。
在此，D表示閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，1=10nm(介面散射影響所及的深度)。可知當D增加(即，閘極電壓增高)時，公式(7)的第二項也增加，所以遷移率μ1降低。
圖13示出一種電晶體的遷移率μ2之計算結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用元件模擬軟體Sentaurus Device(Synopsys公司製造)，並且分別將能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，並將氧化物半導體厚度設定為15nm。再者，分別將閘極的功函數設定為5.5eV，將源極的功函數設定為4.6eV，並且將汲極的功函數設定為4.6eV。將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道寬度都各設定為10μm，而汲極電壓Vd設定為0.1V。
如圖13所示，雖然當閘極電壓超過1V時遷移率具有大於或等於100cm2/Vs的峰值，但是當閘極電壓更高時，由於介面散射影響增加，遷移率降低。另外，為了降低介面散射，如上述公式(1)所示，將半導體層表面在原子級上 設定為平坦(Atomic Layer Flatness)是較佳的。
圖14A至圖圖14C、圖15A至圖15C、及圖16A至16C示出使用具有上述遷移率的氧化物半導體所形成微型電晶體之特性的計算結果。圖17A和圖17B示出用於計算的電晶體的剖面結構。圖17A和17B所示的電晶體各包括在氧化物半導體層中具有n+導電型的半導體區303a及半導體區303c。在計算中，半導體區303a及半導體區303c的電阻率為2×10-3Ωcm。
圖17A所示的電晶體形成在基底絕緣膜301以及以埋入基底絕緣膜301中的方式且使用氧化鋁形成的埋入絕緣膜302上。該電晶體包括：半導體區303a及半導體區303c；夾在它們之間且作為通道形成區的本質半導體區303b；以及閘極305。在計算中，閘極305的寬度為33nm。
在閘極305和半導體區303b之間形成閘極絕緣膜304，此外，在閘極305的雙側面形成有側壁絕緣物306a及側壁絕緣物306b，並且在閘極305的上部具有用來防止閘極305與其他佈線間的短路的絕緣膜307。側壁絕緣物的寬度被設定為5nm。源極308a及汲極308b以分別接觸於半導體區303a及半導體區303c的方式設置。另外，該電晶體的通道寬度被設定為40nm。
圖17B所示的電晶體形成在基底絕緣膜301以及使用氧化鋁形成的埋入絕緣膜302上。該半導體包括：半導體區303a及半導體區303c；夾在它們之間作為通道形成區 的本質半導體區303b；閘極絕緣膜304；閘極305；側壁絕緣物306a及側壁絕緣物306b；絕緣膜307；以及源極308a及汲極308b。
圖17A所示的電晶體與圖17B所示的電晶體的不同之處為側壁絕緣物306a及側壁絕緣物306b正下方的半導體區的導電型。側壁絕緣物306a及側壁絕緣物306b正下方的半導體區域在圖17A所示的電晶體中為呈現n+導電型的區域，而在圖17B所示的電晶體中為本質的半導體區。換言之，圖17B中的半導體層中設置有既不與半導體區303a(半導體區303c)也不與閘極305重疊的具有寬度Loff的區域。將該區域稱為偏移(offset)區，並且將其寬度Loff稱為偏移長度。偏移長度與側壁絕緣物306a(側壁絕緣物306b)的寬度相同。
用於計算的其他參數為如上所述。在計算中，使用Synopsys公司製造的元件模擬軟體Sentaurus Device。圖14A至圖14C示出圖17A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，以源極為基準的與閘極的電位差)依賴性。將汲極電壓(Vd，以源極為基準的與汲極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
在圖14A中閘極絕緣膜的厚度為15nm，在圖14B中，閘極絕緣膜的厚度為10nm，並且在圖14C中閘極絕緣膜的厚度為5nm。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，遷移率μ 的峰值以及導通狀態時的汲極電流Id(導通電流)沒有明顯的變化。
圖15A至圖15C示出在圖17B所示的電晶體中當偏移長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。在圖15A中閘極絕緣膜的厚度為15nm，在圖15B中閘極絕緣膜的厚度為10nm，並且在圖15C中閘極絕緣膜的厚度為5nm。
圖16A至圖16C示出在圖17B所示的電晶體中當偏移長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。在圖16A中閘極絕緣膜的厚度為15nm，在圖16B中閘極絕緣膜的厚度為10nm，並且在圖16B中閘極絕緣膜的厚度為5nm。
無論在上述任何一個結構中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有明顯的變化。
另外，在圖14A至圖14C中遷移率μ的峰值為80 cm2/Vs左右，而在圖15A至圖15C中遷移率μ的峰值為60 cm2/Vs左右，且在圖16A至圖16C中遷移率μ的峰值為40 cm2/Vs左右，並且偏移長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖 然導通電流也隨著偏移長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。
如上所述，包括氧化物半導體的氧化物半導體電晶體具有非常高的遷移率。
此外，較佳是使用銅形成構成掃描線和信號線的導電層中的至少一者時是因為佈線具有低電阻。
此外，在此作為氧化物半導體電晶體說明的電晶體僅是一個例子，氧化物半導體電晶體不限於此，而可以採用各種各樣的形式。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行加熱處理以得到良好的特性。另外，主要成分是指占成分比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，能夠提高電晶體的場效應遷移率。此外，藉由使電晶體的臨界電壓向正方向漂移以實現正常關閉。
例如，圖18A至圖18C示出使用以In、Sn、Zn為主要成分且具有通道長度L為3μm與通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，Vd設定為10V。
圖18A示出意圖性地不加熱基板而藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性 。此時場效應遷移率為18.8cm2/Vsec。另一方面，當藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜時，能夠提高場效應遷移率。圖18B示出將基板加熱到200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。該電晶體的場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行加熱處理，能夠進一步改善場效應遷移率。圖18C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的加熱處理時的電晶體特性。該電晶體的場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行加熱處理，還能夠從氧化物半導體膜中釋放而去除氫、羥基或水分，由此，可以改善場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化或脫氫化以去除雜質，而且是因為藉由密度增加使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。於使用此純度化非單晶氧化物半導體情形中，理想地，可以預測到實現100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由加熱處理釋放該氧化物半導體所含有的氫、羥基或水分，藉由在該加熱處理的同時或在該加熱處 理之後的加熱處理使氧化物半導體晶化。藉由上述晶化處理或再晶化的處理能夠得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行加熱處理，不僅可以改善場效應遷移率，而且還可以使電晶體正常關閉。將意圖性地不加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用於通道形成區的電晶體有臨界電壓有負向地漂移的傾向。然而，在採用意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體成為正常關閉的方向漂移，並且從圖18A和圖18B的對比也可以確認到該傾向。
另外，也能夠藉由改變In、Sn及Zn的比率來控制臨界電壓，作為成分比採用In：Sn：Zn=2：1：3來可以實現電晶體的正常關閉化。此外，藉由作為靶材的成分比採用In：Sn：Zn=2：1：3，能夠獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或加熱處理溫度設定為150℃或更高，設定為200℃或更高較佳，設定為400℃或更高更佳。藉由在更高的溫度下進行成膜或進行加熱處理，能夠實現電晶體的正常關閉化。
此外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行加熱處理，能夠提高穩定性，而不受閘極-偏壓應力的影響。例如，在以強度2MV/cm之閘極偏壓於150℃ 施加一小時的條件下，臨界電壓的漂移較佳是小於±1.5V，更佳是小於1.0V。
實際對在形成氧化物半導體膜後不進行加熱處理的樣品1的電晶體和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，而對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式將Vg設定為20V，並保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為正BT測試。
與此類似之方式，首先將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度為-2MV/cm的方式將Vg設定為-20V，並保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖19A示出樣品1的正BT測試的結果，而圖19B示出負BT測試的結果。圖20A與圖20B分別示出樣品2的正BT測試及負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界電 壓偏移量分別為1.80V及-0.42V。此外，樣品2的因正BT測試及負BT測試而發生的臨界電壓偏移量分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界電壓偏移量都小，由此可知其可靠性高。
加熱處理可以在氧氛圍中進行，或者，也可以首先在氮、惰性氣體或減壓下進行加熱處理，然後在含氧的氛圍中進行加熱處理。藉由在首先進行脫水化或脫氫化之後將氧添加到氧化物半導體，能夠進一步增加加熱處理的效果。此外，作為在完成脫水化或脫氫化之後供應氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及氧化物半導體與在其上層疊的膜之間的介面容易產生起因於氧缺陷的缺陷，但是藉由該加熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶失真等的狀態下使氧化物半導體中含有氧。
此外，藉由加熱處理至少使氧化物半導體的一部分含有結晶，能夠獲得更穩定的氧化物半導體膜。例如，在使用成分比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行加 熱處理，能夠使其結晶化。加熱處理溫度可被適當設定，例如當加熱處理於650℃實行時，能夠利用X線繞射觀察到明確的繞射峰值。
實際進行了In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在已受過脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用濺射裝置並利用100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下繼續進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖23示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀察到起因於結晶的峰值，但是在樣品B中當2θ為35deg附近及37deg至38deg時觀察到起因於結晶的峰值。
如上所述，藉由在對以In、Sn、Zn為主要成分的氧 化物半導體進行成膜時意圖性地進行加熱基板及/或在成膜後進行加熱處理，能夠提高電晶體特性。
該基板加熱或加熱處理具有不使膜含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫能夠實現高純度化，由此能夠實現電晶體的正常關閉，氧化物半導體之純度化能夠使截止電流為1aA/μm以下。在此，截止電流的單位示出每通道寬度1μm的電流值。
圖24示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖24所示，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)或更低，當85℃時設定為100zA/μm(1×10-19A/μm)或更低，當室溫(27℃)時設定為1zA/μm(1×10-21A/μm)或更低。較佳的是，當基板溫度為125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)或更低，當85℃時設定為10zA/μm(1×10-20A/μm)或更低，當室溫時設定為0.1zA/μm(1×10-22A/μm)或更低。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化是較佳的。例如，為了防止水分被包含在膜中，作為濺射氣體使用其露點為-70℃以下的氣體是較佳的。另外，使用靶材本身不含 有氫或水分等雜質的高純度化的靶材較佳。以In、Sn、Zn為主要成分的氧化物半導體可以藉由加熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以形成從一開始就不含有水分的膜是較佳的。
此外，在使用在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中，對基板溫度與電特性的關係進行評估。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。應注意基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分的寬度稱為dW。
圖21示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖22A示出基板溫度與臨界電壓的關係，而圖22B示出基板溫度與場效應遷移率的關係。
根據圖22A可知基板溫度增加臨界電壓越低。應注意在-40℃至150℃的範圍中，臨界電壓自1.09V減少至-0.23V。
根據圖22B可知基板溫度增加場效應遷移率越低。應注意在-40℃至150℃的範圍中，場效應遷移率自36cm2/Vs減少至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，能夠在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec或更高，設定為40cm2/Vsec或更高較佳，設定為60cm2/Vsec或更高更佳，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。此外，在電晶體的工作所需要的溫度範圍內也能夠確保足夠的電特性。
100‧‧‧暫存器構成電路
102‧‧‧或非電路
104‧‧‧緩衝電路
106‧‧‧截止電流小的電晶體
108‧‧‧電容器
110‧‧‧第一端子
112‧‧‧第二端子
114‧‧‧第三端子
116‧‧‧第四端子
118‧‧‧第五端子
120‧‧‧截止電流小的電晶體
122‧‧‧第六端子
124‧‧‧第七端子
126‧‧‧資料保持部
200‧‧‧設置有p通道型電晶體及n通道型電晶體的半導體基板
201‧‧‧高濃度雜質區
202‧‧‧低濃度雜質區
203‧‧‧閘極絕緣膜
204‧‧‧閘極電極
205‧‧‧層間絕緣膜
210‧‧‧在氧化物半導體層中具有通道形成區的電晶體
211‧‧‧氧化物半導體層
212a‧‧‧源極電極
212b‧‧‧汲極電極
213‧‧‧閘極絕緣膜
214a‧‧‧電極
214b‧‧‧閘極電極
301‧‧‧基底絕緣膜
302‧‧‧埋入絕緣膜
303a‧‧‧半導體區
303b‧‧‧半導體區
303c‧‧‧半導體區
304‧‧‧閘極絕緣膜
305‧‧‧閘極
306a‧‧‧側壁絕緣物
306b‧‧‧側壁絕緣物
307‧‧‧絕緣膜
308a‧‧‧源極
308b‧‧‧汲極
在圖式中：圖1所示為根據本發明一實施例，包括於半導體裝置中的暫存器構成電路；圖2所示為根據本發明一實施例，包括於半導體裝置中的暫存器電路；圖3所示為圖2的暫存器電路的操作；圖4所示為圖2的暫存器電路的操作；圖5所示為圖2的暫存器電路的操作；圖6所示為根據本發明一實施例，包括於半導體裝置中的暫存器電路的改良例子；圖7所示為根據本發明一實施例，包括於半導體裝置中的暫存器構成電路的改良例子；圖8是可用於本發明的一實施例的電晶體的剖面示意 圖；圖9A至圖9D所示為圖8所示的電晶體的製造方法；圖10A至圖10E所示為可用於電晶體的氧化物半導體的結構的圖；圖11A至圖11C所示為可用於電晶體的氧化物半導體的結構的圖；圖12A至圖12C所示為可用於電晶體的氧化物半導體的結構的圖；圖13所示為藉由計算得到的遷移率的閘極電壓依賴性；圖14A至圖14C所示為藉由計算得到的汲極電流及遷移率的閘極電壓依賴性；圖15A至圖15C所示為藉由計算得到的汲極電流及遷移率的閘極電壓依賴性；圖16A至圖16C所示為藉由計算得到的汲極電流及遷移率的閘極電壓依賴性；圖17A和圖17B所示為用於計算的電晶體的剖面結構；圖18A至圖18C所示為使用氧化物半導體膜形成的電晶體特性；圖19A和圖19B所示為BT測試後樣品1的電晶體的Vg-Id特性；圖20A和圖20B所示為BT測試後樣品2的電晶體的 Vg-Id特性；圖21所示為Id及場效應遷移率的Vg依賴性；圖22A是說明基板溫度與臨界電壓之間的關係，圖22B所示為基板溫度與場效應遷移率之間的關係；圖23所示為樣品A及樣品B的XRD光譜；圖24所示為測量中電晶體的截止電流與基板溫度之間的關係。
100‧‧‧暫存器構成電路
102‧‧‧或非電路
104‧‧‧緩衝電路
106‧‧‧截止電流小的電晶體
108‧‧‧電容器
110‧‧‧第一端子
112‧‧‧第二端子
114‧‧‧第三端子
116‧‧‧第四端子
118‧‧‧第五端子
120‧‧‧截止電流小的電晶體
122‧‧‧第六端子
124‧‧‧第七端子
126‧‧‧資料保持部

Claims (6)

  1. 一種半導體裝置，包括：暫存器電路，包括：第一暫存器構成電路，包括：第一緩衝電路；第一邏輯電路，包括第一輸入端子、第二輸入端子、以及輸出端子；第一電晶體，包括第一端子、第二端子、以及閘極；以及第一電容器，包括第一端子以及第二端子；第二暫存器構成電路，包括：第二緩衝電路；第二邏輯電路，包括第一輸入端子、第二輸入端子、以及輸出端子；第二電晶體，包括第一端子、第二端子、以及閘極；以及第二電容器，包括第一端子以及第二端子；以及反相器電路，其中，該第一緩衝電路之輸入端子與該第一電晶體之該第一端子係直接連接至彼此，其中，該第一邏輯電路之該輸出端子係直接連接至該第一電晶體之該閘極，其中，該第二緩衝電路之輸入端子與該第二電晶體之該第一端子係直接連接至彼此， 其中，該第二邏輯電路之該輸出端子係直接連接至該第二電晶體之該閘極，其中，該第一電晶體之該第二端子係電連接至該第二電晶體之該第一端子，其中，該第一電容器之該第一端子係直接連接至該第一緩衝電路之該輸入端子以及該第一電晶體之該第一端子，其中，該第二電容器之該第一端子係直接連接至該第二緩衝電路之該輸入端子、該第二電晶體之該第一端子、以及該第一電晶體之該第二端子，其中，該第一電容器之該第二端子以及該第二電容器之該第二端子係電連接至低電位電源線，其中，該暫存器電路包括第三電晶體，該第三電晶體包括第一端子、第二端子、以及閘極，其中，該第三電晶體之該第一端子係直接連接至該第一緩衝電路之該輸入端子以及該第一電晶體之該第一端子，其中，該反相器電路之輸入端子係電連接至該第一邏輯電路之該第一輸入端子以及該第二邏輯電路之該第一輸入端子，以及其中，該反相器電路之輸出端子係電連接至該第三電晶體之該閘極。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一電晶體包括氧化物半導體層，該氧化物半 導體層包括通道形成區，以及其中該第二電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區。
  3. 一種半導體裝置，包括：暫存器電路，包括：第一暫存器構成電路，包括：第一緩衝電路；第一邏輯電路，包括第一輸入端子、第二輸入端子、以及輸出端子；第一電晶體，包括第一端子、第二端子、以及閘極；以及第一電容器，包括第一端子以及第二端子；第二暫存器構成電路，包括：第二緩衝電路；第二邏輯電路，包括第一輸入端子、第二輸入端子、以及輸出端子；第二電晶體，包括第一端子、第二端子、以及閘極；以及第二電容器，包括第一端子以及第二端子；第三電晶體，包括第一端子、第二端子、以及閘極；第四電晶體，包括第一端子、第二端子、以及閘極；第五電晶體，包括第一端子、第二端子、以及閘極；以及反相器電路， 其中，該第一緩衝電路之輸入端子與該第一電晶體之該第一端子係直接連接至彼此，其中，該第一邏輯電路之該輸出端子係直接連接至該第一電晶體之該閘極，其中，該第二緩衝電路之輸入端子與該第二電晶體之該第一端子係直接連接至彼此，其中，該第二邏輯電路之該輸出端子係直接連接至該第二電晶體之該閘極，其中，該第四電晶體之該第一端子係電連接至該第一緩衝電路之該輸入端子、該第一電晶體之該第一端子、以及該第三電晶體之該第一端子，其中，該第四電晶體之該第二端子係電連接至電源線，其中，該第四電晶體之該閘極係電連接至重設線，其中，該第五電晶體之該第一端子係電連接至該第二緩衝電路之該輸入端子、該第二電晶體之該第一端子、以及該第一電晶體之該第二端子，其中，該第五電晶體之該第二端子係電連接至該電源線，其中，該第五電晶體之該閘極係電連接至該重設線，其中，該第一電容器之第一端子係電連接至該第一緩衝電路之該輸入端子、該第一電晶體之該第一端子、該第三電晶體之該第一端子、以及該第四電晶體之該第一端子， 其中，該第二電容器之第一端子係電連接至該第二緩衝電路之該輸入端子、該第二電晶體之該第一端子、該第一電晶體之該第二端子、以及該第五電晶體之該第一端子，其中，該第一電容器之該第二端子與該第二電容器之該第二端子係電連接至低電位電源線，其中，該反相器電路之輸入端子係電連接至該第一邏輯電路之該第一輸入端子以及該第二邏輯電路之該第一輸入端子，以及其中，該反相器電路之輸出端子係電連接至該第三電晶體之該閘極。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第一電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區，其中該第二電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區，其中該第三電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區，其中該第四電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區，以及其中該第五電晶體包括氧化物半導體層，該氧化物半導體層包括通道形成區。
  5. 如申請專利範圍第1至4項中任一項所述之半導體裝置， 其中該第一邏輯電路係為NOR電路，以及其中該第二邏輯電路係為NOR電路。
  6. 如申請專利範圍第1至4項中任一項所述之半導體裝置，其中該第一電晶體之該第二端子係直接連接至該第二電晶體之該第一端子。
TW101116348A 2011-05-13 2012-05-08 半導體裝置 TWI570743B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011108340 2011-05-13

Publications (2)

Publication Number Publication Date
TW201250704A TW201250704A (en) 2012-12-16
TWI570743B true TWI570743B (zh) 2017-02-11

Family

ID=47141489

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101116348A TWI570743B (zh) 2011-05-13 2012-05-08 半導體裝置

Country Status (3)

Country Link
US (1) US9047947B2 (zh)
JP (1) JP5886128B2 (zh)
TW (1) TWI570743B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552150B (zh) * 2011-05-18 2016-10-01 半導體能源研究所股份有限公司 半導體儲存裝置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US8995218B2 (en) * 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
WO2016055909A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device
US10192626B1 (en) 2017-08-31 2019-01-29 Micro Technology, Inc. Responding to power loss
US10373694B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Responding to power loss

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080253500A1 (en) * 2007-04-14 2008-10-16 Raydium Semiconductor Corporation Flip-flop and shift register
US20090219072A1 (en) * 2008-02-28 2009-09-03 Nec Corporation Apparatus, circuit and method of transmitting signal
US20120274379A1 (en) * 2011-04-29 2012-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS578556B2 (zh) * 1972-06-14 1982-02-17
IT1210945B (it) * 1982-10-22 1989-09-29 Ates Componenti Elettron Circuito di interfaccia per generatori di segnali di sincronismo a due fasi nonsovrapposte.
JPS6025269A (ja) 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
US5218607A (en) 1989-06-23 1993-06-08 Kabushiki Kaisha Toshiba Computer having a resume function and operable on an internal power source
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH07131299A (ja) * 1993-11-04 1995-05-19 Kawasaki Steel Corp 半導体集積回路装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5889428A (en) * 1995-06-06 1999-03-30 Ramtron International Corporation Low loss, regulated charge pump with integrated ferroelectric capacitors
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
DE69628729D1 (de) * 1996-03-29 2003-07-24 St Microelectronics Srl Einschalt-Rücksetzsignal-Generatorschaltung
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
US6104667A (en) * 1999-07-29 2000-08-15 Fujitsu Limited Clock control circuit for generating an internal clock signal with one or more external clock cycles being blocked out and a synchronous flash memory device using the same
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6570801B2 (en) 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6507523B2 (en) 2000-12-20 2003-01-14 Micron Technology, Inc. Non-volatile memory with power standby
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
DE60232907D1 (zh) 2001-11-19 2009-08-20 Rohm Co Ltd
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
KR100997699B1 (ko) 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
AU2003233109A1 (en) * 2002-06-14 2003-12-31 Koninklijke Philips Electronics N.V. Fifo-register
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6885600B2 (en) 2002-09-10 2005-04-26 Silicon Storage Technology, Inc. Differential sense amplifier for multilevel non-volatile memory
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
WO2004059838A1 (ja) 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005026805A (ja) * 2003-06-30 2005-01-27 Renesas Technology Corp 半導体集積回路
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7239193B2 (en) * 2003-12-25 2007-07-03 Kabushiki Kaisha Toshiba Semiconductor device
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US8004481B2 (en) 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007243254A (ja) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd スイッチ素子駆動回路
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4954639B2 (ja) 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
JP5095200B2 (ja) * 2006-12-22 2012-12-12 オンセミコンダクター・トレーディング・リミテッド エレクトロルミネッセンス表示装置及び表示パネルの駆動装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090002044A1 (en) 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP2010034710A (ja) 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101634411B1 (ko) * 2008-10-31 2016-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 표시 장치 및 전자 장치
JP5209445B2 (ja) 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
KR101773641B1 (ko) * 2010-01-22 2017-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI552150B (zh) * 2011-05-18 2016-10-01 半導體能源研究所股份有限公司 半導體儲存裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080253500A1 (en) * 2007-04-14 2008-10-16 Raydium Semiconductor Corporation Flip-flop and shift register
US20090219072A1 (en) * 2008-02-28 2009-09-03 Nec Corporation Apparatus, circuit and method of transmitting signal
US20120274379A1 (en) * 2011-04-29 2012-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device

Also Published As

Publication number Publication date
US9047947B2 (en) 2015-06-02
JP5886128B2 (ja) 2016-03-16
JP2012257210A (ja) 2012-12-27
US20120286851A1 (en) 2012-11-15
TW201250704A (en) 2012-12-16

Similar Documents

Publication Publication Date Title
TWI631549B (zh) 半導體裝置
TWI570743B (zh) 半導體裝置
TWI594403B (zh) 半導體裝置及其驅動方法
TWI547945B (zh) 半導體裝置及其驅動方法
TWI521539B (zh) 半導體裝置的驅動方法
TWI524347B (zh) 半導體裝置及其驅動方法
US8736371B2 (en) Semiconductor device having transistors each of which includes an oxide semiconductor
US9287266B2 (en) Semiconductor device
JP6243959B2 (ja) 半導体装置
TWI590587B (zh) 半導體裝置
TW201308338A (zh) 半導體裝置
US9444459B2 (en) Logic circuit and semiconductor device
TWI555030B (zh) 半導體裝置
US8847627B2 (en) Semiconductor device

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees