JP2003224467A - マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法 - Google Patents

マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法

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Abstract

(57)【要約】 （修正有） 【課題】２相ラッチタイミング回路の望ましい利点を有
しながらも電力消費量を低減出来るラッチタイミング回
路を得る。 【解決手段】マルチモードラッチタイミング回路は、各
論ロジックパスに第１ラッチ群２０５および第２ラッチ
群２５５を有する。第１動作モードにおいて、第１およ
び第２位相クロック信号が提供され、ラッチタイミング
回路は２相非重複トランスペアレントラッチタイミング
回路として機能する。第２動作モードにおいて、第１ラ
ッチ群はロジックパスの幾つかまたは全てにおいてトラ
ンスペアレント状態に保持されることにより、クロック
電力を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広く集積回路のラ
ッチタイミング回路に関する。
【０００２】
【従来の技術】集積回路において、各ロジックパスにお
けるロジックデータ信号の流れを調整するようにトラン
スペアレント（transparent）ラッチタイミング回路が
一般的に使用される。図１を参照して、一般的なラッチ
タイミングの設計は、２相非重複（two-phase non-over
lapping）ラッチタイミング回路１００である。クロッ
クサイクルの第１部分の間において、Ｌ１ラッチはトラ
ンスペアレントであることから、該ラッチにデータ入力
が入り、ロジックユニット１３０などへ入るのが許容さ
れる。第１クロック位相の間において、Ｌ２ラッチは閉
じている。クロックサイクルの第２部分の間、Ｌ１ラッ
チは閉じてＬ２ラッチはトランスペアレントとなる。非
重複であるクロック位相のシーケンスは幾つかの利点を
有する。ひとつの利点は、第２ロジックパス１５０を通
して帰還される出力の競合状態が生じるのが防止される
ことである。これにより、２相非重複ラッチタイミング
回路は設計の欠点に対して堅牢となり、集積回路におけ
るロジック信号のタイミングに影響する製造要因に左右
されなくなる。さらに、２相非重複ラッチタイミング回
路によれば、スキャンチェーン（scan chain）および／
または他の評価技術を用いた試験およびデバッグが容易
とされる。
【０００３】
【発明が解決しようとする課題】伝統的な２相非重複ラ
ッチタイミング回路１００の欠点は、その回路が必要と
するよりも多いクロック電力を消費することである。い
くつかの研究によれば、高性能マイクロプロセッサにお
けるクロック電力はそのチップの全体電力消費量の７０
％にもなり得ることが示されたが、伝統的な２相ラッチ
タイミングアーキテクチャを利用するマイクロプロセッ
サでは３０％〜４０％が典型的な範囲である。
【０００４】そこで、２相ラッチタイミング回路の望ま
しい利点を有しながらもクロック電力消費量を低減させ
得るラッチタイミング回路が要望されている。
【０００５】
【課題を解決するための手段】少なくとも２つの動作モ
ードを有するマルチモードラッチタイミング回路が開示
される。ラッチタイミング回路は、ロジックパスにおけ
るデータの流れを制御する２つの群のタイミングラッチ
を有する。一方の動作モードにおいて、ラッチタイミン
グ回路は２相トランスペアレントラッチタイミング回路
として動作し、第１ラッチ群は第１位相クロック信号に
より駆動され、そして、第２ラッチ群は第２位相クロッ
ク信号により駆動される。クロック電力低減動作モード
において、第１ラッチ群は、一定バイアス電圧によりト
ランスペアレント状態に保持されてクロック電力消費量
を半分まで低減し得る。ロングパスにおいて、第１ラッ
チ群はトランスペアレント状態に保持されると共に、第
２ラッチ群は第２位相クロック信号により駆動され得
る。ショートパスにおいて、第１ラッチ群はトランスペ
アレント状態に保持されると共に、第２ラッチ群は、競
合状態を防止するように選択されたパルス幅のショート
デューティサイクルパルスを備える第２位相クロック信
号により駆動され得る。第１動作モードは、ラッチタイ
ミング回路を使用した集積回路の試験および立ち上げの
間に使用され得る。もし、集積回路のタイミング遅延が
クロック電力低減動作モードでの動作を許容するなら
ば、集積回路は、１つ以上のロジックパスにおいてクロ
ック電力低減モードで作動するようにプログラムされ得
る。
【０００６】一実施例において、第１ラッチ群は第１ク
ロックドライバに結合され、且つ、第２ラッチ群は第２
クロックドライバに結合される。一実施例において、各
クロックドライバは、マスタークロック信号および少な
くとも１つの制御信号を受け取るロジック回路の出力に
応じて動作するバッファ回路を備える。
【０００７】
【発明の実施の形態】本発明は、広くマルチモードラッ
チタイミング回路、および、少なくとも２つの異なる動
作モードにおいて単一ラッチタイミング回路の使用を許
容する方法を備える。図２〜図４は、本発明の一実施例
に係るラッチタイミング回路を示すブロック図である。
図５は、例示的動作モードを示すフローチャートであ
る。ひとつの動作モード２９２は、第１および第２ラッ
チ群の２つの非重複ラッチ状態を有する伝統的な２相ラ
ッチタイミング回路と同様である。別の動作モード２９
４は、第１ラッチ群をトランスペアレント状態に保持す
ることでクロック電力消費量を低減する。さらに、一実
施例における第３動作モード２９６において、２相クロ
ック信号は、伝統的な重複モードから、競合状態のデバ
ッグに有用なアンダーラップモード（underlap mode）
へと変更され得る。
【０００８】図２を参照して、第１ラッチ群２０５（例
えば、少なくとも１つの“Ｌ１”ラッチ）は、第２ラッ
チ群２５５（例えば、少なくとも１つの“Ｌ２”ラッ
チ）のデータパスの一部である。第１ラッチ群２０５
は、ラッチ２０５のラッチ入力制御２０７に対して電圧
を供給する第１ローカルクロックドライバ２１０（“ｐ
ｈ１”または“Φ１”クロックドライバとしても知られ
る第１位相ドライバ）の出力に連結される。第２ラッチ
群２５５は、該ラッチ２５５のラッチ入力制御２５７に
対して電圧を供給する第２ローカルクロックドライバ２
６０（“ｐｈ２”または“Φ２”クロックドライバとし
ても知られる第２位相ドライバ）の出力に連結される。
【０００９】本発明のラッチタイミング回路は、ロジッ
クユニットに対するデータの流れを制御する種々のロジ
ックパスの設計であって、ロングパス（long path）、
ショートパス（short path）およびその組合せであるロ
ジックパスの設計に適用され得る。図２に示されるよう
に、各ラッチは、ロングパスの一部として、すなわち、
クロック周期の少なくとも半分のサイクル時間を有する
ロジックデータパスの一部として配置され得る。第２ラ
ッチ群と第１ラッチ群との間には、ロジックユニット２
８２が連結され得る。また、図３に示されるように、各
ラッチは、ショートパスの一部、すなわち、クロック周
期の半分よりも短いサイクル時間を有するロジックデー
タユニットに対するロジックデータパスの一部として配
置され得る。第１ラッチ群と第２ラッチ群との間には、
ロジックユニット２８６が連結され得る。さらに、図４
に示されるように、各ラッチは、ロングパスおよびショ
ートパスの一部として配置され得る。例えば、第２ラッ
チ群および第１ラッチ群の間には、第１ロジックユニッ
ト２８７が連結され得ると共に、第２ラッチ群および第
１ラッチ群の間には、第２ロジックユニット２８９が連
結され得る。
【００１０】本発明によれば、各ローカルクロックドラ
イバ２１０および２６０は、クロック入力２０２からマ
スタークロック信号（ＣＬＫ）を受け取る。一実施例に
おいて、ローカルクロックドライバ２１０および２６０
は、少なくとも２種類の異なる動作モードを許容するよ
うに構成される。以下に、さらに詳細に記述されるよう
に、１つの動作モードは伝統的な２相非重複ラッチタイ
ミング回路であり、そのモードにおいて、第１クロック
ドライバはｐｈ１クロック信号を生成し、且つ、第２ク
ロックドライバはｐｈ２クロック信号を生成する。さら
に、一実施例において、一本以上のロジックパスのロー
カルクロックドライバ２１０は、第２動作モードにおい
て、コールドクロックモード（cold clocking mode）に
入る。このコールドクロック動作モードにおいて、Ｌ１
ラッチはトランスペアレントであることから、第１クロ
ックドライバ２１０がコールドクロック化されるという
全てのロジックパスにおけるクロック電力消費量を低減
する。
【００１１】図２〜図４を再び参照すると、第１動作モ
ードにおいて、第１クロックドライバ２１０は第１クロ
ック位相（ｐｈ１）を有するクロック信号を生成すると
共に、第２クロックドライバ２６０は第２クロック位相
（ｐｈ２）を有するクロック信号を生成し、第１および
第２クロック位相は非重複クロック位相として、すなわ
ち、各クロックサイクルにおいて非重複シーケンスでＬ
１ラッチ２０５およびＬ２ラッチ２５５を開閉するクロ
ック位相として選択される。
【００１２】図６は、非重複２相ラッチタイミング回路
として動作する１５個のＦＯ４ステージ／サイクルロジ
ックパス（FO4 stage/cycle logic path）に対するロン
グパスおよびショートパスの両方に関する第１動作モー
ドにおける代表的な波形を示している。例示的な各ステ
ージ３０５が示される。マスタークロック信号３１０
は、第１クロックドライバ２１０および第２クロックド
ライバ２６０により受信される。図６に示されるよう
に、第１動作モードの間において、第１クロックドライ
バ２１０はｐｈ１クロック信号３１８を生成し、且つ、
第２クロックドライバはｐｈ２クロック信号３１５を生
成する。一実施例において、ｐｈ１およびｐｈ２クロッ
ク信号は、Ｖｄｄを最大クロック電圧としてＶｄｄ／２
の電圧で交差する相補的クロック位相を有する。
【００１３】一方、第２動作モードにおいて、第１クロ
ックドライバ２１０は、第１ラッチ群をトランスペアレ
ント状態に維持するのに十分なバイアス電圧３１２を生
成する。このコールドクロック動作モードにおいて、第
２ラッチ群は、エッジによりクロック入力される単一群
のラッチと同様の特性を有することから、クロック電力
消費量が低減される。一実施例において、第１クロック
ドライバ２１０は、該第１クロックドライバ２１０の動
作モードを変更するように制御信号（ＣＮＴＲＬ）を入
力する少なくとも1つの制御入力ポート２０１を含む。
さらに、一実施例において、第２クロックドライバ２６
０は、第２動作モードにおいて該第２クロックドライバ
２６０により生成されるクロックパルスの幅を調整する
ように制御信号（ＣＮＴＲＬ）を入力する少なくとも1
つの制御入力ポート２０１を含む。
【００１４】図７は、ロングパスに対する第２（コール
ドクロック）モードにおけるロングパスに対する代表的
な波形を示している。第１クロックドライバ２１０は、
その対応する第１ラッチ群をトランスペアレントとする
のに十分なバイアス電圧３１２を生成する。ロングパス
におけるラッチに対して、第２クロックドライバ２５０
は約５０％のデューティサイクルを有する伝統的なｐｈ
２クロック信号を生成し続けても良い。
【００１５】また、ショートパスにおける第１ラッチ群
は、ｐｈ２クロック信号のパルス幅がファーストパスを
回避するように減少されるならば、コールドクロック化
され得る。図８は、第２動作モードにおけるショートパ
スに対する代表的な波形を示している。第２動作モード
において、第１クロックドライバ２１０は、その対応す
る各ラッチをトランスペアレントとするのに十分なバイ
アス電圧３１２を生成する。ただし、ショートパスに対
して第２クロックドライバ２５０は、マスタークロック
の適切な位相（例えば、マスタークロックの立ち下がり
エッジ）でトリガされるパルス３３０であって、十分に
減少された幅（例えば、クロック周期の約２０％）を有
することでショートパスにおける競合状態を防止するパ
ルス３３０を生成する。
【００１６】一実施例において、第１動作モードでショ
ートパスの場合、各クロックドライバはｐｈ１およびｐ
ｈ２クロック信号を重ね合わせ、ｐｈ１およびｐｈ２の
エッジはＶｄｄ／２で交差する。任意の瞬間における重
複の度合いは、ローカルクロックスキューの量により決
定される。スキューされたステージを用いることによ
り、わずかな永続的クロックアンダーラップが実施され
得る。これにより、ファーストパスの競合状態の発生が
低減される。ただし、かなりのローカルクロックスキュ
ーが存在するならば、ショートパスにおいて競合状態が
無くなるのを保証するには不十分なこともある。第２動
作モードにおいて、ｐｈ２クロック信号は、競合状態を
防止するようにショートパルス幅を有するパルス３３０
を備える。
【００１７】第２（コールドクロック）動作モードは選
択的であると共に、その第２動作モードは、ロジック回
路が事前選択許容誤差内のタイミング遅延を有するよう
に設計かつ作製されるか否かに依存し得ることは理解さ
れるであろう。適切に設計されて製造されたマシンにお
いては、タイミング遅延がロングパスにおけるコールド
クロックを許容する。それは、１）ロングパスｐｈ１ラ
ッチは、評価波（evaluate wave）が到達する前にトラ
ンスペアレントであるように設計され得ると共に、２）
ロングパスｐｈ１ラッチは、（ロジックおよび配線を通
る新たなマシン状態の伝搬に対応する）評価波が通過し
た後で閉じるべく設計され得るものであり、且つ、３）
ロングパスは１/２サイクル以上であることから、第２
ラッチ群のｐｈ２状態はｐｈ２ラッチが依然としてトラ
ンスペアレントである間はｐｈ２ロジックには戻り競合
し得ない、からである。前述したように、第２ラッチ群
におけるエッジトリガパルスのパルス幅が競合状態を防
止するようにマスタークロック位相の適切な部分で且つ
十分に短いパルス幅（アンダーラップ）でトリガされる
ならば、ショートパスにおいてコールドクロックが可能
とされ得る。ただし、設計誤差または製造変動は、ロン
グパスおよび／またはショートパスにおけるコールドク
ロックの使用を妨げるタイミング誤差に繋がることもあ
る。
【００１８】従って、一実施例において、ロングパスお
よびショートパスのロジック回路は、伝統的な２相非重
複の第１動作モードで試験される。そのロジック回路
は、コールドクロックモードにおいて再び試験される。
一実施例において、そのロジック回路がコールドクロッ
クモードにおいて適切に機能するならば、ローカルクロ
ックドライバをプログラムしてコールドクロックモード
に留まらせるべくプログラム可能素子が使用される。そ
のプログラム可能素子は、例えば、プログラム可能ヒュ
ーズとされ得る。
【００１９】ほとんどのラッチは、ロングコーン（long
cone）またはショートコーン（short cone）を有する
ように装置を構成することが可能である。この場合に
は、常にコールドクロックが使用され得る。クロック電
力の５０％まで、または、マシン電力全体の２０％まで
が減少され得る。コールドクロックおよび非重複クロッ
クの設計の使用は、ラッチがはめ込まれたパスに依存す
る。図９には、適用例が示される。Φ１およびΦ２ラッ
チの例示的シーケンスに対して、標準クロック１、コー
ルドクロック２またはアンダーラップクロック３により
動作するラッチを備えたファーストパスのケースが示さ
れる。ラッチは、単にそのロジックコーン（logic con
e）がショートおよびロングパスであるために、ショー
トおよびロングパスの両方において存在し得る。
【００２０】ロジック回路のタイミングマージンは、好
ましくはコールドクロック化を促進するように選択され
ることが理解されるであろう。最適な性能および速度の
設計に対して、ラッチは、好ましくはクロックエッジか
ら離間された時間領域に配置される。この設計方法によ
れば、そのラッチがデータを通過させることが企図され
た時点と、該ラッチがデータを通過させるべき時点との
間にタイミングマージンが残される。マージンのチェッ
クは、好ましくはタイミング分析ツールにより実施され
る。典型的には、最小のマージンが最大の関心事であ
る。タイミングツールによれば、ユーザは、好適に一定
信号に対するマージン要件を特定し得る。マージン要件
に対する違背は、タイミング誤差として報告されるもの
とする。タイミングマージンは、余分なものではない。
それは、企図された設計と実際に生じるものとの間の緩
衝材である。マージンの設計は、好ましくは設計が進展
してもロジックラッチの位置変更がほとんど必要とされ
ないものである。例えば、ＦＥＴおよび配線には、遅延
を変化させる非欠陥製造偏差（non-defect manufacturi
ng variations）が存在する。マージン設計によれば、
複数のステージおよびラッチ境界にわたり、これらの偏
差が自動的に相殺される。すなわち、適時に時間を削減
すれば経路（パス）の何処ででもプロセス速度利得が許
容され、経路全体が支援されるのである。
【００２１】ロジックコーン幅およびＳＲＡＭアクセス
時間は、マージン設計の理想に対する妥協策を必要とす
ることもある。ただし、その妥協策は入念に計画され得
ると共に、残りの許容誤差はタイミングによりモニタさ
れ得る。図１０に示されるように、非重複ローカルクロ
ックドライバ（ＬＣＤ）により、ファーストパスの詰ま
り（padding）に対する電力および領域が減少され得
る。ただし、このようなＬＣＤは、フリップフロップの
設計をさらに不都合なものとする。それは、‘効率的’
なフリップフロップの設計に対しては重複クロックが好
適だからである。設計にフリップフロップが現れる場
合、それらとラッチとの間のロジック遅延は、図１０の
ように割り当てられなければならない。フリップフロッ
プは、時間領域において、クロック遷移の瞬間へと固定
される。一実施例においては、タイミング設計マージン
を維持するように、フリップフロップとラッチとの間に
名目的に３／４サイクルのロジックが存在する。
【００２２】図６〜図８は、クロック電力を低減するよ
うにコールドクロックおよびアンダーラップを用いる方
法を示しているが、これらの技術は他の目的にも適合さ
れ得る。一実施例において、第１および第２クロックド
ライバは、両方とも両クロックドライバに対するアンダ
ーラップ信号に応じてアンダーラップパルスを生成する
ように構成される。第１クロックドライバは、例えば、
クロック信号の立ち上がりエッジに応じてパルスを生成
し得る一方、第２クロックドライバは、立ち下がりクロ
ック信号に応じてパルスを生成し得る。アンダーラップ
化は、例えば、その他の場合には競合状態に帰着するで
あろう設計または製造の誤差を補償するように使用され
得る。この第３動作モードは、例えば、競合状態をデバ
ッグするのに有用である。
【００２３】さらに、一定の用途においては、試験の間
において第１および第２クロックドライバの両方をコー
ルドクロック化する機能を備えるのが望ましい。従っ
て、一実施例においては、第１および第２クロックドラ
イバの両方がそれらの夫々のラッチをトランスペアレン
トとするのに十分なバイアス電圧を生成するという動作
モードを有する。
【００２４】第１および第２クロックドライバは、バッ
ファへの入力を制御するロジック回路を用いて実施され
得る。一実施例において、第１クロックドライバは、バ
ッファ回路（例えば、単一のインバータまたは一連のイ
ンバータ）の入力に連結されたロジック回路を備える。
一実施例において、ロジック回路は、コールドクロック
信号（ＣＯＬＤ）が高レベル（Ｈ：High）ならばバッフ
ァの入力はバッファの出力を高レベルに駆動するバイア
ス電圧であり、且つ、コールドクロック信号が低レベル
（Ｌ：low）ならばバッファの入力は適切な位相遅延を
有する時間変化クロック信号であるように構成される。
【００２５】他の実施例において、ロジック回路は、パ
ルス生成モードにおいてマスタークロックに関して短い
パルス幅を有するようにクロックトリガされたパルスを
バッファの入力が受け取るように構成されたパルス生成
器を含む。
【００２６】図１１〜図１３は、第１クロックドライバ
に対する代表的なコールドクロック回路を示している。
図１１に示されるように、一実施例においては、マスタ
ークロック信号（ＣＬＫ）である第１入力とＣＯＬＤ信
号である第２信号とを有するＮＯＲゲートの出力に対し
てインバータが結合される。図１２に示されるように、
図１１の回路の論理的等価回路はＯＲゲートである。結
果として、上記回路の出力は、ＣＯＬＤ信号が高レベル
ならばロジックハイ（高レベル）の信号である。もしＣ
ＯＬＤ信号が低レベルならば、上記回路の出力はクロッ
ク信号である。図１３は、トランジスタレベルの実施方
式を示している。
【００２７】一実施例において、第２クロックドライバ
は、試験の間においてコールドクロック化され得る。図
１４に示されるように、一実施例において、ＮＡＮＤゲ
ートがバッファを駆動する。ＮＡＮＤゲートの１つの入
力は、クロック信号である。また、ＮＡＮＤゲートの他
の入力は、ＣＯＬＤ信号の相補（complement）である。
この回路の論理的等価回路は、図１５に示される。図１
６は、トランジスタレベルの実施方式を示している。も
し、ＣＯＬＤ信号がロジックハイならば、その回路の出
力は高レベルである。もし、ＣＯＬＤ信号が低レベルな
らば、上記出力はクロック信号の相補である。
【００２８】図１７〜図２１は、伝統的なモードすなわ
ちアンダーラップクロックモード、および、コールドク
ロックモードを有する第１クロックドライバの実施例を
示している。図１７に示されるように、ＮＡＮＤゲート
の出力は、インバータに結合される。ＮＡＮＤゲートに
対する一方の入力はＯＲゲートであり、ＯＲゲートは一
方の入力としてのＣＯＬＤ信号と他の入力としてのクロ
ック信号とを有する。ＮＡＮＤゲートに対する他方の入
力は第２ＮＡＮＤゲートであり、第２ＮＡＮＤゲートは
一方の入力としてのクロック信号と他方の入力としての
アンダーラップ制御信号（ＵＮＬＰ２）を有する。図１
８は、図１７の回路の論理的等価回路を示している。ア
ンダーラップ制御信号がゼロの値を有するときに第２Ｎ
ＡＮＤゲートは１の出力を有することから、その回路
は、第１入力としてクロック信号を有するＯＲゲートで
あって第２入力としてコールド信号を有するＯＲゲート
に等しい。従って、もし、アンダーラップ制御信号が低
レベルであり且つコールド信号が低レベルであれば、出
力はクロック信号である。ただし、もし、アンダーラッ
プ信号が低レベルであり且つコールド信号が高レベルな
らば、出力は依然として高レベルのままである。図１９
はアンダーラップ信号が高レベルのときの等価ロジック
回路を示し、また、図２０はアンダーラップ信号が高レ
ベルであり且つコールド信号が低レベルに対する等価回
路を示している。この場合。その回路は、パルスの立ち
上がりエッジでパルスを生成するパルス生成器として機
能する。図２１は、トランジスタレベルの実施方式を示
す回路図である。
【００２９】図２２は、クロック、コールドおよびアン
ダーラップ制御信号（ＵＮＬＰ−ｎ）を有する第２パル
ス生成器に対するロジック回路を示している。図２３
は、パルスモードにおける論理的等価回路を示してい
る。
【００３０】図２４および図２５は、種々のクロック禁
止信号である制御信号ｌｅ１、ｃｅ１およびｒｅを受け
取るように配置された付加的制御ゲートを備えた第１お
よび第２クロックドライバのさらなる実施例を示してい
る。全ての‘ｕｎｌｐ’信号が非アクティブであると
き、ｐｈ１およびｐｈ２は通常形式で重なり合う。‘ｕ
ｎｌｐ’がアクティブのとき、所定クロックドライバ
は、その位相の開始時に起動するパルス生成器となる。
既存のイネーブルロジックチェーン（enable logicchai
n）の本来的な遅延により、パルス幅は約３つのＦＯ４
に設定される。このパルス幅は狭幅であると共に、トラ
ンスペアレントラッチ式の設計はサイクルスチーリング
（cycle stealing）を許容することから、非重複モード
の間に全てのデータが確実に利用され得るべくクロック
速度は半分の速度まで低速化されなければならない。
【００３１】第１および第２ラッチ群は、スキャンチェ
ーンビットを備えたラッチなどの種々の異なるラッチの
設計から構成され得ることは理解されるであろう。図２
６は、代表的なラッチおよびそのスキャンビットの回路
結線図１４００を示している。図２７は、代表的な第２
ラッチ群の設計１５００を示している。
【００３２】本発明の特定の実施例および用途が図示さ
れて記述されたが、本発明は、本明細書中に開示された
通りの構造および構成要素に限定されるものではなく、
また、添付の各請求項で定義された発明の精神および範
囲から逸脱することなく、本明細書中に開示された本発
明の方法および装置の配置、作用および詳細において当
業者にとって自明な様々な改造、変更および変形がなさ
れ得ることは理解されるべきである。
【００３３】（付 記） （付記１） 全てのクロックサイクルに対するクロック
パルスを備えたマスタークロック信号を有する集積回路
のロジック回路用マルチモードラッチタイミング回路で
あって、ロジックパスの第１部分におけるデータの流れ
を制御すると共に、第１ラッチ制御入力に印加される電
圧に応じてトランスペアレントとなる第１タイミングラ
ッチ群と、前記ロジックパスの第２部分におけるデータ
の流れを制御すると共に、第２ラッチ制御入力に印加さ
れる電圧に応じてトランスペアレントとなる第２タイミ
ングラッチ群と、前記マスタークロック信号を受信し且
つ前記第１ラッチ制御入力に結合された第１出力信号を
出力し、第１動作モードにおいては前記マスタークロッ
ク信号に関して第１クロック位相を有する第１クロック
信号を生成すると共に、第２動作モードにおいては前記
第１ラッチ群をトランスペアレントとするのに十分なバ
イアス電圧を生成するように構成された第１ドライバ
と、前記マスタークロック信号を受信し且つ前記第２ラ
ッチ制御入力に結合された第２出力信号を出力し、前記
第１および第２動作モードにおいて前記マスタークロッ
ク信号に関して第２クロック位相を有する第２クロック
信号を生成するように構成された第２ドライバとを備
え、前記第１モードにおける前記第１および第２クロッ
ク信号の位相は、前記第１および第２ラッチ群が前記ク
ロックサイクルの異なる部分でトランスペアレントであ
るように選択されることを特徴とするマルチモードラッ
チタイミング回路。
【００３４】（付記２） 付記１に記載のマルチモード
ラッチタイミング回路において、前記ロジックパスは、
前記第１および第２ラッチ群の間において該ロジックパ
スに配設されたロジックユニットを備えるロングパスで
あることを特徴とするマルチモードラッチタイミング回
路。
【００３５】（付記３） 付記１に記載のマルチモード
ラッチタイミング回路において、前記ロジックパスは、
前記第２および第１ラッチ群の間において該ロジックパ
スに配設されたロジックユニットを備えるロングパスで
あることを特徴とするマルチモードラッチタイミング回
路。
【００３６】（付記４） 付記１に記載のマルチモード
ラッチタイミング回路において、前記ロジックパスは、
前記第１および第２ラッチ群の間において該ロジックパ
スに第１ロジックユニットが配設されると共に、前記第
２および第１ラッチ群の間において該ロジックパスに第
２ロジックユニットが配設されるロングパスであること
を特徴とするマルチモードラッチタイミング回路。
【００３７】（付記５） 付記１に記載のマルチモード
ラッチタイミング回路において、前記ロジックパスはシ
ョートパスであり、且つ、前記第２動作モードにおける
前記第２出力信号は、前記マスタークロックのパルス幅
より短いクロックパルス幅のアンダーラップクロックパ
ルスを有することを特徴とするマルチモードラッチタイ
ミング回路。
【００３８】（付記６） 付記５に記載のマルチモード
ラッチタイミング回路において、前記アンダーラップク
ロックパルスは、前記第２動作モードにおける競合状態
を防止するように選択されることを特徴とするマルチモ
ードラッチタイミング回路。
【００３９】（付記７） 付記１に記載のマルチモード
ラッチタイミング回路において、前記第１ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信し
た信号に応じて出力を生成するバッファと、前記マスタ
ークロック信号を受け取るクロック入力と、前記クロッ
ク入力および前記バッファ入力に結合され、前記第１モ
ードにおいては前記クロック入力を前記バッファ入力に
結合すると共に、前記第２モードにおいては前記バッフ
ァ入力に対して一定バイアスを印加するロジック回路
と、を備えることを特徴とするマルチモードラッチタイ
ミング回路。
【００４０】（付記８） 付記１に記載のマルチモード
ラッチタイミング回路において、前記第２ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信し
た信号に応じて出力を生成するバッファと、前記マスタ
ークロック信号を受け取るクロック入力と、前記クロッ
ク入力に結合され、前記クロック信号より短いパルス幅
のパルスを生成するパルス生成器を有し、前記バッファ
入力に対して前記第１モードにおいては第２位相のクロ
ックパルスを結合すると共に前記第２モードにおいては
前記マスタークロックよりも短いパルス幅のアンダーラ
ップパルスを結合するロジック回路と、を備えることを
特徴とするマルチモードラッチタイミング回路。
【００４１】（付記９） 付記１に記載のマルチモード
ラッチタイミング回路において、前記第２ドライバは、
アンダーラップ制御信号に応じて前記第２モードにおい
て短いパルス幅を有するクロック信号を生成するように
構成されることを特徴とするマルチモードラッチタイミ
ング回路。
【００４２】（付記１０） 付記１に記載のマルチモー
ドラッチタイミング回路において、前記第１ドライバ
は、コールドクロック制御信号に応じて前記第２モード
に入ることを特徴とするマルチモードラッチタイミング
回路。
【００４３】（付記１１） 付記１に記載のマルチモー
ドラッチタイミング回路において、前記第１モードは試
験モードであり、且つ、前記第２モードはパルスラッチ
モードであることを特徴とするマルチモードラッチタイ
ミング回路。
【００４４】（付記１２） 付記１に記載のマルチモー
ドラッチタイミング回路において、前記第１モードは２
相トランスペアレントラッチモードであり、且つ、前記
第２モードはパルスラッチモードであることを特徴とす
るマルチモードラッチタイミング回路。
【００４５】（付記１３） 全てのクロック周期に対す
るクロックパルスを備えたマスタークロック信号を有す
る集積回路のロジック回路用マルチモードラッチタイミ
ング回路であって、ロジックパスに入るデータの流れを
制御する第１ラッチ手段と、前記ロジックパスを去るデ
ータの流れを制御する第２ラッチ手段と、前記第１ラッ
チ手段の第１ラッチ制御入力に結合され、第１動作モー
ドにおいては前記マスタークロック信号に関して第１ク
ロック位相を有する第１クロック信号を生成すると共
に、第２動作モードにおいてはトランスペアレントとす
るのに十分なバイアス電圧を生成する第１ドライバ手段
と、前記第２ラッチ手段の第２ラッチ制御入力に結合さ
れ、前記第１および第２動作モードにおいて前記マスタ
ークロック信号に関して第２クロック位相を有する第２
クロック信号を生成する第２ドライバ手段と、を備え、
前記第１モードにおける前記第１および第２クロック信
号の位相は、前記第１および第２ラッチ群が前記クロッ
クサイクルの異なる部分でトランスペアレントであるよ
うに選択されることを特徴とするマルチモードラッチタ
イミング回路。
【００４６】（付記１４） 付記１３に記載のマルチモ
ードラッチタイミング回路において、さらに、競合状態
を十分に防止するように前記第２動作モードにおいて前
記第２クロック信号の各パルスの幅を減少する手段を備
えることを特徴とするマルチモードラッチタイミング回
路。
【００４７】（付記１５） 付記１３に記載のマルチモ
ードラッチタイミング回路において、前記第１および第
２ラッチ手段はロングパスを規定することを特徴とする
マルチモードラッチタイミング回路。
【００４８】（付記１６） 付記１４に記載のマルチモ
ードラッチタイミング回路において、前記第１および第
２ラッチ手段はショートパスを規定することを特徴とす
るマルチモードラッチタイミング回路。
【００４９】（付記１７） 全てのクロックサイクルに
対して約５０％のデューティサイクルを有するクロック
パルスを備えるマスタークロック信号により調整される
ロジック回路であって、データの流れを制御し、第１ラ
ッチ制御入力に印加される電圧に応じてトランスペアレ
ントとなる第１タイミングラッチ群と、前記流れを制御
し、第２ラッチ制御入力に印加される電圧に応じてトラ
ンスペアレントとなる第２タイミングラッチ群と、前記
マスタークロック信号を受信し且つ前記第１ラッチ制御
入力に結合された第１出力信号を出力し、第１動作モー
ドにおいては前記マスタークロック信号に関して第１ク
ロック位相を有する第１クロック信号を生成すると共
に、第２動作モードにおいては前記第１ラッチ群をトラ
ンスペアレントとするのに十分なバイアス電圧を生成す
るように構成された第１ドライバと、前記マスタークロ
ック信号を受信し且つ前記第２ラッチ制御入力に結合さ
れた第２出力信号を出力し、前記第１動作モードにおい
ては前記マスタークロック信号に関して第２クロック位
相を有する第２クロック信号を生成し、該第２クロック
信号は前記第２動作モードにおいては減少されたクロッ
クパルス幅を有する第２ドライバと、前記第１および第
２ラッチ群の間に結合され、完全な１つのクロックサイ
クルを必要とするロングパスであるロジックパスを規定
するロジックユニットと、前記第１および第２ラッチ群
の間で半クロックサイクルを必要とするショートパスで
あるロジックパスを規定するロジック結合と、を備え、
前記第１モードにおいて前記第１および第２クロック信
号の各位相は前記第１および第２ラッチ群が前記クロッ
クサイクルの異なる部分でトランスペアレントであるよ
うに選択され、且つ、前記第２クロックモードのパルス
幅は該第２モードに対して競合状態を防止するように選
択されることを特徴とするロジック回路。
【００５０】（付記１８） 付記１７に記載のロジック
回路において、前記第１ドライバは、バッファ入力を有
すると共に、該バッファ入力で受信した信号に応じて出
力を生成するバッファと、マスタークロック信号を受け
取るクロック入力と、前記クロック入力および前記バッ
ファ入力に結合され、前記第１モードにおいては前記ク
ロック入力を前記バッファ入力に結合すると共に、前記
第２モードにおいては前記バッファ入力に対して一定バ
イアスを印加する論理回路と、を備えることを特徴とす
るロジック回路。
【００５１】（付記１９） 付記１７に記載のロジック
回路において、前記第２ドライバは、バッファ入力を有
すると共に、該バッファ入力で受信した信号に応じて出
力を生成するバッファと、前記マスタークロック信号を
受け取るクロック入力と、前記クロック入力に結合さ
れ、前記クロック信号より短いパルス幅のパルスを生成
するパルス生成器を有し、前記バッファ入力に対して前
記第１モードにおいては第２位相のクロックパルスを結
合すると共に、前記第２モードにおいては前記マスター
クロックよりも短いパルス幅のアンダーラップパルスを
結合する論理回路と、を備えることを特徴とするロジッ
ク回路。
【００５２】（付記２０） 付記１９に記載のロジック
回路において、前記第２ドライバは、アンダーラップ制
御信号に応じて前記第２モードにおいて短いパルス幅を
有するクロック信号を生成するように構成されることを
特徴とするロジック回路。
【００５３】（付記２１） 付記１７に記載のロジック
回路において、前記第１ドライバは、コールドクロック
制御信号に応じて前記第２モードに入ることを特徴とす
るロジック回路。
【００５４】（付記２２） 付記１７に記載のロジック
回路において、前記第１モードは試験モードであり、且
つ、前記第２モードはパルスラッチモードであることを
特徴とするロジック回路。
【００５５】（付記２３） 付記１７に記載のロジック
回路において、前記第１モードは２相トランスペアレン
トラッチモードであり、且つ、前記第２モードはパルス
ラッチモードであることを特徴とするロジック回路。
【００５６】（付記２４） 集積回路のロジックパスに
おける第１および第２ラッチ群を有するロジック回路を
動作させる方法であって、２相トランスペアレントラッ
チモードにおいては、第１位相を有する第１クロック信
号により前記第１ラッチ群を駆動し且つ第２位相を有す
る第２クロック信号により前記第２ラッチ群を駆動し、
前記第１および第２位相は前記第１および第２ラッチ群
が重複しないように選択され、単一位相パルスラッチモ
ードにおいては、前記第１ラッチ群をトランスペアレン
トとし、且つ、前記第２群のラッチを前記第２クロック
信号により駆動することを特徴とするロジック回路を動
作させる方法。
【００５７】（付記２５） 付記２４に記載のロジック
回路を動作させる方法において、さらに、前記単一位相
ラッチモードにおいて、前記第２クロック信号の各パル
スのパルス幅を減少することにより、少なくとも1つの
ショートパスにおける競合状態を防止することを特徴と
するロジック回路を動作させる方法。
【００５８】（付記２６） 付記２４に記載のロジック
回路を動作させる方法において、さらに、試験モードに
おいて、前記２相トランスペアレントラッチモードにお
ける前記ロジック回路の動作を評価することを特徴とす
るロジック回路を動作させる方法。
【００５９】（付記２７） 付記２４に記載のロジック
回路を動作させる方法において、さらに、試験モードに
おいて、前記２相トランスペアレントラッチモードにお
ける前記ロジック回路の動作を評価し、通常動作モード
において、前記単一位相ラッチモードで動作するように
前記ロジック回路をプログラムすることを特徴とするロ
ジック回路を動作させる方法。
【００６０】（付記２８） 付記２４に記載のロジック
回路を動作させる方法において、さらに、試験モードに
おいて、前記２相トランスペアレントラッチモードにお
ける前記ロジック回路の動作を評価し、通常動作モード
において、前記単一位相ラッチモードで動作するように
前記ロジック回路をプログラムすることを特徴とするロ
ジック回路を動作させる方法。
【００６１】（付記２９） 付記２４に記載のロジック
回路を動作させる方法において、さらに、試験モードに
おいて、前記２相トランスペアレントラッチモードおよ
び前記単一位相ラッチモードにおける前記ロジック回路
の動作を評価し、前記単一位相ラッチモードにおいて、
十分に動作している前記ロジック回路に応じて通常動作
モードにおいては前記単一位相ラッチモードで動作する
ように前記ロジック回路をプログラムし、前記単一位相
ラッチモードにおいて、不十分に動作している前記ロジ
ック回路に応じて通常動作モードにおいては前記２相ト
ランスペアレントラッチモードで動作するように前記ロ
ジック回路をプログラムすることを特徴とするロジック
回路を動作させる方法。
【００６２】（付記３０） 付記２９に記載のロジック
回路を動作させる方法において、さらに、ショートパス
における競合状態を防止するように前記単一位相ラッチ
モードにおけるパルス幅を選択することを特徴とするロ
ジック回路を動作させる方法。
【００６３】（付記３１） 集積回路のロジックパスに
おける第１および第２ラッチ群を有するロジック回路に
より必要とされるクロック電力を低減する方法であっ
て、前記ロジックパスの２相非重複ラッチ動作を必要と
する試験モードにおいて、第１位相を有する第１クロッ
ク信号により前記第１ラッチ群を駆動し、且つ、第２位
相を有する第２クロック信号により前記第２ラッチ群を
駆動し、前記第２ラッチ群のみの循環を必要とする動作
モードにおいて、前記第１ラッチ群をトランスペアレン
トとするように選択されたバイアス電圧により前記第１
ラッチ群を駆動し、且つ、前記第２クロック信号により
前記第２ラッチ群を駆動することを特徴とするクロック
電力を低減する方法。
【００６４】（付記３２） 付記３０に記載の方法にお
いて、さらに、前記動作モードにおいて、前記第２クロ
ック信号のクロックパルス幅を減少してショートパスに
おける競合状態を防止することを特徴とする方法。
【図面の簡単な説明】
【図１】従来の２相ラッチタイミング回路のブロック図
である。
【図２】本発明に係るラッチタイミング回路のブロック
図である。
【図３】本発明に係るラッチタイミング回路のブロック
図である。
【図４】本発明に係るラッチタイミング回路のブロック
図である。
【図５】図２〜図４の回路に対する異なる動作モードを
示すフローチャートである。
【図６】第１動作モードにおける第１および第２クロッ
クドライバの例示的信号を示す図である。
【図７】コールドクロック動作モードに対するロングパ
スにおける第１および第２クロックドライバの例示的信
号を示す図である。
【図８】コールドクロック動作モードに対するショート
パスにおける第１および第２クロックドライバの例示的
信号を示す図である。
【図９】ファーストパスの場合に対するラッチパスを示
す図である。
【図１０】フリップフロップを用いたロジックパスの設
計の一実施例を示す図である。
【図１１】第１クロックドライバの一実施例の回路図で
ある。
【図１２】第１クロックドライバの一実施例の回路図で
ある。
【図１３】第１クロックドライバの一実施例の回路図で
ある。
【図１４】第２クロックドライバの一実施例の回路図で
ある。
【図１５】第２クロックドライバの一実施例の回路図で
ある。
【図１６】第２クロックドライバの一実施例の回路図で
ある。
【図１７】第１クロックドライバの第２実施例の回路図
である。
【図１８】第１クロックドライバの第２実施例の回路図
である。
【図１９】第１クロックドライバの第２実施例の回路図
である。
【図２０】第１クロックドライバの第２実施例の回路図
である。
【図２１】第１クロックドライバの第２実施例の回路図
である。
【図２２】第２クロックドライバの第２実施例の回路図
である。
【図２３】第２クロックドライバの第２実施例の回路図
である。
【図２４】第１および第２クロックドライバの幾つかの
実施例の詳細回路図である。
【図２５】第１および第２クロックドライバの幾つかの
実施例の詳細回路図である。
【図２６】図２〜図４のラッチタイミング回路と共に用
いられる例示的ラッチの回路図である。
【図２７】図２〜図４のラッチタイミング回路と共に用
いられる例示的ラッチの回路図である。
【手続補正書】
【提出日】平成１４年１０月２１日（２００２．１０．
２１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１９】
【図３】
【図４】
【図５】
【図１７】
【図１８】
【図２０】
【図２３】
【図６】
【図７】
【図１６】
【図２２】
【図８】
【図９】
【図２１】
【図１０】
【図２４】
【図２７】
【図２５】
【図２６】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 全てのクロックサイクルに対するクロッ
    クパルスを備えたマスタークロック信号を有する集積回
    路のロジック回路用マルチモードラッチタイミング回路
    であって、 ロジックパスの第１部分におけるデータの流れを制御す
    ると共に、第１ラッチ制御入力に印加される電圧に応じ
    てトランスペアレントとなる第１タイミングラッチ群
    と、 前記ロジックパスの第２部分におけるデータの流れを制
    御すると共に、第２ラッチ制御入力に印加される電圧に
    応じてトランスペアレントとなる第２タイミングラッチ
    群と、 前記マスタークロック信号を受信し且つ前記第１ラッチ
    制御入力に結合された第１出力信号を出力し、第１動作
    モードにおいては前記マスタークロック信号に関して第
    １クロック位相を有する第１クロック信号を生成すると
    共に、第２動作モードにおいては前記第１ラッチ群をト
    ランスペアレントとするのに十分なバイアス電圧を生成
    するように構成された第１ドライバと、 前記マスタークロック信号を受信し且つ前記第２ラッチ
    制御入力に結合された第２出力信号を出力し、前記第１
    および第２動作モードにおいて前記マスタークロック信
    号に関して第２クロック位相を有する第２クロック信号
    を生成するように構成された第２ドライバとを備え、 前記第１モードにおける前記第１および第２クロック信
    号の位相は、前記第１および第２ラッチ群が前記クロッ
    クサイクルの異なる部分でトランスペアレントであるよ
    うに選択されることを特徴とするマルチモードラッチタ
    イミング回路。
  2. 【請求項２】 請求項１に記載のマルチモードラッチタ
    イミング回路において、前記ロジックパスは、前記第１
    および第２ラッチ群の間において該ロジックパスに第１
    ロジックユニットが配設されると共に、前記第２および
    第１ラッチ群の間において該ロジックパスに第２ロジッ
    クユニットが配設されるロングパスであることを特徴と
    するマルチモードラッチタイミング回路。
  3. 【請求項３】 請求項１に記載のマルチモードラッチタ
    イミング回路において、前記ロジックパスはショートパ
    スであり、且つ、 前記第２動作モードにおける前記第２出力信号は、前記
    マスタークロックのパルス幅より短いクロックパルス幅
    のアンダーラップクロックパルスを有することを特徴と
    するマルチモードラッチタイミング回路。
  4. 【請求項４】 請求項１に記載のマルチモードラッチタ
    イミング回路において、前記第１ドライバは、 バッファ入力を有すると共に、該バッファ入力で受信し
    た信号に応じて出力を生成するバッファと、 前記マスタークロック信号を受け取るクロック入力と、 前記クロック入力および前記バッファ入力に結合され、
    前記第１モードにおいては前記クロック入力を前記バッ
    ファ入力に結合すると共に、前記第２モードにおいては
    前記バッファ入力に対して一定バイアスを印加するロジ
    ック回路と、を備えることを特徴とするマルチモードラ
    ッチタイミング回路。
  5. 【請求項５】 請求項１に記載のマルチモードラッチタ
    イミング回路において、前記第２ドライバは、 バッファ入力を有すると共に、該バッファ入力で受信し
    た信号に応じて出力を生成するバッファと、 前記マスタークロック信号を受け取るクロック入力と、 前記クロック入力に結合され、前記クロック信号より短
    いパルス幅のパルスを生成するパルス生成器を有し、前
    記バッファ入力に対して前記第１モードにおいては第２
    位相のクロックパルスを結合すると共に前記第２モード
    においては前記マスタークロックよりも短いパルス幅の
    アンダーラップパルスを結合するロジック回路と、を備
    えることを特徴とするマルチモードラッチタイミング回
    路。
  6. 【請求項６】 全てのクロック周期に対するクロックパ
    ルスを備えたマスタークロック信号を有する集積回路の
    ロジック回路用マルチモードラッチタイミング回路であ
    って、 ロジックパスに入るデータの流れを制御する第１ラッチ
    手段と、 前記ロジックパスを去るデータの流れを制御する第２ラ
    ッチ手段と、 前記第１ラッチ手段の第１ラッチ制御入力に結合され、
    第１動作モードにおいては前記マスタークロック信号に
    関して第１クロック位相を有する第１クロック信号を生
    成すると共に、第２動作モードにおいてはトランスペア
    レントとするのに十分なバイアス電圧を生成する第１ド
    ライバ手段と、 前記第２ラッチ手段の第２ラッチ制御入力に結合され、
    前記第１および第２動作モードにおいて前記マスターク
    ロック信号に関して第２クロック位相を有する第２クロ
    ック信号を生成する第２ドライバ手段と、を備え、 前記第１モードにおける前記第１および第２クロック信
    号の位相は、前記第１および第２ラッチ群が前記クロッ
    クサイクルの異なる部分でトランスペアレントであるよ
    うに選択されることを特徴とするマルチモードラッチタ
    イミング回路。
  7. 【請求項７】 請求項６に記載のマルチモードラッチタ
    イミング回路において、さらに、競合状態を十分に防止
    するように前記第２動作モードにおいて前記第２クロッ
    ク信号の各パルスの幅を減少する手段を備えることを特
    徴とするマルチモードラッチタイミング回路。
  8. 【請求項８】 全てのクロックサイクルに対して約５０
    ％のデューティサイクルを有するクロックパルスを備え
    るマスタークロック信号により調整されるロジック回路
    であって、 データの流れを制御し、第１ラッチ制御入力に印加され
    る電圧に応じてトランスペアレントとなる第１タイミン
    グラッチ群と、 前記流れを制御し、第２ラッチ制御入力に印加される電
    圧に応じてトランスペアレントとなる第２タイミングラ
    ッチ群と、 前記マスタークロック信号を受信し且つ前記第１ラッチ
    制御入力に結合された第１出力信号を出力し、第１動作
    モードにおいては前記マスタークロック信号に関して第
    １クロック位相を有する第１クロック信号を生成すると
    共に、第２動作モードにおいては前記第１ラッチ群をト
    ランスペアレントとするのに十分なバイアス電圧を生成
    するように構成された第１ドライバと、 前記マスタークロック信号を受信し且つ前記第２ラッチ
    制御入力に結合された第２出力信号を出力し、前記第１
    動作モードにおいては前記マスタークロック信号に関し
    て第２クロック位相を有する第２クロック信号を生成
    し、該第２クロック信号は前記第２動作モードにおいて
    は減少されたクロックパルス幅を有する第２ドライバ
    と、 前記第１および第２ラッチ群の間に結合され、完全な１
    つのクロックサイクルを必要とするロングパスであるロ
    ジックパスを規定するロジックユニットと、 前記第１および第２ラッチ群の間で半クロックサイクル
    を必要とするショートパスであるロジックパスを規定す
    るロジック結合と、を備え、 前記第１モードにおいて前記第１および第２クロック信
    号の各位相は前記第１および第２ラッチ群が前記クロッ
    クサイクルの異なる部分でトランスペアレントであるよ
    うに選択され、且つ、前記第２クロックモードのパルス
    幅は該第２モードに対して競合状態を防止するように選
    択されることを特徴とするロジック回路。
  9. 【請求項９】 集積回路のロジックパスにおける第１お
    よび第２ラッチ群を有するロジック回路を動作させる方
    法であって、 ２相トランスペアレントラッチモードにおいては、第１
    位相を有する第１クロック信号により前記第１ラッチ群
    を駆動し且つ第２位相を有する第２クロック信号により
    前記第２ラッチ群を駆動し、前記第１および第２位相は
    前記第１および第２ラッチ群が重複しないように選択さ
    れ、 単一位相パルスラッチモードにおいては、前記第１ラッ
    チ群をトランスペアレントとし、且つ、前記第２群のラ
    ッチを前記第２クロック信号により駆動することを特徴
    とするロジック回路を動作させる方法。
  10. 【請求項１０】 集積回路のロジックパスにおける第１
    および第２ラッチ群を有するロジック回路により必要と
    されるクロック電力を低減する方法であって、 前記ロジックパスの２相非重複ラッチ動作を必要とする
    試験モードにおいて、第１位相を有する第１クロック信
    号により前記第１ラッチ群を駆動し、且つ、第２位相を
    有する第２クロック信号により前記第２ラッチ群を駆動
    し、 前記第２ラッチ群のみの循環を必要とする動作モードに
    おいて、前記第１ラッチ群をトランスペアレントとする
    ように選択されたバイアス電圧により前記第１ラッチ群
    を駆動し、且つ、前記第２クロック信号により前記第２
    ラッチ群を駆動することを特徴とするクロック電力を低
    減する方法。
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