JP5228525B2

JP5228525B2 - 記憶素子

Info

Publication number: JP5228525B2
Application number: JP2008040406A
Authority: JP
Inventors: 靖彦萩原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-02-21
Filing date: 2008-02-21
Publication date: 2013-07-03
Anticipated expiration: 2028-02-21
Also published as: JP2009200823A

Description

本発明は、ＬＳＩ内でデータを保持する必要がある箇所に用いる。

近年のＬＳＩの高性能化に伴い、低電力ＬＳＩを実現する回路技術が求められている。ＬＳＩ内部でデータを記憶する素子としてはフリップフロップ、ラッチが代表的である。
特開２００７−００６４６３号公報特開２００６−１０１１４６号公報

しかしフリップフロップ、ラッチはクロック信号が与えられているため、データ入力信号が変化しないときでもクロック信号が動作するだけで電力を消費していた。

本発明の第１の目的はデータ入力信号が変化せずクロック信号が変化した時の電力が小さいフリップフロップ、ラッチを提供することにある。

本発明の第２の目的は次のような誤った値を保持していることを検出できる記憶素子を提供することにある。

フリップフロップはクロック信号の立ち上がりエッジの前後の一定期間の禁止期間を設け、この期間にデータ入力信号が変化しないことを期待している。しかし不十分なテストによる見逃しやＬＳＩの経年変化やノイズなどで上記の禁止期間にデータ入力信号が変化した場合はフリップフロップは誤った値を保持し、誤動作につながる。

本発明の第２の記憶素子は、クロック信号とデータ入力信号（またはデータ入力信号の負論理）と複数のデータ出力信号の１つとのＡＮＤによってパルスを発生する手段と、パルスによって記憶内容が１または０に変化しデータ出力信号を出力する記憶手段と、記憶内容の論理演算を行いエラー信号を出力する論理回路からなる。

本発明の第３の記憶素子は、クロック信号とデータ入力信号（またはデータ入力信号の負論理）と複数のデータ出力信号の１つとのＡＮＤによってパルスを発生する手段と、パルスによって記憶内容が１または０に変化しデータ出力信号を出力する記憶手段と、記憶内容の論理演算を行いエラー信号を出力しつつ保持する回路と、前記エラー信号をリセットする論理回路からなる。

第１の効果は、データ入力信号が変化せずクロック入力信号が変化したときの消費電力が小さい記憶素子を提供する。

その理由は、クロック入力信号のエッジ到達時刻にデータ入力信号とデータ出力信号を比較し、異なる場合だけ記憶素子２０４，２０５を書き換えるからである。

第２の効果は、データ入力信号が変化してはならない期間に変化したことを検出する記憶素子を提供する。

その理由は、請求項４、５，６に示した回路のデータ出力信号を出力するゲートはＮＡＮＤまたはNORのラッチ構造を持ち、期待どおりの動作を行った場合は、過渡応答を除き必ず第１出力と第２出力は論理反転の関係となる。しかしクロックエッジの前後に設けた禁止時間にデータ入力信号が２回変化するとSET信号、ＲＥＳＥＴ信号が同時に１になるか、ＳＥＴ＿ＢＡＲ信号とＲＥＳＥＴ＿ＢＡＲ信号が同時に０になり、第１出力と第２出力が同じ値を持つ。このことを利用して、第１出力と第２出力、またはＳＥＴ信号とＲＥＳＥＴ信号を入力する組み合わせ回路を設けることでエラー発生を検出できる。

また第１出力と第２出力、またはＳＥＴ信号とＲＥＳＥＴ信号を入力する組み合わせ回路を、リセット機能つき記憶素子に置き換えることで、次にリセットが行われるまでエラーがおきたことを保持することも可能である。

［構成の説明］
次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の第１の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、２０２、２０３は第１、第２のＮＡＮＤドミノゲート、２０４，２０５は第１、第２のＮＡＮＤゲートである。

図２は、本発明の第２の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、３０２、３０３は第１、第２のＮＡＮＤドミノゲート、３０４，３０５は第１、第２のインバータ、３０６，３０７は第１、第２のＮＯＲゲートである。

図３は、本発明の第３の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、１０４はエラー出力信号、４０２、４０３は第１、第２のＮＡＮＤドミノゲート、４０４，４０５は第１、第２のＮＡＮＤゲート、４０８は第３のＮＡＮＤゲート、４０９は第２のインバータである。

図４は、本発明の第４の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、１０４はエラー出力信号、１０５はエラーリセット信号（反転論理）、５０２、５０３は第１、第２のＮＡＮＤドミノゲート、５０４，５０５は第１、第２のＮＡＮＤゲート、５１０，５１１は第２，第３のインバータ、５０８は第３のＮＡＮＤドミノゲート、５０９は第４のインバータである。

図５は、ＮＡＮＤドミノゲートの回路図である。

図６は図５のＮＡＮＤドミノゲートにおいてリーク電流が大きいトランジスタを用いた場合に出力値を長時間保持することを目的に素子を追加した回路図である。

図７は、ＮＡＮＤゲートの回路図である。

図８は、ＮＯＲゲートの回路図である。

図９は、関連するフリップフロップの回路図である。

図１０は、図１に示した記憶素子の動作を示すタイミングチャートである。

図１１は、図３に示した記憶素子の動作を示すタイミングチャートである。

図１２は、図４に示した記憶素子の動作を示すタイミングチャートである。

［動作の説明］
次に、図１，図１０を用いて第１の発明の記憶素子の基本動作について説明する。図１０のＣＬＫは周期的なパルス信号であり、ＩＮ０は記憶素子に与えるデータであり、ＯＴ０は記憶素子の出力信号である。時刻１．５ｎｓ付近ではＣＬＫが０から１へ変化し、その時のＩＮ０は１，ＯＴ０は１である。このときＲＥＳＥＴ＿ＢＡＲ信号は１から０に変化し、これを受けて、ＮＡＮＤゲート２０４の出力は０から１へ変化し、ＮＡＮＤゲート２０５の出力が１から０に変化することでＩＮ０と同じ値を保持するようになる。

次に、図３，図１１を用いて第２の発明の記憶素子の基本動作について説明する。図１１のCLKは周期的なパルス信号であり、ＩＮ０は記憶素子に与えるデータであり、ＯＴ０,ＯＴ１は記憶素子の第１、第２出力信号であり、ＥＲＲはエラー出力信号である。時刻４．２ｎｓ付近ではCLKが０から１へ変化し、その時のＩＮ０は０，ＯＴ０は０である。この後、ＩＮ０は一旦０から１へ変化したあとすぐに０へ戻っている。このようにＣＬＫの立ち上がり前後の禁止期間にＩＮ０が２回変化することを本発明の記憶素子は禁止している。ＩＮ０の２回目の変化によってＯＴ０,ＯＴ１は両方とも１になり、ＮＡＮＤゲート４０８、インバータ４０９でＯＴ０,ＯＴ１のＡＮＤを求めることによりエラー信号ＥＲＲを得ることができる。

次に、図４，図１２を用いて第３の発明の記憶素子の基本動作について説明する。図１２のＣＬＫは周期的なパルス信号であり、ＩＮ０は記憶素子に与えるデータであり、ＥＲＲ＿ＲＥＳＥＴ＿ＢＡＲはエラー信号をリセットする信号の負論理であり、ＯＴ０,ＯＴ１は記憶素子の第１、第２出力信号であり、ＥＲＲはエラー出力信号である。時刻４．２ｎｓ付近ではＣＬＫが０から１へ変化し、その時のＩＮ０は０，ＯＴ０は０、ＥＲＲ＿ＲＥＳＥＴ＿ＢＡＲは１である。この後、ＩＮ０は一旦０から１へ変化したあとすぐに０へ戻っている。このようにＣＬＫの立ち上がり前後の禁止期間にＩＮ０が２回変化することを本発明の記憶素子は禁止している。ＩＮ０の２回目の変化によってＲＥＳＥＴ,ＳＥＴは両方とも１になり、ＮＡＮＤドミノゲート５０８、インバータ５０９でＲＥＳＥＴ,ＳＥＴのＡＮＤを求めることによりエラー信号ＥＲＲを得ることができる。またＮＡＮＤドミノゲートはＥＲＲ＿ＲＥＳＥＴ＿ＢＡＲ信号が１の期間中にエラー信号ERRが１になると、次にＥＲＲ＿ＲＥＳＥＴ＿ＢＡＲ信号が０になるまで１を出力し続ける。これは、７．０ｎｓ付近でＥＲＲ＿ＲＥＳＥＴ＿ＢＡＲ信号が１から０に変化すると、ＥＲＲ信号も１から０に変化していることで確認できる。

次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。

図２は、本発明の第１の実施形態による記憶素子を示す回路図である。図１のＮＡＮＤゲート２０４，２０５をＮＯＲゲート３０６，３０７で置き換えるために、インバータ３０４，３０５を追加しているが、図１と同等の機能を持つ回路構成である。図３，図４についてもＯＴ０,ＯＴ１を出力するＮＡＮＤゲートをＮＯＲゲートに置き換え、前後の論理を反転することで同等の機能を持つ回路構成を考えることができる。

次に、具体的な実施例を用いて本発明を実施するための最良の形態の構成及び動作を説明する。

（実施例１）
図１は、本発明の第１の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、２０２、２０３は第１、第２のＮＡＮＤドミノゲート、２０４，２０５は第１、第２のＮＡＮＤゲートである。

（実施例２）
図２は、本発明の第２の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、３０２、３０３は第１、第２のＮＡＮＤドミノゲート、３０４，３０５は第１、第２のインバータ、３０６，３０７は第１、第２のＮＯＲゲートである。

（実施例３）
図３は、本発明の第３の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、１０４はエラー出力信号、４０２、４０３は第１、第２のＮＡＮＤドミノゲート、４０４，４０５は第１、第２のＮＡＮＤゲート、４０８は第３のＮＡＮＤゲート、４０９は第２のインバータである。

（実施例４）
図４は、本発明の第４の実施形態による記憶素子を示す回路図である。１００はデータ入力信号、１０１はクロック入力信号、１０２、１０３は第１，第２のデータ出力信号、１０４はエラー出力信号、１０５はエラーリセット信号（反転論理）、５０２、５０３は第１、第２のＮＡＮＤドミノゲート、５０４，５０５は第１、第２のＮＡＮＤゲート、５１０，５１１は第２，第３のインバータ、５０８は第３のＮＡＮＤドミノゲート、５０９は第４のインバータである。

なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。本発明の活用例として、超高速ＬＳＩや大規模ＬＳＩにおける低電力な記憶素子として用いることが挙げられる。

本発明の第１の実施形態の構成を示す回路図である。本発明の第１の他の実施形態の構成を示す回路図である。本発明の第２の実施形態の構成を示す回路図である。本発明の第３の実施形態の構成を示す回路図である。ＮＡＮＤドミノゲートの回路図である。ＮＡＮＤドミノゲートの第２の回路図である。ＮＡＮＤゲートの回路図である。ＮＯＲゲートの回路図である。関連するフリップフロップの回路図である。本発明の第１の実施形態の動作を示すタイミングチャートである。本発明の第２の実施形態の動作を示すタイミングチャートである。本発明の第３の実施形態の動作を示すタイミングチャートである。本発明の第３の実施形態の回路図と動作を示すタイミングチャートである。

符号の説明

１００データ入力信号
１０１クロック入力信号
１０２、１０３第１，第２のデータ出力信号
１０４エラー出力信号
１０５エラーリセット信号（反転論理）
２０２、２０３ＮＡＮＤドミノゲート
２０４，２０５ＮＡＮＤゲート
３０２、３０３ＮＡＮＤドミノゲート
３０４，３０５インバータ
３０６，３０７ＮＯＲゲート
４０２、４０３ＮＡＮＤドミノゲート
４０４，４０５ＮＡＮＤゲート
４０８ＮＡＮＤゲート
４０９インバータ
５０２、５０３ＮＡＮＤドミノゲート
５０４，５０５ＮＡＮＤゲート
５０８ＮＡＮＤドミノゲート
５０９インバータ
５１０，５１１インバータ

Claims

クロック入力信号、データ入力信号、第１および第２のデータ出力信号、エラー出力信号を持ち、クロック入力信号の立ち上がりエッジ（または立ち下がりエッジ）の時刻のデータ入力信号の値に応じて出力を変化させる回路であって、
前記クロック信号と前記データ入力信号と前記第２のデータ出力信号の論理積、および前記クロック信号と前記データ入力信号の負論理と前記第１のデータ出力信号の論理積を求めることで発生する２つのパルス信号に応じて第１および第２のデータ出力信号を変化させ、
第１のデータ出力信号と第２のデータ出力信号の論理和の負論理をエラー出力信号として出力することを特徴とする記憶素子。
クロック入力信号、データ入力信号、エラーリセット入力信号、第１および第２のデータ出力信号、エラー出力信号を持ち、クロック入力信号の立ち上がりエッジ（または立ち下がりエッジ）の時刻のデータ入力信号の値に応じて出力を変化させる回路であって、
前記クロック信号と前記データ入力信号と前記第２のデータ出力信号の論理積、および前記クロック信号と前記データ入力信号の負論理と前記第１のデータ出力信号の論理積を求めることで発生する２つのパルス信号に応じて第１および第２のデータ出力信号を変化させ、
前記第１のデータ出力信号と前記第２のデータ出力信号の論理和の負論理をエラー出力信号として出力し、前記エラーリセット入力信号の立ち上がりまたは立ち下がりエッジでリセットされるまでエラー出力信号を保持することを特徴とする記憶素子。
クロック入力信号、データ入力信号、第１および第２のデータ出力信号とエラー出力信号持ち、前記データ入力信号を入力とする第１のインバータと、前記クロック信号入力をトリガ信号とし前記第１のインバータ出力と第２のＮＡＮＤゲートの出力を入力とする第１のＮＡＮＤドミノゲートと、前記クロック信号入力をトリガ信号とし前記データ入力信号と第１のＮＡＮＤゲートの出力を入力とする第２のＮＡＮＤドミノゲートと、前記第１のＮＡＮＤドミノゲートと前記第２のＮＡＮＤゲートを入力とし前記第２のデータ出力信号を出力する第１のＮＡＮＤゲートと、前記第２のＮＡＮＤドミノゲートと前記第１のＮＡＮＤゲートを入力とし前記第１のデータ出力信号を出力する第２のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第２のＮＡＮＤゲートの出力を入力する第３のＮＡＮＤゲートと、前記第３のＮＡＮＤゲートの出力を入力とし、前記エラー出力信号を出力する第２のインバータからなることを特徴とする記憶素子。
クロック入力信号、データ入力信号、エラー信号リセット入力信号、第１および第２のデータ出力信号とエラー出力信号を持ち、前記データ入力信号を入力とする第１のインバータと、前記クロック信号入力をトリガ信号とし前記第１のインバータ出力と第２のＮＡＮＤゲートの出力を入力とする第１のＮＡＮＤドミノゲートと、前記クロック信号入力をトリガ信号とし前記データ入力信号と第１のＮＡＮＤゲートの出力を入力とする第２のＮＡＮＤドミノゲートと、前記第１のＮＡＮＤドミノゲートと前記第２のＮＡＮＤゲートを入力とし前記第２のデータ出力信号を出力する第１のＮＡＮＤゲートと、前記第２のＮＡＮＤドミノゲートと前記第１のＮＡＮＤゲートを入力とし前記第１のデータ出力信号を出力する第２のＮＡＮＤゲートと、
前記第１のＮＡＮＤドミノゲートの出力を入力とする第２のインバータと、前記第２のＮＡＮＤドミノゲートの出力を入力とする第３のインバータと、前記エラー信号リセット入力信号をトリガ信号とし前記第２，第３のインバータの出力を入力とする第３のＮＡＮＤドミノゲートと、前記第３のＮＡＮＤドミノゲートの出力を入力とし、前記エラー出力信号を出力する第４のインバータからなることを特徴とする記憶素子。